JP2001243795A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリテスタに対する設備投資を伴うことな
く、不良セルを救済するためのデータを取得することが
できる半導体記憶装置を提供すること。 【解決手段】 メモリセルアレイ上に存在する不良セル
を冗長セルで置換して欠陥を救済する冗長回路を備えた
半導体記憶装置において、外部から与えられる複数ビッ
トのデータＤＱ０〜ＤＱ１５を書き込み回路４０により
メモリセルアレイ３０内のメモリセルに書き込み、これ
を読み出し回路５０によりメモリセルアレイ３０から読
み出す。このとき、冗長回路により同時に置換の対象と
される所定数のビットを単位として、データ圧縮回路５
４によりデータを圧縮し、メモリテスタ２００に出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、欠陥救済用の冗長
回路を備えたＤＲＡＭ(Dynamic Random Access Memory)
などの半導体記憶装置に関し、更に詳しくは、冗長回路
により欠陥を救済する上で必要とされるデータを出力す
るように構成された半導体記憶装置に関する。

【０００２】

【従来の技術】従来、ＤＲＡＭに代表される大容量の半
導体記憶装置は、不良セルを救済するための冗長回路を
備え、不良セルを冗長セルにより置換することで、歩留
まりの向上を図っている。冗長回路により不良セルを救
済する場合、半導体記憶装置をメモリテスタによりテス
トして故障アドレスを予め検出し、この故障アドレスを
冗長回路内のヒューズ回路にプログラムしておく。そし
て、この半導体記憶装置の通常時の書き込みや読み出し
動作において、外部から入力されるアドレスが予めプロ
グラムされている故障アドレスと一致すると、この故障
アドレスで特定される正規のセルの選択が禁止され、こ
のセルの代わりに冗長セルが選択される。これにより、
不良セルが冗長セルで置換され、欠陥が救済される。

【０００３】また、不良セルを冗長セルで置換する場
合、１６ビットなどの多ビット構成のデータを記憶する
半導体記憶装置では、そのメモリセルアレイの構成上、
１回の置換により互いに異なるＩ／Ｏに属するデータを
記憶するメモリセルが同時に置換される。例えば、デー
タＤＱ０〜ＤＱ１５の１６ビット構成のデータを記憶す
るように構成された半導体記憶装置の場合、データＤＱ
０〜ＤＱ３の４ビットが同時に置換の対象とされ、同様
に、データＤＱ４〜ＤＱ７の４ビット、データＤＱ８〜
ＤＱ１１の４ビット、データＤＱ１２〜ＤＱ１５の４ビ
ットがそれぞれ同時に置換の対象とされる。

【０００４】ところで、メモリテスタを用いて半導体記
憶装置の機能をテストする場合、一般的には、各アドレ
スについて半導体記憶装置に対してデータの書き込みと
読み出しを行い、読み出されたデータが期待値と一致す
るか否かが判定される。各アドレスについて読み出され
たデータの判定結果は、メモリテスタ内のフェイルメモ
リに格納される。このフェイルメモリに格納されたデー
タから、書き込みや読み出し動作が正常に行われない故
障アドレスが特定される。

【０００５】ここで、メモリテスタ内のフェイルメモリ
に判定結果のデータを格納する方式として、図８および
図９に示す２種類の方式がある。図８に示す第１の方式
によれば、テスト対象の半導体記憶装置３００から出力
されたデータＤＱ０〜ＤＱ１５の１６ビットの各データ
が期待値と一致するか否かについて、メモリテスタ４０
０内のデータ判定部４０１で個々に判定され、この判定
結果がテスト結果としてフェイルメモリ４０２に格納さ
れる。

【０００６】また、図９に示す第２の方式によれば、半
導体記憶装置３００から出力されたデータＤＱ０〜ＤＱ
１５の１６ビットの各データについて、メモリテスタ４
１０内のデータ判定部４１１で判定が行われた後、デー
タ圧縮部４１２によりデータが圧縮されてフェイルメモ
リ４１３に格納される。不良セルを冗長セルで置換する
上で、冗長回路により同時に置換される複数のビット
（例えばデータＤＱ０〜ＤＱ３の４ビット）について
は、どのビットがフェイルしたかについて知る必要はな
く、この複数のビットの何れかにおいてフェイルしたこ
とを把握すれば足りる。そこで、データ圧縮部４１２に
よるデータの圧縮は、冗長回路により同時に置換される
複数のビット数を単位として行われる。これにより、不
良セルを救済する上で必要にして十分な情報が得られ、
上述の図８に示す例に比較して、フェイルメモリの容量
を削減することが可能となる。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
従来の半導体記憶装置によれば、冗長回路により同時に
置換されるビットとは無関係に、半導体記憶装置から多
ビット構成のデータ（例えばＤＱ０〜ＤＱ１５）がその
まま出力されるので、半導体記憶装置の大容量化に伴な
い、メモリテスタに対して設備投資を行う必要があると
いう問題がある。

【０００８】例えば、上述の図８に示す例では、半導体
記憶装置３００から出力されるデータＤＱ０〜ＤＱ１５
のそれぞれについてデータ判定部４０１により行われた
判定結果をフェイルメモリ４０２に格納する必要上、半
導体記憶装置３００の大容量化に応じてフェイルメモリ
４０２の容量を拡張しなければならない。また、上述の
図９に示す例では、デバイスから出力されるデータＤＱ
０〜ＤＱ１５について行われた判定結果のデータを圧縮
する必要上、データ圧縮機能（データ圧縮部４１２）を
設けなければならない。

【０００９】この発明は、上記事情に鑑みてなされたも
ので、メモリテスタに対する設備投資を伴うことなく、
不良セルを冗長セルで置換するためのデータを取得する
ことができる半導体記憶装置を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、この発
明にかかる半導体記憶装置は、メモリセルアレイ上に存
在する不良セルを冗長セルで置換して欠陥を救済する冗
長回路を備えた半導体記憶装置において、外部からの複
数ビットのデータを前記メモリセルアレイ内のメモリセ
ルに書き込むデータ書込手段（例えば後述する書き込み
回路４０に相当する構成要素）と、前記メモリセルアレ
イ内のメモリセルから複数ビットのデータを読み出し、
前記冗長回路により同時に置換の対象とされる所定数の
ビットを単位としてデータ圧縮するデータ圧縮手段（例
えば後述するデータ圧縮回路５４，５５に相当する構成
要素）と、を備えたことを特徴とする。

【００１１】この構成によれば、メモリセルアレイに対
してデータ書込手段により複数ビットの任意のデータの
書き込みが行われ、このメモリセルアレイから複数ビッ
トのデータが読み出される。このとき、メモリセルアレ
イから読み出された複数ビットのデータは、冗長回路に
より同時に置換の対象とされる所定数のビットを単位と
して、データ圧縮手段によりデータ圧縮される。したが
って、データ圧縮されたデータから、冗長回路により同
時に置換されるセル内に不良セルが存在するか否かが把
握され、メモリテスタに対する設備投資を伴うことな
く、不良セルを冗長セルで置換するためのデータを取得
することが可能となる。

【００１２】また、この構成によれば、書き込み時に
は、外部からの複数ビットのデータはデータ書込手段に
よりそのままメモリセルに与えられ、データの圧縮は行
われないので、メモリセルアレイに対して複数種類のデ
ータを書き込むことが可能となる。したがって、データ
の依存性を有する不良セルを高い精度で検出することが
可能となる。

【００１３】前記データ圧縮手段は、例えば、前記所定
数のビットが同一の論理値からなる所定のデータのみを
特定のデータに圧縮することを特徴とする。この構成に
よれば、同時に置換の単位とされる所定数のビットが同
一の論理値からなるデータをメモリセルアレイに書き込
めば、メモリセルアレイから読み出される各ビットのデ
ータが同一の場合にのみ、前記所定数のビットのデータ
が特定のデータに圧縮される。従ってこの場合、例え
ば、冗長回路により同時に置換の対象とされる各ビット
のデータが同一となることを妨げるような不良セルを検
出することが可能となる。

【００１４】前記データ圧縮手段は、例えば、前記所定
数のビットが異なる論理値の組み合わせからなる所定の
データのみを特定のデータに圧縮することを特徴とす
る。この構成によれば、同時に置換の単位とされる所定
数のビットが異なる論理値の組み合わせからなるデータ
をメモリセルアレイに書き込めば、メモリセルアレイか
ら読み出される各ビットの論理値がこの組み合わせの場
合にのみ、前記所定数のビットのデータが特定のデータ
に圧縮される。従ってこの場合、例えば、同時に置換さ
れる各ビットが同一の論理値に縮退するような不良セル
を検出することが可能となる。

【００１５】前記データ圧縮手段は、例えば、互いに異
なる所定のデータを入力して前記特定のデータをそれぞ
れ出力する複数の論理回路（例えば後述する排他的論理
和回路５６，５７に相当する構成要素）と、前記データ
書込手段により前記メモリセルアレイに書き込まれるデ
ータに基づき、前記複数の論理回路の何れかの出力を選
択する選択回路（例えば後述する選択回路５８に相当す
る構成要素）と、を備えたことを特徴とする。

【００１６】この構成によれば、複数の論理回路は、互
いに異なる所定のデータを入力した場合に特定のデータ
をそれぞれ出力する。すなわち、複数の論理回路のう
ち、或る論理回路が特定のデータを出力する場合の入力
データと、別な論理回路が特定のデータを出力する場合
の入力データとは、互いに異なる。したがって、データ
書込手段によりメモリセルアレイに書き込まれるデータ
に応じて各論理回路の出力を選択すれば、上述の互いに
異なる所定のデータを特定のデータに圧縮することが可
能となる。また、これらの論理回路が特定のデータを出
力するときの各論理回路の入力データをメモリセルアレ
イに書き込んで読み出せば、何れかの論理回路から出力
される特定のデータにより、書き込まれたデータと読み
出されたデータとが一致するか否かが把握され、このよ
うなデータに対する不良セルの検出が可能となる。

【００１７】前記データ圧縮手段は、互いに異なる所定
のデータを入力して前記特定のデータを互いに異なるデ
ータ端子にそれぞれ出力する複数の論理回路（例えば後
述する排他的論理和回路５６Ａ，５７Ａに相当する構成
要素）を備えたことを特徴とする。

【００１８】この構成によれば、複数の論理回路は、互
いに異なる所定のデータを入力した場合に特定のデータ
をそれぞれ出力する。各論理回路の出力データは、互い
に異なるデータ端子に出力される。したがって、データ
書込手段によりメモリセルアレイに書き込まれるデータ
に応じて各データ端子を介して外部に出力されるデータ
を選択すれば、上述の互いに異なる所定のデータを特定
のデータに圧縮することが可能となる。また、これらの
論理回路が特定のデータを出力するときの各論理回路の
入力データ、すなわち「互いに異なる所定のデータ」を
メモリセルアレイに書き込んで読み出せば、何れかのデ
ータ端子から出力される特定のデータにより、書き込ま
れたデータと読み出されたデータとが一致するか否かが
把握され、このようなデータに対する不良セルの検出が
可能となる。

【００１９】前記複数の論理回路の何れかは、例えば、
前記冗長回路により同時に置換の対象とされるセルであ
って互いに隣接するセルにそれぞれ書き込まれるデータ
の論理値が異なる場合にのみ、前記特定のデータを出力
するように構成されたことを特徴とする。この構成によ
れば、互いに隣接するセルから読み出されたデータが同
一の場合には特定のデータは出力されず、したがって互
いに隣接するセルから読み出されるデータが同一となる
ような不良セルを検出することが可能となる。

【００２０】換言すれば、この発明は、１回の置換で同
時にそれぞれ冗長セルに置換される複数のビットの各読
み出しデータを比較し、前記複数のビットの全てがパス
であるか、あるいは少なくとも１つのビットにフェイル
があるかを判定し、その判定結果を出力するものと言え
る。また、各読み出しデータの比較において、複数のビ
ットの全てがパスであると判定されるデータは、少なく
とも２種類用意され、書き込みデータに応じて選択され
る。さらに、書き込みデータについてはデータ圧縮を行
わず、外部からのデータをそのままメモリセルアレイに
書き込む。

【００２１】

【発明の実施の形態】以下、図面を参照して、この発明
の形態の形態にかかる半導体記憶装置を説明する。 ＜実施の形態１＞図１に、この実施の形態１にかかる半
導体記憶装置１００が有するメモリセルアレイの概略構
成を示す。この半導体記憶装置１００は、不良セルを救
済するための冗長回路を備えたＤＲＡＭ(Dynamic Rando
m Access Memory)であって、４つのバンクＡ〜Ｄから構
成される。各バンクは、１６ビットのデータＤＱ０〜Ｄ
Ｑ１５を記憶の対象とし、４つのメモリセルアレイＭＡ
０〜ＭＡ３を有する。各メモリセルアレイは、メモリセ
ルをマトリックス状に配列して構成され、列アドレス空
間「０〜１ＦＦ」および行アドレス空間「０〜１ＦＦ」
を有する。

【００２２】各バンクにおいて、データＤＱ０〜ＤＱ１
５は、４分割されてメモリセルアレイＭＡ０〜ＭＡ３に
それぞれ記憶される。この図に示す例では、データＤＱ
０〜ＤＱ３の４ビットはメモリセルアレイＭＡ０に記憶
され、データＤＱ４〜ＤＱ７の４ビットはメモリセルア
レイＭＡ２に記憶され、データＤＱ８〜ＤＱ１１の４ビ
ットはメモリセルアレイＭＡ３に記憶され、データＤＱ
１２〜ＤＱ１５の４ビットはメモリセルアレイＭＡ１に
記憶される。また、４つのメモリセルアレイＭＡ０〜Ｍ
Ａ３には、合計６４行の冗長行が配置されており、各メ
モリセルアレイには１６列の冗長行が配置されている。

【００２３】図２に、この半導体記憶装置１００の回路
構成を示す。この図において、制御回路１０は、書き込
みや読み出しなどの動作を制御するためのものであっ
て、外部から与えられる制御信号群ＣＮＴに基づき、動
作モードに応じた内部制御信号（符号なし）を生成する
ものである。アドレス生成系２０は、外部から与えられ
るアドレスに基づき後述のメモリセルアレイ３０内のセ
ルを選択するものであり、内部アドレス生成回路２１、
行デコーダ２２、行アドレス判定回路２３、冗長用行デ
コーダ２４、列デコーダ２５、列アドレス判定回路２
６、冗長用列デコーダ２７から構成される。

【００２４】内部アドレス生成回路２１は、外部から与
えられるアドレス信号群ＡＤＤを取り込んで、行アドレ
スＸＡおよび列アドレスＹＡを生成するものである。行
デコーダ２２は、行アドレスＸＡをデコードして後述の
メモリセルアレイ３０の行を選択するものである。行ア
ドレス判定回路２３は、外部から指定されるアドレスの
行成分が故障アドレスの行成分と一致するか否かを判定
するものである。

【００２５】冗長用行デコーダ２４は、後述のメモリセ
ルアレイ３０内の冗長行を選択するものである。列デコ
ーダ２５は、列アドレスＹＡをデコードして後述のメモ
リセルアレイ３０の列を選択するものである。列アドレ
ス判定回路２６は、外部から指定されるアドレスの列成
分が故障アドレスの列成分と一致するか否かを判定する
ものである。冗長用列デコーダ２７は、後述のメモリセ
ルアレイ３０内の冗長列を選択するものである。

【００２６】ここで、行アドレス判定回路２３および列
アドレス判定回路２６には、メモリセルアレイ３０内の
不良セルのアドレスである故障アドレスの行成分および
列成分をそれぞれ記憶するためのヒューズ回路が設けら
れており、このヒューズ回路に故障アドレスをプログラ
ムすることにより機能するようになっている。したがっ
て、故障アドレスがプログラムされていない初期状態で
は、行アドレス判定回路２３および列アドレス判定回路
２６は共に非活性状態に固定され、後述の冗長行および
冗長列による置換は行われない。

【００２７】メモリセルアレイ３０は、前述の図１に示
す各バンクＡ〜Ｄのメモリセルアレイを総括したもので
あって、各バンクのメモリセルアレイＭＡ０〜ＭＡ３を
１組として、４組のメモリセルアレイから構成される。
このメモリセルアレイ３０内のメモリセルは、上述の行
デコーダ２２、冗長用行デコーダ２４、列デコーダ２
５、冗長用列デコーダ２７により選択されて活性化され
る。書き込み回路４０は、外部からメモリセルアレイ３
０に１６ビットのデータＤＱ０〜ＤＱ１５を書き込むた
めのものである。読み出し回路５０は、メモリセルアレ
イ３０から１６ビットのデータＤＱ０〜ＤＱ１５を外部
に読み出すためのものである。

【００２８】図３に、メモリセルアレイ３０の詳細およ
びその周辺の構成を示す。この図に示す例は、４ビット
のデータＤＱ０〜ＤＱ３を記憶するメモリセルアレイ３
０の一部を示すものであって、このメモリセルアレイ３
０には、データＤＱ０〜ＤＱ３に対応づけられた正規の
ビット線対ＢＬ０〜ＢＬ３および冗長用のビット線対Ｒ
ＢＬ０〜ＲＢＬ３からなる複数の列と、これに直交する
正規のワード線ＷＬおよび冗長用のワード線ＲＷＬから
なる複数の行とがそれぞれ複数規則正しく配列されてい
る。また、各ワード線とビット線対との所定の交点に
は、メモリセル３１が配置される。

【００２９】このメモリセルアレイ３０において、繰り
返し配置されたビット線対ＢＬ０〜ＢＬ３からなる正規
の列は、列デコーダ（ＹＤＥＣ）２５により選択され、
冗長用のビット線対ＲＢＬ０〜ＲＢＬ３からなる冗長列
は、冗長用列デコーダ（ＲＹＤＥＣ）２７により選択さ
れる。また、ワード線ＷＬからなる正規の行は、冗行デ
コーダ（ＸＤＥＣ）２２により選択され、冗長用のワー
ド線ＲＷＬからなる冗長行は、冗長用行デコーダ（ＲＸ
ＤＥＣ）２４により選択される。なお、列とは、同一の
列アドレスを付与されるメモリセル群を指し、上述のビ
ット線対のみならず、階層ビット線構成や、１本のビッ
ト線のみによる場合など、公知の構成のすべてを含む。

【００３０】各ビット線対の端部には、センスアンプＳ
Ａが配置されている。上述の繰り返し単位をなす４組の
ビット線対に接続される各センスアンプＳＡの出力は、
ＩＯバス３５を介してデータアンプ５１に与えられ、こ
のデータアンプ５１により増幅されて出力回路５２から
データＤＱ０〜ＤＱ３として外部にそれぞれ出力され
る。データアンプ５１および出力回路５２は、上述の読
み出し回路５０の一部を構成するものである。同様にし
て、データＤＱ４〜ＤＱ７、データＤＱ８〜ＤＱ１１、
ＤＱ１２〜ＤＱ１５を記憶するためのメモリセルアレイ
部分が構成されている。

【００３１】この図に示す例では、隣接して配置された
４組のビット線対ＢＬ０〜ＢＬ３が、互いに異なるＩ／
Ｏに属する４ビットのデータＤＱ０〜ＤＱ３に対応づけ
られており、冗長行または冗長列により不良セルを置換
する場合、データＤＱ０〜ＤＱ３に対応する４組のビッ
ト線対が同時に置換の対象とされる。

【００３２】図４に、読み出し回路５０の詳細構成と、
この半導体記憶装置１００をテストするために接続され
たメモリテスタ２００の概略構成を示す。この図４にお
いて、読み出し回路５０は、メモリセルアレイ３０から
データＤＱ０〜ＤＱ３として読み出される４ビットのデ
ータを出力するための正規のデータ出力回路系５３と、
この４ビットのデータを特定のデータに圧縮するための
排他的論理和からなるデータ圧縮回路５４とを有する。
データ圧縮回路５４の出力はデータＤＱ０のデータ端子
に出力される。なお、データ出力回路系５３は、上述の
図３に示すデータアンプ５１および出力回路５２に相当
する。

【００３３】同様に、メモリセルアレイ３０から、デー
タＤＱ４〜ＤＱ７、データＤＱ８〜ＤＱ１１、ＤＱ１２
〜ＤＱ１５として読み出される４ビットの各データに対
し、データ圧縮回路５４とデータ出力回路系５３とが設
けられる。データＤＱ８〜ＤＱ１１、ＤＱ１２〜ＤＱ１
５の４ビットの各データに対してそれぞれ設けられるデ
ータ圧縮回路の出力は、データＤＱ４、データＤＱ８、
データＤＱ１２の各データ端子を介してメモリテスタ２
００に出力される。

【００３４】テスト回路６０は、被テスト対象の半導体
記憶装置１００をテストモードに設定するための一連の
制御を行うもので、テストモード時にデータ圧縮回路５
４を活性化すると共に、データ出力回路系５３を非活性
化する。これらデータ圧縮回路５４およびデータ出力回
路系５３の各出力インピーダンスは、非活性化された場
合にハイインピーダンス状態に制御される。具体的に
は、データ圧縮回路５４が活性化された場合には、デー
タ出力回路系５３の出力がハイインピーダンスに制御さ
れ、これにより、データ圧縮回路５４の出力がデータ出
力回路系５３の出力により阻害されることなく、データ
ＤＱ０のデータ端子に出力される。

【００３５】また、図４において、メモリテスタ２００
は、半導体記憶装置１００から出力されるデータを入力
して期待値と一致するか否かを判定するデータ判定部２
０１と、この判定結果を格納するためのフェイルメモリ
２０２を有する。このメモリテスタ２００は、基本的に
は前述の従来技術にかかるメモリテスタ４００と同様に
機能するものである。なお、特に図示しないが、このメ
モリテスタ２００は、データと共にアドレスを発生させ
る機能を有しており、テスト内容に応じたアドレスとデ
ータを、被テスト対象の半導体記憶装置１００に出力す
るようになっている。

【００３６】以下、この実施の形態の動作について、不
良セルが存在する故障アドレスを取得するためのテスト
をメモリテスタ２００により行う場合を例とし、読み出
し回路５０に着目し、図４を参照して説明する。まず、
外部から所定のタイミングで所定の端子に信号を印加す
ると、テスト回路６０の制御の下に、データ圧縮回路５
４が活性化され、正規のデータ出力回路系５３が非活性
化される。

【００３７】続いて、メモリテスタ２００により、半導
体記憶装置１００にデータを書き込む。具体的には、メ
モリテスタ２００によりアドレスを設定すると共に、デ
ータＤＱ０〜ＤＱ１５の１６ビットを同一の論理値に設
定し、これを半導体記憶装置１００の書き込み回路４０
を介してメモリセルアレイ３０に書き込む。ただし、メ
モリセルアレイ３０に書き込まれるデータＤＱ０〜ＤＱ
１５は、同時に置換の対象とされる４ビットのデータが
同一であればよく、例えばデータＤＱ０〜ＤＱ３および
データＤＱ８〜ＤＱ１１として論理値「１」のデータを
設定し、ＤＱ４〜ＤＱ７およびデータＤＱ１２〜ＤＱ１
５として論理値「０」のデータを設定するなど、テスト
内容に応じてデータの論理値を適宜設定すればよい。

【００３８】続いて、半導体装置１００からデータの読
み出しを行う。具体的には、前述のアドレス生成系２０
により、メモリセルアレイ３０内のメモリセルを選択的
に活性化してデータを読み出す。このとき、行アドレス
判定回路２３および列アドレス判定回路２６には、故障
アドレスはプログラムされておらず、したがって、これ
らアドレス判定回路は非活性状態に固定され、正規のメ
モリセルからの読み出しが行われる。

【００３９】続いて、メモリセルアレイ３０からデータ
ＤＱ０〜ＤＱ３として読み出される４ビットのデータ
は、読み出し回路５０のデータ圧縮回路５４に与えられ
て１ビットのデータに圧縮される。すなわち、同時に置
換の対象とされる４ビットのデータが１ビットのデータ
に圧縮される。

【００４０】ここで、データ圧縮回路５４は、メモリセ
ルアレイからデータＤＱ０〜ＤＱ３として読み出される
４ビット（所定数のビット）が同一の論理値からなる所
定のデータのみを特定のデータに圧縮する。具体的に
は、このデータ圧縮回路５４は、メモリセルアレイ３０
から読み出される４ビットのデータについて排他的論理
和を演算し、このデータの各論理値同士が一致していれ
ば、論理値「０」の特定のデータを出力し、この４ビッ
トの内の何れか１ビットでも他のビットと異なっていれ
ば論理値「１」のデータを出力する。

【００４１】同様にして、同時に置換と対象とされる４
ビットのデータデータＤＱ４〜ＤＱ７、データＤＱ８〜
ＤＱ１１、データＤＱ１２〜ＤＱ１５の各データについ
てもデータが圧縮され、データＤＱ０、データＤＱ４、
データＤＱ８、データＤＱ１２としてメモリテスタ２０
０に出力される。

【００４２】半導体記憶装置１００から圧縮されたデー
タを入力するメモリテスタ２００では、データ判定部２
０１により、データＤＱ０、データＤＱ４、データＤＱ
８、データＤＱ１２として入力されたデータについて期
待値と一致するか否かが判定される。これら各データは
同時に置換の対象とされる４ビットのデータが圧縮され
たものであるから、同時に置換の対象とされるデータ単
位としてパス／フェイルのデータ判定が行われることと
なる。

【００４３】例えば、上述のデータの書き込み時に、デ
ータＤＱ０〜ＤＱ１５としてすべて論理値「１」を書き
込んだ場合、読み出し回路５０内の各データ圧縮回路か
らは、論理値「０」のデータがそれぞれ出力されること
が期待される。したがって、仮にメモリセルアレイ３０
に不良が存在しないとすれば、メモリセルアレイ３０か
らデータ判定部２０１に入力されるデータＤＱ０，ＤＱ
４，ＤＱ８，ＤＱ１２は、期待値「０」と一致する。こ
のため、これらのデータについては、データ判定部２０
１により「パス」の判定が下される。

【００４４】また、メモリセルアレイ３０内に不良セル
が存在し、例えばデータＤＱ３としてメモリセルアレイ
３０から読み出されたデータのみが不良セルからのデー
タである場合には、データ圧縮回路５４は論理値「１」
のデータを出力する。この場合、半導体記憶装置からメ
モリテスタ２００にデータＤＱ０として入力されるデー
タのみが論理値「１」となり、期待値「０」と一致しな
い。このため、データＤＱ０として入力されるデータに
ついてのみ、データ判定部２０１により「フェイル」の
判定が下される。

【００４５】ここで、メモリセルアレイ３０からデータ
ＤＱ０〜ＤＱ３として読み出されるデータの何れかが不
良セルから読み出されたものであれば、データ圧縮回路
５４の出力は論理値「１」のデータを出力する。したが
って、データＤＱ０〜ＤＱ３のうち、何れのビットに欠
陥が存在するかについては、データ圧縮回路５４の出力
データから把握することはできない。

【００４６】しかしながら、不良セルを冗長セルで置換
する上では、同時に置換の対象とされる複数のビットの
何れに欠陥が存在するかについてまで知る必要はなく、
これらのビットの何れかに欠陥が存在することが把握さ
れれば、必要にして十分である。したがって、上述の例
では、データＤＱ３に故障が存在するとしても、このデ
ータＤＱ３を特定する必要はなく、置換の単位であるデ
ータＤＱ０〜ＤＱ３の何れかに故障が存在することが把
握されればよい。よって、データ圧縮回路５４により圧
縮されたデータから、不良セルを救済する上で必要とさ
れる故障アドレスを有効に特定することができる。

【００４７】この実施の形態１によれば、例えば、メモ
リセルを単位としてデータが縮退するビット不良や、ビ
ット線を単位としてデータが縮退する列不良などのよう
に、データ圧縮回路５４に入力される４ビットの各デー
タに不一致を生じる不良モードが検出される。したがっ
て、同時に置換の対象とされる４ビットのデータを１ビ
ットのデータに圧縮することができ、メモリテスタ内の
フェイルメモリ容量を削減することができる。

【００４８】＜実施の形態２＞次に、この発明の実施の
形態２を説明する。図５に、この実施の形態２にかかる
半導体記憶装置１０１の構成を示す。この半導体記憶装
置１０１は、上述の実施の形態１にかかる半導体記憶装
置の構成において、図４に示すデータ圧縮回路５４に代
え、データ圧縮回路５５を備えて構成される。データ圧
縮回路５５は、複数の排他的論理和回路５６，５７と、
選択回路５８とから構成される。ここで、複数の排他的
論理和回路５６，５７は、互いに異なる所定のデータを
入力して特定のデータをそれぞれ出力するためのもので
ある。このうち、排他的論理和回路５６は、例えば
「０，０，０，０」や「１，１，１，１」のように、各
ビットが同一の論理値からなる所定のデータのみを特定
のデータに圧縮するものである。排他的論理和回路５７
は、例えば「１，０，１，０」や「０，１，０，１」の
ように、各ビットが異なる組み合わせからなる所定のデ
ータのみを特定のデータに圧縮するものであり、異なる
論理値の組み合わせからなる所定のデータを入力した場
合に特定のデータを出力するものである。選択回路５８
は、排他的論理和回路５６，５７の何れかの出力を選択
するためのものである。

【００４９】この実施の形態２では、排他的論理和回路
５６は、メモリセルアレイ３０からデータＤＱ０〜ＤＱ
３として読み出される４ビットのデータの全てについ
て、正論理として入力するように構成される。また、排
他的論理和回路５７は、正論理入力部および負論理入力
部を有し、メモリセルアレイ３０からデータＤＱ０，Ｄ
Ｑ２として読み出されるデータを負論理として入力し、
データＤＱ１，ＤＱ３として読み出されるデータを正論
理として入力する。これら排他的論理和回路５６および
排他的論理和回路５７は、テスト回路６０の制御の下
に、何れか一方が機能して排他的論理和演算を行なう。
選択回路５８は、テスト回路６０の制御の下に、排他的
論理和回路５６および排他的論理和回路５７のうち、機
能している何れかの回路の出力を選択するように構成さ
れる。

【００５０】同様にして、メモリセルアレイ３０からデ
ータＤＱ４〜ＤＱ７、データＤＱ８〜ＤＱ１１、ＤＱ１
２〜ＤＱ１５として読み出される４ビットの各データに
対し、データ圧縮回路５５が設けられる。特に図示しな
いが、データＤＱ８〜ＤＱ１１、ＤＱ１２〜ＤＱ１５の
４ビットの各データに対してそれぞれ設けられるデータ
圧縮回路の出力は、データＤＱ４、データＤＱ８、デー
タＤＱ１２として、半導体記憶装置１０１からメモリテ
スタ２００に出力される。

【００５１】なお、データ出力回路系５３が活性化され
る通常モード時には、選択回路５８の出力はハイインピ
ーダンスに制御され、正規のデータ出力回路系５３の出
力がデータ圧縮回路５５の出力により阻害されないよう
になっている。また、テストモード時には、正規のデー
タ出力回路系５３の出力がハイインピーダンスに制御さ
れ、データ圧縮回路５５の出力がデータ出力回路系５３
の出力により阻害されないようになっている。

【００５２】図６に、データ圧縮回路５５の機能を一体
的に実現するための構成例を示す。この図において、符
号ＲＷＢＳ０〜ＲＷＢＳ３は、メモリセルアレイ３０と
データ圧縮回路５５との間を接続するリードライトバ
ス、符号ＯＣＲＳＴは、上述のデータパターンの別が反
映された制御信号、符号５８０１〜５８１１は、インバ
ータ、符号５８２１〜５８２４は、ｐ型ＭＯＳトランジ
スタとｎ型ＭＯＳトランジスタとからなるトランスファ
ゲート、符号５８３１〜５８３３は、否定的論理積（Ｎ
ＡＮＤ）回路である。符号ＴＯＣＩＯは、テストモード
時に活性化されて、論理値「１」となる信号であり、符
号ＴＯＵＴは、この回路の出力信号であり、図５に示す
選択回路５８の出力信号に相当する。

【００５３】この構成例によれば、制御信号ＯＣＲＳＴ
が、論理値「１」の場合、トランスファゲート５８２
１，５８２３がオンし、トランスファゲート５８２２，
５８２４がオフする。この結果、リードライトバスＲＷ
ＢＳ０〜ＲＷＢＳ３を介して与えられる各データは、正
論理として否定的論理積回路５８３１に入力され、負論
理として否定的論理積回路５８３２に入力される。これ
により、この図に示す回路は排他的論理和回路５６とし
て振る舞う。

【００５４】また、制御信号ＯＣＲＳＴが、論理値
「０」の場合、逆に、トランスファゲート５８２１，５
８２３がオフし、トランスファゲート５８２２，５８２
４がオンする。リードライトバスＲＷＢＳ０〜ＲＷＢＳ
３を介して与えられる各データは、負論理として否定的
論理積回路５８３１に入力され、正論理として否定的論
理積回路５８３２に入力される。これにより、この回路
は排他的論理和回路５７として振る舞う。

【００５５】以下、この実施の形態２の動作を説明す
る。この実施の形態２では、データＤＱ０〜ＤＱ３の論
理値の組み合わせ（以下、データパターンと称す）とし
て、「０，０，０，０」、「１，１，１，１」、「０，
１，０，１」、「１，０，１，０」の４種類のデータパ
ターンを用いてテストを行う。先ず、データパターン
「０，０，０，０」および「１，１，１，１」を用いて
テストを行う。この場合、テスト回路６０の制御の下、
排他的論理和回路５６を活性化し、排他的論理和回路５
７を非活性化して、活性化された排他的論理和回路５７
の出力を選択回路５８に選択させる。

【００５６】このような状態から、データパターン
「０，０，０，０」をメモリセルアレイ３０に書き込ん
で読み出す。この場合、メモリセルアレイ３０からデー
タＤＱ０〜ＤＱ３として読み出される４ビットのデータ
が、すべて論理値「０」であれば、排他的論理和回路５
６に入力される各データの論理値は一致し、排他的論理
和回路５８は特定のデータとして論理値「０」を出力す
る。したがってこの場合、メモリテスタ２００には、デ
ータＤＱ０として論理値「０」が出力され、「パス」と
判定される。

【００５７】また、この場合、メモリセルアレイ３０か
らデータＤＱ０〜ＤＱ３として読み出されるデータの何
れかに論理値「１」が含まれていると、排他的論理和回
路５６に入力される各データの論理値に不一致が生じ、
排他的論理和回路５７は論理値「１」を出力する。した
がってこの場合、メモリテスタ２００には、データＤＱ
０として論理値「１」が出力され、「フェイル」と判定
される。以上により、データパターン「０，０，０，
０」によるテストが行われる。

【００５８】同様にして、データパターン「１，１，
１，１」を用いたテストを行い、メモリセルアレイ３０
からデータＤＱ０〜ＤＱ３として読み出されるデータ
が、すべて論理値「１」の場合に、排他的論理和回路５
６は特定のデータとして論理値「０」を出力し、不良セ
ルにより何れかが論理値「０」となれば、排他的論理和
回路５８は論理値「１」を出力する。

【００５９】このように、データパターン「０，０，
０，０」および「１，１，１，１」を用いたテストにお
いて、メモリセルアレイ３０からデータＤＱ０〜ＤＱ３
として読み出される各ビットのデータが一致している場
合にのみ、データ圧縮回路５６から特定のデータとして
論理値「０」が出力され、これ以外の場合に論理値
「１」が出力される。これにより、各ビットの論理値が
一致しているデータパターンを記憶する上で障害を引き
起こす不良の有無が把握される。

【００６０】次に、データパターン「０，１，０，１」
を用いてテストを行う。この場合、テスト回路６０の制
御の下、排他的論理和回路５７を活性化し、排他的論理
和回路５６を非活性化して、活性化された排他的論理和
回路５７の出力を選択回路５８に選択させる。このよう
な状態から、データパターン「０，１，０，１」をメモ
リセルアレイ３０に書き込んで読み出す。このとき、メ
モリセルアレイ３０からデータＤＱ０〜ＤＱ３として読
み出されるデータパターンが「０，１，０，１」であれ
ば、このデータパターンをなす論理値「０」が排他的論
理和回路５７に負論理として入力される。この結果、デ
ータの論理値が見かけ上一致し、排他的論理和回路５７
は特定のデータとして論理値「０」を出力する。したが
って、この場合、メモリテスタ２００には、データＤＱ
０として論理値「０」が出力され、「パス」と判定され
る。

【００６１】また、この場合、メモリセルアレイ３０か
らデータＤＱ０〜ＤＱ３として読み出されるデータパタ
ーンが「０，１，０，１」でなければ、排他的論理和回
路５６に入力される各データの論理値に見かけ上の不一
致が生じ、この排他的論理和回路５７は論理値「１」を
出力する。したがって、この場合、メモリテスタ２００
には、データＤＱ０として論理値「１」が出力され、
「フェイル」と判定される。

【００６２】同様にして、データパターン「１，０，
１，０」を用いたテストを行い、メモリセルアレイ３０
からデータＤＱ０〜ＤＱ３として読み出されるデータパ
ターンが「１，０，１，０」と一致する場合に、排他的
論理和回路５７は特定のデータとして論理値「０」を出
力し、不一致の場合には論理値「１」を出力する。

【００６３】このように、データパターン「０，１，
０，１」および「１，０，１，０」を用いたテストにお
いて、メモリセルアレイ３０から読み出される隣接ビッ
トのデータが異なる場合にのみ、データ圧縮回路５５か
ら出力される特定のデータとして論理値「０」が出力さ
れる。これにより、隣接するビット線間のショートや、
データＤＱ０〜ＤＱ３に対応する４組のビット線対ＢＬ
０〜ＢＬ３を単位とした不良などのように、少なくとも
隣接するビット線が同一の論理値に縮退する不良の有無
が把握される。

【００６４】すなわち、この実施の形態２にかかるデー
タ圧縮回路５５は、同時に置換の対象とされるセルであ
って互いに隣接するセルにそれぞれ書き込まれるデータ
の論理値が異なる場合にのみ、特定のデータを出力する
ものである。これにより、同時に置換の対象とされるセ
ル群を単位としてデータが縮退する不良を検出すること
が可能となる。

【００６５】なお、この実施の形態２では、排他的論理
和回路５６および排他的論理和回路５７の何れかの出力
を選択回路５８により選択して外部に出力するものとし
たが、選択回路５８を設けずに、例えば排他的論理和回
路５６の出力をデータＤＱ０とし、排他的論理和回路５
７の出力をデータＤＱ１として、排他的論理和回路５６
および排他的論理和回路５７の両方の出力をメモリテス
タ２００に与えるものとしてもよい。この場合、メモリ
テスタ２００側では、被テスト対象の半導体記憶装置１
０１に印加したデータパターンに応じて、データＤＱ０
またはデータＤＱ１の何れかを選択する。

【００６６】具体的には、メモリテスタ２００から被テ
スト対象の半導体記憶装置１０１に印加するデータが同
一の論理値からなるものである場合、メモリテスタ側で
は、排他的論理和回路５６の出力が反映されたデータＤ
Ｑを選択してデータ判定を行う。また、メモリテスタ２
００から被テスト対象の半導体記憶装置１０１に印加す
るデータが異なる論理値の組み合わせからなるものであ
る場合、メモリテスタ側では、排他的論理和回路５７の
出力が反映されたデータＤＱを選択してデータ判定を行
う。メモリテスタ側でどちらのデータを選択するかにつ
いては、メモリテスタ上のテストプログラムにより容易
に対応可能である。このように、排他的論理和回路５
６，５７の両方の出力をメモリテスタ２００に与えるも
のとすれば、データ圧縮回路５５を構成する選択回路５
８や、この選択回路５８を制御するための信号が不要と
なり、回路構成を簡略化することができる。

【００６７】＜実施の形態３＞次に、この発明の実施の
形態３を説明する。上述の実施の形態２では、選択回路
５８により、排他的論理和回路５７または排他的論理和
回路５８の何れかの出力データを選択し、データＤＱ０
として外部に出力するものとしたが、この実施の形態３
では、各排他的論理和回路の出力データを、互いに異な
るデータ端子から出力する。

【００６８】図７に、この実施の形態３にかかる半導体
記憶装置１０２の構成を示す。半導体記憶装置１０２
は、上述の実施の形態１にかかる半導体記憶装置の構成
において、図４に示すデータ圧縮回路５４に代え、複数
の排他的論理和回路５６Ａ，５７Ａからなるデータ圧縮
回路５５Ａを備えて構成される。排他的論理和回路５６
Ａおよび排他的論理和回路５７Ａは、上述の実施の形態
２にかかる排他的論理和回路５６および排他的論理和回
路５７に対応するもので、テスト回路６０の制御の下に
機能して排他的論理和演算を行ない、特定のデータを互
いに異なるデータ端子にそれぞれ出力するように構成さ
れる。排他的論理和回路５６Ａの出力データは、データ
ＤＱ０のデータ端子に出力され、排他的論理和回路５７
Ａの出力データは、データＤＱ１のデータ端子に出力さ
れる。

【００６９】ただし、データ出力回路系５３が活性化さ
れる通常モード時には、排他的論理和回路５６Ａ，５７
Ａの出力はハイインピーダンスに制御され、正規のデー
タ出力回路系５３の出力がデータ圧縮回路５５の出力に
より阻害されないようになっている。逆に、テストモー
ド時には、正規のデータ出力回路系５３の出力がハイイ
ンピーダンスに制御され、データ圧縮回路５５Ａの出力
がデータ出力回路系５３の出力により阻害されないよう
になっている。その他の構成は、上述の実施の形態２と
同様である。

【００７０】上述の実施の形態２では、排他的論理和回
路５６または排他的論理和回路５７の何れかが機能する
ものとしたが、この実施の形態３では、排他的論理和回
路５６Ａおよび排他的論理和回路５７Ａは同時に機能す
る。もちろん、一方のみを機能させるようにしてもよい
が、各排他的論理和回路の出力データは別々のデータ端
子に出力されるので、メモリテスタ側で必要に応じて選
択すればよく、あえて一方の排他的論理和回路のみを機
能させる必要性に乏しい。

【００７１】以下、この実施の形態３の動作を説明す
る。この実施の形態３では、上述の実施の形態２と同様
に動作して、排他的論理和回路５６Ａ，５７Ａは、それ
ぞれ所定のデータパターンを入力した場合、特定のデー
タを出力し、読み出された４ビットのデータを１ビット
のデータに圧縮する。即ち、データパターン「０，０，
０，０」および「１，１，１，１」を用いたテストにお
いては、メモリセルアレイ３０からデータＤＱ０〜ＤＱ
３として読み出された各ビットのデータが一致している
場合にのみ、排他的論理和回路５６Ａは、論理値「０」
（特定のデータ）をデータＤＱ０のデータ端子に出力す
る。

【００７２】また、データパターン「０，１，０，１」
および「１，０，１，０」を用いたテストにおいては、
メモリセルアレイ３０からデータＤＱ０〜ＤＱ３として
読み出されたデータパターンが「０，１，０，１」およ
び「１，０，１，０」であれば、排他的論理和回路５７
Ａは、論理値「０」（特定のデータ）をデータＤＱ１の
データ端子に出力する。したがって、上述の実施の形態
２と同様に、各排他的論理和回路の出力データから、欠
陥の有無を把握することができ、同時に置換の対象とさ
れるセル群を単位としてデータが縮退する不良を検出す
ることが可能となる。

【００７３】上述の実施の形態２では、排他的論理和回
路５６および排他的論理和回路５７の何れかの出力を選
択回路５８により選択して外部に出力するものとした
が、この実施の形態３では、選択回路５８を設けずに、
例えば排他的論理和回路５６Ａの出力データをデータＤ
Ｑ０とし、排他的論理和回路５７Ａの出力データをデー
タＤＱ１として、排他的論理和回路５６Ａおよび排他的
論理和回路５７Ａの両方の出力データを異なるデータ端
子を介してメモリテスタ２００に与える。

【００７４】一方、メモリテスタ２００側では、被テス
ト対象の半導体記憶装置１０２に印加したデータパター
ンに応じて、データＤＱ０またはデータＤＱ１の何れか
を選択する。具体的には、メモリテスタ２００から被テ
スト対象の半導体記憶装置１０２に印加するデータが同
一の論理値からなるものである場合、メモリテスタ側で
は、排他的論理和回路５６Ａの出力が反映されたデータ
ＤＱ０を選択してデータ判定を行う。

【００７５】また、メモリテスタ２００から被テスト対
象の半導体記憶装置１０２に印加するデータが異なる論
理値の組み合わせからなるものである場合、メモリテス
タ側では、排他的論理和回路５７Ａの出力が反映された
データＤＱ１を選択してデータ判定を行う。メモリテス
タ側でどちらのデータを選択するかについては、メモリ
テスタ上のテストプログラムにより容易に対応可能であ
る。

【００７６】このように、排他的論理和回路５６Ａ，５
７Ａの両方の出力を互いに異なるデータ端子を介してメ
モリテスタ２００に与えるものとすれば、上述の実施の
形態２にかかるデータ圧縮回路５５を構成する選択回路
５８や、この選択回路５８を制御するための信号が不要
となり、回路構成を簡略化することができる。

【００７７】以上、この発明の実施の形態１ないし３を
説明したが、この発明は、これらの実施の形態に限られ
るものではなく、この発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、上述の
実施の形態では、データ圧縮回路５０，５５，５５Ａに
より、４ビットのデータＤＱ０〜ＤＱ３を単位をして同
時に置換される場合を例としたが、これに限定されるこ
となく、同時に置換の対象とされるデータを単位として
データを圧縮する限度において、どのような組み合わせ
のデータを圧縮するものとしてもよい。

【００７８】また、上述の実施の形態２では、同時に置
換の対象とされる所定数のビットが同一の論理値からな
る所定のデータと、この所定数のビットが異なる論理値
の組み合わせからなる所定のデータとを特定のデータに
圧縮するものとしたが、これに限定されることなく、所
定数のビットが異なる論理値の組み合わせからなる所定
のデータのみを特定のデータに圧縮するように構成して
もよい。また、上述の各実施の形態では、メモリセルア
レイ３０からデータＤＱ０〜ＤＱ３として読み出される
４ビットのデータを１ビットの特定のデータに圧縮する
ものとしたが、これに限定されることなく、データのビ
ット数が減少する限度において、データをどのように圧
縮してもよい。

【００７９】さらにまた、上述の実施の形態２では、選
択回路５８を設けたが、排他的論理和回路５６，５７
が、出力インピーダンスをハイインピーダンス状態とす
るトライステート機能を備えるものとすれば、選択回路
５８を省いてもよい。すなわち、排他的論理和回路５
６，５７の何れか一方が機能している場合、機能してい
ない他方の出力インピーダンスをハイインピーダンス状
態にすれば、これらの出力が競合することなく、機能し
ている排他的論理和回路の出力データが外部に出力され
る。実施の形態３についても、排他的論理和回路５６
Ａ，５７Ａを同時に機能させるものとしてもよい。

【００８０】さらにまた、上述の実施の形態２では、排
他的論理和回路５６，５７の何れか一方が機能して排他
的論理和演算を行うものとしたが、実施の形態３と同様
に、排他的論理和回路５６，５７を同時に機能させるよ
うにしてもよい。すなわち、実施の形態２では、選択回
路５８により有意なデータが結果的に選択されるので、
排他的論理和回路５６，５７の何れかが無意味なデータ
を出力していても、このデータは採用されない。したが
って、排他的論理和回路５６，５７を同時に機能させて
もよい。

【００８１】さらにまた、上述の実施の形態２では、排
他的論理和回路５６，５７の何れかの出力を選択回路５
８により選択するものとしたが、例えば選択回路５８に
は、テスト時にのみ排他的論理和回路５６，５７の何れ
かの出力データを出力するトライステート機能のみを持
たせ、テスト回路６０の制御の下に選択的に機能する排
他的論理和回路５６，５７の出力データを出力するよう
にしてもよい。

【００８２】さらに、上述の実施の形態１ないし３で
は、排他的論理和を演算することによりデータを圧縮す
るものとしたが、これに限定されることなく、書き込み
データを期待値とし、この期待値と読み出しデータとを
比較してデータ判定を行うことによりデータ圧縮するも
のとしてもよい。

【００８３】さらにまた、上述の実施の形態では、ＤＲ
ＡＭを例として説明したが、これに限定されることな
く、冗長回路を有し、データの複数のビットが同時に置
換の対象とされるものであれば、ＳＲＡＭやフラッシュ
メモリなど、どのような半導体記憶装置に適用すること
もできる。

【００８４】さらにまた、上述の実施の形態では、メモ
リセルアレイ３０に不良が存在しない場合に、メモリセ
ルアレイ３０書き込まれるデータの論理値と、このメモ
リセルアレイから読み出されるデータの論理値とが一致
するものとしたが、これに限定されることなく、外部か
らみて書き込みデータと読み出しデータとが一致すれば
よく、内部における各データの論理値（正論理／負論
理）については回路構成に応じて適宜取り決めればよ
い。

【００８５】さらにまた、上述の実施の形態２および３
では、４種類のデータパターンについてテストを行うも
のとしたが、これに限定されることなく、任意のデータ
パターンについてテストを行うことが可能である。この
場合、排他的論理和回路５６，５６Ａ，５７，５７Ａの
入力部の正論理および負論理の組み合わせを、データパ
ターンに対応づけて修正すればよい。もちろん、これら
排他的論理和回路５６，５６Ａ，５７，５７Ａに加え
て、他のデータパターンを検出するための排他的論理和
回路を増設してもよい。

【００８６】

【発明の効果】以上説明したように、この発明によれ
ば、以下の効果を得ることができる。すなわち、この発
明にかかる半導体記憶装置によれば、メモリセルアレイ
上に存在する不良セルを冗長セルで置換して欠陥を救済
する冗長回路を備えた半導体記憶装置において、外部か
らの複数ビットのデータを前記メモリセルアレイ内のメ
モリセルに書き込むデータ書込手段と、前記メモリセル
アレイ内のメモリセルから複数ビットのデータを読み出
し、前記冗長回路により同時に置換の対象とされる所定
数のビットを単位としてデータ圧縮するデータ圧縮手段
とを備えたので、メモリテスタに対する設備投資を伴う
ことなく、不良セルを冗長セルで置換するためのデータ
を取得することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１にかかる半導体記憶
装置のメモリセルアレイの構成を示す図である。

【図２】 この発明の実施の形態１にかかる半導体記憶
装置を構成する各バンクの回路構成を示すブロック図で
ある。

【図３】 この発明の実施の形態１にかかる半導体記憶
装置のメモリセルアレイの詳細とその周辺の構成を示す
図である。

【図４】 この発明の実施の形態１の特徴部をなす読み
出し回路とメモリテスタとの接続関係を示す図である。

【図５】 この発明の実施の形態２の特徴部をなす読み
出し回路とメモリテスタとの接続関係を示す図である。

【図６】 この発明の実施の形態２にかかるデータ圧縮
回路の構成例を示す図である。

【図７】 この発明の実施の形態３にかかるデータ圧縮
回路の構成例を示す図である。

【図８】 従来技術にかかる半導体記憶装置をテストす
るためのメモリテスタの構成（データ圧縮機能なし）を
説明するための図である。

【図９】 従来技術にかかる半導体記憶装置をテストす
るためのメモリテスタの構成（データ圧縮機能あり）を
説明するための図である。

【符号の説明】

Ａ〜Ｄ：バンク ＭＡ０〜ＭＡ３：メモリセルアレイ １０：制御回路 ２０：アドレス生成系 ２１：内部アドレス生成回路 ２２：行デコーダ（ＸＤＥＣ） ２３：行アドレス判定回路 ２４：冗長用行デコーダ（ＹＤＥＣ） ２５：列デコーダ（ＹＤＥＣ） ２６：列アドレス判定回路 ２７：冗長用列デコーダ（ＲＹＤＥＣ） ３０：メモリセルアレイ ３１：メモリセル ３４：センスアンプ（ＳＡ） ３５：Ｉ／Ｏバス ４０：書き込み回路 ５０：読み出し回路 ５１：データアンプ（ＤＡ） ５２：出力回路 ５３：データ出力回路系 ５４，５５，５５Ａ：データ圧縮回路 ５６，５６Ａ，５７，５７Ａ：排他的論理和回路 ５８：選択回路 １００，１０１，１０２：半導体記憶装置 ５８０１〜５８１１：インバータ ５８２１〜５８２４：トランスファゲート ５８３１〜５８３３：否定的論理積回路 ＢＬ０〜ＢＬ３：ビット線対 ＲＢＬ０〜ＲＢＬ３：冗長用ビット線対 ＲＢＬ：冗長列 ＷＬ：ワード線 ＲＷＬ：冗長用ワード線（冗長行）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 11/34 ３７１Ｄ 17/00 ６３９Ａ Ｆターム(参考） 5B015 HH01 JJ00 KB91 NN09 PP01 RR06 5B024 AA15 BA29 CA13 CA16 CA17 EA01 5B025 AD16 AE09 5L106 AA01 AA02 AA10 CC04 CC13 CC17 CC21 CC32 DD04 DD06 DD12 GG05

Claims (6)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイ上に存在する不良セル
   を冗長セルで置換して欠陥を救済する冗長回路を備えた
   半導体記憶装置において、 外部からの複数ビットのデータを前記メモリセルアレイ
   内のメモリセルに書き込むデータ書込手段と、 前記メモリセルアレイ内のメモリセルから複数ビットの
   データを読み出し、前記冗長回路により同時に置換の対
   象とされる所定数のビットを単位としてデータ圧縮する
   データ圧縮手段と、 を備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 前記データ圧縮手段は、 前記所定数のビットが同一の論理値からなる所定のデー
   タのみを特定のデータに圧縮することを特徴とする請求
   項１に記載の半導体記憶装置。
3. 【請求項３】 前記データ圧縮手段は、 前記所定数のビットが異なる論理値の組み合わせからな
   る所定のデータのみを特定のデータに圧縮することを特
   徴とする請求項１に記載の半導体記憶装置。
4. 【請求項４】 前記データ圧縮手段は、 互いに異なる所定のデータを入力して前記特定のデータ
   をそれぞれ出力する複数の論理回路と、 前記データ書込手段により前記メモリセルアレイに書き
   込まれるデータに基づき、前記複数の論理回路の何れか
   の出力を選択する選択回路と、 を備えたことを特徴とする請求項１に記載の半導体記憶
   装置。
5. 【請求項５】 前記データ圧縮手段は、 互いに異なる所定のデータを入力して前記特定のデータ
   を互いに異なるデータ端子にそれぞれ出力する複数の論
   理回路を備えたことを特徴とする請求項１に記載の半導
   体記憶装置。
6. 【請求項６】 前記複数の論理回路の何れかは、 前記冗長回路により同時に置換の対象とされるセルであ
   って互いに隣接するセルにそれぞれ書き込まれるデータ
   の論理値が異なる場合にのみ、前記特定のデータを出力
   するように構成されたことを特徴とする請求項４または
   ５の何れかに記載の半導体記憶装置。