CN115620772B - 访问字线的方法及字线解码电路结构 - Google Patents

Abstract

本发明提供的一种访问字线的方法，包括：将处理后的输入行地址，传输至第一解码电路，并同步输入行熔断电路，产生相应的标志信号和冗余地址；将所述冗余地址传输至第二解码电路，并同时将所述标志信号作为使能信号分别传输到所述第一解码电路和所述第二解码电路中，解码得到最终字线地址；其中所述第一解码电路用于解码正常地址，第二解码电路用于解码冗余地址。既能减少面积的占用又减少字线访问时间，利于提高芯片面积利用率和DRAM的工作效率。本发明提供的字线解码电路结构具有相应优势。

Description

访问字线的方法及字线解码电路结构

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种访问字线的方法及相应的字线解码电路结构。

背景技术

DRAM（Dynamic Random Access Memory），即动态随机存取存储器，是最为常见的系统内存。一个DRAM存储阵列的配置，是包括多条沿存储阵列的行列连接布置的字线和位线，以及在字线和位线相交节点上逐个配置的存储电容在内的阵列结构。存储电容用于存储电荷，其存在满电状态和空置状态。通常，存储电容被充满电荷时的状态，用来表征二进制的1，存储电容的空置状态，也即未充电装备状态，被用来表征二进制的0。这样，通过存储阵列中的若干存储电容来存储二进制数据。

随着DRAM的制作体积不断缩小以及存储容量的不断增加，量产出的DRAM芯片中往往存在失效单元。为使DRAM能够正常使用，芯片设计中包含了冗余单元，冗余单元用于失效的单元的修复，以达到量产合格DRAM的目的。一个冗余单元由行冗余（字线冗余）和列冗余（位线冗余）来访问，字线控制存储电容中的数据传输到位线上，而字线的选择是由行地址解码得到的。

当对DRAM芯片进行激活操作（ACT）时，输入行地址要经过处理最终解码出字线地址，这个过程称“访问字线”。在对DRAM进行激活操作之后，需要间隔一段时间才可以进行读写操作，该时间间隔称为tRCD，而字线的访问时间直接影响到tRCD的长短。此外，字线的访问时间不光影响到tRCD，也影响tRAS、tRC等参数。

实际应用中需要持续优化DRAM芯片的工作性能，其中tRCD、tRAS、tRC等是需要优化的关键参数，同时芯片的DRAM读出放大器的面积利用率也很重要，而目前访问字线的方法以及相应字线解码电路结构在应用中难以进一步缩短字线访问时间，也难以提高DRAM读出放大器的面积利用率。

因此有必要研究一种访问字线的方法及字线解码电路结构，为进一步优化DARM芯片工作性能提供可行的解决方案。

发明内容

本发明是为解决上述现有技术的全部或部分问题，一方面提供一种访问字线的方法，克服由于字线冗余导致字线访问的时间较长这一缺点的同时兼顾提高DRAM读出放大器的芯片面积利用率，使得持续减少字线访问时间成为可能。另一方面提供了相应的字线解码电路结构，减少了面积占用并能优化DARM芯片的工作性能。

本发明提供的一种访问字线的方法，包括：将处理后的输入行地址，传输至第一解码电路，并同步输入行熔断电路，产生相应的标志信号和冗余地址；将所述冗余地址传输至第二解码电路，并同时将所述标志信号作为使能信号分别传输到所述第一解码电路和所述第二解码电路中，解码得到最终字线地址；其中所述第一解码电路用于解码正常地址，第二解码电路用于解码冗余地址。

通过将所述标志信号作为使能信号分别输入所述第一解码电路和所述第二解码电路控制正常字线和冗余字线的选择，使能信号的添加对整个电路的时间没有影响，不需要等待行熔断电路的比较结果出来由选择器做了选择后才可以进行行解码得到字线地址，不管冗余地址还是正常地址都进行解码，不需要这样一个等待选择的过程，达到减少字线访问时间的目的。

一般情况中，处理后的输入行地址是指将所述输入行地址经过行锁存电路进行锁存后得到的锁存行地址。

所述传输至第一解码电路之前，所述锁存行地址输入行预解码电路进行解码。

所述产生相应的标志信号和冗余地址的过程包括：将所述锁存行地址与存储在所述行熔断电路中的地址相比较，若地址匹配，行熔断电路会产生第一电平的所述标志信号和对应的冗余地址；若不匹配，则所述行熔断电路产生第二电平的所述标志信号和无效的冗余地址；所述第一电平和所述第二电平中，一个为高电平时另一个为低电平。所述第一电平和所述第二电平设定为低或高都是可以的，例如可是若地址匹配，行熔断电路会产生高电平和对应冗余地址，若不匹配，则所述行熔断电路产生低电平和无效冗余地址，也可以反之。

所述解码得到最终字线地址的过程包括：所述第一解码电路和所述第二解码电路同步对所述正常地址和所述冗余地址分别解码；若所述标志信号为低电平，则所述最终字线地址为所述第二解码电路输出的冗余字线地址，所述第一解码电路输出的正常字线地址为无效地址；若所述标志信号为高电平则所述最终字线地址为所述第一解码电路输出的正字线地址，所述第二解码电路输出的冗余字线地址为无效地址。

本发明另一方面还提供了一种字线解码电路结构，包括沿输入行地址传输方向依次设置的信号处理单元和行解码单元；所述信号处理单元包括行熔断电路；所述行解码单元包括第一解码电路和第二解码电路；所述行熔断电路基于所述输入行地址，产生标志信号和冗余地址；所述标志信号分别输入所述第一解码电路和所述第二解码电路，所述冗余地址输入所述第二解码电路；所述第一解码电路基于所述信号处理单元的输出解码正常地址；所述第二解码电路基于所述信号处理单元的输出解码冗余地址。本发明的字线解码电路结构没有增加行解码单元的解码电路，行解码单元的面积基本不变且简化了电路的设置，访问字线的时间更短，字线解码电路结构的面积利用率更高，全面优化了DRAM读出放大器的工作性能。

所述第一解码电路和所述第二解码电路是相同的逻辑电路。相同的逻辑电路简化了制造工艺。

所述信号处理单元的上游设置有行地址锁存电路。将所述输入行地址进行锁存，当进行激活操作时，维持输入行地址不变，并过滤掉非当前bank激活的地址信息。

所述信号处理单元还包括行预解码电路；所述行预解码电路的输出与所述第一解码电路的输入连接。所述锁存行地址在传输至所述第一解码电路之前，先经历所述预解码电路进行预解码，将可寻址范围先进行划分，所述第一解码电路对划分的模块进行解码，能够更快地定位目标字线，提高了整体工作效率。

与现有技术相比，本发明的主要有益效果：

1、本发明的访问字线的方法，以所述标志信号作为使能信号，选择最终字线地址，通过改变传统正常与冗余行解码电路的编码结构，达到了既能减少面积的占用又减少字线访问时间的目的；利于提高芯片面积利用率和DRAM的工作效率，为综合优化面积利用率与字线访问速度提供了可行方案。

2、本发明的字线解码电路结构，不管冗余地址还是正常地址都进行解码，并通过所述行熔断电路的输出分别与所述第一解码电路和所述第二解码电路的输入连接，能将行熔断电路产生的标志信号作为使能信号，控制正常字线和冗余字线的选择，既能减少访问字线的时间又能提高芯片面积利用率，进一步提高了DRAM读出放大器的工作性能并且满足企业持续降本的实际需求。

附图说明

图1为采用选择器的访问字线的方法工作的示意图。

图2为常规的选择器示意图。

图3为常规的行解码单元示意图。

图4为本发明实施例的字线解码电路结构工作情况示意图。

图5为本发明实施例的行锁存电路时序图。

图6为本发明实施例的第一解码电路示意图。

图7为本发明实施例的第二解码电路示意图。

具体实施方式

在下述实施例中采用特定次序描绘了实施例的操作，这些次序的描述是为了更好的理解实施例中的细节以全面了解本发明，但不能以此限定本发明的范围。

为了更直观地说明访问字线的过程中各时间节点的构成，便于更好地理解本发明的工作原理，以下对DRAM读出放大器中访问字线的一般工作过程进行示例，但不以任何形式限制本发明。

行地址锁存电路工作时间记为t1，行熔断电路工作时间记为t2，行预解码电路工作时间记为t3，选择器工作时间记为t4，行解码时间记为t5。对于t4的大小，不同的工艺，其数值不一样，示例是用t4表示这段逻辑电路的工作时间。有些示例中，正常解码电路和冗余解码电路是两个不相同的逻辑电路，则行解码时间t5为正常解码电路和冗余解码电路中用时最多的时间量。采用常规的访问字线的方法必须要用到选择器，示例的情况如图1所示，当对DRAM芯片进行激活操作时（ACT），输入行地址经过行地址锁存电路进行锁存，然后将锁存地址与存储在熔断电路中的地址相比较，判断其是否为冗余字线激活，并产生对应的标志信号和冗余地址，该标志信号控制选择器在正常地址和冗余地址中进行选择，最后经过正常与冗余行解码电路解码出字线地址。示例的情况中t2和t3是两个同步进行的过程，因此整个过程所需时间t=t1+t2+t4+t5或t=t1+t3+t4+t5，其中取较大值为实际访问字线的时间。本发明的有些实施例中并不对输入行地址进行锁存，或者也不进行行预解码，在此并不限定。

DRAM芯片是以行列交叉寻址的方式进行数据的存取，每一根字线和位线的交叉点即为1bit的数据。在进行数据读取时，首先寻址到字线，然后寻址到位线，最终完成数据的存取。以DDR4为例，在DDR4中，分为四个bankgroup，每一个bankgroup分为四个bank，为了更清楚字线解码的工作过程，以一个bank为例进行整个过程更详细的描述。在对芯片进行激活操作时，芯片外部会同时输入行地址，进行行解码的地址有14位，其可寻址范围为16K。从16K的寻址范围中具体定位到一根字线，采用选择器的访问字线的方法可参考图1示例。芯片在制作完成后，会对其进行测试，有一些字线由于工艺，制作方法等会导致其坏掉，为了使DRAM能够正常使用，芯片设计了中包含了冗余字线，而熔断电路中存放了测试时坏掉的字线地址，当激活操作时，输入的地址和行熔断电路中地址进行比较，若地址匹配一致，则表示此次进行激活的行地址对应的字线是坏掉的，需要用冗余字线来替换，即行熔断电路会产生低电平的标志信号和对应的冗余地址；若输入地址和行熔断电路中地址比较不匹配，则行熔断电路中的标志信号为高电平，且冗余地址为无效地址。行预解码和行熔断电路产生的结果都输入到选择器中，由熔断电路产生的标志信号进行选择。一般的选择器如图2所示，当标志信号为低电平时，冗余地址和单独冗余地址传输过去，同时使单独正常地址无效；当标志信号为高电平时，正常地址和单独正常地址传输过去，同时使单独冗余地址无效，从而起到选择的作用。可以理解的是经过解码后的地址线有很多，因此，如图2所示的单个选择器相应需要大量设置，这部分电路占用的芯片面积非常大。

完成选择后，地址进入解码单元（正常与冗余行解码电路），解码单元一般包含正常行解码电路和冗余行解码电路两个部分，如图3所示。若解码地址携带冗余地址信息，则由冗余解码电路解码出冗余地址得到冗余字线，单独正常解码地址无效，正常字线不会被选中；反之，若解码地址携带正常地址信息，则由正常解码电路解码出正常地址得到正常字线，单独冗余解码地址无效，冗余字线不会被选中。由此产生最终字线地址，完成字线访问。

如图4所示，本发明实施例提供一种字线解码电路结构，包括沿输入行地址传输方向F依次设置的信号处理单元P和行解码单元Q。信号处理单元P包括行熔断电路；行解码单元Q包括第一解码电路Q1和第二解码电路Q2。行熔断电路基于输入行地址，产生标志信号和冗余地址；标志信号分别输入第一解码电路Q1和第二解码电路Q2，冗余地址输入第二解码电路Q2解码冗余字线；第一解码电路Q1基于信号处理单元的输出解码正常地址，定位正常字线；第二解码电路Q2基于信号处理单元P的输出解码冗余地址。示例的第一解码电路Q1即正常解码电路，用于解码正常地址，第二解码电路Q2即冗余解码电路用于解码冗余地址。

有些示例的情况中，信号处理单元P的上游设置有行地址锁存电路，是一种缓冲电路用于将输入行地址进行锁存。仍以DDR4为例，当进行激活操作时，一个bankgroup中四个bank共用一组地址线，对其中一个bank而言（以bank0为例），进行激活操作后，该输入行地址会被行锁存电路进行锁存，维持该地址不变，直到下一次对该bank进行激活操作，并输入不同于此次地址的信息，行地址锁存电路的操作处理过程可参考图5所示。对芯片进行了三次激活操作，依次激活bank0、bank1、bank0，而bank0中局部时钟信号CLK，会对行地址进行锁存，过滤掉非该bank激活的地址信息。有些实施例中字线解码电路结构并不设置行地址锁存电路，在此并不限定。

示例的信号处理单元P还包括行预解码电路；行预解码电路的输出与第一解码电路Q1的输入连接。示例的情况中，锁存后的输入行地址同时进入行预解码电路和行熔断电路，由于从16K的范围中定位到具体的某根字线，其过程比较复杂，所以对这16K的可寻址范围先进行划分，即预解码，进而从划分的模块中再继续选择字线，即行解码。

结合参考图4本实施例提供的一种访问字线的方法，包括：将处理后的输入行地址，传输至第一解码电路Q1，并同步输入行熔断电路，产生相应的标志信号和冗余地址；将冗余地址传输至第二解码电路Q2，并同时将标志信号作为使能信号分别传输到第一解码电路Q1和第二解码电路Q2中，解码得到最终字线地址。

在有些实施例中，当对DRAM芯片进行激活操作时（ACT），输入行地址经过行锁存电路进行锁存，然后经过行预解码电路解码出对应的地址，并直接传输到第一解码电路Q1（正常行解码电路）中；与此同时，锁存的地址与存储在熔断电路中的地址相比较，确定其是否为冗余字线地址，产生相应的标志信号和冗余地址。示例的情况中，如果不是冗余地址，标志信号还会产生，该标志信号有两种状态，0或者1，0代表是冗余地址，1代表不是冗余地址，而不是冗余字线地址时，冗余地址是无效地址。冗余地址传输到第二解码电路Q2中，同时标志信号传输到第一解码电路Q1（正常行解码电路）和第二解码电路Q2（冗余行解码电路）中，产生最终的字线地址。在此过程中，结合参考上述时间节点的构成，本实施例提供的访问字线的方法可以通过本实施例的字线解码电路结构执行，参考图4，字线访问所需时间为t=t1+t3+t5或t=t1+t2+t5。示例的情况中，并使熔断电路产生的标志信号作为使能信号，控制正常字线和冗余字线的选择。可知字线的访问时间明显减少，并且不再需要设置大量的选择器，使得在提高芯片面积利用率的基础上进一步优化tRCD、tRAS、tRC等参数成为可能。

示例的情况中，对于行解码单元Q这部分面积基本不变，示例的第一解码电路Q1如图6所示，第二解码电路Q2如图7所示。示例的第一解码电路Q1和第二解码电路Q2采用相同的逻辑电路，行解码单元Q的工作时间就是两个解码电路的最长工作时间。因为芯片要正常工作，必须既满足正常又满足冗余，所以以两者中最长时间作为时间最小的要求进行限制。为了控制两个行解码电路的工作，标志位信号作为一个使能信号，输入到行解码单元Q，标志信号的添加，并不会对整个行解码电路时间有影响。比如原本是一个二输入的NAND，改为三输入的NAND，多出一个输入信号作为使能端，该操作对于时间的影响非常小，可以忽略。有些实施例中第一解码电路Q1和第二解码电路Q2根据实际应用要求，并不是完全相同的逻辑电路，在此并不限定。有些实施例中第二解码电路Q2是比第一解码电路Q1更简单的逻辑，因为DRAM中冗余字线相对于正常字线来讲是极少量的，其解码过程更简单。第一解码电路Q1和第二解码电路Q2可以采用相同的逻辑电路或者不同的逻辑电路，设计的灵活性更高。

本发明为了便于叙述清楚而采用的一些常用的英文名词或字母只是用于示例性指代而非限定性解释或特定用法，不应以其可能的中文翻译或具体字母来限定本发明的保护范围。还需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

Claims (7)

1.访问字线的方法，其特征在于：包括：将处理后的输入行地址，传输至第一解码电路，并同步输入行熔断电路，产生相应的标志信号和冗余地址；

处理后的输入行地址是指将所述输入行地址经过行锁存电路进行锁存后得到的锁存行地址；

将所述冗余地址直接传输至第二解码电路，并同时将所述标志信号作为使能信号分别直接传输到所述第一解码电路和所述第二解码电路中，解码得到最终字线地址；

所述产生相应的标志信号和冗余地址的过程包括：将所述锁存行地址与存储在所述行熔断电路中的地址相比较，若地址匹配，行熔断电路会产生第一电平的所述标志信号和对应的冗余地址；若不匹配，则所述行熔断电路产生第二电平的所述标志信号和无效的冗余地址；

其中所述第一解码电路用于解码正常地址，第二解码电路用于解码冗余地址；所述第一解码电路和所述第二解码电路同步对所述正常地址和所述冗余地址分别解码，不需要等待比较结果出来即进行行解码得到字线地址。

2.根据权利要求1所述的访问字线的方法，其特征在于：所述传输至第一解码电路之前，所述锁存行地址输入行预解码电路进行解码。

3.根据权利要求1所述的访问字线的方法，其特征在于：所述第一电平和所述第二电平中，一个为高电平时另一个为低电平。

4.根据权利要求1-3任一项所述的访问字线的方法，其特征在于：所述解码得到最终字线地址的过程包括：

若所述标志信号为低电平，则所述最终字线地址为所述第二解码电路输出的冗余字线地址，所述第一解码电路输出的正常字线地址为无效地址；

若所述标志信号为高电平则所述最终字线地址为所述第一解码电路输出的正字线地址，所述第二解码电路输出的冗余字线地址为无效地址。

5.一种字线解码电路结构，其特征在于：包括沿输入行地址传输方向依次设置的信号处理单元和行解码单元；

所述信号处理单元包括行熔断电路；

所述行解码单元包括第一解码电路和第二解码电路；

所述行熔断电路基于所述输入行地址，产生标志信号和冗余地址；

所述标志信号分别输入所述第一解码电路和所述第二解码电路，所述冗余地址输入所述第二解码电路；

所述第一解码电路基于所述信号处理单元的输出解码正常地址；

所述第二解码电路基于所述信号处理单元的输出解码冗余地址；

所述行熔断电路被配置为：将锁存行地址与存储在所述行熔断电路中的地址相比较，若地址匹配，行熔断电路会产生第一电平的所述标志信号和对应的冗余地址；若不匹配，则所述行熔断电路产生第二电平的所述标志信号和无效的冗余地址；

所述行解码单元被配置为：所述第一解码电路和所述第二解码电路同步对所述正常地址和所述冗余地址分别解码，不需要等待比较结果出来即进行行解码得到字线地址。

6.根据权利要求5所述的字线解码电路结构，其特征在于：所述信号处理单元的上游设置有行地址锁存电路。

7.根据权利要求5或6所述的字线解码电路结构，其特征在于：所述信号处理单元还包括行预解码电路；所述行预解码电路的输出与所述第一解码电路的输入连接。

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