KR100380777B1

KR100380777B1 - 반도체 기억 장치

Info

Publication number: KR100380777B1
Application number: KR1020000017811A
Authority: KR
Inventors: 고시까와야스지
Original assignee: 닛본 덴기 가부시끼가이샤; 엔이씨 일렉트로닉스 코포레이션
Priority date: 1999-04-07
Filing date: 2000-04-06
Publication date: 2003-04-18
Anticipated expiration: 2020-04-06
Also published as: US20010026967A1; US6272057B1; KR20000071561A; JP2000293998A; US6414887B2

Abstract

본 발명은 워드선의 선택의 고속화를 꾀한 반도체 기억 장치를 제공하는 것이다.

정규 행 디코더(32-1∼32-i)에 접속되는 정규 메인 워드선(50-1∼50-i)을 스탠바이 상태에서 액티브 상태로 천이시켰을 때에, 용장 판정 회로(22)에 의해 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 용장 판정 회로(22)의 판정 출력에 기초하여 정규 행 디코더에 접속되는 정규 메인 워드선만 액티브 상태에서 스탠바이 상태로 천이시키는 제어 수단(프리차지 신호 발생 회로(20) 및 AND 게이트(28))을 갖는다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, DRAM 등의 반도체 기억 장치에 관한 것으로, 특히 용장 행을 갖는 메모리 셀 어레이를 갖는 반도체 기억 장치의 메모리 액세스 제어에 관한 것이다.

DRAM 등의 반도체 기억 장치에 있어서 워드선을 선택하기 위한 행 디코더는 스태틱 회로에 비해 소자수가 적어도 되는 것, 및 워드선을 바꿀 때에 메모리 셀의 정보 파괴를 막기 위해 프리차지 기간(외부 클럭/RAS가 하이 레벨인 기간)을 거쳐 행할 필요가 있기 때문에, 다이내믹 회로로 구성되는 것이 일반적이다.

여기서, 스태틱 회로란, 복수의 행 어드레스 프리디코드 신호 입력에 대응하여, 1 입력당 PMOS 트랜지스터와 NMOS 트랜지스터를 1개씩 갖고, 프리디코드 신호 입력에 기초하여, 워드선을 구동하는 버퍼의 입력단을 하이 레벨 또는 로우 레벨로 설정가능하게 한 회로 구성의 것을 가리킨다.

또한, 다이내믹 회로란, 버퍼의 입력단을 프리차지하는 수단과, 복수의 행 어드레스 프리디코드 신호 입력에 대응하여 디스차지하는 수단에 의해, 버퍼의 입력단을 하이 레벨 또는 로우 레벨로 설정 가능하게 한 회로 구성의 것을 가리킨다. 스태틱 회로는, 입력의 논리 레벨에 대응하여 출력의 논리 레벨이 수시로 정해진다. 이에 대해 다이내믹 회로는, 프리차지한 직후에는, 입력의 논리 레벨에 대응하여 출력의 논리 레벨이 정해지지만, 일단 디스차지하면, 입력의 논리 레벨에 대응하여 출력의 논리 레벨이 변하지 않게 된다.

종래의 이 종류의 반도체 기억 장치에서의 워드선의 선택 동작에 관여하는 주요부의 구성을 도 9에 도시한다. 상기 도면에서, 반도체 기억 장치는 워드선을 프리차지하기 위한 프리차지 신호(PX2)를 생성하는 프리차지 신호 발생 회로(200)와, 용장 행에 속하는 메모리 셀을 선택하는지의 여부를 판정하는 용장 판정 회로(202)와, 행 어드레스(XADD)에 기초하여 정규 행 디코더(208-1∼208-i) 중 어느 하나를 선택하기 위한 어드레스 데이터를 출력하는 행 프리디코더(204)와, 행 프리디코더(204)의 출력을 소정 시간, 지연시키는 지연 회로(206)와, 용장 행 디코더(210)를 갖고 있다. 정규 행 디코더(208-1∼208-i) 및 용장 행 디코더(210)는 다이내믹 회로에 의해 구성되어 있다.

정규 행 디코더(208-1∼208-i)의 출력단은 워드선(220-1∼220-i)에, 또한 용장 행 디코더(210)의 출력단은 워드선(222)에 각각, 접속되어 있다. 상기 구성으로 이루어지는 반도체 기억 장치의 동작을 도 10을 참조하여 설명한다. 우선 모든 행 어드레스 데이터, 즉 입력 어드레스 신호(XADD)를 로우 레벨(비선택 상태)로 한 상태에서 각 정규 행 디코더(208-1∼208-i) 및 용장 행 디코더(210)에 프리차지 신호를 시각 t20까지 로우 레벨로 하고, 모든 디코더의 출력 노드, 즉 워드선(220-1∼220-i, 222)을 저전압으로 프리차지한다(스탠바이 상태)(도 10의 (a)). 시각 t20에서 프리차지 신호 PX2가 하이 레벨이 되어도, 이 저전압 레벨은 디코더 내에서 유지된다.

이어서 행 어드레스가 시각 t21에서 확정되면(도 10의 (b)), 행 프리디코더(204)로부터 시각 t22에서 행 프리디코더(204)로부터 행 프리디코드 신호가 출력된다(도 10의 (d)). 이 행 프리디코드 신호는 지연 회로(206)에서 소정 시간 Td만큼 지연되어, 시각 t24에서 각 정규 행 디코더(208-1∼208-i)에 입력된다(도 10의 (e)). 도 10에 있어서, T는 행 어드레스가 확정된 시점 t21로부터 용장 판정 회로(202)로부터 판정 신호가 출력되는 시점 t23까지 필요한 시간이다.

상술된 반도체 기억 장치에서의 지연 회로(206)의 지연 시간 Td는, 용장 판정 회로(202)에서 도시하지 않은 메모리 셀 어레이의 용장 행을 선택하는지의 여부의 판정이 행해진 시점, 즉 용장 판정 신호가 용장 판정 회로(202)로부터 출력되는 시점 t23에서 지연 회로(206)로부터 행 프리디코드 신호가 출력되는 시점 t24까지 필요한 시간에 여유가 있도록 설정된다. 이것은 행 디코더에 다이내믹 회로를 사용하고 있기 때문에 스태틱 회로를 사용한 행 디코더에 비해 면적적으로는 유리하지만, 한번 워드선을 선택하면 리세트가 되지 않는, 즉 워드선을 비선택 상태로 복귀할 수 없기 때문에, 특히 용장 판정 회로의 판정 결과를 기다리고나서 행 프리디코드 신호를 상승시키는, 즉 행 프리디코드 신호를 정규 행 디코더에 입력할 필요가 있었다.

이와 같이 종래의 반도체 기억 장치에서는, 용장 판정 회로의 판정 결과를 기다린 후 행 프리디코드 신호를 상승하여 정규 행 디코더를 선택하도록 구성되어 있었기 때문에, 워드선의 선택이 지연되어 기억 데이터를 판독하여 출력하기까지 시간이 걸린다는 문제가 있었다.

본 발명은 이러한 사정에 감안하여 이루어진 것으로, 워드선의 선택의 고속화를 꾀한 반도체 기억 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 청구항 1에 기재된 발명은, 용장 행을 갖는 메모리 셀군의 각 메모리 셀이 워드선 및 데이터선에 접속되어 이루어지는 메모리 셀 어레이와, 상기 메모리 셀군 중 상기 용장 행 이외의 메모리 셀이 액세스되었을 때에 워드선을 지정하는 행 어드레스 데이터를 디코드하여 상기 용장 행 이외의 메모리 셀이 접속되어 있는 워드선을 선택하는 복수의 정규 행 디코더와, 상기 메모리 셀군 중 용장 행에 속하는 메모리 셀에 액세스되었을 때에 상기 용장 행에 속하는 메모리 셀이 접속되어 있는 워드선을 지정하는 용장 행 디코더와, 입력된 행 어드레스 데이터에 기초하여 용장 행에 속하는 메모리 셀을 선택하는지의 여부를 판정하고, 상기 용장 행에 속하는 메모리 셀을 선택할 때에 상기 용장 행 디코더를 선택하는 판정 수단을 갖고, 상기 워드선 및 데이터선을 스탠바이 상태에서 액티브 상태로 천이시켜 상기 메모리 셀군 중 어느 한 메모리 셀을 액세스하는 반도체 기억 장치에 있어서, 상기 정규 행 디코더에 접속되는 워드선을 스탠바이 상태에서 액티브 상태로 천이시켰을 때에, 상기 판정 수단에 의해 상기 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 상기 판정 수단의 판정 출력에 기초하여 상기 정규 행 디코더에 접속되는 워드선만 액티브 상태에서 스탠바이 상태로 천이시키는 제어 수단을 갖는 것을 특징으로 한다.

또한 청구항 2에 기재된 발명은, 용장 행을 갖는 메모리 셀군의 각 메모리 셀이 워드선 및 데이터선에 접속되어 이루어지는 메모리 셀 어레이와, 상기 메모리 셀군 중 상기 용장 행 이외의 메모리 셀이 액세스되었을 때에 워드선을 지정하는 행 어드레스 데이터를 디코드하여 상기 용장 행 이외의 메모리 셀이 접속되어 있는 워드선을 선택하는 복수의 정규 행 디코더와, 상기 메모리 셀군 중 용장 행에 속하는 메모리 셀에 액세스되었을 때에 상기 용장 행에 속하는 메모리 셀이 접속되어 있는 워드선을 지정하는 용장 행 디코더와, 입력된 행 어드레스 데이터에 기초하여용장 행에 속하는 메모리 셀을 선택하는지의 여부를 판정하고, 상기 용장 행에 속하는 메모리 셀을 선택할 때에 상기 용장 행 디코더를 선택하는 판정 수단을 지니고, 상기 워드선 및 데이터선을 스탠바이 상태에서 액티브 상태로 천이시켜 상기 메모리 셀군 중 어느 한 메모리 셀을 액세스하는 반도체 기억 장치에 있어서, 상기 정규 행 디코더에 접속되는 워드선을 스탠바이 상태 또는 액티브 상태로 함과 함께, 상기 판정 수단에 의해 상기 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 상기 정규 행 디코더에 접속되는 워드선만 액티브 상태에서 스탠바이 상태로 천이시키는 제1 제어 신호와, 상기 용장 행 디코더에 접속되는 워드선을 스탠바이 상태 또는 액티브 상태로 하는 제2 제어 신호를 생성하고, 상기 제1 제어 신호를 상기 정규 행 디코더에, 상기 제2 제어 신호를 상기 용장 행 디코더에 각각 공급하는 제1 제어 수단과, 입력된 행 어드레스 데이터에 기초하여 상기 복수의 정규 행 디코더 중 어느 하나를 선택 상태로 함과 함께, 상기 판정 수단에 의해 상기 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 상기 정규 행 디코더를 비선택 상태로 하는 제2 제어 수단을 갖는 것을 특징으로 한다.

또한 청구항 3에 기재된 발명은, 청구항 2에 기재된 반도체 기억 장치에 있어서, 상기 제1 제어 수단 대신에, 상기 정규 행 디코더 및 용장 행 디코더에 접속되는 워드선을 스탠바이 상태 또는 액티브 상태로 하는 제3 제어 신호를 상기 정규 행 디코더 및 용장 행 디코더에 공급함과 함께, 상기 판정 수단에 의해 상기 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 상기 정규 행 디코더에 접속되는 워드선만 액티브 상태에서 스탠바이 상태로 천이시키는 제4 제어 신호를 상기정규 행 디코더에 공급하는 제3 제어 수단을 갖는 것을 특징으로 한다.

청구항 1 내지 3에 기재된 발명에 따르면, 용장 행을 갖는 메모리 셀군의 각 메모리 셀이 워드선 및 데이터선에 접속되어 이루어지는 메모리 셀 어레이와, 상기 메모리 셀 군 중 상기 용장 행 이외의 메모리 셀이 액세스되었을 때에 워드선을 지정하는 행 어드레스 데이터를 디코드하여 상기 용장 행 이외의 메모리 셀이 접속되어 있는 워드선을 선택하는 복수의 정규 행 디코더와, 상기 메모리 셀군 중 용장 행에 속하는 메모리 셀에 액세스되었을 때에 상기 용장 행에 속하는 메모리 셀이 접속되어 있는 워드선을 지정하는 용장 행 디코더와, 입력된 행 어드레스 데이터에 기초하여 용장 행에 속하는 메모리 셀을 선택하는지의 여부를 판정하고, 상기 용장 행에 속하는 메모리 셀을 선택할 때에 상기 용장 행 디코더를 선택하는 판정 수단을 갖고, 상기 워드선 및 데이터선을 스탠바이 상태에서 액티브 상태로 천이시켜 상기 메모리 셀군 중 어느 한 메모리 셀을 액세스하는 반도체 기억 장치에 있어서, 상기 정규 행 디코더에 접속되는 워드선을 스탠바이 상태에서 액티브 상태로 천이시켰을 때에, 상기 판정 수단에 의해 상기 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 상기 판정 수단의 판정 출력에 기초하여 제어 수단에 의해, 상기 정규 행 디코더에 접속되는 워드선만 액티브 상태에서 스탠바이 상태로 천이시키도록 했으므로, 용장 행에 속하는 메모리 셀을 선택하는지의 여부의 판정을 기다리지 않고, 정규 행 디코더를 선택할 수 있어, 정규 행 디코더에 접속되는 워드선의 선택을 고속으로 행할 수 있다.

또한 청구항 4에 기재된 발명은, 프리차지 수단에 의해 소정의 레벨로 프리차지되는 노드와, 소정의 어드레스 데이터가 입력되었을 때 상기 노드를 디스차지하여 정규 워드선을 선택하는 정규 행 디코드 수단과, 용장 워드선이 선택되었을 때 상기 노드를 다시 프리차지하는 프리차지 수단을 갖는 것을 특징으로 한다.

또한 청구항 5에 기재된 발명은, 청구항 4에 기재된 반도체 기억 장치에 있어서, 상기 프리차지 수단은, 1개의 프리차지·트랜지스터를 갖고, 외부로부터 프리차지 커맨드(PC)가 입력되었을 때, 또는 용장 워드선 중 어느 1개가 선택되었을 때에 상기 트랜지스터는 도통하여 상기 노드를 프리차지 전위로 하는 것을 특징으로 한다.

또한 청구항 6에 기재된 발명은, 청구항 5에 기재된 반도체 기억 장치에 있어서, 상기 프리차지 수단은, 제1과 제2 프리차지·트랜지스터를 갖고, 제1 프리차지·트랜지스터는, 외부로부터 프리차지 커맨드(PC)가 입력되었을 때 도통하여 상기 노드를 프리차지 전위로 하고, 제2 프리차지·트랜지스터는, 용장 워드선 중 어느 1개가 선택되었을 때에 도통하여 상기 노드를 프리차지 전위로 하는 것을 특징으로 한다.

또한 청구항 7에 기재된 발명은, 소정의 어드레스 데이터가 입력되었을 때 소정의 정규 워드선을 활성화하는 정규 행 디코드 수단과, 상기 어드레스 데이터가 입력되었을 때 소정의 용장 워드선을 선택하는 판정 신호를 출력하는 용장 판정 수단과 상기 판정 신호에 기초하여 상기 활성화된 정규 워드선을 비활성화하는 수단을 갖는 것을 특징으로 한다.

또한 청구항 8에 기재된 발명은, 청구항 7에 기재된 반도체 기억 장치에 있어서, 상기 용장 판정 수단은, 복수의 용장 워드선에 대응하는 용장 판정 신호를 용장 행 디코더에 출력하고, 상기 판정 신호는, 용장 판정 신호 중 어느 1개가 활성화되었을 때 활성화되는 것을 특징으로 한다.

또한 청구항 9에 기재된 발명은, 청구항 4 내지 8 중 어느 한 항에 기재된 반도체 기억 장치에 있어서, 상기 정규 워드선 및 용장 워드선에는 서브 워드 드라이버가 접속되어 있는 것을 특징으로 한다.

청구항 4 내지 6, 9에 기재된 발명에 따르면, 프리차지 수단에 의해 소정의 레벨로 프리차지되는 노드와, 소정의 어드레스 데이터가 입력되었을 때 상기 노드를 디스차지하여 정규 워드선을 선택하는 정규 행 디코드 수단과, 용장 워드선이 선택되었을 때 상기 노드를 다시 프리차지하는 프리차지 수단을 갖으므로, 용장 행에 속하는 메모리 셀을 선택하는지의 여부의 판정을 기다리지 않고, 정규 워드선을 선택할 수 있고, 정규 행 디코드 수단에 접속되는 정규 워드선의 선택을 고속으로 행할 수 있다.

청구항 7 내지 9에 기재된 발명에 따르면, 소정의 어드레스 데이터가 입력되었을 때 소정의 정규 워드선을 활성화하는 정규 행 디코드 수단과, 상기 어드레스 데이터가 입력되었을 때 소정의 용장 워드선을 선택하는 판정 신호를 출력하는 용장 판정 수단과, 상기 판정 신호에 기초하여 상기 활성화된 정규 워드선을 비활성화하는 수단을 갖으므로, 정규 워드선이 일단, 선택되려고 해도, 용장 워드선이 선택된 경우에는 선택된 정규 워드선을 비활성화할 수 있어, 워드선 선택시의 동작 상, 문제점은 생기지 않는다.

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 주요부의 구성을 나타내는 블록도.

도 2는 도 1에 있어서의 정규 행 디코더의 구체적 구성을 도시하는 회로도.

도 3은 도 1에 있어서의 용장 행 디코더의 구체적 구성을 도시하는 회로도.

도 4는 도 1에 도시한 반도체 기억 장치의 동작을 설명하기 위한 타이밍차트.

도 5는 도 1에 도시한 반도체 기억 장치의 동작을 설명하기 위한 타이밍차트.

도 6은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 블록도.

도 7은 도 6에 있어서의 정규 행 디코더의 구체적 구성을 도시하는 회로도.

도 8은 본 발명의 변형예를 나타내는 블럭도.

도 9는 종래의 반도체 기억 장치의 주요부의 구성을 도시하는 블록도.

도 10은 도 9에 도시한 반도체 기억 장치의 동작을 설명하기 위한 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

10 : 내부 클럭 발생 회로

12 : 커맨드 디코더

14 : 내부 어드레스 발생 회로

18 : 행계 제어 신호 발생 회로

20 : 프리차지 신호 발생 회로(제어 수단)

22 : 용장 판정 회로(판정 수단)

24 : 행 프리디코더

28 : AND 게이트(제어 수단)

30 : AND 게이트

32-1∼32-i : 정규 행 디코더

34 : 용장 행 디코더

36 : 행 프리디코더

50-1∼50-i : 정규 메인 워드선

80 : 용장 메인 워드선

이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성을 도 1에 도시한다. 동일 도면에서, 본 실시예에 따른 반도체 기억 장치는, 기본 클럭 CLK를 수취하고, 내부 클럭 ICLK를 생성하는 내부 클럭 발생 회로(10)와, 커맨드 디코더(12)와, 내부 어드레스 발생 회로(14)와, 열계(column-system) 제어 신호 발생 회로(16)와, 행계(row-system) 제어 신호 발생 회로(18)와, 프리차지 신호(PX2) 발생 회로(20)와, 용장 판정 회로(22)와, 행 프리디코더(24)와, 데이터 DQ를 입출력하는 입출력 회로(26)와, AND 게이트(28, 30)와, 메모리 셀 어레이(100)를 갖고 있다.

메모리 셀 어레이(100)는, 정규 행 디코더(32-1∼32-i)와, 용장 행 디코더(34)와, 후술하는 각 서브 워드선을 선택하기 위한 서브 워드 드라이버(38-1, 38-2, …, 40-1, 40-2, …, 42-1, 42-2)와, … 행 프리디코더(36(X0∼X2)를 갖고 있다.

또한 메모리 셀 어레이(100)는, 도 1에는 도시하지 않았지만, 서브 워드선 및 데이터선에 접속되어 이루어지는 복수의 메모리 셀을 갖고 있다.

커맨드 디코더(12)는, 각종 동기 클럭 /RAS, /CAS, /WE, /CS를 수취하고, 각종 커맨드를 생성하는 (예를 들면, 액티브 커맨드, 리드, 라이트, 프리차지 커맨드)를 생성하여, 각 부에 출력한다. 여기서, 액티브 커맨드는 동기 클럭 /RAS에 상당하고, /RAS (Row Address Strobe) 신호는, 행 어드레스 데이터(X0∼X11)를 수취하는 타이밍을 지시하는 신호로서, /는 로우 레벨일 때 활성화되는 것을 나타낸다. 또한 /CAS(Colunm Address Strobe) 신호는, 열 어드레스 데이터를 수취하는 타이밍을 지시하는 신호이고, /는 로우 레벨일 때 활성화되는 것을 나타낸다.

내부 어드레스 발생 회로(14)는, 외부로부터 어드레스 단자에 입력된 어드레스 신호 ADD를 /RAS 신호와 /CAS 신호의 하강에서 행 어드레스 데이터와 열 어드레스 데이터를 수취하여, 각각 행 디코더 및 열 디코더(도시하지 않음)로 송출한다. 도 1에서는 행 어드레스에 대해서만 나타내고 있다. 본 실시예에서는, 행 어드레스 데이터는 용장 판정 회로(22) 및 행 프리디코더(24, 36)로 송출되도록 되어 있다. 여기서, 본 실시예의 행 어드레스 데이터는, 신호 X0∼X11의 12비트로 이루어지고, 이들을 총칭하여 XADD라고 표시한다. 행 어드레스 데이터 중 하위 3비트의 신호 X0∼X2는 행 프리디코더(36)로 송출되고, 행 프리디코더(36)로 디코드된 신호는 8열의 서브워드 드라이버(38-1, …, 40-1, …, 42-1, …)에 각각 공급된다.

또한 행계 제어 신호 발생 회로(18)는, 동기 클럭 /RAS 및 내부 클럭 ICLK에 기초하여 프리차지 신호 발생 회로(20), 용장 판정 회로(22) 및 행 프리디코더(24, 36)의 동작 타이밍을 제어하는 제어 신호를 출력한다.

열계 제어 신호 발생 회로(16)는, 커맨드 디코더(12) 및 내부 어드레스 발생 회로(14)의 출력에 기초하여 입출력 회로(26) 및 열 디코더에 관련한 회로의 동작 타이밍을 제어하는 제어 신호를 출력한다.

프리차지 신호 발생 회로(20)는, 워드선을 스탠바이 상태(프리차지 상태)로부터 메모리 셀에의 데이터의 기록 및 판독이 가능한 상태인 액티브 상태로 상태 천이시키기 위한 프리차지 신호(PX2)를 생성한다. 프리차지 신호 발생 회로(20)의출력 신호인 프리차지 신호 PX2는 AND 게이트(28)를 통해 각 정규 행 디코더(32-1∼32-i)에 신호 PX3로서 공급되고, 용장 행 디코더(34)에는 직접, 공급되도록 되어 있다. 또한 행 프리디코더(24)의 출력 신호인 어드레스 데이터는 AND 게이트(30)를 통해 각 정규 행 디코더(32-1∼32-i)로 공급되도록 구성되어 있다.

행 프리디코더(24)는 3개의 디코더를 갖고, 각 디코더는 행 어드레스 데이터 X3∼X5, X6∼X8, X9∼X11을 디코드하고, 각각 8개의 프리디코드 신호를 출력한다. 이하, 행 어드레스 데이터 X3∼X5, X6∼X8, X9∼X11을 디코드한 신호를, 각각 제1, 제2, 제3 프리디코드 신호라고 한다. 또, 도 1에서는 프리디코드 신호의 신호선을 1개선으로 나타내고 있지만, 실제로는 24개 있고, AND 게이트(30)도 24개 존재한다.

각 정규 행 디코더(32-1∼32-i)는, 제1, 제2, 제3 프리디코드 신호 중 각 디코더로부터 1개씩, 합계 3개가 입력된다. 행 프리디코더(24)에 9개의 행 어드레스 데이터가 입력된 경우, 각 정규 행 디코더(32-1∼32-i)는 512개 존재한다.

용장 판정 회로(22)는, 퓨즈 회로로 설정된 값과 내부 어드레스 발생 회로(14)로부터 입력되는 행 어드레스 데이터(XADD : X0∼X11)를 비교하여 용장 행에 속하는 메모리 셀을 선택하는지의 여부를 판정하고, 용장 행에 속하는 메모리 셀을 선택할 때에 용장 행 디코더(34)를 선택한다. 용장 판정 회로(22)의 판정 출력은 용장 행 디코더(34)에 공급됨과 함께, 게이트 신호로서 AND 게이트(28, 30)로 공급되도록 구성되어 있다. 또, 도 1에서는, 용장 판정 회로(22)는, 용장 행 디코더(34)가 1개의 예를 나타내고 있지만, 도 8에 도시된 바와 같이 여러개 있어도 좋다.

도 8에서, 여러개의 용장 행 디코더(34-1∼34-n)가 메모리 셀(100)에 설치되어 있고, 용장 판정 회로(22)는 여러개의 용장 행 디코더(34-1∼34-n)에 대응하는 복수의 퓨즈 회로(110-1∼110-n)와, 복수의 퓨즈 회로(110-1∼110-n)의 각 용장 판정 신호의 논리합 연산을 행하는 OR 게이트(112)를 갖고 있다. 상기 구성에서, 퓨즈 회로(110-1∼110-n)로부터 출력되는 일치 판정 출력(용장 판정 신호)은 대응하는 각 행 용장 디코더(34-1∼34-n)로 공급된다. 각 퓨즈 회로(110-1∼110-n)로부터 출력되는 일치 판정 출력은 OR 게이트(112)로 논리합이 취해진다. 따라서, 각 퓨즈 회로(110-1∼110-n)로부터 출력되는 일치 판정 출력 중 어느 1개가 활성화되었을 때에 활성화되는 판정 출력이 OR 게이트(112)로부터 출력 단자(120)를 통해 출력되고, 이 판정 출력(용장 전환 판정 신호)이 도 1에서의 AND 게이트(28, 30)로 공급된다. 또, 용장 판정 회로(22)는, 본 발명의 판정 수단에 상당한다.

또한, 프리차지 신호 발생 회로(20) 및 AND 게이트(28, 30)는, 정규 행 디코더에 접속되는 워드선을 스탠바이 상태에서 액티브 상태로 천이시켰을 때에, 용장 판정 회로(22)에 의해 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 용장 판정 회로(22)의 판정 출력에 기초하여 정규 행 디코더에 접속되는 워드선만 액티브 상태에서 스탠바이 상태로 천이시키는 제어 수단에 상당한다.

또한 프리차지 신호 발생 회로(20) 및 AND 게이트(28)는, 본 발명의 제1 제어 수단에 상당하고, 행 프리디코더(24) 및 AND 게이트(30)는 본 발명의 제2 제어 수단에 상당한다.

정규 행 디코더(32-1∼32-i)의 출력단에는 정규 메인 워드선(50-1∼50-i)이 접속되고, 용장 행 디코더(34)의 출력단에는 용장 메인 워드선(80)이 접속되어 있다. 또, 용장 행 디코더(34)는 복수개 있어도 좋다.

정규 행 디코더(32-1∼32-i)는, 메모리 셀 어레이에서의 메모리 셀군 중 용장 행 이외의 메모리 셀이 액세스되었을 때에 입력된 제1∼제3 프리디코드 신호를 디코드하고, 용장 행 이외의 메모리 셀이 접속되어 있는 워드선, 즉 정규 메인 워드선(50-1∼50-i) 중 어느 하나를 선택한다.

또한 용장 행 디코더(34)는, 상기 메모리 셀군 중 용장 행에 속하는 메모리 셀에 액세스되었을 때에 상기 용장 행이 접속되어 있는 워드선, 즉 용장 메인 워드선(80)을 선택한다.

본 실시예에서는 워드선은 계층형 구조를 취하고 있고, 정규 메인 워드선(50-1∼50-i)은 정규 서브워드선(60-1, 60-2, ···, 62-1, 62-2, …)으로 각각 분할되고, 용장 메인 워드선(60)은 용장 서브워드선(70-1, 70-2, … )으로 분할되어 있다.

행 프리디코더(36)는, 행 어드레스 데이터 X0∼X2에 기초하여 8열의 서브워드 드라이버(38-1∼70-2, …,) 중 어느 1열을 선택하기 위한 디코드 신호를 출력하도록 되어 있다.

이어서 정규 행 디코더(32-1∼32-i)의 구체적 구성을 도 2에 도시한다. 각 정규 행 디코더는 동일 구성이므로, 도 2에서는 정규 행 디코더(32-1)에 대한 구성을 나타낸다. 동일 도면에서 정규 행 디코더(32-1)는, PMOS 트랜지스터 P1, P2,P3과, NMOS 트랜지스터 N1a, N1b, N1c, N2로 구성되어 있다. PMOS 트랜지스터 P1의 소스는 승압 전원 VBOOT에 접속되고, 드레인은 노드 C인 NMOS 트랜지스터 N1a의 드레인에 접속됨과 함께, NMOS 트랜지스터 N1a, N1b, N1c는 직렬 접속되고, NMOS 트랜지스터 N1c의 소스는 접지되어 있다.

또, 정규 행 디코더(32), 용장 행 디코더(34)는 승압된 전압 VBOOT(전원 전압 VDD의 1.5배∼2배의 전압)로 동작하고, AND 게이트(28, 30), 행 프리디코더(36)에는 전원 전압 VDD를 승압 전압 VBOOT로 레벨 변환하는 회로를 갖는 것으로 한다.

또한, NMOS 트랜지스터 N1a의 드레인은 PMOS 트랜지스터 P3의 게이트(노드 C)에 접속되고, PMOS 트랜지스터 P3의 소스는 승압 전원 VBOOT에 접속되어 있다. 또한, PMOS 트랜지스터 P3의 드레인은 NMOS 트랜지스터 N2의 드레인에 접속되고, 정규 메인 워드선(50-1)에 접속되어 있다. NMOS 트랜지스터 N2의 소스는 접지되고, 게이트(노드 C)는 PMOS 트랜지스터 P3의 게이트에 접속되어 있고, PMOS 트랜지스터 P3과 NMOS 트랜지스터 N2로 CMOS 인버터를 구성하고 있다.

PMOS 트랜지스터 P1의 게이트에는 프리차지 신호 발생 회로(20)의 출력 신호가 AND 게이트(28)를 통해 입력되고, NMOS 트랜지스터 Nla∼N1c의 게이트에는 행 프리디코더(24)의 제1∼제3 디코드 출력이 AND 게이트(30)를 통해 입력되도록 되어 있다. CMOS 인버터의 출력단인 PMOS 트랜지스터 P3의 드레인과 NMOS 트랜지스터 N2의 드레인과의 접속점은 정규 메인 워드선(50-1)에 접속되어 있다. PMOS 트랜지스터 P2는 노드 C의 부유 방지용의 트랜지스터이고, PMOS 트랜지스터 P2의 소스는 승압 전원 VBOOT에, 드레인은, PMOS 트랜지스터 P3의 게이트(노드 C)에, 게이트는PMOS 트랜지스터 P3의 드레인에, 각각 접속되어 있다.

이어서, 도 2에 도시된 정규 행 디코더(32-1)의 동작을 설명한다.

(워드선(50-1)이 선택되는 경우)

프리차지 신호 PX3이 로우 레벨로 되어 있는 기간, PMOS 트랜지스터 P1이 도통하여, 노드 C의 전위는 VBOOT(하이 레벨)에 프리차지되고, 정규 워드선(50-1)은 로우 레벨이 된다. 이 때, PMOS 트랜지스터 P2는 도통하므로, 노드 C의 전위를 VBOOT로 유지하는 방향으로 동작한다.

이어서, 외부로부터 행 어드레스 데이터 X0∼X11이 입력되면, 프리차지 신호 PX3이 하이 레벨이 되고, PMOS 트랜지스터 P1은 비도통이 되지만, 트랜지스터 P2가 도통하고 있으므로, 노드 C의 레벨은 유지된다. 행 프리디코더(24)로부터 제1∼제3 디코드 신호 Xa, Xb, Xc가 NMOS 트랜지스터 Nla∼N1c에 각각 입력되고, 신호 Xa, Xb, Xc가 모두 하이 레벨이면, NMOS 트랜지스터 N1a∼Nlc는 모두 도통하고, 노드 C의 전위는 로우 레벨이 된다. 이 때, PMOS 트랜지스터 P2의 전류 구동 능력을 NMOS 트랜지스터 Nla∼N1c의 그것보다도 작게 설정함으로써 PMOS 트랜지스터 P2가 도통해도, 노드 C는 로우 레벨로 전환된다.

이 결과, 인버터 P3, N2의 출력은 하이 레벨이 되고, 정규 메인 워드선(50-1)이 선택된다. 정규 메인 워드선(50-1)이 하이 레벨이 되면, PMOS 트랜지스터 P2는 비도통이 되므로, 노드 C의 레벨에 영향을 주는 일은 없다.

(워드선(50-1)이 비선택되는 경우)

한편, 제1∼제3 디코드 신호 Xa, Xb, Xc 중 어느 1개가 로우 레벨이 되면,NMOS 트랜지스터 N1a∼Nlc 중 어느 하나가 비도통이 되고, 노드 C의 전위는 VBOOT(하이 레벨)를 유지한다. 이 결과, 인버터 P3, N2의 출력은 로우 레벨이 되고, 정규 메인 워드선(50-1)은 비선택이 된다. 이 때, PMOS 트랜지스터 P2는 도통이 되므로, 노드 C의 전위는 VBOOT로 유지된다.

(워드선(50-1)이 용장 워드선으로 치환되는 경우)

이어서, 정규 메인 워드선(50-1)이 일단 선택된 후에, 이 워드선이 용장 행 메인 워드선(60)으로 치환해야되는 워드선이라고 판정된 경우를 설명한다. 상술된 바와 같이, 제1∼제3 디코드 신호 Xa, Xb, Xc가 모두 하이 레벨이면, 노드 C의 전위는 로우 레벨이 되어, 정규 메인 워드선(50-1)은 일단 하이 레벨이 된다.

그 후, 정규 메인 워드선(50-1)에 속하는 메모리 셀에 불량이 있고, 판정 출력이 하이 레벨이 되면, AND 게이트(28, 30)의 출력은 모두 로우 레벨이 되고, NMOS 트랜지스터 N1a∼N1c는 모두 비도통이 된다. 종래의 정규 행 디코더에서는, 노드 C가 일단 디스차지하면, 노드 C를 하이 레벨로 복귀할 수 없었지만, 본 실시예에서는, AND 게이트(28)를 설치함으로써, 판정 출력에 기초하여 프리차지 신호 PX3을 활성화하도록 하였다. 이 결과, PMOS 트랜지스터 P1이 다시 도통하고, 노드 C는 하이 레벨이 된다. 또한, 일단 하이 레벨로 된 정규 메인 워드선(50-1)은 로우 레벨이 되어, 비선택 상태가 된다.

이어서 용장 행 디코더(34)의 구체적 구성을 도 3에 도시한다. 동일 도면에서, 용장 행 디코더(34)는, PMOS 트랜지스터 P4, P5, P6과, NMOS 트랜지스터 N3, N4로 구성되어 있다. 용장 행 디코더(34)와, 정규 행 디코더(32-1)는 기본적으로는 동일 구성이지만, 용장 행 디코더(34)의 경우에는 초단의 PMOS 트랜지스터 P4의 게이트에 프리차지 신호 발생 회로(20)의 출력 신호(PX2)가 직접, 입력되어, 초단의 NMOS 트랜지스터 N3의 게이트에는 용장 판정 회로(22)의 판정 출력이 입력되도록 되어 있다. 또한 CMOS 인버터를 구성하는 PMOS 트랜지스터 P6의 드레인과 NMOS 트랜지스터 N4의 드레인과의 접속점은 용장 메인 워드선(80)에 접속되어 있다.

이어서, 상기 구성으로 이루어지는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 동작을 도 4에 도시된 타이밍차트에 기초하여 설명한다.

(정규 워드선으로부터의 판독 동작)

도 4를 기초로, 용장 워드선으로 치환하지 않고 정규 워드선이 선택된 경우의 동작을 설명한다. 상기 구성에서, 시각 t1 이전에는 각 워드선은 프리차지 상태에 있다. 즉, 모든 정규 행 디코더(32-1∼32-i) 및 용장 행 디코더(34)는 비선택 상태이고, 각 워드선은 접지 전위(GND)에 프리차지된 상태에 있다.

이어서 시각 t1에서 기본 클럭 CLK가 내부 클럭 발생 회로(10)에 입력된 시점에서(도 4의 (a)), 기본 클럭 CLK에 동기하여, 액티브 커맨드(ACT)가 커맨드 디코더(12)에, 행 어드레스(XADD)가 내부 어드레스 발생 회로(14)에 입력되고, 커맨드 디코더(12)로부터 액티브 커맨드(ACT)가 행계 제어 신호 발생 회로(18)로 출력된다(도 4의 (b)).

이와 동시에, 어드레스 데이터 중 행 어드레스(XADD)가 내부 어드레스 발생 회로(14)에 입력되고, 내부 어드레스 발생 회로(14)로부터는, 내부 클럭 발생 회로(10)로부터 출력되는 내부 클럭 ICLK에 기초하여 행 프리디코더(36) 및 용장판정 회로(22)에 행 어드레스 데이터(X0∼X2)가, 또한 행 프리디코더(24) 및 용장 판정 회로(22)에 행 어드레스 데이터(X3∼X11)가, 각각 출력된다(도 4의 (c)).

이어서 행계 제어 신호 발생 회로(18)로부터 출력되는 제어 신호에 기초하여 시각 t2에서 프리차지 신호 발생 회로(20)로부터 출력되는 프리차지 신호(PX2)가 하이 레벨이 되고, AND 게이트(28)를 통해 PX3로서 정규 행 디코더(32-1∼32-i)에, 또한 직접, 용장 행 디코더(34)에 각각 출력되고, 프리차지를 종료시킨다(도 4의 (f), (g)). 또한 이와 동시에 행 프리디코더(24)로부터 행 어드레스 데이터(X3∼X11)의 디코더 결과(X 프리디코드 신호)가 AND 게이트(30)를 통해 정규 행 디코더(32-1∼32-i)로 출력된다(도 4의 (e)). 또한 행 프리디코더(36)로부터 행 어드레스 데이터(X0∼X2)의 디코드 결과가 서브워드 드라이버(38-1, 38-2, …, 40-1, 40-2, …, 42-1, 42-2, …)로 출력된다. 이 시점에서 정규 행 디코더(32-1,···, 32-i)의 출력 노드에 접속되어 있는 정규 메인 워드선(50-1,···, 50-i) 중 선택된 1개의 정규 메인 워드선이 스탠바이 상태(프리차지 상태)로부터 액티브 상태로 천이한다.

여기서 X 프리디코드 신호에 의해 정규 디코더(32-1)가 선택되었다고 하면, 도 2로부터 분명히 알 수 있듯이 PMOS 트랜지스터 P1의 게이트에는 프리차지 신호(하이 레벨)가, 또한 NMOS 트랜지스터 N1a∼N1c의 게이트에는 제1∼제3 프리디코드 신호(하이 레벨)가, 각각 입력되어, PMOS 트랜지스터 P1은 오프 상태, NMOS 트랜지스터 N1a∼N1c는 온 상태가 되므로, 노드 C가 로우 레벨이 되어 정규 디코더(32-1)의 출력 노드에 접속되어 있는 정규 메인 워드선(50-1)은 시각 t4에서 승압 전압VBOOT에 충전된다(도 4의 (h)).

한편, 시각 t3에서 용장 판정 회로(22)에 의해 입력된 행 어드레스 데이터(XADD)에 기초하여 판정한 결과, 용장 행으로 전환할 필요가 없다고 판정된 경우, 용장 행 디코더(34) 및 AND 게이트(28, 30)로 출력되는 용장 판정 신호는 변화하지 않는다(도 4의 (d)). 용장 행 디코더(34)에서는, 도 3으로부터 분명히 알 수 있듯이 PM0S 트랜지스터 P4의 게이트에 프리차지 신호(하이 레벨)가, 또한 NMOS 트랜지스터 N3의 게이트에 용장 판정 신호(로우 레벨)가, 각각 입력되므로, 용장 행 디코더(34)의 출력 노드에 접속되어 있는 용장 메인 워드선(80)은 로우 레벨인 상태이다(도 4의 (j)).

시각 t8에서, 정규 메인 워드선(50-1)이 선택된 후, 행 프리디코더(36)의 디코드 결과에 기초하여, 정규 서브 워드선 중 1개(예를 들면, 60-1)가 선택된다. 이 때문에, 정규 서브 워드선(60-1)은 승압 전압 VBOOT에 충전되어, 메모리 셀의 게이트로 공급된다.

시각 t14에서, 리드 커맨드(READ)와 열 어드레스(YADD)가 커맨드 데이터(12)와 내부 어드레스 발생 회로(14)로 입력된다(도 4의 (b), (c)). 내부 어드레스 발생 회로(14)로부터 열계 제어 신호 발생 회로(16)에 열 어드레스(YADD)가 공급되고, 시각 t15에서 도시하지 않은 비트선의 1개를 선택하여, 기억 데이터 D60이 입출력 회로(26)를 통해 출력된다(도 4의 (l)).

여기서, 본 실시예에 따른 반도체 기억 장치의 초기 설정의 단계에서, 연속 판독의 버스트 길이가 4바이트로 설정된다고 한다. 다음 내부 클럭 ICLK가 상승하면, 이것에 동기하여 내부 어드레스 발생 회로(14)는 다음 열 어드레스를 자동적으로(외부로부터 입력되지 않음) 생성하여, 열계 제어 신호 발생 회로(16)로 공급한다. 이 결과, 시각 t16에서 기억 데이터 D61이 입출력 회로(26)를 통해 출력된다(도 4의 (l)). 이후, 동일한 동작을 반복하여, 기억 데이터 D62, D63이 출력된다.

그 후, 시각 t9에서, 프리차지 커맨드(PC)가 커맨드 디코더(12)에 입력되고(도 4의 (b)), 커맨드 디코더(12)로부터 프리차지 커맨드가 출력된다.(도 4의 (a), (b), (c)).

또한, 프리차지 커맨드의 출력에 따라 프리차지 신호(PX2)가 시각 t11에서 하이 레벨로부터 로우 레벨로 변화하면, AND 게이트(30)의 출력인 제1∼제3 프리디코드 신호 Xa, Xb, Xc가 전부 로우 레벨이 되어(도 4의 (e)), 정규 서브 워드선(60-1)이 시각 t12에서 디스차지되어, 그 전위는 하이 레벨로부터 로우 레벨로 변화한다(도(G), (I)). 또한 프리차지 신호(PX2)가 시각 tl1에서 하이 레벨로부터 로우 레벨로 변화함에 따라 정규 메인 워드선(50-1)이 시각 t13에서 디스차지되어, 그 전위는 로우 레벨로 변화한다(도 4의 (h)).

또한, 본 실시예에서, AND 게이트(28)를 통해 출력되는 프리차지 신호는 본 발명의 제1 제어 신호에, 프리차지 신호 발생 회로(20)로부터 용장 행 디코더(34)에 직접, 출력되는 프리차지 신호는 본 발명의 제2 제어 신호에, 각각 상당한다.

(용장 워드선으로부터의 판독 동작)

이어서, 도 5를 기초로, 용장 워드선으로 치환한 경우의 판독 동작을 설명한다. 상기 구성에서, 시각 t1이전에는 각 워드선은 프리차지 상태에 있다. 즉, 모든 정규 행 디코더(32-1∼32-i) 및 용장 행 디코더(34)는 비선택 상태에 있고, 각 워드선은 접지 전위(GND)로 프리차지된 상태에 있다. 이어서 시각 t1에서 기본 클럭 CLK가 내부 클럭 발생 회로(10)에 입력된 시점에서(도 5의 (a)), 커맨드 디코더(12)로부터 액티브 커맨드(ACT)가 행계 제어 신호 발생 회로(18)로 출력된다(도 5의 (b)).

이와 동시에 어드레스 데이터 중 행 어드레스(XADD)가 내부 어드레스 발생 회로(14)에 입력되고, 내부 어드레스 발생 회로(14)로부터는, 내부 클럭 발생 회로(10)로부터 출력되는 내부 클럭 ICLK에 기초하여 행 프리디코더(36) 및 용장 판정 회로(22)에 행 어드레스 데이터(X0∼X2)가, 또한 행 프리디코더(24) 및 용장 판정 회로(22)에 행 어드레스 데이터(X3∼X11)가, 각각 출력된다(도 5의 (c)).

이어서, 행계 제어 신호 발생 회로(18)로부터 출력되는 제어 신호에 기초하여 시각 t2에서 프리차지 신호 발생 회로(20)로부터 프리차지 신호(PX2)가, AND 게이트(28)를 통해 PX3으로서 정규 행 디코더(32-1∼32-i)에, 또한 직접, 용장 행 디코더(34)에 각각, 출력된다(도 4의 (f), (g)). 또한, 이와 동시에 행 프리디코더(24)로부터 행 어드레스 데이터(X3∼X11)의 디코드 결과(X 프리디코드 신호 Xa, Xb, Xc)가 AND 게이트(30)를 통해 정규 행 디코더(32-1∼32-i)로 출력된다(도 5의 (e)).

또한, 행 프리디코더(36)로부터 행 어드레스 데이터(X0∼X2)의 디코드 결과가 서브워드 드라이버(38-1, 38-2, …, 40-1, 40-2, …, 42-1, 42-2, …)로 출력된다. 이 시점에서 정규 행 디코더(32-1, …, 32-i)의 출력 노드에 접속되는 정규메인 워드선(50-1, …, 50-i) 중 선택된 1개의 정규 메인 워드선이 스탠바이 상태(프리차지 상태)로부터 액티브 상태로 천이한다.

여기서 AND 게이트(30)의 출력인 X 프리디코드 신호에 의해 정규 디코더(32-1)가 선택되었다고 하면, 도 2로부터 분명히 알 수 있듯이 PMOS 트랜지스터 P1의 게이트에는 프리차지 신호(하이 레벨)가, 또한 NMOS 트랜지스터 N1a∼N1c의 게이트에는 제1∼제3 프리디코드 신호 Xa, Xb, Xc(하이 레벨)가, 각각 입력되고, PMOS 트랜지스터 P1은 오프 상태, NMOS 트랜지스터 N1a∼N1c는 온 상태가 되므로, 노드 C가 로우 레벨이 되어 정규 디코더(32-1)의 출력 노드에 접속되는 정규 메인 워드선(50-1)은 시각 t4에서 승압 전압 VBOOT에 충전된다(도 5의 (h)).

한편, 용장 판정 회로(22)에 의해 입력된 행 어드레스 데이터에 기초하여 액세스된 메모리 셀이 불량 셀이므로 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 시각 t3에서 용장 판정 신호가 용장 행 디코더(34) 및 AND 게이트(28, 30)에 출력된다(도 5의 (d)). 용장 행 디코더(34)에서는, 도 3으로부터 분명히 알 수 있듯이 PMOS 트랜지스터 P4의 게이트에 프리차지 신호(하이 레벨)가, 또한 NMOS 트랜지스터 N3의 게이트에 용장 판정 신호(하이 레벨)가, 각각 입력되므로, 용장 행 디코더(34)의 출력 노드에 접속되는 용장 메인 워드선(80)은 시각 t6에서 승압 전압 VBOOT으로 충전된다(도 5의 (j)).

또한 용장 판정 신호(하이 레벨)가 AND 게이트(28, 30)에 입력되므로, 정규 행 디코더(32-1)로 공급되는 프리차지 신호 PX3은 용장 판정 신호의 상승에 따라 시각 t5에서 하강한다. 이와 동시에 AND 게이트(30)로부터 출력되는 X 프리디코드신호 Xa, Xb, Xc도 하강한다(도 5의 (f)(e)).

이 결과, 일단 선택되어 충전된 정규 메인 워드선(50-1)은 시각 t7에서 디스차지되어, 그 전위는 로우 레벨로 저하한다. 이 때문에 정규 메인 워드선(50-1)을 분할한 정규 서브 워드선(60-1, 60-2, …)은 충전되지 않는다(도 4의 (i)). 이와 같이, 1개의 액티브 커맨드(ACT) 사이클 기간 중에서, 다음 프리차지 커맨드(PC)가 입력되기 전에, 일단 활성화된 정규 메인 워드선(50-i)을 다시 비활성화할 수 있다.

시각 t8에서, 용장 메인 워드선(80)이 선택된 후, 용장 서브 워드선 중 1개(예를 들면, (70-1))가 선택된다. 이 때문에, 용장 서브 워드선(70-1)은 승압 전압 VBOOT으로 충전되어, 메모리 셀의 게이트로 공급된다.

시각 t14에서, 리드 커맨드(READ)와 열 어드레스(YADD)가 커맨드 디코더(12)와 내부 어드레스 발생 회로(14)로 입력된다(도 5의 (b), (c)). 내부 어드레스 발생 회로(14)로부터 열계 제어 신호 발생 회로(16)에 열 어드레스(YADD)가 공급되고, 시각 t15에서 도시하지 않은 비트선의 1개를 선택하여 용장 서브워드선(70-1)에 접속된 메모리 셀의 기억 데이터 D70이 입출력 회로(26)를 통해 출력된다(도 5의 (l)).

다음 내부 클럭 ICLK가 상승하면, 이것에 동기하여 내부 어드레스 발생 회로(14)는 다음 열 어드레스를 자동적으로(외부로부터 입력되지 않고) 생성하여, 열계 제어 신호 발생 회로(16)로 공급한다. 이 결과, 시각 t16에서 기억 데이터 D71이 입출력 회로(26)를 통해 출력된다(도 5의 (l)). 이후, 동일한 처리를 반복하여, 기억 데이터 D72, D73이 출력된다.

그 후, 시각 t9에서, 기본 클럭 CLK(도 5의 (a))에 동기하여 프리차지 커맨드(PC)가 커맨드 디코더(12)에 입력되고(도 5의 (b)), 커맨드 디코더(12)로부터 프리차지 커맨드가 출력되면, 프리차지 신호 PX2가 로우 레벨이 되고(도 5의 (c)), 시각 t10에서 용장 판정 신호가 하이 레벨로부터 로우 레벨로 변화한다(도 5의 (d)).

또한, 프리차지 커맨드의 출력에 따라 프리차지 신호 PX2가 시각 t11에서 하이 레벨로부터 로우 레벨로 변화하면(도 5의 (g)), 용장 행 디코더(34)가 프리차지되므로, 용장 서브워드선(70-1)이 시각 t12에서 디스차지되고, 그 전위는 하이 레벨로부터 로우 레벨로 변화한다(도 5의 (k)). 또한 프리차지 신호(PX2)가 시각 t11에서 하이 레벨로부터 로우 레벨로 변화함에 따라 용장 메인 워드선(80)이 시각 t13에서 디스차지되고, 그 전위는 로우 레벨로 변화한다(도 5의 (j)).

또한, 본 실시예에서, AND 게이트(28)를 통해 출력되는 프리차지 신호는 본 발명의 제1 제어 신호에, 프리차지 신호 발생 회로로부터 용장 행 디코더(34)에 직접, 출력되는 프리차지 신호는 본 발명의 제2 제어 신호에, 각각 상당한다.

이상의 설명에서는, 판독 동작을 예로 설명했지만, 기입 동작에 대해서도 라이트 커맨드와 기입 데이터가 공급되어, 동일한 처리가 행해진다.

본 발명의 제1 실시예에 따른 반도체 기억 장치에 따르면, 정규 행 디코더에 접속되는 워드선을 스탠바이 상태에서 액티브 상태로 천이시켰을 때에, 용장 판정 회로에 의해 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 용장 판정회로의 판정 출력에 기초하여 제어 수단을 구성하는 프리차지 신호 발생 회로(20) 및 AND 게이트(28)에 의해, 정규 행 디코더에 접속되는 워드선만 액티브 상태에서 스탠바이 상태로 천이시키도록 하였으므로, 용장 행에 속하는 메모리 셀을 선택하는지의 여부의 판정을 기다리지 않고, 정규 행 디코더를 선택할 수 있고, 정규 행 디코더에 접속되는 워드선의 선택을 고속으로 행할 수 있다.

본 발명의 제2 실시예에 따른 반도체 기억 장치의 주요부의 구성을 도 6에 도시한다. 본 실시예에 따른 반도체 기억 장치가 제1 실시예에 따른 기억 장치와 구성 상, 다른 것은 도 6에 도시된 바와 같이, AND 게이트(28)를 삭제하고, 각 정규 행 디코더(32-1, …, 32-i) 내에 PMOS 트랜지스터 P8을 추가하고, 용장 행에 속하는 메모리 셀이 선택된 경우에 용장 판정 회로(22)로부터 출력되는 용장 판정 신호를 반전하는 인버터(81)를 통해 얻어지는 용장 판정 신호의 반전 신호에 의해 정규 디코더 내에서 공급된 프리차지 신호를 하이 레벨로부터 로우 레벨로 변화하게 하도록 한 점이고, 그 밖의 구성은 동일하므로, 용장하는 설명은 생략한다. 여기서 프리차지 신호 발생 회로(20) 및 인버터(81)는 본 발명의 제3 제어 수단에 상당한다.

이어서 정규 행 디코더의 구체적 구성을 도 7에 도시한다. 복수의 정규 디코더(32-1∼32-i)의 각각은 동일 구성이므로, 정규 행 디코더(32-1)에 대해 설명한다. 도 7에서 정규 행 디코더(32-1)는, PMOS 트랜지스터 P8, P9, P10과, NMOS 트랜지스터 N5, N6을 갖고 있다.

본 실시예에서의 정규 행 디코더(32-1)의 구성이 도 1에 도시된 것과 다른것은, 초단의 PMOS 트랜지스터 P7(도 1의 PMOS 트랜지스터 P1에 상당)의 드레인과 NMOS 트랜지스터 N5(도 1의 NMOS 트랜지스터 N1에 상당)의 드레인과의 접속점에 드레인이 접속되고, 소스가 승압 전압 VBOOT에 접속되는 PM0S 트랜지스터 P8을 새롭게 설치하고, 게이트에 용장 판정 신호의 반전 신호를 입력하도록 한 점이다.

상기 구성에서 용장 판정 회로(22)로부터 출력되는 용장 판정 신호가 로우 레벨로부터 하이 레벨로 변화한 경우에 용장 판정 신호가 인버터(81)에 의해 반전되기 때문에, 정규 행 디코더(32-1) 내의 PMOS 트랜지스터 P8은 온 상태가 되고, 노드 C는 VBOOT에 전위로 프리차지되어, 정규 행 디코더(32-1)의 출력 노드에 접속되어 있는 정규 메인 워드선(50-1)이 디스차지 상태가 되고, 로우 레벨이 된다. 또한, 본 실시예에서, 프리차지 신호 발생 회로(20)로부터 출력되는 프리차지 신호는 본 발명의 제3 제어 신호에, 용장 판정 회로의 판정 출력을 반전한 신호를 출력하는 인버터(81)의 출력은 본 발명의 제4 제어 신호에, 각각 상당한다.

이와 같이 프리차지 신호 PX2에 의해 노드 C를 VBOOT 전위로 프리차지하고, 행 프리디코드 신호 Xa, Xb, Xc가 전부 하이 레벨이 되어 노드 C를 디스차지해도, 용장 판정 신호에 기초하여 동작하는 PM0S 트랜지스터 P8을 설치했으므로, 노드 C를 재프리차지할 수 있다.

본 발명의 제2 실시예에 따른 반도체 기억 장치에 따르면, 제1 실시예에 따른 반도체 기억 장치와 동일한 효과를 얻을 수 있다.

이와 같이, 본원 발명에 따르면, 반도체 기억 장치의 판독이나 기입 동작을 고속으로 처리하는 것이 가능해진다.

또한 행 디코드 회로와 용장 판정 회로의 동작 속도를 신경쓰지 않고 반도체 기억 장치를 설계할 수 있다. 또한, 종래와 같이, 제조 변동 등을 고려하여, 행 디코드 회로에 지연 회로를 삽입할 필요가 없으므로, 고속으로 행디코드 처리를 실행할 수 있음과 함께, 칩 면적을 삭감할 수 있다. 또한 제조 변동에 따른 지연 시간의 불량 발생이 없어지므로, 제조 수율을 향상시킬 수 있다.

이상에서 설명한 바와 같이, 청구항 1 내지 3에 기재된 발명에 따르면, 용장 행을 갖는 메모리 셀군의 각 메모리 셀이 워드선 및 데이터선에 접속되어 이루어지는 메모리 셀 어레이와, 상기 메모리 셀군 중 상기 용장 행 이외의 메모리 셀이 액세스되었을 때에 워드선을 지정하는 행 어드레스 데이터를 디코드하여 상기 용장 행 이외의 메모리 셀이 접속되어 있는 워드선을 선택하는 복수의 정규 행 디코더와, 상기 메모리 셀군 중 용장 행에 속하는 메모리 셀에 액세스되었을 때에 상기 용장 행에 속하는 메모리 셀이 접속되어 있는 워드선을 지정하는 용장 행 디코더와, 입력된 행 어드레스 데이터에 기초하여 용장 행에 속하는 메모리 셀을 선택하는지의 여부를 판정하고, 상기 용장 행에 속하는 메모리 셀을 선택할 때에 상기 용장 행 디코더를 선택하는 판정 수단을 갖고, 상기 워드선 및 데이터선을 스탠바이 상태로부터 액티브 상태로 천이시켜 상기 메모리 셀군 중 어느 한 메모리 셀을 액세스하는 반도체 기억 장치에 있어서, 상기 정규 행 디코더에 접속되는 워드선을 스탠바이 상태에서 액티브 상태로 천이시켰을 때에, 상기 판정 수단에 의해 상기 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 상기 판정 수단의 판정출력에 기초하여 제어 수단에 의해, 상기 정규 행 디코더에 접속되는 워드선만 액티브 상태에서 스탠바이 상태로 천이시키도록 했으므로, 용장 행에 속하는 메모리 셀을 선택하는지의 여부의 판정을 기다리지 않고, 정규 행 디코더를 선택할 수 있고, 정규 행 디코더에 접속되는 워드선의 선택을 고속으로 행할 수 있다.

청구항 4 내지 6, 9에 기재된 발명에 따르면, 프리차지 수단에 의해 소정의 레벨에 프리차지되는 노드와, 소정의 어드레스 데이터가 입력되었을 때 상기 노드를 디스차지하여 정규 워드선을 선택하는 정규 행 디코드 수단과, 용장 워드선이 선택되었을 때 상기 노드를 다시 프리차지하는 프리차지 수단을 갖으므로, 용장 행에 속하는 메모리 셀을 선택하는지의 여부의 판정을 기다리지 않고, 정규 워드선을 선택할 수 있고, 정규 행 디코드 수단에 접속되는 정규 워드선의 선택을 고속으로 행할 수 있다.

Claims

워드선들의 각각의 제1 세트와 연관된 제1 복수의 정규 메모리 셀군과, 워드선들의 각각의 제2 세트와 연관된 제2 복수의 용장 메모리 셀군을 포함하는 메모리 셀 어레이를 갖고, 입력된 어드레스 데이터에 기초하여, 상기 워드선을 스탠바이 상태에서 액티브 상태로 천이시켜 상기 메모리 셀군 중 어느 한 메모리 셀을 액세스하는 메모리용 반도체 기억 장치로서,

상기 메모리 셀군 중 어느 한 메모리 셀이 액세스 되었을 때에 워드선들의 상기 제1 세트 중 적어도 하나를 스탠바이 상태에서 액티브 상태로 천이시키는 복수의 정규 행 디코더;

상기 복수의 용장 메모리 셀군에 속하는 임의의 메모리 셀에 액세스 되었을 때에 워드선들의 상기 제2 세트 중 적어도 하나를 스탠바이 상태에서 액티브 상태로 변경하는 적어도 하나의 용장 행 디코더;

상기 입력된 행 어드레스 데이터에 기초하여, 상기 복수의 용장 메모리 셀군에 속하는 메모리 셀을 선택하는지의 여부를 판정하는 판정 장치; 및

상기 판정 장치가 상기 복수의 용장 메모리 셀군에 속하는 메모리 셀을 선택한다고 판정한 경우에 워드선들의 상기 제1 세트만을 상기 액티브 상태에서 상기 스탠바이 상태로 다시 천이시키는 제어기

를 포함하는 메모리용 반도체 기억 장치.
각각의 정규 메인 워드선들과 연관된 복수의 정규 메모리 셀군과, 용장 메인 워드선과 연관된 메모리 셀군의 용장 행을 포함하는 메모리 셀 어레이를 갖고, 상기 연관된 워드선들을 스탠바이 상태에서 액티브 상태로 천이시켜 상기 메모리 셀군 중 어느 한 메모리 셀을 액세스하는 반도체 메모리용 장치로서,

메모리 셀군 중 상기 용장 행 이외의 상기 메모리 셀군 중 어느 한 메모리 셀이 액세스 되었을 때에 상기 정규 메인 워드선들 중 하나를 지정하는 입력된 행 어드레스 데이터를 디코드하는 복수의 정규 행 디코더;

상기 메모리 셀군 중 용장 행에 속하는 메모리 셀에 액세스 되었을 때에 상기 용장 정규 워드선을 지정하는 용장 행 디코더;

상기 입력된 행 어드레스 데이터에 기초하여 상기 용장 행에 속하는 메모리 셀을 선택하는지의 여부를 판정하고, 상기 용장 행에 속하는 상기 메모리 셀을 선택함과 동시에 상기 용장 행 디코더를 선택하는 판정 회로;

상기 정규 메인 워드선들을 스탠바이 상태 및 액티브 상태 중 하나의 상태로 하고, 상기 판정 회로에 의해 상기 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 상기 정규 메인 워드선들을 상기 액티브 상태에서 상기 스탠바이 상태로 천이시키는 제1 제어 신호와, 상기 용장 행 워드선을 상기 스탠바이 상태 및 상기 액티브 상태 중 하나의 상태로 천이시키는 제2 제어 신호를 생성하는 제1 제어기; 및

상기 입력된 행 어드레스 데이터에 기초하여 상기 복수의 정규 행 디코더 중 어느 하나를 선택 상태로 함과 함께, 상기 판정 회로에 의해 상기 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 상기 정규 행 디코더를 비선택 상태로 하는 제2 제어기

를 포함하는 장치.
각각의 정규 메인 워드선들과 연관된 복수의 정규 메모리 셀군과, 용장 메인 워드선과 연관된 메모리 셀군의 용장 행을 포함하는 메모리 셀 어레이를 갖고, 상기 연관된 워드선들을 스탠바이 상태에서 액티브 상태로 천이시켜 상기 메모리 셀군 중 어느 한 메모리 셀을 액세스하는 반도체 메모리용 장치로서,

입력된 행 어드레스 데이터를 디코드하고, 상기 메모리 셀군 중 상기 용장 행 이외의 상기 메모리 셀이 액세스됨을 상기 어드레스 데이터가 나타낼 때에 상기 정규 메인 워드선들 중 하나를 지정하는 복수의 정규 행 디코더;

상기 용장 행에 속하는 임의의 메모리 셀에 액세스됨을 상기 어드레스 데이터가 나타낼 때에 상기 용장 메인 워드선을 지정하는 용장 행 디코더;

상기 입력된 행 어드레스 데이터에 기초하여 상기 용장 행에 속하는 메모리 셀을 선택하는지의 여부를 판정하고, 상기 용장 행에 속하는 상기 메모리 셀을 선택함과 동시에 상기 용장 행 디코더를 선택하는 판정 회로;

상기 지정된 하나의 정규 메인 워드선 및 상기 용장 메인 워드선을 액티브 상태로 하는 제1 제어 신호와, 상기 판장 회로에 의해 상기 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 상기 지정된 하나의 정규 메인 워드선만 상기 액티브 상태에서 상기 스탠바이 상태로 다시 천이시키는 제2 제어신호를 공급하는 제1 제어기; 및

상기 입력된 행 어드레스 데이터에 기초하여 상기 복수의 정규 행 디코더 중 어느 하나를 선택 상태로 함과 함께, 상기 판정 회로에 의해 상기 용장 행에 속하는 메모리 셀을 선택한다고 판정된 경우에 상기 정규 행 디코더를 비선택 상태로 하는 제2 제어기

를 포함하는 장치.
소정의 레벨로 프리차지되는 노드,

소정의 어드레스 데이터가 입력되었을 때 상기 프리차지된 노드를 디스차지하는 정규 행 스위치, 및

상기 입력된 어드레스 데이터가 소정의 용장 어드레스를 나타낼 때 상기 디스차지된 노드를 상기 소정의 레벨로 다시 프리차지하는 프리차지 스위치,

를 포함하는 반도체 기억 장치.
제4항에 있어서,

상기 프리차지 스위치는, 1개의 프리차지·트랜지스터를 포함하고,

프리차지 커맨드(PC)가 외부로부터 입력되었을 때, 및 상기 용장 어드레스 데이터 중 어느 1개가 외부로부터 입력되었을 때 중 어느 한 때에 상기 트랜지스터는 도통하여 상기 노드를 상기 최초의 프리차지 레벨로 할 수 있는 반도체 기억 장치.
제5항에 있어서,

상기 프리차지 스위치는, 제1과 제2 프리차지·트랜지스터를 포함하고,

상기 제1 프리차지·트랜지스터는, 외부로부터 프리차지 커맨드(PC)가 입력되었을 때 도통하여 상기 노드를 상기 프리차지 레벨로 할 수 있고,

제2 프리차지·트랜지스터는, 상기 용장 어드레스 데이터 중 어느 1개가 외부로부터 입력되었을 때에 도통하여 상기 노드를 상기 프리차지 레벨로 할 수 있는 반도체 기억 장치.
어드레스 데이터가 입력되었을 때 복수의 정규 워드선 중 어느 1개를 활성화하는 정규 행 디코더,

상기 입력된 어드레스 데이터가 소정의 용장 어드레스를 나타낼 때 1개 이상의 용장 워드선 중 소정의 1개를 선택하는 용장 판정 회로, 및

상기 용장 판정 회로의 출력 신호에 기초하여 상기 활성화된 정규 워드선을 비활성화하는 적어도 하나의 스위치

를 포함하는 반도체 기억 장치.
제7항에 있어서,

상기 용장 판정 회로는, 복수의 용장 판정 신호를 각각의 복수의 용장 행 디코더로 출력하고,

분리된 판정 신호는, 상기 복수의 용장 판정 신호 중 어느 1개가 활성화되었을 때 활성화되는 반도체 기억 장치.
제4항에 있어서,

상기 노드는 워드선에 대한 스위칭을 제어하고, 상기 워드선에는 1개 이상의 서브 워드 드라이버가 각각 접속되어 있는 반도체 기억 장치.
제7항에 있어서,

상기 정규 워드선 및 용장 워드선에는 서브 워드 드라이버가 각각 접속되어 있는 반도체 기억 장치.