JP2000293998A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ワード線の選択の高速化を図った半導体記憶
装置を提供すること。 【解決手段】 正規行デコーダ３２−１〜３２−ｉに接
続される正規メインワード線５０−１〜５０−ｉをスタ
ンバイ状態からアクティブ状態に遷移させた際に、冗長
判定回路２２により冗長行に属するメモリセルを選択す
ると判定された場合に冗長判定回路２２の判定出力に基
づいて正規行デコーダに接続される正規メインワード線
のみアクティブ状態からスタンバイ状態に遷移させる制
御手段（プリチャージ信号発生回路２０及びアンドゲー
ト２８）を有する

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ等の半導
体記憶装置に係り、特に冗長行を有するメモリセルアレ
イを有する半導体記憶装置のメモリアクセス制御に関す
る。

【０００２】

【従来の技術】ＤＲＡＭ等の半導体記憶装置においてワ
ード線を選択するための行デコーダはスタティック回路
に比して素子数が少なくて済むこと、及びワード線を切
りかえる際にメモリセルの情報破壊を防ぐためにプリチ
ャージ期間（外部クロック／ＲＡＳがハイレベルである
期間）を経て行う必要があることから、ダイナミック回
路で構成されるのが一般的である。

【０００３】ここで、スタティック回路とは、複数の行
アドレスプリデコード信号入力に対応して、１入力当た
りＰＭＯＳトランジスタとＮＭＯＳトランジスタと１つ
ずつ有し、プリデコード信号入力に基づき、ワード線を
駆動するバッファの入力端をハイレベルまたはローレベ
ルに設定可能とした回路構成のことを指す。また、ダイ
ナミック回路とは、バッファの入力端をプリチャージす
る手段と、複数の行アドレスプリデコード信号入力に対
応してディスチャージする手段により、バッファの入力
端をハイレベルまたはローレベルに設定可能とした回路
構成のことを指す。スタティック回路は、入力の論理レ
ベルに対応して出力の論理レベルが随時定まる。これに
対してダイナミック回路は、プリチャージした直後に
は、入力の論理レベルに対応して出力の論理レベルが定
まるが、一旦ディスチャージすると、入力の論理レベル
に対応して出力の論理レベルが変わらなくなる。

【０００４】従来のこの種の半導体記憶装置におけるワ
ード線の選択動作に関与する要部の構成を図９に示す。
同図において、半導体記憶装置はワード線をプリチャー
ジするためのプリチャージ信号（ＰＸ２）を生成するプ
リチャージ信号発生回路２００と、冗長行に属するメモ
リセルを選択するか否かを判定する冗長判定回路２０２
と、行アドレス（ＸＡＤＤ）に基づいて正規行デコーダ
２０８−１〜２０８−ｉのいずれかを選択するためのア
ドレスデータを出力する行プリデコーダ２０４と、行プ
リデコーダ２０４の出力を所定時間、遅延させる遅延回
路２０６と、冗長行デコーダ２１０とを有している。正
規行デコーダ２０８−１〜２０８−ｉ及び冗長行デコー
ダ２１０はダイナミック回路により構成されている。

【０００５】正規行デコーダ２０８−１〜２０８−ｉの
出力端はワード線２２０−１〜２２０−ｉに、また冗長
行デコーダ２１０の出力端はワード線２２２にそれぞ
れ、接続されている。上記構成からなる半導体記憶装置
の動作を図１０を参照して説明する。まずすべての行ア
ドレスデータ、すなわち入力アドレス信号（ＸＡＤＤ）
をローレベル（非選択状態）にした状態で各正規行デコ
ーダ２０８−１〜２０８−ｉ及び冗長行デコーダ２１０
にプリチャージ信号を時刻ｔ20までローレベルとし、全
てのデコーダの出力ノード、すなわちワード線２２０−
１〜２２０−ｉ、２２２を低電圧にプリチャージする
（スタンバイ状態）（図１０（Ａ））。時刻ｔ20でプリ
チャージ信号ＰＸ２がハイレベルとなっても、この低電
圧レベルはデコーダ内で保持される。

【０００６】次いで行アドレスが時刻ｔ21で確定すると
（図１０（Ｂ））、行プリデコーダ２０４より時刻ｔ22
で行プリデコーダ２０４より行プリデコード信号が出力
される（図１０（Ｄ））。この行プリデコード信号は遅
延回路２０６で所定時間Ｔdだけ遅延され、時刻ｔ24で
各正規行デコーダ２０８−１〜２０８−ｉに入力される
（図１０（Ｅ））。図１０において、Ｔは行アドレスが
確定した時点ｔ21から冗長判定回路２０２から判定信号
が出力される時点ｔ23までに要する時間である。

【０００７】

【発明が解決しようとする課題】上述した半導体記憶装
置における遅延回路２０６の遅延時間Ｔdは、冗長判定
回路２０２で図示してないメモリセルアレイの冗長行を
選択するか否かの判定が行われた時点、すなわち冗長判
定信号が冗長判定回路２０２から出力される時点ｔ23か
ら遅延回路２０６より行プリデコード信号が出力される
時点ｔ24までに要する時間に余裕があるように設定され
る。これは行デコーダにダイナミック回路を使用してい
るためにスタティック回路を使用した行デコーダに比し
て面積的には有利だが、一度ワード線を選択してしまう
とリセットが効かない、即ち、ワード線を非選択状態に
戻すことができないため、特に冗長判定回路の判定結果
を待ってから行プリデコード信号を立ち上げる、すなわ
ち行プリデコード信号を正規行デコーダに入力する必要
が有った。

【０００８】このように従来の半導体記憶装置では、冗
長判定回路の判定結果を待ってから行プリデコード信号
を立ち上げて正規行デコーダを選択するように構成され
ていたために、ワード線の選択が遅れ記憶データを読み
出して出力するまでに時間がかかるという問題が有っ
た。本発明はこのような事情に鑑みてなされたものであ
り、ワード線の選択の高速化を図った半導体記憶装置を
提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、冗長行を有するメモリセ
ル群の各メモリセルがワード線及びデータ線に接続され
てなるメモリセルアレイと、前記メモリセル群のうち前
記冗長行以外のメモリセルがアクセスされた際にワード
線を指定する行アドレスデータをデコードし前記冗長行
以外のメモリセルが接続されているワード線を選択する
複数の正規行デコーダと、前記メモリセル群のうち冗長
行に属するメモリセルにアクセスされた際に該冗長行に
属するメモリセルが接続されているワード線を指定する
冗長行デコーダと、入力された行アドレスデータに基づ
いて冗長行に属するメモリセルを選択するか否かを判定
し、前記冗長行に属するメモリセルを選択する際に前記
冗長行デコーダを選択する判定手段とを有し、前記ワー
ド線及びデータ線をスタンバイ状態からアクティブ状態
に遷移させて前記メモリセル群のいずれかのメモリセル
をアクセスする半導体記憶装置において、前記正規行デ
コーダに接続されるワード線をスタンバイ状態からアク
ティブ状態に遷移させた際に、前記判定手段により前記
冗長行に属するメモリセルを選択すると判定された場合
に前記判定手段の判定出力に基づいて前記正規行デコー
ダに接続されるワード線のみアクティブ状態からスタン
バイ状態に遷移させる制御手段を有することを特徴とす
る。

【００１０】また請求項２に記載の発明は、冗長行を有
するメモリセル群の各メモリセルがワード線及びデータ
線に接続されてなるメモリセルアレイと、前記メモリセ
ル群のうち前記冗長行以外のメモリセルがアクセスされ
た際にワード線を指定する行アドレスデータをデコード
し前記冗長行以外のメモリセルが接続されているワード
線を選択する複数の正規行デコーダと、前記メモリセル
群のうち冗長行に属するメモリセルにアクセスされた際
に該冗長行に属するメモリセルが接続されているワード
線を指定する冗長行デコーダと、入力された行アドレス
データに基づいて冗長行に属するメモリセルを選択する
か否かを判定し、前記冗長行に属するメモリセルを選択
する際に前記冗長行デコーダを選択する判定手段とを有
し、前記ワード線及びデータ線をスタンバイ状態からア
クティブ状態に遷移させて前記メモリセル群のいずれか
のメモリセルをアクセスする半導体記憶装置において、
前記正規行デコーダに接続されるワード線をスタンバイ
状態またはアクティブ状態にすると共に、前記判定手段
により前記冗長行に属するメモリセルを選択すると判定
された場合に前記正規行デコーダに接続されるワード線
のみアクティブ状態からスタンバイ状態に遷移させる第
１の制御信号と、前記冗長行デコーダに接続されるワー
ド線をスタンバイ状態またはアクティブ状態にする第２
の制御信号を生成し、前記第１の制御信号を前記正規行
デコーダに、前記第２の制御信号を前記冗長行デコーダ
にそれぞれ供給する第１の制御手段と、入力された行ア
ドレスデータに基づいて前記複数の正規行デコーダのい
ずれかを選択状態にすると共に、前記判定手段により前
記冗長行に属するメモリセルを選択すると判定された場
合に前記正規行デコーダを非選択状態にする第２の制御
手段とを有することを特徴とする。

【００１１】また請求項３に記載の発明は、請求項２に
記載の半導体記憶装置において、前記第１の制御手段の
代わりに、前記正規行デコーダ及び冗長行デコーダに接
続されるワード線をスタンバイ状態またはアクティブ状
態にする第３の制御信号を前記正規行デコーダ及び冗長
行デコーダに供給すると共に、前記判定手段により前記
冗長行に属するメモリセルを選択すると判定された場合
に前記正規行デコーダに接続されるワード線のみアクテ
ィブ状態からスタンバイ状態に遷移させる第４の制御信
号を前記正規行デコーダに供給する第３の制御手段を有
することを特徴とする。

【００１２】請求項１乃至３に記載の発明によれば、冗
長行を有するメモリセル群の各メモリセルがワード線及
びデータ線に接続されてなるメモリセルアレイと、前記
メモリセル群のうち前記冗長行以外のメモリセルがアク
セスされた際にワード線を指定する行アドレスデータを
デコードし前記冗長行以外のメモリセルが接続されてい
るワード線を選択する複数の正規行デコーダと、前記メ
モリセル群のうち冗長行に属するメモリセルにアクセス
された際に該冗長行に属するメモリセルが接続されてい
るワード線を指定する冗長行デコーダと、入力された行
アドレスデータに基づいて冗長行に属するメモリセルを
選択するか否かを判定し、前記冗長行に属するメモリセ
ルを選択する際に前記冗長行デコーダを選択する判定手
段とを有し、前記ワード線及びデータ線をスタンバイ状
態からアクティブ状態に遷移させて前記メモリセル群の
いずれかのメモリセルをアクセスする半導体記憶装置に
おいて、前記正規行デコーダに接続されるワード線をス
タンバイ状態からアクティブ状態に遷移させた際に、前
記判定手段により前記冗長行に属するメモリセルを選択
すると判定された場合に前記判定手段の判定出力に基づ
いて制御手段により、前記正規行デコーダに接続される
ワード線のみアクティブ状態からスタンバイ状態に遷移
させるようにしたので、冗長行に属するメモリセルを選
択するか否かの判定を待つことなく、正規行デコーダを
選択することができ、それゆえ正規行デコーダに接続さ
れるワード線の選択を高速に行うことができる。

【００１３】また請求項４に記載の発明は、プリチャー
ジ手段により所定のレベルにプリチャージされるノード
と、所定のアドレスデータが入力されたとき前記ノード
をディスチャージして正規ワード線を選択する正規行デ
コード手段と、冗長ワード線が選択されたとき前記ノー
ドを再びプリチャージするプリチャージ手段とを有する
ことを特徴とする。

【００１４】また請求項５に記載の発明は、請求項４に
記載の半導体記憶装置において、前記プリチャージ手段
は、１つのプリチャージ・トランジスタを有し、外部か
らプリチャージコマンド（ＰＣ）が入力されたとき、ま
たは冗長ワード線のいずれか１つが選択されたときに前
記トランジスタは導通して前記ノードをプリチャージ電
位にすることを特徴とする。

【００１５】また請求項６に記載の発明は、請求項５に
記載の半導体記憶装置において、前記プリチャージ手段
は、第１と第２のプリチャージ・トランジスタを有し、
第１のプリチャージ・トランジスタは、外部からプリチ
ャージコマンド（ＰＣ）が入力されたとき導通して前記
ノードをプリチャージ電位にし、第２のプリチャージ・
トランジスタは、冗長ワード線のいずれか１つが選択さ
れたときに導通して前記ノードをプリチャージ電位にす
ることを特徴とする。

【００１６】また請求項７に記載の発明は、所定のアド
レスデータが入力されたとき所定の正規ワード線を活性
化する正規行デコード手段と、前記アドレスデータが入
力されたとき所定の冗長ワード線を選択する判定信号を
出力する冗長判定手段と前記判定信号に基づき前記活性
化された正規ワード線を非活性化する手段とを有するこ
とを特徴とする。

【００１７】また請求項８に記載の発明は、請求項７に
記載の半導体記憶装置において、前記冗長判定手段は、
複数の冗長ワード線に対応する冗長判定信号を冗長行デ
コーダに出力し、前記判定信号は、冗長判定信号のいず
れか１つが活性化されたとき活性化されることを特徴と
する。

【００１８】また請求項９に記載の発明は、請求項４乃
至８のいずれかに記載の半導体記憶装置において、前記
正規ワード線及び冗長ワード線にはサブワードドライバ
が接続されていることを特徴とする。

【００１９】請求項４乃至６、９に記載の発明によれ
ば、プリチャージ手段により所定のレベルにプリチャー
ジされるノードと、所定のアドレスデータが入力された
とき前記ノードをディスチャージして正規ワード線を選
択する正規行デコード手段と、冗長ワード線が選択され
たとき前記ノードを再びプリチャージするプリチャージ
手段とを有するので、冗長行に属するメモリセルを選択
するか否かの判定を待つことなく、正規ワード線を選択
することができ、それゆえ正規行デコード手段に接続さ
れる正規ワード線の選択を高速に行うことができる。

【００２０】請求項７乃至９に記載の発明によれば、所
定のアドレスデータが入力されたとき所定の正規ワード
線を活性化する正規行デコード手段と、前記アドレスデ
ータが入力されたとき所定の冗長ワード線を選択する判
定信号を出力する冗長判定手段と、前記判定信号に基づ
き前記活性化された正規ワード線を非活性化する手段と
を有するので、正規ワード線が一旦、選択されかけて
も、冗長ワード線が選択された場合には選択された正規
ワード線が非活性化することができ、ワード線選択時に
おける動作上、不都合は生じない。

【００２１】

【発明の実施の形態】以下、この発明の実施形態を図面
を参照して詳細に説明する。本発明の第１の実施の形態
に係る半導体記憶装置の構成を図１に示す。同図におい
て、本実施の形態に係る半導体記憶装置は、基本クロッ
クＣＬＫを取り込み、内部クロックＩＣＬＫを生成する
内部クロック発生回路１０と、コマンドデコーダ１２
と、内部アドレス発生回路１４と、列系制御信号発生回
路１６と、行系制御信号発生回路１８と、プリチャージ
信号（ＰＸ２）発生回路２０と、冗長判定回路２２と、
行プリデコーダ２４と、データＤＱを入出力する入出力
回路２６と、アンドゲート２８、３０と、メモリセルア
レイ１００とを有している。

【００２２】メモリセルアレイ１００は、正規行デコー
ダ３２−１〜３２−ｉと、冗長行デコーダ３４と、後述
する各サブワード線を選択するためのサブワードドライ
バ３８−１、３８−２、…、４０−１、４０−２、…、
４２−１、４２−２と、…行プリデコーダ３６（Ｘ０〜
Ｘ２）とを有している。またメモリセルアレイ１００
は、図１には示してないが、サブワード線及びデータ線
に接続されてなる複数のメモリセルを有している。

【００２３】コマンドデコーダ１２は、各種同期クロッ
ク／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳを取り込み、各
種コマンドを生成する（例えば、アクティブコマンド、
リード、ライト、プリチャージコマンド）を生成し、各
部に出力する。ここで、アクティブコマンドは同期クロ
ック／ＲＡＳに相当し、／ＲＡＳ（Row Address Strob
e）信号とは、行アドレスデータ（Ｘ０〜Ｘ１１）を取
り込むタイミングを指示する信号であり、／はローレベ
ルのとき活性化されることを表す。また／ＣＡＳ（Colu
mn Address Strobe）信号とは、列アドレスデータを取
り込むタイミングを指示する信号であり、／はローレベ
ルのとき活性化されることを表す。

【００２４】内部アドレス発生回路１４は、外部からア
ドレス端子に入力されたアドレス信号ＡＤＤを／ＲＡＳ
信号と／ＣＡＳ信号の立ち下がりで行アドレスデータと
列アドレスデータとを取り込み、それぞれ行デコーダ及
び列デコーダ（図示せず）に送出する。図１では行アド
レスについてのみ示している。本実施の形態では、行ア
ドレスデータは冗長判定回路２２及び行プリデコーダ２
４、３６に送出されるようになっている。ここで、本実
施の形態の行アドレスデータは、信号Ｘ０〜Ｘ１１の１
２ビットからなり、これらを総称してＸＡＤＤと記す。
行アドレスデータのうち下位３ビットの信号Ｘ０〜Ｘ２
は行プリデコーダ３６に送出され、行プリデコーダ３６
でデコードされた信号は８列のサブワードドライバ３８
−１、…、４０−１、…、４２−１、…にそれぞれ供給
される。

【００２５】また行系制御信号発生回路１８は、同期ク
ロック／ＲＡＳ及び内部クロックＩＣＬＫに基づいてプ
リチャージ信号発生回路２０、冗長判定回路２２及び行
プリデコーダ２４、３６の動作タイミングを制御する制
御信号を出力する。列系制御信号発生回路１６は、コマ
ンドデコーダ１２及び内部アドレス発生回路１４の出力
に基づいて入出力回路２６及び列デコーダに関連する回
路の動作タイミングを制御する制御信号を出力する。

【００２６】プリチャージ信号発生回路２０は、ワード
線をスタンバイ状態（プリチャージ状態）からメモリセ
ルへのデータの書き込み及び読み出しが可能な状態であ
るアクティブ状態へ状態遷移させるためのプリチャージ
信号（ＰＸ２）を生成する。プリチャージ信号発生回路
２０の出力信号であるプリチャージ信号ＰＸ２はアンド
ゲート２８を介して各正規行デコーダ３２−１〜３２−
ｉに信号ＰＸ３として」供給され、冗長行デコーダ３４
には直接、供給されるようになっている。また行プリデ
コーダ２４の出力信号であるアドレスデータはアンドゲ
ート３０を介して各正規行デコーダ３２−１〜３２−ｉ
に供給されるように構成されている。

【００２７】行プリデコーダ２４は３つのデコーダを有
し、各デコーダは行アドレスデータＸ３〜Ｘ５、Ｘ６〜
Ｘ８、Ｘ９〜Ｘ１１をデコードし、それぞれ８本のプリ
デコード信号を出力する。以下、行アドレスデータＸ３
〜Ｘ５、Ｘ６〜Ｘ８、Ｘ９〜Ｘ１１をデコードした信号
を、それぞれ第１、第２、第３プリデコード信号と呼
ぶ。なお、図１ではプリデコード信号の信号線を１本線
で表しているが、実際には２４本あり、アンドゲート３
０も２４個存在する。各正規行デコーダ３２−１〜３２
−ｉは、第１、第２、第３プリデコード信号のうち各デ
コーダから１本ずつ、合計３本が入力される。行プリデ
コーダ２４に９本の行アドレスデータが入力された場
合、各正規行デコーダ３２−１〜３２−ｉは５１２個存
在する。

【００２８】冗長判定回路２２は、ヒューズ回路に設定
された値と内部アドレス発生回路１４より入力される行
アドレスデータ（ＸＡＤＤ：Ｘ０〜Ｘ１１）とを比較し
て冗長行に属するメモリセルを選択するか否かを判定
し、冗長行に属するメモリセルを選択する際に冗長行デ
コーダ３４を選択する。冗長判定回路２２の判定出力は
冗長行デコーダ３４に供給されると共に、ゲート信号と
してアンドゲート２８、３０に供給されるように構成さ
れている。なお、図１では、冗長判定回路２２は、冗長
行デコーダ３４が１個の例を示しているが、図８に示す
ように複数個あってもよい。

【００２９】図８において、複数個の冗長行デコーダ３
４−１〜３４−ｎがメモリセル１００に設けられてお
り、冗長判定回路２２は、複数個の冗長行デコーダ３４
−１〜３４−ｎに対応する複数のヒューズ回路１１０−
１〜１１０−ｎと、複数のヒューズ回路１１０−１〜１
１０−ｎの各冗長判定信号の論理和演算を行うＯＲゲー
ト１１２とを有している。上記構成において、ヒューズ
回路１１０−１〜１１０−ｎから出力される一致判定出
力（冗長判定信号）は対応する各行冗長デコーダ３４−
１〜３４−ｎに供給される。各ヒューズ回路１１０−１
〜１１０−ｎから出力される一致判定出力はＯＲゲート
１１２で論理和がとられる。したがって、各ヒューズ回
路１１０−１〜１１０−ｎから出力される一致判定出力
のいずれか１つが活性化されたときに活性化される判定
出力がＯＲゲート１１２より出力端子１２０を介して出
力され、この判定出力（冗長切替判定信号）が図１にお
けるアンドゲート２８、３０に供給される。なお、冗長
判定回路２２は、本発明の判定手段に相当する。

【００３０】尚、プリチャージ信号発生回路２０及びア
ンドゲート２８、３０は、正規行デコーダに接続される
ワード線をスタンバイ状態からアクティブ状態に遷移さ
せた際に、冗長判定回路２２により冗長行に属するメモ
リセルを選択すると判定された場合に冗長判定回路２２
の判定出力に基づいて正規行デコーダ接続されるワード
線のみアクティブ状態からスタンバイ状態に遷移させる
制御手段に相当する。またプリチャージ信号発生回路２
０及びアンドゲート２８は、本発明の第１の制御手段に
相当し、行プリデコーダ２４及びアンドゲート３０は本
発明の第２の制御手段に相当する。

【００３１】正規行デコーダ３２−１〜３２−ｉの出力
端には正規メインワード線５０−１〜５０−ｉが接続さ
れ、冗長行デコーダ３４の出力端には冗長メインワード
線８０が接続されている。なお、冗長行デコーダ３４は
複数あってもよい。正規行デコーダ３２−１〜３２−ｉ
は、メモリセルアレイにおけるメモリセル群のうち冗長
行以外のメモリセルがアクセスされた際に入力された第
１〜第３プリデコード信号をデコードし、冗長行以外の
メモリセルが接続されているワード線、すなわち正規メ
インワード線５０−１〜５０−ｉのいずれかを選択す
る。

【００３２】また冗長行デコーダ３４は、上記メモリセ
ル群のうち冗長行に属するメモリセルにアクセスされた
際に該冗長行が接続されているワード線、すなわち冗長
メインワード線８０を選択する。本実施の形態ではワー
ド線は階層型構造をとっており、正規メインワード線５
０−１〜５０−ｉは正規サブワード線６０−１，６０−
２．…、６２−１，６２−２、…にそれぞれ分割され、
冗長メインワード線６０は冗長サブワード線７０−１．
７０−２、…に分割されている。行プリデコーダ３６
は、行アドレスデータＸ０〜Ｘ２に基づいて８列のサブ
ワードドライバ３８−１〜７０−２、…、の中のいずれ
か１列を選択するためのデコード信号を出力するように
なっている。

【００３３】次に正規行デコーダ３２−１〜３２−ｉの
具体的構成を図２に示す。各正規行デコーダは同一構成
であるので、図２では正規行デコーダ３２−１について
構成を示す。同図において正規行デコーダ３２−１は、
ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３と、ＮＭＯＳト
ランジスタＮ１a，Ｎ１b，Ｎ１c，Ｎ２とで構成されて
いる。ＰＭＯＳトランジスタＰ１のソースは昇圧電源Ｖ
BOOTに接続され、ドレインはノードＣであるＮＭＯＳト
ランジスタＮ１aのドレインに接続されると共に、ＮＭ
ＯＳトランジスタＮ１a，Ｎ１b，Ｎ１cは直列接続さ
れ、ＮＭＯＳトランジスタＮ１cのソースは接地されて
いる。なお、正規行デコーダ３２、冗長行デコーダ３４
は昇圧された電圧ＶBOOT（電源電圧ＶDDの１．５倍〜2
倍の電圧）で動作し、アンドゲート２８、３０、行プリ
デコーダ３６には電源電圧ＶDDを昇圧電圧ＶBOOTにレベ
ル変換する回路を有しているものとする。

【００３４】また、ＮＭＯＳトランジスタＮ１aのドレ
インはＰＭＯＳトランジスタＰ３のゲート（ノードＣ）
に接続され、ＰＭＯＳトランジスタＰ３のソースは昇圧
電源ＶBOOTに接続されている。更に、ＰＭＯＳトランジ
スタＰ３のドレインはＮＭＯＳトランジスタＮ２のドレ
インに接続され、正規メインワード線５０−１に接続さ
れている。ＮＭＯＳトランジスタＮ２のソースは接地さ
れ、ゲート（ノードＣ）はＰＭＯＳトランジスタＰ３の
ゲートに接続されており、ＰＭＯＳトランジスタＰ３と
ＮＭＯＳトランジスタＮ２とでＣＭＯＳインバータを構
成している。

【００３５】ＰＭＯＳトランジスタＰ１のゲートにはプ
リチャージ信号発生回路２０の出力信号がアンドゲート
２８を介して入力され、ＮＭＯＳトランジスタＮ１a〜
Ｎ１cのゲートには行プリデコーダ２４の第１〜第３デ
コード出力がアンドゲート３０を介して入力されるよう
になっている。ＣＭＯＳインバータの出力端であるＰＭ
ＯＳトランジスタＰ３のドレインとＮＭＯＳトランジス
タＮ２のドレインとの接続点は正規メインワード線５０
−１に接続されている。ＰＭＯＳトランジスタＰ２はノ
ードＣのフローティング防止用のトランジスタであり、
ＰＭＯＳトランジスタＰ２のソースは昇圧電源ＶBOOT
に、ドレインは、ＰＭＯＳトランジスタＰ３のゲート
（ノードＣ）に、ゲートはＰＭＯＳトランジスタＰ３の
ドレインに、それぞれ接続されている。

【００３６】次に図２に示す正規行デコーダ３２−１の
動作を説明する。 （ワード線５０−１が選択される場合）プリチャージ信
号ＰＸ３がローレベルになっている期間、ＰＭＯＳトラ
ンジスタＰ１が導通して、ノードＣの電位はＶBOOT（ハ
イレベル）にプリチャージされ、正規ワード線５０−１
はローレベルになる。このとき、ＰＭＯＳトランジスタ
Ｐ２は導通するので、ノードＣの電位をＶBOOTに維持す
る方向に動作する。

【００３７】次に、外部から行アドレスデータＸ０〜Ｘ
１１が入力されると、プリチャージ信号ＰＸ３がハイレ
ベルになり、ＰＭＯＳトランジスタＰ１は非導通となる
が、トランジスタＰ２が導通しているので、ノードＣの
レベルは保持される。行プリデコーダ２４から第１〜第
３デコード信号Ｘa，Ｘb，ＸcがＮＭＯＳトランジスタ
Ｎ１a〜Ｎ１cにそれぞれ入力され、信号Ｘa，Ｘb，Ｘc
がともにハイレベルであると、ＮＭＯＳトランジスタＮ
１a〜Ｎ１cはともに導通し、ノードＣの電位はローレベ
ルになる。このとき、ＰＭＯＳトランジスタＰ２の電流
駆動能力をＮＭＯＳトランジスタＮ１a〜Ｎ１cのそれよ
りも小さく設定することによりＰＭＯＳトランジスタＰ
２が導通していても、ノードＣはローレベルに切り替え
られる。この結果、インバータＰ３、Ｎ２の出力はハイ
レベルになり、正規メインワード線５０−１が選択され
る。正規メインワード線５０−１がハイレベルになる
と、ＰＭＯＳトランジスタＰ２は非導通となるので、ノ
ードＣのレベルに影響を与えることはない。

【００３８】（ワード線５０−１が非選択される場合）
一方、第１〜第３デコード信号Ｘa，Ｘb，Ｘcのうちい
ずれか１つがローレベルであると、ＮＭＯＳトランジス
タＮ１a〜Ｎ１cのいずれか１つが非導通となり、ノード
Ｃの電位はＶBOOT（ハイレベル）を維持する。この結
果、インバータＰ３、Ｎ２の出力はローレベルになり、
正規メインワード線５０−１は非選択となる。このと
き、ＰＭＯＳトランジスタＰ２は導通となるので、ノー
ドＣの電位はＶBOOTに維持される。

【００３９】（ワード線５０−１が冗長ワード線に置き
換えられる場合）次に、正規メインワード線５０−１が
一旦選択された後で、このワード線が冗長行メインワー
ド線６０に置き換えるべきワード線であると判定された
場合を説明する。前述のように、第１〜第３デコード信
号Ｘa，Ｘb，Ｘcがともにハイレベルであると、ノード
Ｃの電位はローレベルになり、正規メインワード線５０
−１は一旦ハイレベルになる。その後、正規メインワー
ド線５０−１に属するメモリセルに不良があり、判定出
力がハイレベルになると、アンドゲート２８、３０の出
力はともにローレベルになり、ＮＭＯＳトランジスタＮ
１a〜Ｎ１cはともに非導通になる。従来の正規行デコー
ダでは、ノードＣが一旦放電すると、ノードＣをハイレ
ベルに戻すことはできなかったが、本実施の形態では、
アンドゲート２８を設けることで、判定出力に基づいて
プリチャージ信号ＰＸ３を活性化するようにした。この
結果、ＰＭＯＳトランジスタＰ１が再び導通し、ノード
Ｃはハイレベルになる。また、一旦ハイレベルになって
いた正規メインワード線５０−１はローレベルになり、
非選択状態になる。

【００４０】次に冗長行デコーダ３４の具体的構成を図
３に示す。同図において、冗長行デコーダ３４は、ＰＭ
ＯＳトランジスタＰ４、Ｐ５、Ｐ６と、ＮＭＯＳトラン
ジスタＮ３、Ｎ４とから構成されている。冗長行デコー
ダ３４と、正規行デコーダ３２−１とは基本的には同一
構成であるが、冗長行デコーダ３４の場合には初段のＰ
ＭＯＳトランジスタＰ４のゲートにプリチャージ信号発
生回路２０の出力信号（ＰＸ２）が直接、入力され、初
段のＮＭＯＳトランジスタＮ３のゲートには冗長判定回
路２２の判定出力が入力されるようになっている。また
ＣＭＯＳインバータを構成するＰＭＯＳトランジスタＰ
６のドレインとＮＭＯＳトランジスタＮ４のドレインと
の接続点は冗長メインワード線８０に接続されている。

【００４１】次に、上記構成からなる本発明の第１の実
施の形態に係る半導体記憶装置の動作を図４に示すタイ
ミングチャートに基づいて説明する。 （正規ワード線からの読出動作）図４をもとに、冗長ワ
ード線に置き換えることなく正規ワード線が選択された
場合の動作を説明する。上記構成において、時刻ｔ1以
前では各ワード線はプリチャージ状態にある。すなわ
ち、全ての正規行デコーダ３２−１〜３２−ｉ及び冗長
行デコーダ３４は非選択状態にあり、各ワード線は接地
電位（ＧＮＤ）にプリチャージされた状態にある。

【００４２】次いで時刻ｔ1で基本クロックＣＬＫが内
部クロック発生回路１０に入力された時点で（図４
（Ａ））、基本クロックＣＬＫに同期して、アクティブ
コマンド（ＡＣＴ）がコマンドデコーダ１２に、行アド
レス（ＸＡＤＤ）が内部アドレス発生回路１４に入力さ
れ、コマンドデコーダ１２よりアクティブコマンド（Ａ
ＣＴ）が行系制御信号発生回路１８に出力される（図４
（Ｂ））。

【００４３】これと同時にアドレスデータのうち行アド
レス（ＸＡＤＤ）が内部アドレス発生回路１４に入力さ
れ、内部アドレス発生回路１４からは、内部クロック発
生回路１０より出力される内部クロックＩＣＬＫに基づ
いて行プリデコーダ３６及び冗長判定回路２２に行アド
レスデータ（Ｘ０〜Ｘ２）が、また行プリデコーダ２４
及び冗長判定回路２２に行アドレスデータ（Ｘ３〜Ｘ１
１）が、それぞれ出力される（図４（Ｃ））。

【００４４】次いで行系制御信号発生回路１８から出力
される制御信号に基づいて時刻ｔ2でプリチャージ信号
発生回路１８より出力されるプリチャージ信号（ＰＸ
２）がハイレベルになり、アンドゲート２８を介してＰ
Ｘ３として正規行デコーダ３２−１〜３２−ｉに、また
直接、冗長行デコーダ３４にそれぞれ、出力され、プリ
チャージを終了させる（図４（Ｆ）、（Ｇ））。またこ
れと同時に行プリデコーダ２４より行アドレスデータ
（Ｘ３〜Ｘ１１）のデコード結果（Ｘプリデコード信
号）がアンドゲート３０を介して正規行デコーダ３２−
１〜３２−ｉに出力される（図４（Ｅ））。更に行プリ
デコーダ３６より行アドレスデータ（Ｘ０〜Ｘ２）のデ
コード結果がサブワードドライバ３８−１、３８−２、
…、４０−１、４０−２、…、４２−１、４２−２、…
に出力される。この時点で正規行デコーダ３２−１、
…、３２−ｉの出力ノードに接続されている正規メイン
ワード線５０−１、…、５０−ｉの中の選択された１つ
の正規メインワード線がスタンバイ状態（プリチャージ
状態）からアクティブ状態に遷移する。

【００４５】ここでＸプリデコード信号により正規デコ
ーダ３２−１が選択されたとすると、図２から明らかな
ようにＰＭＯＳトランジスタＰ１のゲートにはプリチャ
ージ信号（ハイレベル）が、またＮＭＯＳトランジスタ
Ｎ１a〜Ｎ１cのゲートには第１〜第３プリデコード信号
（ハイレベル）が、それぞれ入力され、ＰＭＯＳトラン
ジスタＰ１はオフ状態、ＮＭＯＳトランジスタＮ１a〜
Ｎ１cはオン状態になるので、ノードＣがローレベルに
なり正規デコーダ３２−１の出力ノードに接続されてい
る正規メインワード線５０−１は時刻ｔ4で昇圧電圧ＶB
OOTに充電される（図４（Ｈ））。

【００４６】一方、時刻ｔ3で冗長判定回路２２により
入力された行アドレスデータ（ＸＡＤＤ）に基づいて判
定した結果、冗長行に切り替える必要がないと判定され
た場合、冗長行デコーダ３４及びアンドゲート２８、３
０に出力される冗長判定信号は変化しない（図４
（Ｄ））。冗長行デコーダ３４では、図３から明らかな
ようにＰＭＯＳトランジスタＰ４のゲートにプリチャー
ジ信号（ハイレベル）が、またＮＭＯＳトランジスタＮ
３のゲートに冗長判定信号（ローレベル）が、それぞれ
入力されるので、冗長行デコーダ３４の出力ノードに接
続されている冗長メインワード線８０はローレベルのま
まである（図４（Ｊ））。

【００４７】時刻ｔ8で、正規メインワード線５０−１
が選択された後、行プリデコーダ３６のデコード結果に
基づいて、正規サブワード線のなかの１つ（例えば、６
０−１）が選択される。このため、正規サブワード線６
０−１は昇圧電圧ＶBOOTに充電され、メモリセルのゲー
トに供給される。

【００４８】時刻ｔ14で、リードコマンド（ＲＥＡＤ）
と列アドレス（ＹＡＤＤ）がコマンドデータ１２と内部
アドレス発生回路１４に入力される（図４（Ｂ）、
（Ｃ））。内部アドレス発生回路１４から列系制御信号
発生回路１６に列アドレス（ＹＡＤＤ）が供給され、時
刻ｔ15で、図示しないビット線の１つを選択して、記憶
データＤ６０が入出力回路２６を介して出力される（図
４（Ｌ））。

【００４９】ここで、本実施の形態に係る半導体記憶装
置の初期設定の段階で、連続読み出しのバースト長が４
バイトに設定されていたとする。次の内部クロックＩＣ
ＬＫが立ち上がると、これに同期して内部アドレス発生
回路１４は次の列アドレスを自動的に（外部から入力さ
れることなく）生成して、列系制御信号発生回路１６に
供給する。この結果、時刻ｔ16で記憶データＤ６１が入
出力回路２６を介して出力される（図４（Ｌ））。以
後、同様の動作を繰り返して、記憶データＤ６２、Ｄ６
３が出力される。

【００５０】その後、時刻ｔ9で、プリチャージコマン
ド（ＰＣ）がコマンドデコーダ１２に入力され（図４
（Ｂ））、コマンドデコーダ１２よりプリチャージコマ
ンドが出力される。（図４（Ａ），（Ｂ），（Ｃ））。

【００５１】また、プリチャージコマンドの出力に応じ
てプリチャージ信号（ＰＸ２）が時刻ｔ11でハイレベル
からローレベルに変化すると、アンドゲート３０の出力
である第１〜第３プリデコード信号Ｘa，Ｘb，Ｘcが全
てローレベルになり（図４（Ｅ））、正規サブワード線
６０−１が時刻ｔ12で放電され、その電位はハイレベル
からローレベルに変化する（図（Ｇ）、（Ｉ））。更に
プリチャージ信号（ＰＸ２）が時刻ｔ11でハイレベルか
らローレベルに変化するのに応じて正規メインワード線
５０−１が時刻ｔ13で放電され、その電位はローレベル
に変化する（図４（Ｈ））。尚、本実施の形態におい
て、アンドゲート２８を介して出力されるプリチャージ
信号は本発明の第１の制御信号に、プリチャージ信号発
生回路２０から冗長行デコーダ３４に直接、出力される
プリチャージ信号は本発明の第２の制御信号に、それぞ
れ相当する。

【００５２】（冗長ワード線からの読出動作）次に、図
５をもとに、冗長ワード線に置き換えた場合の読出動作
を説明する。上記構成において、時刻ｔ1以前では各ワ
ード線はプリチャージ状態にある。すなわち、全ての正
規行デコーダ３２−１〜３２−ｉ及び冗長行デコーダ３
４は非選択状態にあり、各ワード線は接地電位（ＧＮ
Ｄ）にプリチャージされた状態にある。次いで時刻ｔ1
で基本クロックＣＬＫが内部クロック発生回路１０に入
力された時点で（図５（Ａ））、コマンドデコーダ１２
よりアクティブコマンド（ＡＣＴ）が行系制御信号発生
回路１８に出力される（図５（Ｂ））。

【００５３】これと同時にアドレスデータのうち行アド
レス（ＸＡＤＤ）が内部アドレス発生回路１４に入力さ
れ、内部アドレス発生回路１４からは、内部クロック発
生回路１０より出力される内部クロックＩＣＬＫに基づ
いて行プリデコーダ３６及び冗長判定回路２２に行アド
レスデータ（Ｘ０〜Ｘ２）が、また行プリデコーダ２４
及び冗長判定回路２２に行アドレスデータ（Ｘ３〜Ｘ１
１）が、それぞれ出力される（図５（Ｃ））。

【００５４】次いで、行系制御信号発生回路１８から出
力される制御信号に基づいて時刻ｔ2でプリチャージ信
号発生回路２０よりプリチャージ信号（ＰＸ２）が、ア
ンドゲート２８を介してＰＸ３として正規行デコーダ３
２−１〜３２−ｉに、また直接、冗長行デコーダ３４に
それぞれ、出力される（図４（Ｆ）、（Ｇ））。また、
これと同時に行プリデコーダ２４より行アドレスデータ
（Ｘ３〜Ｘ１１）のデコード結果（Ｘプリデコード信号
Ｘa，Ｘb，Ｘc）がアンドゲート３０を介して正規行デ
コーダ３２−１〜３２−ｉに出力される（図５
（Ｅ））。

【００５５】更に、行プリデコーダ３６より行アドレス
データ（Ｘ０〜Ｘ２）のデコード結果がサブワードドラ
イバ３８−１、３８−２、…、４０−１、４０−２、
…、４２−１、４２−２、…に出力される。この時点で
正規行デコーダ３２−１、…、３２−ｉの出力ノードに
接続されている正規メインワード線５０−１、…、５０
−ｉの中の選択された１つの正規メインワード線がスタ
ンバイ状態（プリチャージ状態）からアクティブ状態に
遷移する。

【００５６】ここでアンドゲート３０の出力であるＸプ
リデコード信号により正規デコーダ３２−１が選択され
たとすると、図２から明らかなようにＰＭＯＳトランジ
スタＰ１のゲートにはプリチャージ信号（ハイレベル）
が、またＮＭＯＳトランジスタＮ１a〜Ｎ１cのゲートに
は第１〜第３プリデコード信号Ｘa，Ｘb，Ｘc（ハイレ
ベル）が、それぞれ入力され、ＰＭＯＳトランジスタＰ
１はオフ状態、ＮＭＯＳトランジスタＮ１a〜Ｎ１cはオ
ン状態になるので、ノードＣがローレベルになり正規デ
コーダ３２−１の出力ノードに接続されている正規メイ
ンワード線５０−１は時刻ｔ4で昇圧電圧ＶBOOTに充電
される（図５（Ｈ））。

【００５７】一方、冗長判定回路２２により入力された
行アドレスデータに基づいてアクセスされたメモリセル
が不良セルであるため冗長行に属するメモリセルを選択
すると判定された場合に時刻ｔ3で冗長判定信号が冗長
行デコーダ３４及びアンドゲート２８、３０に出力され
る（図５（Ｄ））。冗長行デコーダ３４では、図３から
明らかなようにＰＭＯＳトランジスタＰ４のゲートにプ
リチャージ信号（ハイレベル）が、またＮＭＯＳトラン
ジスタＮ３のゲートに冗長判定信号（ハイレベル）が、
それぞれ入力されるので、冗長行デコーダ３４の出力ノ
ードに接続されている冗長メインワード線８０は時刻ｔ
6で昇圧電圧ＶBOOTに充電される（図５（Ｊ））。

【００５８】また冗長判定信号（ハイレベル）がアンド
ゲート２８、３０に入力されるので、正規行デコーダ３
２−１に供給されているプリチャージ信号ＰＸ３は冗長
判定信号の立ち上がりに応じて時刻ｔ5で立ち下がり。
これと同時にアンドゲート３０より出力されるＸプリデ
コード信号Ｘa，Ｘb，Ｘcも立ち下がる（図５（Ｆ）、
（Ｅ））。

【００５９】この結果、一旦、選択されかかって充電さ
れた正規メインワード線５０−１は時刻ｔ7で放電さ
れ、その電位はローレベルに低下する。このため正規メ
インワード線５０−１を分割した正規サブワード線６０
−１、６０−２、…は充電されない（図４（Ｉ））。こ
のように、１つのアクティブコマンド（ＡＣＴ）サイク
ル期間中で、次のプリチャージコマンド（ＰＣ）が入力
される前に、一旦活性化された正規メインワード線５０
−ｉを再び非活性化することができる。

【００６０】時刻ｔ8で、冗長メインワード線８０が選
択された後、冗長サブワード線の中の１つ（例えば、７
０−１）が選択される。このため、冗長サブワード線７
０−１は昇圧電圧ＶBOOTに充電され、メモリセルのゲー
トに供給される。

【００６１】時刻ｔ14で、リードコマンド（ＲＥＡＤ）
と列アドレス（ＹＡＤＤ）がコマンドデコーダ１２と内
部アドレス発生回路１４に入力される（図５（Ｂ）、
（Ｃ））。内部アドレス発生回路１４から列系制御信号
発生回路１６に列アドレス（ＹＡＤＤ）が供給され、時
刻ｔ15で、図示しないビット線の１つを選択して冗長サ
ブワード線７０−１に接続されたメモリセルの記憶デー
タＤ７０が入出力回路２６を介して出力される（図５
（Ｌ））。

【００６２】次の内部クロックＩＣＬＫが立ち上がる
と、これに同期して内部アドレス発生回路１４は次の列
アドレスを自動的に（外部から入力されることなく）生
成して、列系制御信号発生回路１６に供給する。この結
果、時刻ｔ16で記憶データＤ７１が入出力回路２６を介
して出力される（図５（Ｌ））。以後、同様の処理を繰
り返して、記憶データＤ７２、Ｄ７３が出力される。

【００６３】その後、時刻ｔ9で、基本クロックＣＬＫ
（図５（Ａ））に同期してプリチャージコマンド（Ｐ
Ｃ）がコマンドデコーダ１２に入力され（図５
（Ｂ））、コマンドデコーダ１２よりプリチャージコマ
ンドが出力されると、プリチャージ信号ＰＸ２がローレ
ベルになり（図５（Ｃ））、時刻ｔ10で冗長判定信号が
ハイレベルからローレベルに変化する（図５（Ｄ））。

【００６４】また、プリチャージコマンドの出力に応じ
てプリチャージ信号ＰＸ２が時刻ｔ11でハイレベルから
ローレベルに変化すると（図５（Ｇ））、冗長行デコー
ダ３４がプリチャージされるので、冗長サブワード線７
０−１が時刻ｔ12で放電され、その電位はハイレベルか
らローレベルに変化する（図５（Ｋ））。更にプリチャ
ージ信号（ＰＸ２）が時刻ｔ11でハイレベルからローレ
ベルに変化するのに応じて冗長メインワード線８０が時
刻ｔ13で放電され、その電位はローレベルに変化する
（図５（Ｊ））。

【００６５】尚、本実施の形態において、アンドゲート
２８を介して出力されるプリチャージ信号は本発明の第
１の制御信号に、プリチャージ信号発生回路から冗長行
デコーダ３４に直接、出力されるプリチャージ信号は本
発明の第２の制御信号に、それぞれ相当する。以上の説
明では、読出動作を例に説明したが、書込動作について
もライトコマンドと書込データが供給されて、同様な処
理が行われる。

【００６６】本発明の第１の実施の形態に係る半導体記
憶装置によれば、正規行デコーダに接続されるワード線
をスタンバイ状態からアクティブ状態に遷移させた際
に、冗長判定回路により冗長行に属するメモリセルを選
択すると判定された場合に冗長判定回路の判定出力に基
づいて制御手段を構成するプリチャージ信号発生回路２
０及びアンドゲート２８により、正規行デコーダに接続
されるワード線のみアクティブ状態からスタンバイ状態
に遷移させるようにしたので、冗長行に属するメモリセ
ルを選択するか否かの判定を待つことなく、正規行デコ
ーダを選択することができ、それゆえ正規行デコーダに
接続されるワード線の選択を高速に行うことができる。

【００６７】本発明の第２の実施の形態に係る半導体記
憶装置の要部の構成を図６に示す。本実施の形態に係る
半導体記憶装置が第１の実施の形態に係る記憶装置と構
成上、異なるのは図６に示すように、アンドゲート２８
を削除し、各正規行デコーダ３２−１、…、３２−ｉ内
にＰＭＯＳトランジスタＰ８を追加し、冗長行に属する
メモリセルが選択された場合に冗長判定回路２２から出
力される冗長判定信号を反転するインバータ８１を介し
て得られる冗長判定信号の反転信号により正規デコーダ
内で供給されたプリチャージ信号をハイレベルからロー
レベルに変化させるようにした点であり、その他の構成
は同一であるので、重複する説明は省略する。ここでプ
リチャージ信号発生回路２０及びインバータ８１は本発
明の第３の制御手段に相当する。

【００６８】次に正規行デコーダの具体的構成を図７に
示す。複数の正規デコーダ３２−１〜３２−ｉの各々は
同一構成であるので、正規行デコーダ３２−１について
説明する。図７において正規行デコーダ３２−１は、Ｐ
ＭＯＳトランジスタＰ８、Ｐ９、Ｐ１０と、ＮＭＯＳト
ランジスタＮ５、Ｎ６とを有している。

【００６９】本実施の形態における正規行デコーダ３２
−１の構成が図１に示したそれと異なるのは、初段のＰ
ＭＯＳトランジスタＰ７（図１のＰＭＯＳトランジスタ
Ｐ１に相当）のドレインとＮＭＯＳトランジスタＮ５
（図１のＮＭＯＳトランジスタＮ１に相当）のドレイン
との接続点にドレインが接続され、ソースが昇圧電圧Ｖ
BOOTに接続されるＰＭＯＳトランジスタＰ８を新たに設
け、ゲートに冗長判定信号の反転信号を入力するように
した点である。

【００７０】上記構成において冗長判定回路２２から出
力される冗長判定信号がローレベルからハイレベルに変
化した場合に冗長判定信号がインバータ８１により反転
されるために、正規行デコーダ３２−１内のＰＭＯＳト
ランジスタＰ８はオン状態となり、ノードＣはＶBOOTに
電位にプリチャージされ、正規行デコーダ３２−１の出
力ノードに接続されている正規メインワード線５０−１
が放電状態となり、ローレベルになる。尚、本実施の形
態において、プリチャージ信号発生回路２０から出力さ
れるプリチャージ信号は本発明の第３の制御信号に、冗
長判定回路の判定出力を反転した信号を出力するインバ
ータ８１の出力は本発明の第４の制御信号に、それぞれ
相当する。

【００７１】このようにプリチャージ信号ＰＸ２により
ノードＣをＶBOOT電位にプリチャージし、行プリデコー
ド信号Ｘa，Ｘb，Ｘcが全てハイレベルになってノード
Ｃをディスチャージしても、冗長判定信号に基づき動作
するＰＭＯＳトランジスタＰ８を設けたので、ノードＣ
を再プリチャージすることができる。

【００７２】本発明の第２の実施の形態に係る半導体記
憶装置によれば、第１の実施の形態に係る半導体記憶装
置と同様の効果が得られる。このように、本願発明によ
れば、半導体記憶装置の読出や書込動作を高速に処理す
ることが可能になる。また行デコード回路と冗長判定回
路の動作速度を気にすることなく半導体記憶装置を設計
することができる。また、従来のように、製造ばらつき
等を考慮して、行デコード回路に遅延回路を挿入する必
要がないので、高速に行デコード処理が実行できるとと
もに、チップ面積を削減できる。また製造ばらつきによ
る遅延時間の不良発生がなくなるので、製造歩留まりを
向上できる。

【００７３】

【発明の効果】以上に説明したように、請求項１乃至３
に記載の発明によれば、冗長行を有するメモリセル群の
各メモリセルがワード線及びデータ線に接続されてなる
メモリセルアレイと、前記メモリセル群のうち前記冗長
行以外のメモリセルがアクセスされた際にワード線を指
定する行アドレスデータをデコードし前記冗長行以外の
メモリセルが接続されているワード線を選択する複数の
正規行デコーダと、前記メモリセル群のうち冗長行に属
するメモリセルにアクセスされた際に該冗長行に属する
メモリセルが接続されているワード線を指定する冗長行
デコーダと、入力された行アドレスデータに基づいて冗
長行に属するメモリセルを選択するか否かを判定し、前
記冗長行に属するメモリセルを選択する際に前記冗長行
デコーダを選択する判定手段とを有し、前記ワード線及
びデータ線をスタンバイ状態からアクティブ状態に遷移
させて前記メモリセル群のいずれかのメモリセルをアク
セスする半導体記憶装置において、前記正規行デコーダ
に接続されるワード線をスタンバイ状態からアクティブ
状態に遷移させた際に、前記判定手段により前記冗長行
に属するメモリセルを選択すると判定された場合に前記
判定手段の判定出力に基づいて制御手段により、前記正
規行デコーダに接続されるワード線のみアクティブ状態
からスタンバイ状態に遷移させるようにしたので、冗長
行に属するメモリセルを選択するか否かの判定を待つこ
となく、正規行デコーダを選択することができ、それゆ
え正規行デコーダに接続されるワード線の選択を高速に
行うことができる。

【００７４】請求項４乃至６、９に記載の発明によれ
ば、プリチャージ手段により所定のレベルにプリチャー
ジされるノードと、所定のアドレスデータが入力された
とき前記ノードをディスチャージして正規ワード線を選
択する正規行デコード手段と、冗長ワード線が選択され
たとき前記ノードを再びプリチャージするプリチャージ
手段とを有するので、冗長行に属するメモリセルを選択
するか否かの判定を待つことなく、正規ワード線を選択
することができ、それゆえ正規行デコード手段に接続さ
れる正規ワード線の選択を高速に行うことができる。

【００７５】請求項７乃至９に記載の発明によれば、所
定のアドレスデータが入力されたとき所定の正規ワード
線を活性化する正規行デコード手段と、前記アドレスデ
ータが入力されたとき所定の冗長ワード線を選択する判
定信号を出力する冗長判定手段と、前記判定信号に基づ
き前記活性化された正規ワード線を非活性化する手段と
を有するので、正規ワード線が一旦、選択されかけて
も、冗長ワード線が選択された場合には選択された正規
ワード線が非活性化することができ、ワード線選択時に
おける動作上、不都合は生じない。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に係る半導体記憶
装置の要部の構成を示すブロック図。

【図２】 図１における正規行デコーダの具体的構成を
示す回路図。

【図３】 図１における冗長行デコーダの具体的構成を
示す回路図。

【図４】 図１に示した半導体記憶装置の動作を説明す
るためのタイミングチャート。

【図５】 図１に示した半導体記憶装置の動作を説明す
るためのタイミングチャート。

【図６】 本発明の第２の実施の形態に係る半導体記憶
装置の要部の構成を示すブロック図。

【図７】 図６における正規行デコーダの具体的構成を
示す回路図。

【図８】 本発明の変形例を示すブロック図。

【図９】 従来の半導体記憶装置の要部の構成を示すブ
ロック図。

【図１０】 図９に示した半導体記憶装置の動作を説明
するためのタイミングチャート。

【符号の説明】

１０ 内部クロック発生回路 １２ コマンドデコーダ １４ 内部アドレス発生回路 １８ 行系制御信号発生回路 ２０ プリチャージ信号発生回路（制御手段） ２２ 冗長判定回路（判定手段） ２４ 行プリデコーダ ２８ アンドゲート（制御手段） ３０ アンドゲート ３２−１〜３２−ｉ 正規行デコーダ ３４ 冗長行デコーダ ３６ 行プリデコーダ ５０−１〜５０−ｉ 正規メインワード線 ８０ 冗長メインワード線

Claims (9)

【特許請求の範囲】
1. 【請求項１】 冗長行を有するメモリセル群の各メモリ
   セルがワード線及びデータ線に接続されてなるメモリセ
   ルアレイと、前記メモリセル群のうち前記冗長行以外の
   メモリセルがアクセスされた際にワード線を指定する行
   アドレスデータをデコードし前記冗長行以外のメモリセ
   ルが接続されているワード線を選択する複数の正規行デ
   コーダと、前記メモリセル群のうち冗長行に属するメモ
   リセルにアクセスされた際に該冗長行に属するメモリセ
   ルが接続されているワード線を指定する冗長行デコーダ
   と、入力された行アドレスデータに基づいて冗長行に属
   するメモリセルを選択するか否かを判定し、前記冗長行
   に属するメモリセルを選択する際に前記冗長行デコーダ
   を選択する判定手段とを有し、前記ワード線及びデータ
   線をスタンバイ状態からアクティブ状態に遷移させて前
   記メモリセル群のいずれかのメモリセルをアクセスする
   半導体記憶装置において、 前記正規行デコーダに接続されるワード線をスタンバイ
   状態からアクティブ状態に遷移させた際に、前記判定手
   段により前記冗長行に属するメモリセルを選択すると判
   定された場合に前記判定手段の判定出力に基づいて前記
   正規行デコーダに接続されるワード線のみアクティブ状
   態からスタンバイ状態に遷移させる制御手段を有するこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】 冗長行を有するメモリセル群の各メモリ
   セルがワード線及びデータ線に接続されてなるメモリセ
   ルアレイと、前記メモリセル群のうち前記冗長行以外の
   メモリセルがアクセスされた際にワード線を指定する行
   アドレスデータをデコードし前記冗長行以外のメモリセ
   ルが接続されているワード線を選択する複数の正規行デ
   コーダと、前記メモリセル群のうち冗長行に属するメモ
   リセルにアクセスされた際に該冗長行に属するメモリセ
   ルが接続されているワード線を指定する冗長行デコーダ
   と、入力された行アドレスデータに基づいて冗長行に属
   するメモリセルを選択するか否かを判定し、前記冗長行
   に属するメモリセルを選択する際に前記冗長行デコーダ
   を選択する判定手段とを有し、前記ワード線及びデータ
   線をスタンバイ状態からアクティブ状態に遷移させて前
   記メモリセル群のいずれかのメモリセルをアクセスする
   半導体記憶装置において、 前記正規行デコーダに接続されるワード線をスタンバイ
   状態またはアクティブ状態にすると共に、前記判定手段
   により前記冗長行に属するメモリセルを選択すると判定
   された場合に前記正規行デコーダに接続されるワード線
   のみアクティブ状態からスタンバイ状態に遷移させる第
   １の制御信号と、前記冗長行デコーダに接続されるワー
   ド線をスタンバイ状態またはアクティブ状態にする第２
   の制御信号を生成し、前記第１の制御信号を前記正規行
   デコーダに、前記第２の制御信号を前記冗長行デコーダ
   にそれぞれ供給する第１の制御手段と、 入力された行アドレスデータに基づいて前記複数の正規
   行デコーダのいずれかを選択状態にすると共に、前記判
   定手段により前記冗長行に属するメモリセルを選択する
   と判定された場合に前記正規行デコーダを非選択状態に
   する第２の制御手段とを有することを特徴とする半導体
   記憶装置。
3. 【請求項３】 前記第１の制御手段の代わりに、前記正
   規行デコーダ及び冗長行デコーダに接続されるワード線
   をスタンバイ状態またはアクティブ状態にする第３の制
   御信号を前記正規行デコーダ及び冗長行デコーダに供給
   すると共に、前記判定手段により前記冗長行に属するメ
   モリセルを選択すると判定された場合に前記正規行デコ
   ーダに接続されるワード線のみアクティブ状態からスタ
   ンバイ状態に遷移させる第４の制御信号を前記正規行デ
   コーダに供給する第３の制御手段を有することを特徴と
   する請求項２に記載の半導体記憶装置。
4. 【請求項４】 プリチャージ手段により所定のレベルに
   プリチャージされるノードと、 所定のアドレスデータが入力されたとき前記ノードをデ
   ィスチャージして正規ワード線を選択する正規行デコー
   ド手段と、 冗長ワード線が選択されたとき前記ノードを再びプリチ
   ャージするプリチャージ手段と、を有することを特徴と
   する半導体記憶装置。
5. 【請求項５】 前記プリチャージ手段は、１つのプリチ
   ャージ・トランジスタを有し、外部からプリチャージコ
   マンド（ＰＣ）が入力されたとき、または冗長ワード線
   のいずれか１つが選択されたときに前記トランジスタは
   導通して前記ノードをプリチャージ電位にすることを特
   徴とする請求項４に記載の半導体記憶装置。
6. 【請求項６】 前記プリチャージ手段は、第１と第２の
   プリチャージ・トランジスタを有し、第１のプリチャー
   ジ・トランジスタは、外部からプリチャージコマンド
   （ＰＣ）が入力されたとき導通して前記ノードをプリチ
   ャージ電位にし、 第２のプリチャージ・トランジスタは、冗長ワード線の
   いずれか１つが選択されたときに導通して前記ノードを
   プリチャージ電位にすることを特徴とする請求項５に記
   載の半導体記憶装置。
7. 【請求項７】 所定のアドレスデータが入力されたとき
   所定の正規ワード線を活性化する正規行デコード手段
   と、 前記アドレスデータが入力されたとき所定の冗長ワード
   線を選択する判定信号を出力する冗長判定手段と前記判
   定信号に基づき前記活性化された正規ワード線を非活性
   化する手段と、を有することを特徴とする半導体記憶装
   置。
8. 【請求項８】 前記冗長判定手段は、複数の冗長ワード
   線に対応する冗長判定信号を冗長行デコーダに出力し、 前記判定信号は、冗長判定信号のいずれか１つが活性化
   されたとき活性化されることを特徴とする請求項７に記
   載の半導体記憶装置。
9. 【請求項９】 前記正規ワード線及び冗長ワード線には
   サブワードドライバが接続されていることを特徴とする
   請求項４乃至８のいずれかに記載の半導体記憶装置。