JPH1173792A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1173792A JPH1173792A JP9232397A JP23239797A JPH1173792A JP H1173792 A JPH1173792 A JP H1173792A JP 9232397 A JP9232397 A JP 9232397A JP 23239797 A JP23239797 A JP 23239797A JP H1173792 A JPH1173792 A JP H1173792A
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- 230000002950 deficient Effects 0.000 claims abstract description 41
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- 238000000034 method Methods 0.000 description 14
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】オーバーレイドＤＱ方式を採用したＤＲＡＭに
おいて、正規のデータ線のうちの複数本のデータ線にそ
れぞれ同じカラム選択線により選択される不良ビット線
が存在した場合でも不良ビット線を救済し、救済効率を
向上する。 【解決手段】オーバーレイドＤＱ方式を採用したＤＲＡ
Ｍにおいて、正規のメモリセルおよび欠陥救済用の冗長
メモリセルを含むセルアレイ２１と、正規のメモリセル
を選択するための正規メモリセル選択回路と、正規メモ
リセル選択回路による正規のメモリセルの選択単位より
も小さい選択単位で冗長メモリセルを選択するための冗
長メモリセル選択回路と、正規のメモリセルの欠陥部分
を冗長メモリセルに置換して救済するために設けられた
冗長メモリセル置換制御回路とを具備する。
おいて、正規のデータ線のうちの複数本のデータ線にそ
れぞれ同じカラム選択線により選択される不良ビット線
が存在した場合でも不良ビット線を救済し、救済効率を
向上する。 【解決手段】オーバーレイドＤＱ方式を採用したＤＲＡ
Ｍにおいて、正規のメモリセルおよび欠陥救済用の冗長
メモリセルを含むセルアレイ２１と、正規のメモリセル
を選択するための正規メモリセル選択回路と、正規メモ
リセル選択回路による正規のメモリセルの選択単位より
も小さい選択単位で冗長メモリセルを選択するための冗
長メモリセル選択回路と、正規のメモリセルの欠陥部分
を冗長メモリセルに置換して救済するために設けられた
冗長メモリセル置換制御回路とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に欠陥救済用の冗長メモリセルの置換制御回路
を有する半導体記憶装置に関するもので、例えばＤＲＡ
Ｍ（ダイナミック型メモリ）に使用されるものである。
係り、特に欠陥救済用の冗長メモリセルの置換制御回路
を有する半導体記憶装置に関するもので、例えばＤＲＡ
Ｍ（ダイナミック型メモリ）に使用されるものである。
【０００２】
【従来の技術】図１５は、オーバーレイドＤＱ方式を採
用したＤＲＡＭのメモリセルアレイおよび周辺回路のパ
ターンレイアウトの一例を示している。図１５に示すＤ
ＲＡＭは、相補的なデータ線ＤＱ、ＢＤＱがメモリセル
アレイ・センスアンプ（Ｓ／Ａ）領域上をビット線Ｂ
Ｌ、ＢＢＬと平行に横切るパターンレイアウトを有す
る。そして、各データ線ＤＱ、ＢＤＱは、それぞれカラ
ム選択線ＣＳＬにより選択制御されるカラム選択トラン
ジスタを介して複数本のビット線ＢＬ、ＢＢＬが共通に
接続されている。
用したＤＲＡＭのメモリセルアレイおよび周辺回路のパ
ターンレイアウトの一例を示している。図１５に示すＤ
ＲＡＭは、相補的なデータ線ＤＱ、ＢＤＱがメモリセル
アレイ・センスアンプ（Ｓ／Ａ）領域上をビット線Ｂ
Ｌ、ＢＢＬと平行に横切るパターンレイアウトを有す
る。そして、各データ線ＤＱ、ＢＤＱは、それぞれカラ
ム選択線ＣＳＬにより選択制御されるカラム選択トラン
ジスタを介して複数本のビット線ＢＬ、ＢＢＬが共通に
接続されている。
【０００３】このようなＤＲＡＭにおいて、欠陥メモリ
セルに対してカラム方向の置換を行う（欠陥メモリセル
が存在するカラムを冗長カラムに置き換える）ように制
御して救済する場合、個々のデータ線ＤＱを単位として
行うように構成されている。
セルに対してカラム方向の置換を行う（欠陥メモリセル
が存在するカラムを冗長カラムに置き換える）ように制
御して救済する場合、個々のデータ線ＤＱを単位として
行うように構成されている。
【０００４】即ち、正規のデータ線ＤＱ、ＢＤＱとは別
に冗長データ線ＲＤＱ、ＲＢＤＱを設けておき、欠陥メ
モリセルが存在する不良ビット線が接続されている正規
のデータ線に代えて冗長データ線を選択し、この冗長デ
ータ線に接続されている冗長ビット線の冗長メモリセル
を使用する。
に冗長データ線ＲＤＱ、ＲＢＤＱを設けておき、欠陥メ
モリセルが存在する不良ビット線が接続されている正規
のデータ線に代えて冗長データ線を選択し、この冗長デ
ータ線に接続されている冗長ビット線の冗長メモリセル
を使用する。
【０００５】しかし、正規のデータ線ＤＱ、ＢＤＱの１
本に接続されているビット線ＢＬ、ＢＢＬの数が比較的
多いので、救済単位が大きくなり、救済効率が悪かっ
た。この救済効率を向上させるために、本願出願人に係
る特開平８−２２１９９８号により、１つの冗長データ
線に接続されている複数本のビット線を２つのグループ
に分け、２つのグループのビット線群を２つのデータ線
に別々に割り当てることにより、置換単位を小さくする
方法が提案されている。
本に接続されているビット線ＢＬ、ＢＢＬの数が比較的
多いので、救済単位が大きくなり、救済効率が悪かっ
た。この救済効率を向上させるために、本願出願人に係
る特開平８−２２１９９８号により、１つの冗長データ
線に接続されている複数本のビット線を２つのグループ
に分け、２つのグループのビット線群を２つのデータ線
に別々に割り当てることにより、置換単位を小さくする
方法が提案されている。
【０００６】この方法は、例えば図１６に示すように、
冗長データ線ＲＤＱに接続されている８対のビット線Ｂ
ＬＲ０〜ＢＬＲ７、ＢＢＬＲ０〜ＢＢＬＲ７を４対つづ
２つのグループに分け、一方のグループのビット線群を
第１の正規のデータ線ＤＱ１に接続されている８対のビ
ット線ＢＬ０〜ＢＬ７、ＢＢＬ０〜ＢＢＬ７に不良が存
在する場合に使用し、他方のグループのビット線群を第
２の正規のデータ線ＤＱ２に接続されている８対のビッ
ト線ＢＬ８〜ＢＬ１５、ＢＢＬ８〜ＢＢＬ１５に不良が
存在する場合に使用するものである。
冗長データ線ＲＤＱに接続されている８対のビット線Ｂ
ＬＲ０〜ＢＬＲ７、ＢＢＬＲ０〜ＢＢＬＲ７を４対つづ
２つのグループに分け、一方のグループのビット線群を
第１の正規のデータ線ＤＱ１に接続されている８対のビ
ット線ＢＬ０〜ＢＬ７、ＢＢＬ０〜ＢＢＬ７に不良が存
在する場合に使用し、他方のグループのビット線群を第
２の正規のデータ線ＤＱ２に接続されている８対のビッ
ト線ＢＬ８〜ＢＬ１５、ＢＢＬ８〜ＢＢＬ１５に不良が
存在する場合に使用するものである。
【０００７】しかし、図１６に示すように、正規のデー
タ線ＤＱ１、ＤＱ２にそれぞれ接続されている複数本の
ビット線にそれぞれ接続されているカラム選択トランジ
スタと冗長データ線ＲＤＱに接続されている複数本のビ
ット線にそれぞれ接続されているカラム選択トランジス
タとが同じカラム選択線ＣＳＬを共有する構成は、１つ
の冗長データ線ＲＤＱに接続されているビット線ＢＬＲ
０〜ＢＬＲ７、ＢＢＬＲ０〜ＢＢＬＲ７を２つの正規の
データ線ＤＱ１、ＤＱ２のそれぞれの不良ビット線の救
済に別々に割り当てることが不能になるモードが存在
し、不良カラムの救済効率が必ずしも高くはならない。
タ線ＤＱ１、ＤＱ２にそれぞれ接続されている複数本の
ビット線にそれぞれ接続されているカラム選択トランジ
スタと冗長データ線ＲＤＱに接続されている複数本のビ
ット線にそれぞれ接続されているカラム選択トランジス
タとが同じカラム選択線ＣＳＬを共有する構成は、１つ
の冗長データ線ＲＤＱに接続されているビット線ＢＬＲ
０〜ＢＬＲ７、ＢＢＬＲ０〜ＢＢＬＲ７を２つの正規の
データ線ＤＱ１、ＤＱ２のそれぞれの不良ビット線の救
済に別々に割り当てることが不能になるモードが存在
し、不良カラムの救済効率が必ずしも高くはならない。
【０００８】即ち、第１の正規のデータ線ＤＱ１に接続
されている不良ビット線と第２の正規のデータ線ＤＱ２
に接続されている不良ビット線とが同じカラム選択線Ｃ
ＳＬにより選択されるモードの場合には、１つの冗長デ
ータ線ＲＤＱに接続されているビット線ＢＬＲ０〜ＢＬ
Ｒ７、ＢＢＬＲ０〜ＢＢＬＲ７を２つの正規のデータ線
ＤＱ１、ＤＱ２のそれぞれの不良ビット線の救済に別々
に割り当てることが不能になる。
されている不良ビット線と第２の正規のデータ線ＤＱ２
に接続されている不良ビット線とが同じカラム選択線Ｃ
ＳＬにより選択されるモードの場合には、１つの冗長デ
ータ線ＲＤＱに接続されているビット線ＢＬＲ０〜ＢＬ
Ｒ７、ＢＢＬＲ０〜ＢＢＬＲ７を２つの正規のデータ線
ＤＱ１、ＤＱ２のそれぞれの不良ビット線の救済に別々
に割り当てることが不能になる。
【０００９】
【発明が解決しようとする課題】上記したように１本の
データ線に複数本のビット線が接続された構成でカラム
救済を行う半導体記憶装置における従来の冗長メモリセ
ルの置換制御回路は、１本の不良ビット線を救済するた
めには、不良ビット線とデータ線を共有する全てのカラ
ムを同時に置換する必要があり、不良ビット線の救済効
率が低いという問題があった。本発明は上記の問題点を
解決すべくなされたもので、不良の救済単位が小さく、
不良の救済効率が向上する半導体記憶装置を提供するこ
とを目的とする。
データ線に複数本のビット線が接続された構成でカラム
救済を行う半導体記憶装置における従来の冗長メモリセ
ルの置換制御回路は、１本の不良ビット線を救済するた
めには、不良ビット線とデータ線を共有する全てのカラ
ムを同時に置換する必要があり、不良ビット線の救済効
率が低いという問題があった。本発明は上記の問題点を
解決すべくなされたもので、不良の救済単位が小さく、
不良の救済効率が向上する半導体記憶装置を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】第１の半導体記憶装置
は、正規のメモリセルおよび欠陥救済用の冗長メモリセ
ルを含むセルアレイと、前記正規のメモリセルを選択す
るための正規メモリセル選択回路と、前記正規メモリセ
ル選択回路による正規のメモリセルの選択単位よりも小
さい選択単位で前記冗長メモリセルを選択するための冗
長メモリセル選択回路と、前記正規のメモリセルの欠陥
部分を前記冗長メモリセルに置換して救済するために設
けられた冗長メモリセル置換制御回路とを具備すること
を特徴とする。
は、正規のメモリセルおよび欠陥救済用の冗長メモリセ
ルを含むセルアレイと、前記正規のメモリセルを選択す
るための正規メモリセル選択回路と、前記正規メモリセ
ル選択回路による正規のメモリセルの選択単位よりも小
さい選択単位で前記冗長メモリセルを選択するための冗
長メモリセル選択回路と、前記正規のメモリセルの欠陥
部分を前記冗長メモリセルに置換して救済するために設
けられた冗長メモリセル置換制御回路とを具備すること
を特徴とする。
【００１１】第２の半導体記憶装置は、正規のメモリセ
ルおよび欠陥救済用の冗長メモリセルを含むセルアレイ
と、それぞれ複数の前記正規のメモリセルが共通に接続
された複数本の正規のビット線と、それぞれ複数の前記
冗長メモリセルが共通に接続された複数本の冗長ビット
線と、前記正規のメモリセルおよび冗長メモリセルを選
択するために接続されたワード線と、前記正規のメモリ
セルから前記正規のビット線に読み出された電位をセン
ス増幅する正規のセンスアンプと、前記正規のカラムを
選択するための正規のカラム選択トランジスタと、前記
正規のカラム選択トランジスタを選択するための正規の
カラム選択線と、それぞれ複数本（ｎ本）の前記正規の
ビット線に前記正規のカラム選択トランジスタを介して
共通に接続された複数本の正規のデータ線と、前記冗長
メモリセルから前記冗長ビット線に読み出された電位を
センス増幅する冗長センスアンプと、前記冗長カラムを
選択するための冗長カラム選択トランジスタと、前記冗
長カラム選択トランジスタを選択するための冗長カラム
選択線と、それぞれ前記ｎ本より少数の少なくとも１本
の前記冗長ビット線に前記冗長カラム選択トランジスタ
を介して接続された複数本の冗長データ線と、前記正規
のメモリセルのうちの欠陥メモリセルが存在する不良ビ
ット線が前記正規のカラム選択トランジスタを介して接
続されている正規のデータ線に代えて冗長データ線を選
択する冗長メモリセル置換制御回路とを具備することを
特徴とする。
ルおよび欠陥救済用の冗長メモリセルを含むセルアレイ
と、それぞれ複数の前記正規のメモリセルが共通に接続
された複数本の正規のビット線と、それぞれ複数の前記
冗長メモリセルが共通に接続された複数本の冗長ビット
線と、前記正規のメモリセルおよび冗長メモリセルを選
択するために接続されたワード線と、前記正規のメモリ
セルから前記正規のビット線に読み出された電位をセン
ス増幅する正規のセンスアンプと、前記正規のカラムを
選択するための正規のカラム選択トランジスタと、前記
正規のカラム選択トランジスタを選択するための正規の
カラム選択線と、それぞれ複数本（ｎ本）の前記正規の
ビット線に前記正規のカラム選択トランジスタを介して
共通に接続された複数本の正規のデータ線と、前記冗長
メモリセルから前記冗長ビット線に読み出された電位を
センス増幅する冗長センスアンプと、前記冗長カラムを
選択するための冗長カラム選択トランジスタと、前記冗
長カラム選択トランジスタを選択するための冗長カラム
選択線と、それぞれ前記ｎ本より少数の少なくとも１本
の前記冗長ビット線に前記冗長カラム選択トランジスタ
を介して接続された複数本の冗長データ線と、前記正規
のメモリセルのうちの欠陥メモリセルが存在する不良ビ
ット線が前記正規のカラム選択トランジスタを介して接
続されている正規のデータ線に代えて冗長データ線を選
択する冗長メモリセル置換制御回路とを具備することを
特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の半導体記
憶装置の第１の実施の形態に係るオーバーレイドＤＱ方
式を採用したＤＲＡＭのメモリセルアレイおよび周辺回
路の一部のパターンレイアウトを概略的に示している。
施の形態を詳細に説明する。図１は、本発明の半導体記
憶装置の第１の実施の形態に係るオーバーレイドＤＱ方
式を採用したＤＲＡＭのメモリセルアレイおよび周辺回
路の一部のパターンレイアウトを概略的に示している。
【００１３】図１において、１０はメモリセルアレイ・
センスアンプ領域であり、その上を第１のデータ線に相
当するビット線（図示せず）と平行に第２のデータ線に
相当するデータ線（複数本の正規のデータ線ＤＱ、複数
本の冗長データ線ＲＤＱ）が横切っている。
センスアンプ領域であり、その上を第１のデータ線に相
当するビット線（図示せず）と平行に第２のデータ線に
相当するデータ線（複数本の正規のデータ線ＤＱ、複数
本の冗長データ線ＲＤＱ）が横切っている。
【００１４】１１はそれぞれカラムアドレス入力をデコ
ードしてカラム選択信号を生成して正規のカラム選択線
ＣＳＬを駆動する（正規のカラムを選択する）ための複
数個のカラム選択線駆動回路（ＣＳＬＤ）であり、１本
のカラム選択線毎に１個づつ設けられている。
ードしてカラム選択信号を生成して正規のカラム選択線
ＣＳＬを駆動する（正規のカラムを選択する）ための複
数個のカラム選択線駆動回路（ＣＳＬＤ）であり、１本
のカラム選択線毎に１個づつ設けられている。
【００１５】１２はそれぞれ前記正規のデータ線ＤＱｉ
に対応して設けられ、これらのデータ線ＤＱｉにそれぞ
れ読み出されたデータが一斉に入力する複数個のデータ
線バッファ回路（ＤＱＢ）である。
に対応して設けられ、これらのデータ線ＤＱｉにそれぞ
れ読み出されたデータが一斉に入力する複数個のデータ
線バッファ回路（ＤＱＢ）である。
【００１６】１３はカラムアドレス入力のうちの不良ビ
ット線のアドレスを冗長ビット線のアドレスに変換して
出力するヒューズロジック（FUSE & Logic）回路であ
る。１４はそれぞれ前記ヒューズロジック回路１３から
のカラムアドレスをデコードして冗長用カラム選択信号
を生成して冗長カラム選択線ＲＣＳＬを駆動する（冗長
カラムを選択する）ための複数個の冗長カラム選択線駆
動回路（ＲＣＳＬＤ）であり、１本の冗長カラム選択線
毎に１個づつ設けられている。
ット線のアドレスを冗長ビット線のアドレスに変換して
出力するヒューズロジック（FUSE & Logic）回路であ
る。１４はそれぞれ前記ヒューズロジック回路１３から
のカラムアドレスをデコードして冗長用カラム選択信号
を生成して冗長カラム選択線ＲＣＳＬを駆動する（冗長
カラムを選択する）ための複数個の冗長カラム選択線駆
動回路（ＲＣＳＬＤ）であり、１本の冗長カラム選択線
毎に１個づつ設けられている。
【００１７】１５はそれぞれ前記冗長データ線ＲＤＱに
対応して設けられ、これらのデータ線ＲＤＱに読み出さ
れたデータが入力する複数個の冗長データ線バッファ回
路（ＲＤＱＢ）である。但し、本実施形態では、冗長デ
ータ線バッファ回路１５が２個の例を示している。
対応して設けられ、これらのデータ線ＲＤＱに読み出さ
れたデータが入力する複数個の冗長データ線バッファ回
路（ＲＤＱＢ）である。但し、本実施形態では、冗長デ
ータ線バッファ回路１５が２個の例を示している。
【００１８】１６はそれぞれ１つの正規のデータ線バッ
ファ回路１２の出力と前記複数個の冗長データ線バッフ
ァ回路１５の出力とが入力し、一方の入力を選択して出
力する複数個のマルチプレクサ回路（ＲＷＤＭＵＸ）で
あり、その選択制御信号として前記ヒューズロジック回
路１３のアドレス変換出力が入力する。本例では、２つ
の冗長データ線バッファ回路１５の出力のうちの一方と
１つの正規のデータ線バッファ回路１２の出力とを切り
換え選択する。
ファ回路１２の出力と前記複数個の冗長データ線バッフ
ァ回路１５の出力とが入力し、一方の入力を選択して出
力する複数個のマルチプレクサ回路（ＲＷＤＭＵＸ）で
あり、その選択制御信号として前記ヒューズロジック回
路１３のアドレス変換出力が入力する。本例では、２つ
の冗長データ線バッファ回路１５の出力のうちの一方と
１つの正規のデータ線バッファ回路１２の出力とを切り
換え選択する。
【００１９】上記マルチプレクサ回路１６は、通常は正
規のデータ線バッファ回路１２群からの入力を選択して
出力するが、前記ヒューズロジック回路１３のアドレス
変換出力が選択制御信号として入力した場合には、この
アドレス変換出力に応じて指定されるマルチプレクサ回
路１６では、正規のデータ線バッファ回路１２の出力に
代えて冗長データ線バッファ回路１５からの入力を選択
して出力するように動作する。
規のデータ線バッファ回路１２群からの入力を選択して
出力するが、前記ヒューズロジック回路１３のアドレス
変換出力が選択制御信号として入力した場合には、この
アドレス変換出力に応じて指定されるマルチプレクサ回
路１６では、正規のデータ線バッファ回路１２の出力に
代えて冗長データ線バッファ回路１５からの入力を選択
して出力するように動作する。
【００２０】図２は、図１中のセルアレイ・センスアン
プ領域の一部を取り出して構成を概略的に示している。
ここでは、折り返しビット線方式のビット線構成を持つ
セルアレイを例にとり、正規のメモリセル、相補的な正
規のビット線対ＢＬ、ＢＢＬ、相補的な正規のデータ線
対ＤＱ、ＢＤＱ、正規のセンスアンプ（Ｓ／Ａ）２２を
示している。
プ領域の一部を取り出して構成を概略的に示している。
ここでは、折り返しビット線方式のビット線構成を持つ
セルアレイを例にとり、正規のメモリセル、相補的な正
規のビット線対ＢＬ、ＢＢＬ、相補的な正規のデータ線
対ＤＱ、ＢＤＱ、正規のセンスアンプ（Ｓ／Ａ）２２を
示している。
【００２１】図２において、メモリセルアレイ（Ｃ／
Ａ）２１は、電荷転送ゲート用のＭＯＳトランジスタＱ
のソースに電荷蓄積用のキャパシタＣの電荷蓄積ノード
が接続された１トランジスタ・１キャパシタ構成のＤＲ
ＡＭセルＭＣが全体として行列状に配置されている。
Ａ）２１は、電荷転送ゲート用のＭＯＳトランジスタＱ
のソースに電荷蓄積用のキャパシタＣの電荷蓄積ノード
が接続された１トランジスタ・１キャパシタ構成のＤＲ
ＡＭセルＭＣが全体として行列状に配置されている。
【００２２】この場合、ビット線対ＢＬ、ＢＢＬとそれ
に交差する方向に配設されたワード線ＷＬとの各交点に
ＤＲＡＭセルＭＣが設けられており、各ＤＲＡＭセルＭ
Ｃは、前記ワード線ＷＬに前記ＭＯＳトランジスタＱの
ゲートが接続され、前記ビット線ＢＬあるいはＢＢＬに
前記ＭＯＳトランジスタＱのドレインが接続されてい
る。そして、前記正規のビット線ＢＬ、ＢＢＬに接続さ
れているＤＲＡＭセル群は正規のメモリセルブロックを
形成している。
に交差する方向に配設されたワード線ＷＬとの各交点に
ＤＲＡＭセルＭＣが設けられており、各ＤＲＡＭセルＭ
Ｃは、前記ワード線ＷＬに前記ＭＯＳトランジスタＱの
ゲートが接続され、前記ビット線ＢＬあるいはＢＢＬに
前記ＭＯＳトランジスタＱのドレインが接続されてい
る。そして、前記正規のビット線ＢＬ、ＢＢＬに接続さ
れているＤＲＡＭセル群は正規のメモリセルブロックを
形成している。
【００２３】また、前記正規のビット線ＢＬ、ＢＢＬ
は、センスアンプ２２および正規のカラム選択トランジ
スタＣＱを介して正規のデータ線ＤＱ、ＢＤＱに接続さ
れている。
は、センスアンプ２２および正規のカラム選択トランジ
スタＣＱを介して正規のデータ線ＤＱ、ＢＤＱに接続さ
れている。
【００２４】なお、図示していないが、冗長メモリセ
ル、冗長ビット線、冗長データ線、冗長センスアンプ、
冗長カラム選択トランジスタも、上記構成とほぼ同様に
構成されており、前記冗長ビット線に接続されているＤ
ＲＡＭセル群は冗長メモリセルブロックを形成してい
る。
ル、冗長ビット線、冗長データ線、冗長センスアンプ、
冗長カラム選択トランジスタも、上記構成とほぼ同様に
構成されており、前記冗長ビット線に接続されているＤ
ＲＡＭセル群は冗長メモリセルブロックを形成してい
る。
【００２５】図３は、図１中の正規のデータ線ＤＱおよ
び冗長データ線ＲＤＱの一部を取り出してビット線との
回路接続を示している。図３においては、図１中の正規
のデータ線ＤＱ群の一部としてＤＱｉ（ＤＱ１、ＤＱ
２、ＤＱ３、ＤＱ４）を示しており、図１中の冗長デー
タ線ＲＤＱ群の一部としてＲＤＱｉ（ＲＤＱ１、ＲＤＱ
２、ＲＤＱ３、ＲＤＱ４）を示している。
び冗長データ線ＲＤＱの一部を取り出してビット線との
回路接続を示している。図３においては、図１中の正規
のデータ線ＤＱ群の一部としてＤＱｉ（ＤＱ１、ＤＱ
２、ＤＱ３、ＤＱ４）を示しており、図１中の冗長デー
タ線ＲＤＱ群の一部としてＲＤＱｉ（ＲＤＱ１、ＲＤＱ
２、ＲＤＱ３、ＲＤＱ４）を示している。
【００２６】第１の実施の形態に係るＤＲＡＭにおいて
は、図３中に示すように、正規のデータ線ＤＱｉにそれ
ぞれ接続されている複数本のビット線ＢＬの本数と、冗
長データ線ＲＤＱｉにそれぞれ接続されている冗長ビッ
ト線ＲＢＬの本数とが異なっている。
は、図３中に示すように、正規のデータ線ＤＱｉにそれ
ぞれ接続されている複数本のビット線ＢＬの本数と、冗
長データ線ＲＤＱｉにそれぞれ接続されている冗長ビッ
ト線ＲＢＬの本数とが異なっている。
【００２７】本例では、図３に示すように、正規のデー
タ線ＤＱにはそれぞれ物理的に隣接した複数対（本例で
は４対、８本）のビット線ＢＬがそれぞれ正規のカラム
選択トランジスタＣＱを介して共通に接続されている
が、冗長データ線ＲＤＱｉにはそれぞれ例えば１対（２
本）の冗長ビット線ＲＢＬがそれぞれ冗長カラム選択ト
ランジスタＲＣＱを介して共通に接続されている。
タ線ＤＱにはそれぞれ物理的に隣接した複数対（本例で
は４対、８本）のビット線ＢＬがそれぞれ正規のカラム
選択トランジスタＣＱを介して共通に接続されている
が、冗長データ線ＲＤＱｉにはそれぞれ例えば１対（２
本）の冗長ビット線ＲＢＬがそれぞれ冗長カラム選択ト
ランジスタＲＣＱを介して共通に接続されている。
【００２８】また、正規のデータ線ＤＱｉに接続されて
いる各ビット線ＢＬに挿入されている正規のカラム選択
トランジスタＣＱを選択するための正規のカラム選択線
ＣＳＬと、前記冗長データ線ＲＤＱに接続されている各
ビット線ＲＢＬに挿入されている冗長カラム選択トラン
ジスタＲＣＱを選択するための冗長カラム選択線ＲＣＳ
Ｌとは、互いに分離されて設けられており、独立に駆動
されるように構成されている。
いる各ビット線ＢＬに挿入されている正規のカラム選択
トランジスタＣＱを選択するための正規のカラム選択線
ＣＳＬと、前記冗長データ線ＲＤＱに接続されている各
ビット線ＲＢＬに挿入されている冗長カラム選択トラン
ジスタＲＣＱを選択するための冗長カラム選択線ＲＣＳ
Ｌとは、互いに分離されて設けられており、独立に駆動
されるように構成されている。
【００２９】そして、欠陥メモリセルに対してカラム方
向の置換を行う（欠陥メモリセルが存在するカラムを冗
長カラムに置き換える）ように、換言すれば、正規のデ
ータ線ＤＱｉのうちで欠陥メモリセルが存在する不良ビ
ット線が接続されている正規のデータ線に代えて、冗長
データ線ＲＤＱｉのいずれかを選択するための冗長メモ
リセル置換制御回路が設けられている。
向の置換を行う（欠陥メモリセルが存在するカラムを冗
長カラムに置き換える）ように、換言すれば、正規のデ
ータ線ＤＱｉのうちで欠陥メモリセルが存在する不良ビ
ット線が接続されている正規のデータ線に代えて、冗長
データ線ＲＤＱｉのいずれかを選択するための冗長メモ
リセル置換制御回路が設けられている。
【００３０】上記したように、第１の実施の形態に係る
オーバーレイドＤＱ方式を採用したＤＲＡＭは、正規の
メモリセルおよび欠陥救済用の冗長メモリセルを含むセ
ルアレイと、正規のメモリセルを選択するための正規メ
モリセル選択回路と、前記正規メモリセル選択回路によ
る正規のメモリセルの選択単位よりも小さい選択単位で
前記冗長メモリセルを選択するための冗長メモリセル選
択回路と、正規のメモリセルの欠陥部分を冗長メモリセ
ルに置換して救済するために設けられた冗長メモリセル
置換制御回路とを具備している。具体的には、正規のデ
ータ線に接続されているビット線の本数と冗長データ線
に接続されているビット線の本数とが異なり、正規のデ
ータ線に接続されているビット線に接続されているカラ
ム選択トランジスタを選択するためのカラム選択線と冗
長データ線に接続されているビット線に接続されている
カラム選択トランジスタを選択するためのカラム選択線
とが独立に駆動される。
オーバーレイドＤＱ方式を採用したＤＲＡＭは、正規の
メモリセルおよび欠陥救済用の冗長メモリセルを含むセ
ルアレイと、正規のメモリセルを選択するための正規メ
モリセル選択回路と、前記正規メモリセル選択回路によ
る正規のメモリセルの選択単位よりも小さい選択単位で
前記冗長メモリセルを選択するための冗長メモリセル選
択回路と、正規のメモリセルの欠陥部分を冗長メモリセ
ルに置換して救済するために設けられた冗長メモリセル
置換制御回路とを具備している。具体的には、正規のデ
ータ線に接続されているビット線の本数と冗長データ線
に接続されているビット線の本数とが異なり、正規のデ
ータ線に接続されているビット線に接続されているカラ
ム選択トランジスタを選択するためのカラム選択線と冗
長データ線に接続されているビット線に接続されている
カラム選択トランジスタを選択するためのカラム選択線
とが独立に駆動される。
【００３１】次に、第１の実施の形態に係るＤＲＡＭに
おける冗長メモリセルの置換制御動作を説明する。例え
ば図３中に示すように、正規のデータ線ＤＱ１を共有す
る正規のカラムに不良カラム（fail 1）が存在し、正規
のデータ線ＤＱ３を共有する正規のカラムに不良カラム
（fail 2）が存在する場合には、図１中のヒューズロジ
ック回路１３は、正規のデータ線ＤＱ１のカラムアドレ
ス入力を冗長データ線ＲＤＱ３のカラムアドレスに変換
し、正規のデータ線ＤＱ３のカラムアドレス入力を冗長
データ線ＲＤＱ４のカラムアドレスに変換するようにア
ドレスの書込みが行われている。
おける冗長メモリセルの置換制御動作を説明する。例え
ば図３中に示すように、正規のデータ線ＤＱ１を共有す
る正規のカラムに不良カラム（fail 1）が存在し、正規
のデータ線ＤＱ３を共有する正規のカラムに不良カラム
（fail 2）が存在する場合には、図１中のヒューズロジ
ック回路１３は、正規のデータ線ＤＱ１のカラムアドレ
ス入力を冗長データ線ＲＤＱ３のカラムアドレスに変換
し、正規のデータ線ＤＱ３のカラムアドレス入力を冗長
データ線ＲＤＱ４のカラムアドレスに変換するようにア
ドレスの書込みが行われている。
【００３２】これにより、上記ヒューズロジック回路１
３を一部に含む冗長メモリセル置換制御回路は、冗長デ
ータ線ＲＤＱ３に接続されている冗長ビット線ＲＢＬの
カラム選択トランジスタＲＣＱを選択して正規のデータ
線ＤＱ１を冗長データ線ＲＤＱ３に置換し、冗長データ
線ＲＤＱ４に接続されている冗長ビット線ＲＢＬのカラ
ム選択トランジスタＲＣＱを選択して正規のデータ線Ｄ
Ｑ３を冗長データ線ＲＤＱ４に置換するように制御す
る。つまり、データ線を単位として救済を行う。
３を一部に含む冗長メモリセル置換制御回路は、冗長デ
ータ線ＲＤＱ３に接続されている冗長ビット線ＲＢＬの
カラム選択トランジスタＲＣＱを選択して正規のデータ
線ＤＱ１を冗長データ線ＲＤＱ３に置換し、冗長データ
線ＲＤＱ４に接続されている冗長ビット線ＲＢＬのカラ
ム選択トランジスタＲＣＱを選択して正規のデータ線Ｄ
Ｑ３を冗長データ線ＲＤＱ４に置換するように制御す
る。つまり、データ線を単位として救済を行う。
【００３３】この場合、前述したように正規のデータ線
ＤＱｉに接続されている正規のビット線ＢＬの本数より
も冗長データ線ＲＤＱｉに接続されている冗長ビット線
ＲＢＬの本数が少ないので、従来例のように全てのデー
タ線にそれぞれ同数のビット線が接続されている場合と
比べて不良ビット線の救済単位が小さくなっている。
ＤＱｉに接続されている正規のビット線ＢＬの本数より
も冗長データ線ＲＤＱｉに接続されている冗長ビット線
ＲＢＬの本数が少ないので、従来例のように全てのデー
タ線にそれぞれ同数のビット線が接続されている場合と
比べて不良ビット線の救済単位が小さくなっている。
【００３４】しかも、正規のデータ線ＤＱｉに接続され
ている各ビット線ＢＬに挿入されているカラム選択トラ
ンジスタＣＱを選択するためのカラム選択線ＣＳＬと冗
長データ線ＲＤＱｉに接続されている各ビット線ＲＢＬ
に挿入されているカラム選択トランジスタＲＣＱを選択
するためのカラム選択線ＲＣＳＬとは独立に駆動され
る。
ている各ビット線ＢＬに挿入されているカラム選択トラ
ンジスタＣＱを選択するためのカラム選択線ＣＳＬと冗
長データ線ＲＤＱｉに接続されている各ビット線ＲＢＬ
に挿入されているカラム選択トランジスタＲＣＱを選択
するためのカラム選択線ＲＣＳＬとは独立に駆動され
る。
【００３５】従って、正規のデータ線ＤＱｉのうちの複
数本のデータ線にそれぞれ不良ビット線が存在し、それ
ぞれの不良ビット線が同じカラム選択線ＣＳＬにより選
択されるモードであった場合でも、上記複数本のデータ
線に対応して存在した不良ビット線をそれぞれ別々の冗
長データ線ＲＤＱｉにより独立に救済することが可能に
なり、不良ビット線の救済効率が向上する。
数本のデータ線にそれぞれ不良ビット線が存在し、それ
ぞれの不良ビット線が同じカラム選択線ＣＳＬにより選
択されるモードであった場合でも、上記複数本のデータ
線に対応して存在した不良ビット線をそれぞれ別々の冗
長データ線ＲＤＱｉにより独立に救済することが可能に
なり、不良ビット線の救済効率が向上する。
【００３６】図４は、図１中の正規のデータ線バッファ
回路１２の構成の一例を示しており、この構成は従来例
と同様である。即ち、図４において、ＤＱ、ＢＤＱは相
補的な一対のデータ線、４１は前記一対のデータ線間に
接続されているプリチャージ・イコライズ回路、４２は
前記一対のデータ線に接続されている読み出しバッファ
回路、４３は前記一対のデータ線に接続されている書込
みバッファ回路である。
回路１２の構成の一例を示しており、この構成は従来例
と同様である。即ち、図４において、ＤＱ、ＢＤＱは相
補的な一対のデータ線、４１は前記一対のデータ線間に
接続されているプリチャージ・イコライズ回路、４２は
前記一対のデータ線に接続されている読み出しバッファ
回路、４３は前記一対のデータ線に接続されている書込
みバッファ回路である。
【００３７】上記読み出しバッファ回路４２において、
４２１は読み出し制御スイッチ用ＰＭＯＳトランジス
タ、４２２は読み出しバッファ回路のラッチ型センスア
ンプ、４２３は上記センスアンプ４２２の一対の入力ノ
ード間に接続されているイコライズ回路、４２４は出力
回路である。
４２１は読み出し制御スイッチ用ＰＭＯＳトランジス
タ、４２２は読み出しバッファ回路のラッチ型センスア
ンプ、４２３は上記センスアンプ４２２の一対の入力ノ
ード間に接続されているイコライズ回路、４２４は出力
回路である。
【００３８】なお、図１中の冗長データ線バッファ回路
１５も、上記正規のデータ線バッファ回路の構成に準じ
て構成される。図５は、図１中のマルチプレクサ回路１
６の構成の一例を示しており、この構成は従来例と同様
である。
１５も、上記正規のデータ線バッファ回路の構成に準じ
て構成される。図５は、図１中のマルチプレクサ回路１
６の構成の一例を示しており、この構成は従来例と同様
である。
【００３９】即ち、図５のマルチプレクサ回路は、メモ
リの読み出し動作時には、冗長読み出し制御信号１、２
に基づいて２つの冗長データ線バッファ出力（２つの冗
長カラムの読み出しデータ）のうちの一方または１つの
正規のデータ線バッファ出力（通常カラム読み出しデー
タ）を切り換え選択して読み出し出力とするように構成
されている。
リの読み出し動作時には、冗長読み出し制御信号１、２
に基づいて２つの冗長データ線バッファ出力（２つの冗
長カラムの読み出しデータ）のうちの一方または１つの
正規のデータ線バッファ出力（通常カラム読み出しデー
タ）を切り換え選択して読み出し出力とするように構成
されている。
【００４０】また、メモリの書込み動作時には、書込み
データ入力を冗長書込み制御信号１、２に基づいて２つ
の冗長カラムのうちの一方または１つの正規のカラム
（通常カラム）を切り換え選択して書込み入力とするよ
うに構成されている。
データ入力を冗長書込み制御信号１、２に基づいて２つ
の冗長カラムのうちの一方または１つの正規のカラム
（通常カラム）を切り換え選択して書込み入力とするよ
うに構成されている。
【００４１】図６は、図１中のヒューズロジック回路１
３の一部（カラムヒューズ部分）を示しており、このカ
ラムヒューズ部分は１組の救済カラム単位につき１つづ
つ設けられている。
３の一部（カラムヒューズ部分）を示しており、このカ
ラムヒューズ部分は１組の救済カラム単位につき１つづ
つ設けられている。
【００４２】図６において、６０はヒューズセット、７
０はイネーブルロジック回路（一致比較回路）、８０は
データ線バッファ選択回路である。前記ヒューズセット
６０において、各ヒューズＦＥＮ、ＦＵＬ０、ＦＵＬ
１、Ｆ０〜Ｆ６は、切断されている場合にはその出力端
側が“Ｈ”レベルになり、切断されていない場合にはそ
の出力端側が“Ｌ”レベルになる。
０はイネーブルロジック回路（一致比較回路）、８０は
データ線バッファ選択回路である。前記ヒューズセット
６０において、各ヒューズＦＥＮ、ＦＵＬ０、ＦＵＬ
１、Ｆ０〜Ｆ６は、切断されている場合にはその出力端
側が“Ｈ”レベルになり、切断されていない場合にはそ
の出力端側が“Ｌ”レベルになる。
【００４３】前記ヒューズＦＥＮは、ヒューズセット６
０に書き込まれた内容を参照するかどうかを決定するた
めのヒューズであり、切断されている場合はヒューズセ
ット６０に書き込まれた内容を参照する（ヒューズセッ
ト６０を使用する）ことを意味する。
０に書き込まれた内容を参照するかどうかを決定するた
めのヒューズであり、切断されている場合はヒューズセ
ット６０に書き込まれた内容を参照する（ヒューズセッ
ト６０を使用する）ことを意味する。
【００４４】前記ヒューズＦＵＬ０、ＦＵＬ１は、置換
の対象となるデータ線ＤＱに接続されている８カラムの
うちでどのカラムを置換するかを決定するためのヒュー
ズである。
の対象となるデータ線ＤＱに接続されている８カラムの
うちでどのカラムを置換するかを決定するためのヒュー
ズである。
【００４５】前記ヒューズＦ０〜Ｆ６は、図１中のデー
タ線バッファ回路１２のうちの置換すべきデータ線バッ
ファ回路を示すためのヒューズである。図７は、図６中
のイネーブルロジック回路（一致比較回路）７０の一例
を示している。
タ線バッファ回路１２のうちの置換すべきデータ線バッ
ファ回路を示すためのヒューズである。図７は、図６中
のイネーブルロジック回路（一致比較回路）７０の一例
を示している。
【００４６】このイネーブルロジック回路（一致比較回
路）７０において、ＡＣ１、ＡＣ２はカラムアドレスの
最下位ビットから２ビット目、３ビット目に相当する入
力である。
路）７０において、ＡＣ１、ＡＣ２はカラムアドレスの
最下位ビットから２ビット目、３ビット目に相当する入
力である。
【００４７】７１は前記ヒューズセット６０のＦＵＬ０
の出力レベルとＡＣ１の入力レベルとの一致／不一致を
検出する第１の一致回路、７２は前記ヒューズセット６
０のＦＵＬ１の出力レベルとＡＣ２の入力レベルとの一
致／不一致を検出する第２の一致回路、７３は前記２つ
の一致回路の各出力と前記ヒューズセット６０のＦＥＮ
の出力との一致／不一致を検出し、一致時には一致出力
ＭＡＴＣＨを活性状態（“Ｈ”レベル）にする第３の一
致回路である。
の出力レベルとＡＣ１の入力レベルとの一致／不一致を
検出する第１の一致回路、７２は前記ヒューズセット６
０のＦＵＬ１の出力レベルとＡＣ２の入力レベルとの一
致／不一致を検出する第２の一致回路、７３は前記２つ
の一致回路の各出力と前記ヒューズセット６０のＦＥＮ
の出力との一致／不一致を検出し、一致時には一致出力
ＭＡＴＣＨを活性状態（“Ｈ”レベル）にする第３の一
致回路である。
【００４８】このように、ヒューズＦＵＬ０、ＦＵＬ１
の内容がカラムアドレスのＡＣ１、ＡＣ２と一致するか
否かを比較することにより、ヒューズＦＵＬ０、ＦＵＬ
１の内容によって置換制御されるカラムの先頭アドレス
を決定する、つまり、ＦＵＬ０、ＦＵＬ１の出力レベル
の組み合わせにより、１組の救済カラム（本例では２ビ
ット線）を正規のカラム（本例では８ビット線で１組）
の何番目のカラムと置換するかを決定することが可能に
なる。この関係を以下に示す。
の内容がカラムアドレスのＡＣ１、ＡＣ２と一致するか
否かを比較することにより、ヒューズＦＵＬ０、ＦＵＬ
１の内容によって置換制御されるカラムの先頭アドレス
を決定する、つまり、ＦＵＬ０、ＦＵＬ１の出力レベル
の組み合わせにより、１組の救済カラム（本例では２ビ
ット線）を正規のカラム（本例では８ビット線で１組）
の何番目のカラムと置換するかを決定することが可能に
なる。この関係を以下に示す。
【００４９】 ＦＵＬ０ ＦＵＬ１ 置換カラム “Ｌ” “Ｌ” ０、１ “Ｈ” “Ｌ” ２、３ “Ｌ” “Ｈ” ４、５ “Ｈ” “Ｈ” ６、７ ＊“Ｌ”はヒューズの非切断状態、“Ｈ”はヒューズの
切断状態 さらに、ヒューズセット６０自体のイネーブルヒューズ
ＦＥＮも持っているので、このヒューズＦＥＮの内容も
参照して全て合致していればＭＡＴＣＨ信号が活性化す
ることになる。
切断状態 さらに、ヒューズセット６０自体のイネーブルヒューズ
ＦＥＮも持っているので、このヒューズＦＥＮの内容も
参照して全て合致していればＭＡＴＣＨ信号が活性化す
ることになる。
【００５０】図８は、図６中のデータ線バッファ選択回
路８０の一例を示す。このデータ線バッファ選択回路
は、インバータ回路群、ナンド回路群からなる通常のデ
コード回路を用いており、前記ヒューズセット６０のＦ
０〜Ｆ６の出力レベルの組み合わせをデコードし、図１
中のデータ線バッファ回路１２のうちのどのデータ線バ
ッファ回路を置換するかを表わすデコード信号ＤＱ０〜
ＤＱ６３を出力する。
路８０の一例を示す。このデータ線バッファ選択回路
は、インバータ回路群、ナンド回路群からなる通常のデ
コード回路を用いており、前記ヒューズセット６０のＦ
０〜Ｆ６の出力レベルの組み合わせをデコードし、図１
中のデータ線バッファ回路１２のうちのどのデータ線バ
ッファ回路を置換するかを表わすデコード信号ＤＱ０〜
ＤＱ６３を出力する。
【００５１】従って、図６乃至図８の回路の動作によれ
ば、ヒューズセット６０のヒューズＦＥＮが切断されて
いて、ヒューズＦＵＬ０の出力とＡＣ１入力、ヒューズ
ＦＵＬ１の出力とＡＣ２入力とが一致していれば、イネ
ーブルロジック回路７０によって一致出力ＭＡＴＣＨが
活性状態になり、図１中のデータ線バッファ回路１２の
うちでヒューズＦ０〜Ｆ６で示された１個のデータ線バ
ッファ回路の出力をデータ線バッファ選択回路８０によ
り選択し、図１中の冗長データ線バッファ回路１５のう
ちの１個の冗長データ線バッファ回路の出力と置換制御
することが可能になる。
ば、ヒューズセット６０のヒューズＦＥＮが切断されて
いて、ヒューズＦＵＬ０の出力とＡＣ１入力、ヒューズ
ＦＵＬ１の出力とＡＣ２入力とが一致していれば、イネ
ーブルロジック回路７０によって一致出力ＭＡＴＣＨが
活性状態になり、図１中のデータ線バッファ回路１２の
うちでヒューズＦ０〜Ｆ６で示された１個のデータ線バ
ッファ回路の出力をデータ線バッファ選択回路８０によ
り選択し、図１中の冗長データ線バッファ回路１５のう
ちの１個の冗長データ線バッファ回路の出力と置換制御
することが可能になる。
【００５２】なお、本例では、図３の回路に示したよう
に２カラムを有する冗長データ線を単位として置換して
いるので、置換効率が比較的高い。なお、置換効率の最
大化を図るためにカラムの最小単位（１カラム）を有す
る冗長データ線を単位として置換してもよい。
に２カラムを有する冗長データ線を単位として置換して
いるので、置換効率が比較的高い。なお、置換効率の最
大化を図るためにカラムの最小単位（１カラム）を有す
る冗長データ線を単位として置換してもよい。
【００５３】また、図１に示すように、冗長カラム選択
線ドライバ回路１４と正規のカラム選択線ドライバ回路
１１）とをメモリセルアレイ・センスアンプ領域１０の
相対する位置に配置し、冗長用のメモリセルアレイ・セ
ンスアンプ領域の近くに冗長カラム選択線ドライバ回路
１４を配置しているので、冗長カラム選択線ＲＣＳＬの
長さが短くなり、冗長用のメモリセルアレイに高速にア
クセスすることができる。さらに、カラム選択線ＣＳＬ
の長さも短くなるので、正規のメモリセルアレイにも高
速にアクセスすることができる。
線ドライバ回路１４と正規のカラム選択線ドライバ回路
１１）とをメモリセルアレイ・センスアンプ領域１０の
相対する位置に配置し、冗長用のメモリセルアレイ・セ
ンスアンプ領域の近くに冗長カラム選択線ドライバ回路
１４を配置しているので、冗長カラム選択線ＲＣＳＬの
長さが短くなり、冗長用のメモリセルアレイに高速にア
クセスすることができる。さらに、カラム選択線ＣＳＬ
の長さも短くなるので、正規のメモリセルアレイにも高
速にアクセスすることができる。
【００５４】なお、前記第１の実施の形態では、冗長カ
ラムがメモリセルアレイのワード線ＷＬ方向の一端側に
集中しており、正規のカラム選択線ドライバ回路１１と
冗長カラム選択線ドライバ回路１４とがカラム選択線方
向の両端に分離している例を示したが、本発明は上記構
成に限定されるものではない。
ラムがメモリセルアレイのワード線ＷＬ方向の一端側に
集中しており、正規のカラム選択線ドライバ回路１１と
冗長カラム選択線ドライバ回路１４とがカラム選択線方
向の両端に分離している例を示したが、本発明は上記構
成に限定されるものではない。
【００５５】図９は、第１の実施の形態の変形例とし
て、冗長カラム選択線ドライバ回路（図１中１４）と正
規のカラム選択線ドライバ回路（図１中１１）とを含む
カラム選択線ドライバ回路（CSLD & RCSLD）９０をカラ
ム選択線方向の一端側に配置したパターンの一例を示し
ており、図１中と同一部分には同一符号を付している。
このパターン配置によれば、カラム選択線ドライバ回路
全体のパターン面積を縮小することが可能になる。
て、冗長カラム選択線ドライバ回路（図１中１４）と正
規のカラム選択線ドライバ回路（図１中１１）とを含む
カラム選択線ドライバ回路（CSLD & RCSLD）９０をカラ
ム選択線方向の一端側に配置したパターンの一例を示し
ており、図１中と同一部分には同一符号を付している。
このパターン配置によれば、カラム選択線ドライバ回路
全体のパターン面積を縮小することが可能になる。
【００５６】図１０に示す第２の実施の形態に係るＤＲ
ＡＭは、図１を参照して前述したＤＲＡＭと比べて、メ
モリセルアレイの正規カラム群の中間に冗長カラムが配
置されている点が異なり、その他の部分（データ線バッ
ファ回路、ヒューズロジック回路、マルチプレクサ回路
など）は同じである。
ＡＭは、図１を参照して前述したＤＲＡＭと比べて、メ
モリセルアレイの正規カラム群の中間に冗長カラムが配
置されている点が異なり、その他の部分（データ線バッ
ファ回路、ヒューズロジック回路、マルチプレクサ回路
など）は同じである。
【００５７】この場合、セルアレイ２１・センスアンプ
２２の領域のデータ線方向の側方領域に正規のカラム選
択線ＣＳＬ、冗長カラム選択線ＲＣＳＬを配置するの
で、この配置領域が若干広がるが、図９に示したパター
ンと同様に、冗長カラム選択線ドライバ回路と正規のカ
ラム選択線ドライバ回路とをカラム選択線方向の一端側
に纏めたカラム選択線ドライバ回路を配置することによ
り、カラム選択線ドライバ回路全体のパターン面積を縮
小することが可能になる。
２２の領域のデータ線方向の側方領域に正規のカラム選
択線ＣＳＬ、冗長カラム選択線ＲＣＳＬを配置するの
で、この配置領域が若干広がるが、図９に示したパター
ンと同様に、冗長カラム選択線ドライバ回路と正規のカ
ラム選択線ドライバ回路とをカラム選択線方向の一端側
に纏めたカラム選択線ドライバ回路を配置することによ
り、カラム選択線ドライバ回路全体のパターン面積を縮
小することが可能になる。
【００５８】また、救済対象となるカラムからデータ入
出力部（図１中 Data I/O ）までのデータ経路の配線距
離をメモリセルアレイ全体でほぼ均一化することが可能
になり、データ遅延が特に目立つ経路がなくなるので、
ＤＲＡＭの動作速度が向上する。
出力部（図１中 Data I/O ）までのデータ経路の配線距
離をメモリセルアレイ全体でほぼ均一化することが可能
になり、データ遅延が特に目立つ経路がなくなるので、
ＤＲＡＭの動作速度が向上する。
【００５９】なお、図１に示したように、冗長データ線
ＲＤＱ１〜ＲＤＱ４が纏まって配置された領域にはこれ
らに接続されている冗長ビット線（図３中ＲＢＬ）の本
数が少ないので、データ線ＤＱｉが配置された領域にお
ける冗長データ線ＲＤＱ１〜ＲＤＱ４が密集する。これ
に対応して冗長データ線バッファ回路１５のサイズを縮
小させると、そのパターンレイアウトが厳しくする。
ＲＤＱ１〜ＲＤＱ４が纏まって配置された領域にはこれ
らに接続されている冗長ビット線（図３中ＲＢＬ）の本
数が少ないので、データ線ＤＱｉが配置された領域にお
ける冗長データ線ＲＤＱ１〜ＲＤＱ４が密集する。これ
に対応して冗長データ線バッファ回路１５のサイズを縮
小させると、そのパターンレイアウトが厳しくする。
【００６０】これに対して、図１０に示したように正規
のデータ線ＤＱ１〜ＤＱ４、冗長データ線ＲＤＱ１〜Ｒ
ＤＱ４が混在して配置されていると、全てのデータ線バ
ッファ回路１２、冗長データ線バッファ回路１５を少し
づづサイズを縮小させることにより全体のパターンを所
望領域内にレイアウトすることが可能になる。
のデータ線ＤＱ１〜ＤＱ４、冗長データ線ＲＤＱ１〜Ｒ
ＤＱ４が混在して配置されていると、全てのデータ線バ
ッファ回路１２、冗長データ線バッファ回路１５を少し
づづサイズを縮小させることにより全体のパターンを所
望領域内にレイアウトすることが可能になる。
【００６１】換言すれば、第２の実施の形態は、第１の
実施の形態と比べて、冗長データ線バッファ回路１５の
パターンレイアウト上の余裕が大きくなるという利点が
ある。
実施の形態と比べて、冗長データ線バッファ回路１５の
パターンレイアウト上の余裕が大きくなるという利点が
ある。
【００６２】図１１は、本発明の第３の実施の形態に係
るＤＲＡＭのメモリセルアレイおよび周辺回路の一部の
構成を概略的に示しており、図１２は、図１１中の一部
を取り出して回路構成を詳細に示している。
るＤＲＡＭのメモリセルアレイおよび周辺回路の一部の
構成を概略的に示しており、図１２は、図１１中の一部
を取り出して回路構成を詳細に示している。
【００６３】この第３の実施の形態に係るＤＲＡＭは、
前述した第１、第２の実施の形態に係るＤＲＡＭと比べ
て、データ線ＤＱおよび冗長データ線ＲＤＱがワード線
ＷＬと平行（ビット線ＢＬ、ＢＢＬと交差する方向）に
センスアンプ２２の側方領域に配設され、正規のカラム
選択線ＣＳＬ０、ＣＳＬ１…および冗長カラム選択線Ｒ
ＣＳＬ０、ＲＣＳＬ１…がメモリセルアレイ・センスア
ンプ領域上をビット線と平行に横切るパターンレイアウ
トを有する点が異なり、その他は同じであるので同じ符
号を付してその説明を省略する。
前述した第１、第２の実施の形態に係るＤＲＡＭと比べ
て、データ線ＤＱおよび冗長データ線ＲＤＱがワード線
ＷＬと平行（ビット線ＢＬ、ＢＢＬと交差する方向）に
センスアンプ２２の側方領域に配設され、正規のカラム
選択線ＣＳＬ０、ＣＳＬ１…および冗長カラム選択線Ｒ
ＣＳＬ０、ＲＣＳＬ１…がメモリセルアレイ・センスア
ンプ領域上をビット線と平行に横切るパターンレイアウ
トを有する点が異なり、その他は同じであるので同じ符
号を付してその説明を省略する。
【００６４】図１３は、本発明の第４の実施の形態に係
るＤＲＡＭのメモリセルアレイおよび周辺回路の一部の
構成を概略的に示しており、図１４は、図１３中の一部
を取り出して回路構成を詳細に示している。
るＤＲＡＭのメモリセルアレイおよび周辺回路の一部の
構成を概略的に示しており、図１４は、図１３中の一部
を取り出して回路構成を詳細に示している。
【００６５】この第４の実施の形態に係るＤＲＡＭは、
前述した第１、第２の実施の形態に係るＤＲＡＭと比べ
て、正規のカラム選択線ＣＳＬ１、ＣＳＬ２…および冗
長カラム選択線ＲＣＳＬ１、ＲＣＳＬ２…が、正規のデ
ータ線ＤＱ１、ＤＱ２…および冗長データ線ＲＤＱ１、
ＲＤＱ２…と同様に、メモリセルアレイ・センスアンプ
領域上をビット線ＢＬ、ＢＢＬと平行に横切るパターン
レイアウトを有する点が異なり、その他は同じであるの
で同じ符号を付してその説明を省略する。
前述した第１、第２の実施の形態に係るＤＲＡＭと比べ
て、正規のカラム選択線ＣＳＬ１、ＣＳＬ２…および冗
長カラム選択線ＲＣＳＬ１、ＲＣＳＬ２…が、正規のデ
ータ線ＤＱ１、ＤＱ２…および冗長データ線ＲＤＱ１、
ＲＤＱ２…と同様に、メモリセルアレイ・センスアンプ
領域上をビット線ＢＬ、ＢＢＬと平行に横切るパターン
レイアウトを有する点が異なり、その他は同じであるの
で同じ符号を付してその説明を省略する。
【００６６】なお、前記図１１に示した第３の実施の形
態のパターンレイアウト方式や図１３に示した第４の実
施の形態のパターンレイアウト方式でも、前述したオー
バーレイドＤＱ方式における効果とほぼ同様の効果が得
られるものであり、本発明は、上記３つの方式のいずれ
にも適用可能である。
態のパターンレイアウト方式や図１３に示した第４の実
施の形態のパターンレイアウト方式でも、前述したオー
バーレイドＤＱ方式における効果とほぼ同様の効果が得
られるものであり、本発明は、上記３つの方式のいずれ
にも適用可能である。
【００６７】これらのうちのどの方式を採用するかは、
本発明を適用しようとする半導体メモリの構成によって
変わる。例えばメモリの入出力端子数が多い場合（デー
タ線ＤＱが多い場合）にはオーバーレイドＤＱ方式が適
しており、メモリの入出力端子数が少ない場合（カラム
選択線ＣＳＬが少ない場合）には図１１に示した第３の
実施の形態のパターンレイアウト方式が適しており、メ
モリの入出力端子数が上記２つの場合の中間であれば、
図１３に示した第４の実施の形態のパターンレイアウト
方式が適している。
本発明を適用しようとする半導体メモリの構成によって
変わる。例えばメモリの入出力端子数が多い場合（デー
タ線ＤＱが多い場合）にはオーバーレイドＤＱ方式が適
しており、メモリの入出力端子数が少ない場合（カラム
選択線ＣＳＬが少ない場合）には図１１に示した第３の
実施の形態のパターンレイアウト方式が適しており、メ
モリの入出力端子数が上記２つの場合の中間であれば、
図１３に示した第４の実施の形態のパターンレイアウト
方式が適している。
【００６８】また、上記各実施の形態では、カラム不良
をカラム置換により救済する場合を示したが、ロウ不良
をロウ置換により救済する場合にも、正規のメモリセル
を選択するための正規メモリセル選択回路による正規の
メモリセルの選択単位よりも小さい選択単位で冗長メモ
リセルを選択するための冗長メモリセル選択回路を設け
ることにより、正規のメモリセルの欠陥部分を冗長メモ
リセルに置換して救済する際に、不良の救済効率を向上
させることが可能になる。
をカラム置換により救済する場合を示したが、ロウ不良
をロウ置換により救済する場合にも、正規のメモリセル
を選択するための正規メモリセル選択回路による正規の
メモリセルの選択単位よりも小さい選択単位で冗長メモ
リセルを選択するための冗長メモリセル選択回路を設け
ることにより、正規のメモリセルの欠陥部分を冗長メモ
リセルに置換して救済する際に、不良の救済効率を向上
させることが可能になる。
【００６９】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、正規のメモリセルを選択するための正規メモ
リセル選択回路による正規のメモリセルの選択単位より
も小さい選択単位で冗長メモリセルを選択するための冗
長メモリセル選択回路を有するので、不良の救済単位を
小さくして不良の救済効率を向上させることができる。
によれば、正規のメモリセルを選択するための正規メモ
リセル選択回路による正規のメモリセルの選択単位より
も小さい選択単位で冗長メモリセルを選択するための冗
長メモリセル選択回路を有するので、不良の救済単位を
小さくして不良の救済効率を向上させることができる。
【００７０】例えば正規のデータ線のうちの複数本のデ
ータ線にそれぞれ同じカラム選択線により選択される不
良ビット線が存在した場合でも不良ビット線の救済が可
能になり、不良ビット線の救済効率を向上させることが
可能になる。従って、特に正規のデータ線の１本に共通
接続されるビット線の本数が多くなるオーバーレイドＤ
Ｑ方式を採用した半導体メモリに適用して有効である。
ータ線にそれぞれ同じカラム選択線により選択される不
良ビット線が存在した場合でも不良ビット線の救済が可
能になり、不良ビット線の救済効率を向上させることが
可能になる。従って、特に正規のデータ線の１本に共通
接続されるビット線の本数が多くなるオーバーレイドＤ
Ｑ方式を採用した半導体メモリに適用して有効である。
【図１】本発明の半導体記憶装置の第１の実施の形態に
係るオーバーレイドＤＱ方式を採用したＤＲＡＭの一部
の構成のパターンレイアウトを概略的に示す図。
係るオーバーレイドＤＱ方式を採用したＤＲＡＭの一部
の構成のパターンレイアウトを概略的に示す図。
【図２】図１中のメモリセルアレイおよびセンスアンプ
の一部を取り出して構成を概略的に示す回路図。
の一部を取り出して構成を概略的に示す回路図。
【図３】図１中の正規のデータ線および冗長データ線の
一部を取り出してビット線との回路接続を示す回路図。
一部を取り出してビット線との回路接続を示す回路図。
【図４】図１中のデータ線バッファ回路、冗長データ線
バッファ回路の構成の一例を示す回路図。
バッファ回路の構成の一例を示す回路図。
【図５】図１中のマルチプレクサ回路の構成の一例を示
す回路図。
す回路図。
【図６】図１中のヒューズロジック回路の一部（カラム
ヒューズ部分）を示す回路図。
ヒューズ部分）を示す回路図。
【図７】図６中のイネーブルロジック回路（一致比較回
路）の一例を示す回路図。
路）の一例を示す回路図。
【図８】図６中のカラム置換制御回路（冗長データ線選
択回路）の一例を示す回路図。
択回路）の一例を示す回路図。
【図９】本発明の第１の実施の形態の変形例に係るＤＲ
ＡＭのメモリセルアレイおよび周辺回路の一部の構成の
パターンレイアウトを概略的に示す図。
ＡＭのメモリセルアレイおよび周辺回路の一部の構成の
パターンレイアウトを概略的に示す図。
【図１０】本発明の第２の実施の形態に係るＤＲＡＭの
メモリセルアレイおよび周辺回路の一部の構成のパター
ンレイアウトを概略的に示す図。
メモリセルアレイおよび周辺回路の一部の構成のパター
ンレイアウトを概略的に示す図。
【図１１】本発明の第３の実施の形態に係るＤＲＡＭの
メモリセルアレイおよび周辺回路の一部の構成のパター
ンレイアウトを概略的に示す図。
メモリセルアレイおよび周辺回路の一部の構成のパター
ンレイアウトを概略的に示す図。
【図１２】図１１中の一部を取り出して詳細に示す回路
図。
図。
【図１３】本発明の第４の実施の形態に係るＤＲＡＭの
メモリセルアレイおよび周辺回路の一部の構成のパター
ンレイアウトを概略的に示す図。
メモリセルアレイおよび周辺回路の一部の構成のパター
ンレイアウトを概略的に示す図。
【図１４】図１３中の一部を取り出して詳細に示す回路
図。
図。
【図１５】オーバーレイドＤＱ方式を採用したＤＲＡＭ
のメモリセルアレイおよび周辺回路のパターンレイアウ
トの一例を示す図。
のメモリセルアレイおよび周辺回路のパターンレイアウ
トの一例を示す図。
【図１６】図１５のＤＲＡＭにおけるカラム救済効率を
向上させるために提案された半導体記憶装置における冗
長データ線および正規データ線を取り出して示す回路
図。
向上させるために提案された半導体記憶装置における冗
長データ線および正規データ線を取り出して示す回路
図。
ＤＱｉ…データ線、 ＲＤＱｉ…冗長データ線、 ＢＬ…ビット線、 ＲＢＬ…冗長ビット線、 ＣＱ…正規のカラム選択トランジスタ、 ＲＣＱ…冗長カラム選択トランジスタ、 ＣＳＬ…正規のカラム選択線、 ＲＣＳＬ…冗長カラム選択線、 ２１…セルアレイ、 ２２…センスアンプ回路。
Claims (12)
- 【請求項１】 正規のメモリセルおよび欠陥救済用の冗
長メモリセルを含むセルアレイと、 前記正規のメモリセルを選択するための正規メモリセル
選択回路と、 前記正規メモリセル選択回路による正規のメモリセルの
選択単位よりも小さい選択単位で前記冗長メモリセルを
選択するための冗長メモリセル選択回路と、 前記正規のメモリセルの欠陥部分を前記冗長メモリセル
に置換して救済するために設けられた冗長メモリセル置
換制御回路とを具備することを特徴とする半導体記憶装
置。 - 【請求項２】 正規のメモリセルおよび欠陥救済用の冗
長メモリセルを含むセルアレイと、 それぞれ複数の前記正規のメモリセルが共通に接続され
た複数本の正規のビット線と、 それぞれ複数の前記冗長メモリセルが共通に接続された
複数本の冗長ビット線と、 前記正規のメモリセルおよび冗長メモリセルを選択する
ために接続されたワード線と、 前記正規のメモリセルから前記正規のビット線に読み出
された電位をセンス増幅する正規のセンスアンプと、 前記正規のカラムを選択するための正規のカラム選択ト
ランジスタと、 前記正規のカラム選択トランジスタを選択するための正
規のカラム選択線と、 それぞれ複数本（ｎ本）の前記正規のビット線に前記正
規のカラム選択トランジスタを介して共通に接続された
複数本の正規のデータ線と、 前記冗長メモリセルから前記冗長ビット線に読み出され
た電位をセンス増幅する冗長センスアンプと、 前記冗長カラムを選択するための冗長カラム選択トラン
ジスタと、 前記冗長カラム選択トランジスタを選択するための冗長
カラム選択線と、 それぞれ前記ｎ本より少数の少なくとも１本の前記冗長
ビット線に前記冗長カラム選択トランジスタを介して接
続された複数本の冗長データ線と、 前記正規のメモリセルのうちの欠陥メモリセルが存在す
る不良ビット線が前記正規のカラム選択トランジスタを
介して接続されている正規のデータ線に代えて冗長デー
タ線を選択する冗長メモリセル置換制御回路とを具備す
ることを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、 前記正規のカラム選択線と前記冗長カラム選択線とが独
立に駆動されることを特徴とする半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、 前記各データ線は前記セルアレイの領域上を前記各ビッ
ト線の長さ方向に沿って配置され、前記各カラム選択線
は前記ワード線の長さ方向に沿って配線され、ているこ
とを特徴とする半導体記憶装置。 - 【請求項５】 請求項３または４記載の半導体記憶装置
において、 前記複数本の正規のデータ線のグループと複数本の冗長
データ線のグループとは、前記セルアレイ領域上で前記
ワード線の長さ方向を２分した２つの領域に分離されて
配設されており、 前記正規のカラム選択線と前記冗長カラム選択線とは、
前記２つの領域に分離されて配設されており、 前記正規のカラム選択線を駆動するためのカラム選択回
路と前記冗長カラム選択線を駆動するための冗長カラム
選択回路とは、前記ワード線の長さ方向の両端側に分離
して配設されていることを特徴とする半導体記憶装置。 - 【請求項６】 請求項３または４記載の半導体記憶装置
において、 前記複数本の正規のデータ線のグループと複数本の冗長
データ線のグループとは、前記セルアレイ領域上で前記
ワード線の長さ方向を２分した２つの領域に分離されて
配設されており、 前記正規のカラム選択線は、前記２つの領域のうちの少
なくとも一方の領域に配設されており、 前記冗長カラム選択線は、前記２つの領域にわたって連
続的に配設されており、 前記正規のカラム選択線を駆動するためのカラム選択回
路と前記冗長カラム選択線を駆動するための冗長カラム
選択回路とは、前記ワード線の長さ方向の一端側に配設
されていることを特徴とする半導体記憶装置。 - 【請求項７】 請求項３または４記載の半導体記憶装置
において、 前記複数本の正規のデータ線と複数本の冗長データ線と
は、前記セルアレイ領域上で前記ワード線の長さ方向に
混在するように配設されており、 前記正規のカラム選択線および前記冗長カラム選択線は
並設されており、 前記正規のカラム選択線を駆動するためのカラム選択回
路と前記冗長カラム選択線を駆動するための冗長カラム
選択回路とは、前記ワード線の長さ方向の一端側に配設
されていることを特徴とする半導体記憶装置。 - 【請求項８】 請求項３記載の半導体記憶装置におい
て、 前記各データ線は前記ワード線の長さ方向に沿って配置
され、前記各カラム選択線は前記セルアレイの領域上を
前記各ビット線の長さ方向に沿って配線されていること
を特徴とする半導体記憶装置。 - 【請求項９】 請求項３記載の半導体記憶装置におい
て、 前記各データ線および各カラム選択線は、前記セルアレ
イの領域上を前記各ビット線の長さ方向に沿って配線さ
れていることを特徴とする半導体記憶装置。 - 【請求項１０】 請求項２乃至９のいずれか１項に記載
の半導体記憶装置において、 前記正規のメモリセルおよび冗長用のメモリセルは、そ
れぞれ電荷蓄積用キャパシタおよび電荷転送ゲート用ト
ランジスタからなり、 前記ワード線は、前記セルアレイの同一行のメモリセル
の電荷転送ゲート用トランジスタのゲートに接続され、 前記ビット線は、前記セルアレイの同一列のメモリセル
の電荷転送ゲート用トランジスタの一端に接続され、 前記複数本の正規のビット線に共通に接続された正規の
データ線は、物理的に隣接した複数のカラムで共有され
ていることを特徴とする半導体記憶装置。 - 【請求項１１】 請求項２または１０記載の半導体記憶
装置において、 前記冗長メモリセル置換制御回路は、前記欠陥メモリセ
ルが存在する箇所に応じて冗長メモリセルのカラムアド
レスを変更するカラムアドレス変更手段を具備すること
を特徴とする半導体記憶装置。 - 【請求項１２】 請求項１１記載の半導体記憶装置にお
いて、 前記カラムアドレス変更手段は、メモリセル動作の検査
後にヒューズ素子により変更すべきカラムアドレスを記
憶することを特徴とする半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP23239797A JP3688443B2 (ja) | 1997-08-28 | 1997-08-28 | 半導体記憶装置 |
| US09/139,268 US6104646A (en) | 1997-08-28 | 1998-08-25 | Semiconductor memory device having redundancy circuit with high rescue efficiency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23239797A JP3688443B2 (ja) | 1997-08-28 | 1997-08-28 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH1173792A true JPH1173792A (ja) | 1999-03-16 |
| JP3688443B2 JP3688443B2 (ja) | 2005-08-31 |
Family
ID=16938610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23239797A Expired - Fee Related JP3688443B2 (ja) | 1997-08-28 | 1997-08-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3688443B2 (ja) |
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| US7531497B2 (en) * | 2004-10-08 | 2009-05-12 | The Procter & Gamble Company | Personal care composition containing a cleansing phase and a benefit phase |
| US7394690B2 (en) * | 2006-03-24 | 2008-07-01 | Sandisk Corporation | Method for column redundancy using data latches in solid-state memories |
| US7352635B2 (en) * | 2006-03-24 | 2008-04-01 | Sandisk Corporation | Method for remote redundancy for non-volatile memory |
| US7324389B2 (en) * | 2006-03-24 | 2008-01-29 | Sandisk Corporation | Non-volatile memory with redundancy data buffered in remote buffer circuits |
| JP4499827B2 (ja) * | 2006-03-24 | 2010-07-07 | サンディスク コーポレイション | 冗長データがリモートバッファ回路にバッファされる不揮発性メモリおよび方法 |
| EP2355774B1 (en) * | 2008-12-08 | 2014-06-11 | The Procter and Gamble Company | A porous, dissolvable solid substrate and surface resident starch perfume complexes |
| KR101278269B1 (ko) * | 2011-08-26 | 2013-06-24 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 데이터 전송 방법 |
| CN103247345A (zh) * | 2012-02-03 | 2013-08-14 | 北京兆易创新科技股份有限公司 | 快闪存储器及快闪存储器失效存储单元检测方法 |
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| US5295101A (en) * | 1992-01-31 | 1994-03-15 | Texas Instruments Incorporated | Array block level redundancy with steering logic |
| JPH0831573B2 (ja) * | 1992-10-01 | 1996-03-27 | 日本電気株式会社 | ダイナミックｒａｍ |
| US5497347A (en) * | 1994-06-21 | 1996-03-05 | Motorola Inc. | BICMOS cache TAG comparator having redundancy and separate read an compare paths |
| JPH0817197A (ja) * | 1994-06-30 | 1996-01-19 | Fujitsu Ltd | 半導体記憶装置 |
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- 1997-08-28 JP JP23239797A patent/JP3688443B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-25 US US09/139,268 patent/US6104646A/en not_active Expired - Lifetime
Also Published As
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