JP4425532B2 - 半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、製造工程で発生した不良を救済する冗長回路を有する半導体メモリに関する。
【０００２】
【従来の技術】
DRAM等の半導体メモリでは、良品率である歩留を向上し、チップコストを下げるために、製造工程で発生した不良を救済する冗長回路を有している。不良を含む回路は、試験工程において冗長回路に置き換えられ、不良が救済される。
一方、半導体メモリの開発時および量産を開始した直後における不良解析は、歩留を向上するために重要である。不良解析の結果を製造工程にフィードバックすることで、歩留を早期に安定させることができる。
【０００３】
上記不良解析では、まず、不良個所を特定するために、ＬＳＩテスタを使用して電気的解析が実施される。この際、ＬＳＩテスタで不良と判定されたメモリセルの位置がフェイルビットマップとして出力される。フェイルビットマップは、ＬＳＩテスタでの試験結果を視覚的に確認できるため、非常に有用である。そして、フェイルビットマップに基づいて、実際の不良個所（特定のメモリセル、センスアンプ、ワード線、またはデコーダ等）が特定される。この後、不良個所について顕微鏡等を使用した物理的解析が実施され、不良原因が特定される。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の冗長回路を有する半導体メモリでは、不良を含む回路を冗長回路に置き換えたか否かで、ビット線とデータ端子の番号との対応が変わる場合があった。具体的には、冗長回路による置き換えのないときにビット０のデータ端子に対応するビット線が、冗長回路への置き換え後には、ビット１のデータ端子に対応してしまうという問題があった。
このため、特に、物理的解析では、不良個所を特定するために多大な時間が掛かっていた。不良解析に時間が掛かると、製造工程へのフィードバックが遅れ、歩留を早期に安定させることが困難になる。
【０００５】
この問題を解決し、物理的解析を円滑に実施するために、従来、冗長回路の使用の有無に応じて、フェイルビットマップを２つ作成していた。しかし、２つのフェイルビットマップする場合、試験設計の時間が増加し、設計効率が低下してしまう。また、２つのフェイルビットマップを使い分ける煩わしさがある。
本発明の目的は、冗長回路の使用の有無にかかわらず、ビット線とデータ端子の番号との対応を統一し、不良解析に掛かる時間を削減することにある。
【０００６】
【課題を解決するための手段】
本発明の半導体メモリでは、各副メモリ部は、メモリセルにそれぞれ接続された複数のビット線と、ビット線にそれぞれ接続された複数のセンスアンプと、ビット線をローカルデータバス線にそれぞれ接続する複数のコラムスイッチ回路とを有している。副メモリ部内のビット線は、互いに異なるデータ端子に対応している。副メモリ部は、ビット線の配線方向の直交方向に配列されている。
各主メモリ部は、アドレスの異なる偶数個の副メモリ部により構成されている。冗長メモリ部は、各主メモリ部と同じ構成を有している。冗長メモリ部は、主メモリ部内の副メモリ部のうち不良の副メモリ部が無効にされたときに有効にされる。すなわち、半導体メモリが不良を有するとき、副メモリ単位で不良の救済が実施される。各主メモリ部において、コラムスイッチ回路が配置されるコラムスイッチ領域は、ビット線の配線方向を軸として鏡面対称に形成されている。
【０００７】
コラムスイッチ領域が鏡面対称にされているため、冗長メモリ部を使用する救済時におけるビット線のデータ端子番号の並び順を、容易に冗長メモリ部を使用しない非救済時と同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。したがって、不良解析に掛かる時間を短縮できる。
【０００８】
また、コラムスイッチ領域を鏡面対称にすることで、コラムスイッチ領域のレイアウトサイズを小さくできる。
本発明の半導体メモリでは、各副メモリ部において、コラムスイッチ回路は、ビット線の配線方向に沿って一列に配置されている。各主メモリ部内の互いに隣接する副メモリ部において、コラムスイッチ回路は、データ端子の番号の並び順を逆にして配置されている。このため、各主メモリ部の互いに隣接する副メモリ部において、一方の副メモリ部のビット線を、一方向に並ぶコラムスイッチ回路に順次接続し、他方の副メモリ部のビット線を逆方向に並ぶコラムスイッチに順次接続することで、ビット線のデータ端子番号の並び順を同じにし、かつ、コラムスイッチ領域を鏡面対称にできる。
【０００９】
例えば、ローカルデータバス線は、ビット線の配線方向の直交方向に並ぶコラムスイッチ回路の列ごとに、この列に沿ってそれぞれ配線されている。ローカルデータバス線をコラムスイッチ回路の列毎にそれぞれ配線することで、ローカルデータバス線を同じデータ端子の番号のコラムスイッチ回路に合わせて、コラムスイッチ回路上で複雑に曲げる必要がなくなる。このため、ローカルデータバス線の配線レイアウトが容易になる。また、ローカルデータバス線の配線領域を最小限にできる。
【００１０】
本発明の半導体メモリでは、コラムスイッチ回路は、第１および第２のトランジスタを有している。第１トランジスタは、ドレインがローカルデータバス線のいずれかに接続され、アドレスに応じて選択されるコラム選択信号をゲートで受けている。第２トランジスタは、ゲートがビット線のいずれかに接続され、ドレインが読み出し動作時に第１トランジスタのソースに電気的に接続される。第２トランジスタは、ゲートをビット線に接続しているため、ビット線の電圧を増幅する機能を有している。この方式は、一般にダイレクトセンス方式と称される。本発明は、ダイレクトセンス方式の半導体メモリにも適用できる。
【００１１】
本発明の半導体メモリでは、ローカルデータバス線は、メモリセルから読み出される読み出しデータと、メモリセルに書き込まれる書き込みデータとが転送される。ローカルデータバス線を、読み出しデータおよび書き込みデータで共有することで、ローカルデータバス線の本数を削減できる。このため、レイアウト設計が容易になる。また、ローカルデータバス線のレイアウト領域を削減することで、チップサイズを小さくできる。
【００１２】
本発明の半導体メモリでは、コラムスイッチ回路は、第１〜第４トランジスタを有している。第１トランジスタは、ドレインがローカルデータバス線のいずれかに接続され、アドレスに応じて選択されるコラム選択信号をゲートで受けている。第２トランジスタは、ゲートがビット線に接続され、ソースがソース電源に接続されている。第３トランジスタは、ドレインが第１トランジスタのソースに接続され、ソースが第２トランジスタのドレインに接続され、読み出し動作時に活性化レベルに変化する読み出し制御信号をゲートで受けている。第４トランジスタは、ドレインがビット線に接続され、ソースが第１トランジスタのソースに接続され、書き込み動作時に活性化レベルに変化する書き込み制御信号をゲートで受けている。
【００１３】
読み出し動作時に動作する第２および第３トランジスタと、書き込み動作時に動作する第４トランジスタとを、第１トランジスタに並列に接続することで、ローカルデータバス線を、読み出しデータおよび書き込みデータで容易に共有できる。
本発明の半導体メモリでは、各第１コラム選択線は、アドレスに応じて選択される複数のコラム選択信号を、副メモリ部にそれぞれ伝達する。第２コラム選択線は、主メモリ部および冗長メモリ部の副メモリ部にそれぞれ形成され、コラムスイッチ回路に接続されている。不良情報記憶部は、主メモリ部の副メモリ部のうち不良のある副メモリ部を示す不良情報が格納される。冗長スイッチ部は、不良情報記憶部の記憶内容に応じて切り替えられ、第１コラム選択線を不良のある副メモリ部の第２コラム選択線から切り離し、主メモリ部の正常に動作する副メモリ部の第２コラム選択線および冗長メモリ部の副メモリ部の第２コラム選択線に接続する。
【００１４】
例えば、半導体メモリに不良が存在するとき、冗長スイッチ部は、不良のある副メモリ部の第２コラム選択線を避け、第１コラム選択線を順次隣接する第２コラム選択線に接続する。このように、不良があるときに、第１コラム選択線と第２コラム選択線との接続を順次シフトしていく方式は、一般にシフト冗長方式と称される。シフト冗長方式では、コラム選択線の接続が順次シフトするため、副メモリ部のレイアウトによっては、冗長メモリ部を使用するときに、ビット線のデータ端子番号の並び順が変わってしまう場合がある。本発明を、シフト冗長方式の半導体メモリにも適用することで、この問題を解決できる。すなわち、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。
【００１５】
本発明の半導体メモリでは、ビット線は、相補のビット線対の一方のビット線を構成する。ローカルデータバス線は、相補のローカルデータバス線対の一方のローカルデータバス線を構成する。各センスアンプは、各ビット線対に共有される。コラムスイッチ領域は、ビット線対に対応するコラムスイッチ回路を含む。すなわち、本発明は、相補のビット線対を有する半導体メモリの各ビット線に対して適用できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの一実施形態を示している。図中、太線で示した信号線は、複数ビットで構成されている。図の左側の二重丸は、外部端子を示している。先頭に"/"の付いている信号は、負論理を示している。
この半導体メモリは、DRAMのメモリセルを有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、コマンドデコーダ１０、アドレス入力回路１２、不良情報記憶部１４、タイミング制御回路１６、アドレスデコーダ１８、データ入出力回路２０およびメモリセルアレイ２２を有している。擬似SRAMは、図示した以外にも、リフレッシュ動作を所定の間隔で自動的に実行するためのリフレッシュタイマ、リフレッシュアドレスカウンタ、リフレッシュ制御回路等を有している。本発明は、リフレッシュ動作とは直接関係ないため、図示および説明を省略する。
【００１７】
コマンドデコーダ１０は、チップイネーブル信号/CE、出力イネーブル信号/OE、ライトイネーブル信号/WEをデコードし、デコード結果をタイミング制御回路１６に出力する。
アドレス入力回路１２は、アドレス端子を介してアドレス信号ADDを受信し、受信したアドレス信号ADDをアドレスデコーダ１８に出力する。アドレス信号ADDは、複数ビットからなるロウアドレス信号および複数ビットからなるコラムアドレス信号で構成されている。この擬似SRAMにおいては、ロウアドレス信号およびコラムアドレス信号は、同じタイミングでアドレス端子に供給される。
【００１８】
不良情報記憶部１４は、ヒューズを有する複数のヒューズ回路で形成されている。ヒューズ回路のヒューズは、試験工程での検査結果に基づいてプログラムされる。具体的には、ヒューズ回路は、例えば、コラムアドレスの各ビットに対応して形成されている。そして、不良のメモリセル等を含むコラムアドレスにおいて、"１"が立っているビットに対応するヒューズ回路のヒューズがカットされる。また、不良情報記憶部１４には、冗長メモリ部RUを使用することを示すヒューズ回路も形成されている。不良情報記憶部１４は、ヒューズのプログラムに応じて、所定の冗長情報信号RINFを出力する。不良情報記憶部１４のプログラムにより、いわゆるコラム冗長が行われる。
【００１９】
なお、実際の擬似SRAMは、いわゆるロウ冗長を行うために、ロウアドレス信号に対応する不良を救済する不良情報記憶部および冗長回路を有している。しかし、ロウ冗長の回路については、本発明と直接関係ないため、図示および説明を省略する。
タイミング制御回路１６は、コマンドデコーダ１０からの制御信号を受け、メモリセルアレイ２２およびデータ入出力回路２０の動作を制御するタイミング信号を出力する。アドレスデコーダ１８は、アドレス入力回路１２からのアドレス信号ADDをデコードし、そのデコード信号ADECをメモリセルアレイ２２に出力する。
【００２０】
データ入出力回路２０は、読み出し動作時にメモリセルアレイ２２からコモンデータバスCDB上に伝達された読み出しデータをデータ端子DQに出力する。データ端子DQは、８ビット（DQ0-7）で構成されている。データ入出力回路２０は、書き込み動作時にデータ端子DQを介して供給される書き込みデータをコモンデータバスCDBを介してメモリセルアレイ２２に出力する。
【００２１】
メモリセルアレイ２２は、コラムデコーダCDEC、冗長スイッチ部RSW、複数の主メモリ部MU、および冗長メモリ部RUを有している。主メモリ部MUは、２つの副メモリ部SUをそれぞれ有している。冗長メモリ部RUは、１つの副メモリ部SUを有している。なお、メモリセルアレイ２２は、ロウデコーダを有しているが、本発明と直接関係しないため、図示および説明を省略する。
【００２２】
図２は、図１に示したメモリセルアレイ２２の要部を示している。なお、図２以降では、データ端子DQ0、DQ1に対応する回路について説明する。擬似SRAMは、データ端子DQ2-7に対応する回路も有しているが、それら回路は、データ端子DQ0、DQ1に対応する回路と同様なため、図示および説明を省略する。
コラムデコーダCDECは、コラムアドレス信号のデコード信号ADECに応じて第１コラム選択線CL1（CL10、CL11、CL12、CL13、...CL1n）のいずれかにコラム選択信号（高レベル）を出力する。
【００２３】
冗長スイッチ部RSWは、複数のスイッチを有している。冗長スイッチ部RSWは、冗長情報信号RINFに応じて、第１コラム選択線CL1を所定の第２コラム選択線CL2（CL20、CL21、CL23、...CL2n、RCL2）に接続する。第２コラム選択線RCL2は、冗長メモリ部RUに形成されるコラム選択線を示している。
図２では、左から２番目の主メモリ部MUにおける左側の副メモリ部SUのメモリセルMCに不良がある例を示している。このとき、不良の存在する主メモリ部MUの第２コラム選択線CL22は、第１コラム選択線CL12に接続されない。すなわち、冗長スイッチ部RSWの各スイッチは、不良情報記憶部１４の記憶内容（冗長情報信号RINF）に応じて切り替えられ、第１コラム選択線CL1を不良の存在する第２コラム選択線CL2から切り離し、正常に動作する主メモリ部および冗長メモリ部の第２コラム選択線CL2に接続する。このように、メモリセルアレイ２２に不良が存在するときに、不良を避けて第１コラム選択線CL1を順次隣接する第２コラム選択線CL2に切り替える方式は、一般に、シフト冗長方式と称されている。
【００２４】
副メモリ部SUは、ビット線BL、/BLの配線方向に直交する方向（図の横方向）に配列されている。主メモリ部MUおよび冗長メモリ部RUの各副メモリ部SU（一点鎖線の枠）は、データ端子DQ0、DQ1にそれぞれ対応するビット線対BL0、BL1（または/BL0、/BL1）および第２コラム選択線CL2を有している。すなわち、各副メモリ部SUは、互いに異なるデータ端子DQ0、DQ1に対応するビット線BL0、BL1（または/BL0、/BL1）を有している。ビット線対BL、/BLおよび第２コラム選択線CL2は、図の縦方向に沿って配線されている。また、コラム選択線CL1、CL2は、互いに異なるアドレスが割り当てられている。このため、主メモリ部MUおよび冗長メモリ部RU内の副メモリ部SUは、アクセスされるアドレスが互いに異なっている。
【００２５】
各ビット線BL、/BLには、複数のメモリセルMCが接続されている。メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BL（または/BL）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。
【００２６】
主メモリ部MUには、ビット線分離領域ISO、プリチャージ領域PRE、センスアンプ領域SA、コラムスイッチ領域CSR、およびビット線分離領域ISOが、ビット線BL、/BLの配線方向に沿って配置されている。ビット線BL、/BLは、ビット線分離領域ISOに形成されるスイッチ回路を介して接続されている。コラムスイッチ領域CSRには、各副メモリ部SU毎に、ビット線BL0、/BL0、BL1、/BL1に接続されたコラムスイッチ回路CSWが形成されている。
【００２７】
なお、特に図示していないが、図の下側のビット線分離領域ISOの下側には、ビット線BL、/BLにそれぞれ接続された複数のメモリセルMCが形成されている。プリチャージ領域PRE、センスアンプ領域SAおよびコラムスイッチ領域CSRの各回路は、図示したメモリセルMCおよび図の下側のビット線分離領域ISOの下側に存在する図示しないメモリセルMCにより共有される。そして、ロウアドレス信号に応じてビット線分離領域ISOの一方が遮断されることにより、図の上側および下側に配線されたビット線BL、/BLのうち一方が選択される。
【００２８】
図３は、図２の主メモリ部MUにおける２つのビット線分離領域ISO、プリチャージ領域PRE、センスアンプ領域SA、およびコラムスイッチ領域CSRの詳細を示している。
各ビット線分離領域ISOには、ビット線リセット信号BRSL（またはBRSR）に応じてビット線BL、/BLをイコライズするnMOSトランジスタと、ビット線トランスファ信号BLTRに応じてビット線BL、/BLをセンスアンプ領域SA形成されるセンスアンプにそれぞれ接続するnMOSトランジスタとが、ビット線対BL、/BL毎に形成されている。プリチャージ領域PREには、ビット線リセット信号BRSに応じてビット線BL、/BLをプリチャージ電源線VPRにそれぞれ接続するnMOSトランジスタが、ビット線対BL、/BL毎に形成されている。
【００２９】
センスアンプ領域SAには、互いに帰還する２つのインバータで構成され、入力と出力とがビット線BL、/BLにそれぞれ接続されたセンスアンプ（ラッチ回路）が、ビット線対BL、/BL毎に形成されている。
コラムスイッチ領域CSRには、コラムスイッチ回路CSWが、ビット線BL、/BL毎にそれぞれ形成されている。コラムスイッチ回路CSWは、例えば図の左端のビット線BL0に対応して、ドレインがローカルデータバス線LDB0に接続され、ゲートがコラム選択信号が伝達される第２コラム選択線CL20に接続された第１トランジスタM11と、ゲートがビット線/BL0に接続され、ソースが接地線（ソース電源）に接続された第２トランジスタM21と、ドレインが第１トランジスタM11のソースに接続され、ソースが第２トランジスタM21のドレインに接続され、読み出し動作時に活性化レベルに変化する読み出し制御信号RCLをゲートで受ける第３トランジスタM31と、ドレインがビット線BL0に接続され、ソースが第１トランジスタM11のソースに接続され、書き込み動作時に活性化レベルに変化する書き込み制御信号WCLをゲートで受ける第４トランジスタM41とを有している。
【００３０】
あるいは、コラムスイッチ回路CSWは、図の左側のビット線/BL0に対応して、ドレインがローカルデータバス線/LDB0に接続され、ゲートがコラム選択信号が伝達される第２コラム選択線CL20に接続された第１トランジスタM12と、ゲートがビット線BL0に接続され、ソースが接地線（ソース電源）に接続された第２トランジスタM22と、ドレインが第１トランジスタM12のソースに接続され、ソースが第２トランジスタM22のドレインに接続され、読み出し動作時に活性化レベルに変化する読み出し制御信号RCLをゲートで受ける第３トランジスタM32と、ドレインがビット線/BL0に接続され、ソースが第１トランジスタM12のソースに接続され、書き込み動作時に活性化レベルに変化する書き込み制御信号WCLをゲートで受ける第４トランジスタM42とを有している。ビット線BL1、/BL1およびその他のビット線BL0、/BL0のコラムスイッチ回路CSWも、上述と同様に形成されている。
【００３１】
第２トランジスタM21、M22は、ゲートをビット線/BL、BLにそれぞれ接続されており、ビット線/BL、BLの電圧を増幅する機能を有している。この方式は、一般にダイレクトセンス方式と称される。
コラムスイッチ領域CSRには、ビット線対BL0、/BL0（またはBL1、/BL1）に対応してローカルデータバス線LDB（ローカルデータバス線対LDB0、/LDB0またはLDB1、/LDB1）が２本ずつ配線されている。ローカルデータバス線LDBは、メモリセルMCから読み出される読み出しデータと、メモリセルMCに書き込まれる書き込みデータとを転送する。すなわち、ローカルデータバス線LDBは、読み出し動作および書き込み動作に共通のバス線である。ローカルデータバス線LDBを、読み出しデータおよび書き込みデータで共有することで、ローカルデータバス線LDBの本数を削減でき、ローカルデータバス線LDBに接続されるトランジスタのジャンクション容量（負荷）を低減できる。この結果、データの入出力時間が短縮されるため、アクセス時間を短くできる。なお、本実施形態では、ローカルデータバス線LDBの本数を削減する代わりに、ローカルデータバス線LDBを各ビット線対BL、/BLに２本ずつ配線している。このため、不良解析時に、救済品と非救済品とでビット線BL、/BLの並び順を考慮する必要がなくなり、不良解析が容易になる。したがって、不良解析に掛かる時間を短縮できる。
【００３２】
図３の最も左側のビット線対BL0、/BL0は、コラムスイッチ回路CSWを介して図の上側のローカルデータバス線LDB0、/LDB0に接続され、その隣のビット線対BL1、/BL1は、コラムスイッチ回路CSWを介して図の下側のローカルデータバス線LDB1、/LDB1に接続され、その隣のビット線対BL0、/BL0は、コラムスイッチ回路CSWを介して図の下側のローカルデータバス線LDB0、/LDB0に接続され、図の最も右側のビット線対BL1、/BL1は、コラムスイッチ回路CSWを介して図の上側のローカルデータバス線LDB1、/LDB1に接続されている。
【００３３】
ローカルデータバス線LDBは、ビット線BL、/BLの配線方向に沿って配線されたグローバルデータバス線GDBにそれぞれ接続されている。グローバルデータバス線GDBは、図示しないリードアンプ、ライトアンプを介して図１に示したコモンデータバス線CDBに接続されている。
図４は、図２および図３に示したコラムスイッチ領域CSRを示している。
【００３４】
データ端子DQ0、DQ1、DQ0、DQ1にそれぞれ対応し、図３の左側から並ぶコラムスイッチ回路CSW（正確には、ビット線対に対応するコラムスイッチ回路対）は、図４の左上、左下、右下および右上にそれぞれレイアウトされている。すなわち、各副メモリ部SUにおいて、コラムスイッチ回路CSWは、ビット線BL、/BLの配線方向に沿って一列に配置されている。
【００３５】
また、各主メモリ部MUおよび冗長メモリ部RU内の互いに隣接する副メモリ部SUにおいて、コラムスイッチ回路CSWは、データ端子DQの番号の並び順を逆にして配置されている。換言すれば、図の左側の副メモリ部SUでは、コラムスイッチ回路CSWは、データ端子DQの番号が上から昇順になるように配置されている。図の右側の副メモリ部SUでは、コラムスイッチ回路CSWは、データ端子DQの番号が下から昇順になるように配置されている。
【００３６】
図４に示した例では、互いに隣接する副メモリ部SUにおいて、互いに対向するコラムスイッチ回路CSWのデータ端子番号は相違する。しかし、ローカルデータバス線LDBは、ビット線BL、/BLの配線方向の直交方向に並ぶコラムスイッチ回路CSWの列ごとに配線される。このため、ローカルデータバス線LDBをコラムスイッチ領域CSR上で複雑に曲げる必要がなくなり、ローカルデータバス線LDBの配線レイアウトが容易になる。
【００３７】
図５は、図２および図３に示したコラムスイッチ領域におけるトランジスタの配置を示している。図６は、図２および図３に示したコラムスイッチ領域における配線層を示している。
図５において、コラムスイッチ領域CSRは、ビット線BL、/BLの配線方向（図の上下方向）を軸として、鏡面対称に形成されている。具体的には、コラムスイッチ領域CSRに形成されるトランジスタは、図の一点鎖線を軸にして、鏡面対称に形成されている。
【００３８】
一点鎖線上には、図３に示した第２トランジスタM21、M22のソース領域（接地領域）が形成されている。鏡面対象にすることで、接地領域を図の左右のコラムスイッチ回路CSWで共有できる。このため、コラムスイッチ領域CSRのレイアウトサイズを小さくできる。
また、主メモリ部MUにおいて、コラムスイッチ回路CSWを上記のように互い違いに配置し、ローカルデータバス線LDBを図の左右方向に並ぶコラムスイッチ回路CSWの列毎に配線するとともに、コラムスイッチ領域CSRをビット線BL、/BLの配線方向を軸として鏡面対称にすることで、冗長メモリ部RUを使用する救済時において、コラムスイッチ領域CSRにおけるビット線BL、/BLの並び順（図６の左からDQ0、DQ1、DQ0、DQ1）は、冗長メモリ部RUを使用しない非救済時と容易に同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線BL、/BLの並び順を考慮する必要がなくなり、不良解析が容易になる。
【００３９】
以上、本実施形態では、主メモリ部MUにおいて、２つの副メモリ部SUに含まれるコラムスイッチ領域CSRをビット線BL、/BLの配線方向を軸として鏡面対称に形成し、各主メモリ部MUおよび冗長メモリ部RU内で互いに隣接する副メモリ部のコラムスイッチ回路CSWを、データ端子DQの異なる番号に対応させることで、冗長メモリ部RUを使用する救済時におけるビット線BL、/BLのデータ端子DQの番号の並び順を、冗長メモリ部RUを使用しない非救済時と同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線BL、/BLの並び順を考慮する必要がなくなり、不良解析が容易にできる。したがって、不良解析に掛かる時間を短縮できる。
【００４０】
コラムスイッチ領域CSRに複数組のローカルデータバス線LDBを配線することで、ビット線BL、/BLの配線方向の直交方向に並ぶコラムスイッチ回路CSWのデータ端子番号が異なる場合にも、ローカルデータバス線LDBをコラムスイッチ領域CSR上で複雑に曲げる必要がなくなる。このため、ローカルデータバス線LDBの配線レイアウトが容易になる。また、ローカルデータバス線LDBの配線領域を最小限にできる。
【００４１】
ローカルデータバス線LDBを読み出しデータおよび書き込みデータで共有することで、コラムスイッチ領域CSRに配線されるローカルデータバス線LDBの本数を削減できる。この結果、コラムスイッチ領域CSRに複数組のローカルデータバス線LDBを容易に配線できる。コラムスイッチ領域CSRに複数組のローカルデータバス線LDBを容易に配線する場合にも、ローカルデータバス線LDBのレイアウト領域を最小限にでき、擬似SRAMのチップサイズが増加することを防止できる。
【００４２】
さらに、本発明は、ダイレクトセンス方式のコラムスイッチ回路CSWを有する擬似SRAMあるいはシフト冗長方式の擬似SRAMに適用できる。
なお、上述した実施形態では、本発明を擬似SRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、DRAMまたはSRAMに適用してもよい。
【００４３】
上述した実施形態では、各副メモリ部SUに２つのデータ端子DQ0、DQ1に対応するビット線BL0、/BL0、BL1、/BL1およびコラムスイッチ回路CSWを形成した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、各副メモリ部SUに４つのデータ端子DQ0-DQ3に対応するビット線BL0、/BL0、BL1、/BL1、BL2、/BL2、BL3、/BL3およびコラムスイッチ回路CSWを形成してもよい。
【００４４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４５】
【発明の効果】
本発明の半導体メモリでは、不良を救済する単位でコラムスイッチ領域が鏡面対称にされているため、冗長メモリ部を使用する救済時におけるビット線のデータ端子番号の並び順を、容易に冗長メモリ部を使用しない非救済時と同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。したがって、不良解析に掛かる時間を短縮できる。また、コラムスイッチ領域を鏡面対称にすることで、コラムスイッチ領域のレイアウトサイズを小さくできる。
【００４６】
本発明の半導体メモリでは、ビット線のデータ端子番号の並び順を同じにし、かつ、コラムスイッチ領域を鏡面対称にできる。
本発明の半導体メモリでは、ローカルデータバス線の配線レイアウトが容易になる。また、データバス線の配線領域を最小限にできる。
本発明の半導体メモリでは、本発明をダイレクトセンス方式の半導体メモリに適用できる。
【００４７】
本発明の半導体メモリでは、ローカルデータバス線を、読み出しデータおよび書き込みデータで共有することで、ローカルデータバス線の本数を削減できる。このため、レイアウト設計が容易になる。また、ローカルデータバス線のレイアウト領域を削減することで、チップサイズを小さくできる。
本発明の半導体メモリでは、読み出し動作時に動作する第２および第３トランジスタと、書き込み動作時に動作する第４トランジスタとを、第１トランジスタに並列に接続することで、ローカルデータバス線を、読み出しデータおよび書き込みデータで容易に共有できる。
【００４８】
本発明の半導体メモリでは、本発明をシフト冗長方式の半導体メモリに適用することで、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。
本発明の半導体メモリでは、本発明を、相補のビット線対を有する半導体メモリの各ビット線に対して適用できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリセルアレイの要部の概要を示すブロック図である。
【図３】図２の主メモリ部の詳細を示す回路図である。
【図４】図２および図３に示したコラムスイッチ領域を示すレイアウト図である。
【図５】図２および図３に示したコラムスイッチ領域におけるトランジスタの配置を示すレイアウト図である。
【図６】図２および図３に示したコラムスイッチ領域における配線層を示すレイアウト図である。
【符号の説明】
１０ コマンドデコーダ
１２ アドレス入力回路
１４ 不良情報記憶部
１６ タイミング制御回路
１８ アドレスデコーダ
２０ データ入出力回路
２２ メモリセルアレイ
ADD アドレス信号
ADEC デコード信号
BL、/BL ビット線（ビット線対）
/CE チップイネーブル信号
CL1 第１コラム選択線
SL2 第２コラム選択線
CDEC コラムデコーダ
CSR コラムスイッチ領域
CSW コラムスイッチ回路
DB コモンデータバス
DQ（DQ0-7） データ端子
GDB グローバルデータバス線
ISO ビット線分離領域
LDB0、/LDB0、LDB1、/LDB1 ローカルデータバス線
M11、M12 第１トランジスタ
M21、M22 第２トランジスタ
M31、M32 第３トランジスタ
M41、M42 第４トランジスタ
MC メモリセル
MU 主メモリ部
/OE 出力イネーブル信号
RINF 冗長情報信号
RU 冗長メモリ部
PRE プリチャージ領域
RCL 読み出し制御信号
RSW 冗長スイッチ部
SA センスアンプ領域
SU 副メモリ部
WCL 書き込み制御信号
/WE ライトイネーブル信号
WL ワード線
【発明の属する技術分野】
本発明は、製造工程で発生した不良を救済する冗長回路を有する半導体メモリに関する。
【０００２】
【従来の技術】
DRAM等の半導体メモリでは、良品率である歩留を向上し、チップコストを下げるために、製造工程で発生した不良を救済する冗長回路を有している。不良を含む回路は、試験工程において冗長回路に置き換えられ、不良が救済される。
一方、半導体メモリの開発時および量産を開始した直後における不良解析は、歩留を向上するために重要である。不良解析の結果を製造工程にフィードバックすることで、歩留を早期に安定させることができる。
【０００３】
上記不良解析では、まず、不良個所を特定するために、ＬＳＩテスタを使用して電気的解析が実施される。この際、ＬＳＩテスタで不良と判定されたメモリセルの位置がフェイルビットマップとして出力される。フェイルビットマップは、ＬＳＩテスタでの試験結果を視覚的に確認できるため、非常に有用である。そして、フェイルビットマップに基づいて、実際の不良個所（特定のメモリセル、センスアンプ、ワード線、またはデコーダ等）が特定される。この後、不良個所について顕微鏡等を使用した物理的解析が実施され、不良原因が特定される。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の冗長回路を有する半導体メモリでは、不良を含む回路を冗長回路に置き換えたか否かで、ビット線とデータ端子の番号との対応が変わる場合があった。具体的には、冗長回路による置き換えのないときにビット０のデータ端子に対応するビット線が、冗長回路への置き換え後には、ビット１のデータ端子に対応してしまうという問題があった。
このため、特に、物理的解析では、不良個所を特定するために多大な時間が掛かっていた。不良解析に時間が掛かると、製造工程へのフィードバックが遅れ、歩留を早期に安定させることが困難になる。
【０００５】
この問題を解決し、物理的解析を円滑に実施するために、従来、冗長回路の使用の有無に応じて、フェイルビットマップを２つ作成していた。しかし、２つのフェイルビットマップする場合、試験設計の時間が増加し、設計効率が低下してしまう。また、２つのフェイルビットマップを使い分ける煩わしさがある。
本発明の目的は、冗長回路の使用の有無にかかわらず、ビット線とデータ端子の番号との対応を統一し、不良解析に掛かる時間を削減することにある。
【０００６】
【課題を解決するための手段】
本発明の半導体メモリでは、各副メモリ部は、メモリセルにそれぞれ接続された複数のビット線と、ビット線にそれぞれ接続された複数のセンスアンプと、ビット線をローカルデータバス線にそれぞれ接続する複数のコラムスイッチ回路とを有している。副メモリ部内のビット線は、互いに異なるデータ端子に対応している。副メモリ部は、ビット線の配線方向の直交方向に配列されている。
各主メモリ部は、アドレスの異なる偶数個の副メモリ部により構成されている。冗長メモリ部は、各主メモリ部と同じ構成を有している。冗長メモリ部は、主メモリ部内の副メモリ部のうち不良の副メモリ部が無効にされたときに有効にされる。すなわち、半導体メモリが不良を有するとき、副メモリ単位で不良の救済が実施される。各主メモリ部において、コラムスイッチ回路が配置されるコラムスイッチ領域は、ビット線の配線方向を軸として鏡面対称に形成されている。
【０００７】
コラムスイッチ領域が鏡面対称にされているため、冗長メモリ部を使用する救済時におけるビット線のデータ端子番号の並び順を、容易に冗長メモリ部を使用しない非救済時と同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。したがって、不良解析に掛かる時間を短縮できる。
【０００８】
また、コラムスイッチ領域を鏡面対称にすることで、コラムスイッチ領域のレイアウトサイズを小さくできる。
本発明の半導体メモリでは、各副メモリ部において、コラムスイッチ回路は、ビット線の配線方向に沿って一列に配置されている。各主メモリ部内の互いに隣接する副メモリ部において、コラムスイッチ回路は、データ端子の番号の並び順を逆にして配置されている。このため、各主メモリ部の互いに隣接する副メモリ部において、一方の副メモリ部のビット線を、一方向に並ぶコラムスイッチ回路に順次接続し、他方の副メモリ部のビット線を逆方向に並ぶコラムスイッチに順次接続することで、ビット線のデータ端子番号の並び順を同じにし、かつ、コラムスイッチ領域を鏡面対称にできる。
【０００９】
例えば、ローカルデータバス線は、ビット線の配線方向の直交方向に並ぶコラムスイッチ回路の列ごとに、この列に沿ってそれぞれ配線されている。ローカルデータバス線をコラムスイッチ回路の列毎にそれぞれ配線することで、ローカルデータバス線を同じデータ端子の番号のコラムスイッチ回路に合わせて、コラムスイッチ回路上で複雑に曲げる必要がなくなる。このため、ローカルデータバス線の配線レイアウトが容易になる。また、ローカルデータバス線の配線領域を最小限にできる。
【００１０】
本発明の半導体メモリでは、コラムスイッチ回路は、第１および第２のトランジスタを有している。第１トランジスタは、ドレインがローカルデータバス線のいずれかに接続され、アドレスに応じて選択されるコラム選択信号をゲートで受けている。第２トランジスタは、ゲートがビット線のいずれかに接続され、ドレインが読み出し動作時に第１トランジスタのソースに電気的に接続される。第２トランジスタは、ゲートをビット線に接続しているため、ビット線の電圧を増幅する機能を有している。この方式は、一般にダイレクトセンス方式と称される。本発明は、ダイレクトセンス方式の半導体メモリにも適用できる。
【００１１】
本発明の半導体メモリでは、ローカルデータバス線は、メモリセルから読み出される読み出しデータと、メモリセルに書き込まれる書き込みデータとが転送される。ローカルデータバス線を、読み出しデータおよび書き込みデータで共有することで、ローカルデータバス線の本数を削減できる。このため、レイアウト設計が容易になる。また、ローカルデータバス線のレイアウト領域を削減することで、チップサイズを小さくできる。
【００１２】
本発明の半導体メモリでは、コラムスイッチ回路は、第１〜第４トランジスタを有している。第１トランジスタは、ドレインがローカルデータバス線のいずれかに接続され、アドレスに応じて選択されるコラム選択信号をゲートで受けている。第２トランジスタは、ゲートがビット線に接続され、ソースがソース電源に接続されている。第３トランジスタは、ドレインが第１トランジスタのソースに接続され、ソースが第２トランジスタのドレインに接続され、読み出し動作時に活性化レベルに変化する読み出し制御信号をゲートで受けている。第４トランジスタは、ドレインがビット線に接続され、ソースが第１トランジスタのソースに接続され、書き込み動作時に活性化レベルに変化する書き込み制御信号をゲートで受けている。
【００１３】
読み出し動作時に動作する第２および第３トランジスタと、書き込み動作時に動作する第４トランジスタとを、第１トランジスタに並列に接続することで、ローカルデータバス線を、読み出しデータおよび書き込みデータで容易に共有できる。
本発明の半導体メモリでは、各第１コラム選択線は、アドレスに応じて選択される複数のコラム選択信号を、副メモリ部にそれぞれ伝達する。第２コラム選択線は、主メモリ部および冗長メモリ部の副メモリ部にそれぞれ形成され、コラムスイッチ回路に接続されている。不良情報記憶部は、主メモリ部の副メモリ部のうち不良のある副メモリ部を示す不良情報が格納される。冗長スイッチ部は、不良情報記憶部の記憶内容に応じて切り替えられ、第１コラム選択線を不良のある副メモリ部の第２コラム選択線から切り離し、主メモリ部の正常に動作する副メモリ部の第２コラム選択線および冗長メモリ部の副メモリ部の第２コラム選択線に接続する。
【００１４】
例えば、半導体メモリに不良が存在するとき、冗長スイッチ部は、不良のある副メモリ部の第２コラム選択線を避け、第１コラム選択線を順次隣接する第２コラム選択線に接続する。このように、不良があるときに、第１コラム選択線と第２コラム選択線との接続を順次シフトしていく方式は、一般にシフト冗長方式と称される。シフト冗長方式では、コラム選択線の接続が順次シフトするため、副メモリ部のレイアウトによっては、冗長メモリ部を使用するときに、ビット線のデータ端子番号の並び順が変わってしまう場合がある。本発明を、シフト冗長方式の半導体メモリにも適用することで、この問題を解決できる。すなわち、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。
【００１５】
本発明の半導体メモリでは、ビット線は、相補のビット線対の一方のビット線を構成する。ローカルデータバス線は、相補のローカルデータバス線対の一方のローカルデータバス線を構成する。各センスアンプは、各ビット線対に共有される。コラムスイッチ領域は、ビット線対に対応するコラムスイッチ回路を含む。すなわち、本発明は、相補のビット線対を有する半導体メモリの各ビット線に対して適用できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの一実施形態を示している。図中、太線で示した信号線は、複数ビットで構成されている。図の左側の二重丸は、外部端子を示している。先頭に"/"の付いている信号は、負論理を示している。
この半導体メモリは、DRAMのメモリセルを有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、コマンドデコーダ１０、アドレス入力回路１２、不良情報記憶部１４、タイミング制御回路１６、アドレスデコーダ１８、データ入出力回路２０およびメモリセルアレイ２２を有している。擬似SRAMは、図示した以外にも、リフレッシュ動作を所定の間隔で自動的に実行するためのリフレッシュタイマ、リフレッシュアドレスカウンタ、リフレッシュ制御回路等を有している。本発明は、リフレッシュ動作とは直接関係ないため、図示および説明を省略する。
【００１７】
コマンドデコーダ１０は、チップイネーブル信号/CE、出力イネーブル信号/OE、ライトイネーブル信号/WEをデコードし、デコード結果をタイミング制御回路１６に出力する。
アドレス入力回路１２は、アドレス端子を介してアドレス信号ADDを受信し、受信したアドレス信号ADDをアドレスデコーダ１８に出力する。アドレス信号ADDは、複数ビットからなるロウアドレス信号および複数ビットからなるコラムアドレス信号で構成されている。この擬似SRAMにおいては、ロウアドレス信号およびコラムアドレス信号は、同じタイミングでアドレス端子に供給される。
【００１８】
不良情報記憶部１４は、ヒューズを有する複数のヒューズ回路で形成されている。ヒューズ回路のヒューズは、試験工程での検査結果に基づいてプログラムされる。具体的には、ヒューズ回路は、例えば、コラムアドレスの各ビットに対応して形成されている。そして、不良のメモリセル等を含むコラムアドレスにおいて、"１"が立っているビットに対応するヒューズ回路のヒューズがカットされる。また、不良情報記憶部１４には、冗長メモリ部RUを使用することを示すヒューズ回路も形成されている。不良情報記憶部１４は、ヒューズのプログラムに応じて、所定の冗長情報信号RINFを出力する。不良情報記憶部１４のプログラムにより、いわゆるコラム冗長が行われる。
【００１９】
なお、実際の擬似SRAMは、いわゆるロウ冗長を行うために、ロウアドレス信号に対応する不良を救済する不良情報記憶部および冗長回路を有している。しかし、ロウ冗長の回路については、本発明と直接関係ないため、図示および説明を省略する。
タイミング制御回路１６は、コマンドデコーダ１０からの制御信号を受け、メモリセルアレイ２２およびデータ入出力回路２０の動作を制御するタイミング信号を出力する。アドレスデコーダ１８は、アドレス入力回路１２からのアドレス信号ADDをデコードし、そのデコード信号ADECをメモリセルアレイ２２に出力する。
【００２０】
データ入出力回路２０は、読み出し動作時にメモリセルアレイ２２からコモンデータバスCDB上に伝達された読み出しデータをデータ端子DQに出力する。データ端子DQは、８ビット（DQ0-7）で構成されている。データ入出力回路２０は、書き込み動作時にデータ端子DQを介して供給される書き込みデータをコモンデータバスCDBを介してメモリセルアレイ２２に出力する。
【００２１】
メモリセルアレイ２２は、コラムデコーダCDEC、冗長スイッチ部RSW、複数の主メモリ部MU、および冗長メモリ部RUを有している。主メモリ部MUは、２つの副メモリ部SUをそれぞれ有している。冗長メモリ部RUは、１つの副メモリ部SUを有している。なお、メモリセルアレイ２２は、ロウデコーダを有しているが、本発明と直接関係しないため、図示および説明を省略する。
【００２２】
図２は、図１に示したメモリセルアレイ２２の要部を示している。なお、図２以降では、データ端子DQ0、DQ1に対応する回路について説明する。擬似SRAMは、データ端子DQ2-7に対応する回路も有しているが、それら回路は、データ端子DQ0、DQ1に対応する回路と同様なため、図示および説明を省略する。
コラムデコーダCDECは、コラムアドレス信号のデコード信号ADECに応じて第１コラム選択線CL1（CL10、CL11、CL12、CL13、...CL1n）のいずれかにコラム選択信号（高レベル）を出力する。
【００２３】
冗長スイッチ部RSWは、複数のスイッチを有している。冗長スイッチ部RSWは、冗長情報信号RINFに応じて、第１コラム選択線CL1を所定の第２コラム選択線CL2（CL20、CL21、CL23、...CL2n、RCL2）に接続する。第２コラム選択線RCL2は、冗長メモリ部RUに形成されるコラム選択線を示している。
図２では、左から２番目の主メモリ部MUにおける左側の副メモリ部SUのメモリセルMCに不良がある例を示している。このとき、不良の存在する主メモリ部MUの第２コラム選択線CL22は、第１コラム選択線CL12に接続されない。すなわち、冗長スイッチ部RSWの各スイッチは、不良情報記憶部１４の記憶内容（冗長情報信号RINF）に応じて切り替えられ、第１コラム選択線CL1を不良の存在する第２コラム選択線CL2から切り離し、正常に動作する主メモリ部および冗長メモリ部の第２コラム選択線CL2に接続する。このように、メモリセルアレイ２２に不良が存在するときに、不良を避けて第１コラム選択線CL1を順次隣接する第２コラム選択線CL2に切り替える方式は、一般に、シフト冗長方式と称されている。
【００２４】
副メモリ部SUは、ビット線BL、/BLの配線方向に直交する方向（図の横方向）に配列されている。主メモリ部MUおよび冗長メモリ部RUの各副メモリ部SU（一点鎖線の枠）は、データ端子DQ0、DQ1にそれぞれ対応するビット線対BL0、BL1（または/BL0、/BL1）および第２コラム選択線CL2を有している。すなわち、各副メモリ部SUは、互いに異なるデータ端子DQ0、DQ1に対応するビット線BL0、BL1（または/BL0、/BL1）を有している。ビット線対BL、/BLおよび第２コラム選択線CL2は、図の縦方向に沿って配線されている。また、コラム選択線CL1、CL2は、互いに異なるアドレスが割り当てられている。このため、主メモリ部MUおよび冗長メモリ部RU内の副メモリ部SUは、アクセスされるアドレスが互いに異なっている。
【００２５】
各ビット線BL、/BLには、複数のメモリセルMCが接続されている。メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BL（または/BL）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。
【００２６】
主メモリ部MUには、ビット線分離領域ISO、プリチャージ領域PRE、センスアンプ領域SA、コラムスイッチ領域CSR、およびビット線分離領域ISOが、ビット線BL、/BLの配線方向に沿って配置されている。ビット線BL、/BLは、ビット線分離領域ISOに形成されるスイッチ回路を介して接続されている。コラムスイッチ領域CSRには、各副メモリ部SU毎に、ビット線BL0、/BL0、BL1、/BL1に接続されたコラムスイッチ回路CSWが形成されている。
【００２７】
なお、特に図示していないが、図の下側のビット線分離領域ISOの下側には、ビット線BL、/BLにそれぞれ接続された複数のメモリセルMCが形成されている。プリチャージ領域PRE、センスアンプ領域SAおよびコラムスイッチ領域CSRの各回路は、図示したメモリセルMCおよび図の下側のビット線分離領域ISOの下側に存在する図示しないメモリセルMCにより共有される。そして、ロウアドレス信号に応じてビット線分離領域ISOの一方が遮断されることにより、図の上側および下側に配線されたビット線BL、/BLのうち一方が選択される。
【００２８】
図３は、図２の主メモリ部MUにおける２つのビット線分離領域ISO、プリチャージ領域PRE、センスアンプ領域SA、およびコラムスイッチ領域CSRの詳細を示している。
各ビット線分離領域ISOには、ビット線リセット信号BRSL（またはBRSR）に応じてビット線BL、/BLをイコライズするnMOSトランジスタと、ビット線トランスファ信号BLTRに応じてビット線BL、/BLをセンスアンプ領域SA形成されるセンスアンプにそれぞれ接続するnMOSトランジスタとが、ビット線対BL、/BL毎に形成されている。プリチャージ領域PREには、ビット線リセット信号BRSに応じてビット線BL、/BLをプリチャージ電源線VPRにそれぞれ接続するnMOSトランジスタが、ビット線対BL、/BL毎に形成されている。
【００２９】
センスアンプ領域SAには、互いに帰還する２つのインバータで構成され、入力と出力とがビット線BL、/BLにそれぞれ接続されたセンスアンプ（ラッチ回路）が、ビット線対BL、/BL毎に形成されている。
コラムスイッチ領域CSRには、コラムスイッチ回路CSWが、ビット線BL、/BL毎にそれぞれ形成されている。コラムスイッチ回路CSWは、例えば図の左端のビット線BL0に対応して、ドレインがローカルデータバス線LDB0に接続され、ゲートがコラム選択信号が伝達される第２コラム選択線CL20に接続された第１トランジスタM11と、ゲートがビット線/BL0に接続され、ソースが接地線（ソース電源）に接続された第２トランジスタM21と、ドレインが第１トランジスタM11のソースに接続され、ソースが第２トランジスタM21のドレインに接続され、読み出し動作時に活性化レベルに変化する読み出し制御信号RCLをゲートで受ける第３トランジスタM31と、ドレインがビット線BL0に接続され、ソースが第１トランジスタM11のソースに接続され、書き込み動作時に活性化レベルに変化する書き込み制御信号WCLをゲートで受ける第４トランジスタM41とを有している。
【００３０】
あるいは、コラムスイッチ回路CSWは、図の左側のビット線/BL0に対応して、ドレインがローカルデータバス線/LDB0に接続され、ゲートがコラム選択信号が伝達される第２コラム選択線CL20に接続された第１トランジスタM12と、ゲートがビット線BL0に接続され、ソースが接地線（ソース電源）に接続された第２トランジスタM22と、ドレインが第１トランジスタM12のソースに接続され、ソースが第２トランジスタM22のドレインに接続され、読み出し動作時に活性化レベルに変化する読み出し制御信号RCLをゲートで受ける第３トランジスタM32と、ドレインがビット線/BL0に接続され、ソースが第１トランジスタM12のソースに接続され、書き込み動作時に活性化レベルに変化する書き込み制御信号WCLをゲートで受ける第４トランジスタM42とを有している。ビット線BL1、/BL1およびその他のビット線BL0、/BL0のコラムスイッチ回路CSWも、上述と同様に形成されている。
【００３１】
第２トランジスタM21、M22は、ゲートをビット線/BL、BLにそれぞれ接続されており、ビット線/BL、BLの電圧を増幅する機能を有している。この方式は、一般にダイレクトセンス方式と称される。
コラムスイッチ領域CSRには、ビット線対BL0、/BL0（またはBL1、/BL1）に対応してローカルデータバス線LDB（ローカルデータバス線対LDB0、/LDB0またはLDB1、/LDB1）が２本ずつ配線されている。ローカルデータバス線LDBは、メモリセルMCから読み出される読み出しデータと、メモリセルMCに書き込まれる書き込みデータとを転送する。すなわち、ローカルデータバス線LDBは、読み出し動作および書き込み動作に共通のバス線である。ローカルデータバス線LDBを、読み出しデータおよび書き込みデータで共有することで、ローカルデータバス線LDBの本数を削減でき、ローカルデータバス線LDBに接続されるトランジスタのジャンクション容量（負荷）を低減できる。この結果、データの入出力時間が短縮されるため、アクセス時間を短くできる。なお、本実施形態では、ローカルデータバス線LDBの本数を削減する代わりに、ローカルデータバス線LDBを各ビット線対BL、/BLに２本ずつ配線している。このため、不良解析時に、救済品と非救済品とでビット線BL、/BLの並び順を考慮する必要がなくなり、不良解析が容易になる。したがって、不良解析に掛かる時間を短縮できる。
【００３２】
図３の最も左側のビット線対BL0、/BL0は、コラムスイッチ回路CSWを介して図の上側のローカルデータバス線LDB0、/LDB0に接続され、その隣のビット線対BL1、/BL1は、コラムスイッチ回路CSWを介して図の下側のローカルデータバス線LDB1、/LDB1に接続され、その隣のビット線対BL0、/BL0は、コラムスイッチ回路CSWを介して図の下側のローカルデータバス線LDB0、/LDB0に接続され、図の最も右側のビット線対BL1、/BL1は、コラムスイッチ回路CSWを介して図の上側のローカルデータバス線LDB1、/LDB1に接続されている。
【００３３】
ローカルデータバス線LDBは、ビット線BL、/BLの配線方向に沿って配線されたグローバルデータバス線GDBにそれぞれ接続されている。グローバルデータバス線GDBは、図示しないリードアンプ、ライトアンプを介して図１に示したコモンデータバス線CDBに接続されている。
図４は、図２および図３に示したコラムスイッチ領域CSRを示している。
【００３４】
データ端子DQ0、DQ1、DQ0、DQ1にそれぞれ対応し、図３の左側から並ぶコラムスイッチ回路CSW（正確には、ビット線対に対応するコラムスイッチ回路対）は、図４の左上、左下、右下および右上にそれぞれレイアウトされている。すなわち、各副メモリ部SUにおいて、コラムスイッチ回路CSWは、ビット線BL、/BLの配線方向に沿って一列に配置されている。
【００３５】
また、各主メモリ部MUおよび冗長メモリ部RU内の互いに隣接する副メモリ部SUにおいて、コラムスイッチ回路CSWは、データ端子DQの番号の並び順を逆にして配置されている。換言すれば、図の左側の副メモリ部SUでは、コラムスイッチ回路CSWは、データ端子DQの番号が上から昇順になるように配置されている。図の右側の副メモリ部SUでは、コラムスイッチ回路CSWは、データ端子DQの番号が下から昇順になるように配置されている。
【００３６】
図４に示した例では、互いに隣接する副メモリ部SUにおいて、互いに対向するコラムスイッチ回路CSWのデータ端子番号は相違する。しかし、ローカルデータバス線LDBは、ビット線BL、/BLの配線方向の直交方向に並ぶコラムスイッチ回路CSWの列ごとに配線される。このため、ローカルデータバス線LDBをコラムスイッチ領域CSR上で複雑に曲げる必要がなくなり、ローカルデータバス線LDBの配線レイアウトが容易になる。
【００３７】
図５は、図２および図３に示したコラムスイッチ領域におけるトランジスタの配置を示している。図６は、図２および図３に示したコラムスイッチ領域における配線層を示している。
図５において、コラムスイッチ領域CSRは、ビット線BL、/BLの配線方向（図の上下方向）を軸として、鏡面対称に形成されている。具体的には、コラムスイッチ領域CSRに形成されるトランジスタは、図の一点鎖線を軸にして、鏡面対称に形成されている。
【００３８】
一点鎖線上には、図３に示した第２トランジスタM21、M22のソース領域（接地領域）が形成されている。鏡面対象にすることで、接地領域を図の左右のコラムスイッチ回路CSWで共有できる。このため、コラムスイッチ領域CSRのレイアウトサイズを小さくできる。
また、主メモリ部MUにおいて、コラムスイッチ回路CSWを上記のように互い違いに配置し、ローカルデータバス線LDBを図の左右方向に並ぶコラムスイッチ回路CSWの列毎に配線するとともに、コラムスイッチ領域CSRをビット線BL、/BLの配線方向を軸として鏡面対称にすることで、冗長メモリ部RUを使用する救済時において、コラムスイッチ領域CSRにおけるビット線BL、/BLの並び順（図６の左からDQ0、DQ1、DQ0、DQ1）は、冗長メモリ部RUを使用しない非救済時と容易に同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線BL、/BLの並び順を考慮する必要がなくなり、不良解析が容易になる。
【００３９】
以上、本実施形態では、主メモリ部MUにおいて、２つの副メモリ部SUに含まれるコラムスイッチ領域CSRをビット線BL、/BLの配線方向を軸として鏡面対称に形成し、各主メモリ部MUおよび冗長メモリ部RU内で互いに隣接する副メモリ部のコラムスイッチ回路CSWを、データ端子DQの異なる番号に対応させることで、冗長メモリ部RUを使用する救済時におけるビット線BL、/BLのデータ端子DQの番号の並び順を、冗長メモリ部RUを使用しない非救済時と同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線BL、/BLの並び順を考慮する必要がなくなり、不良解析が容易にできる。したがって、不良解析に掛かる時間を短縮できる。
【００４０】
コラムスイッチ領域CSRに複数組のローカルデータバス線LDBを配線することで、ビット線BL、/BLの配線方向の直交方向に並ぶコラムスイッチ回路CSWのデータ端子番号が異なる場合にも、ローカルデータバス線LDBをコラムスイッチ領域CSR上で複雑に曲げる必要がなくなる。このため、ローカルデータバス線LDBの配線レイアウトが容易になる。また、ローカルデータバス線LDBの配線領域を最小限にできる。
【００４１】
ローカルデータバス線LDBを読み出しデータおよび書き込みデータで共有することで、コラムスイッチ領域CSRに配線されるローカルデータバス線LDBの本数を削減できる。この結果、コラムスイッチ領域CSRに複数組のローカルデータバス線LDBを容易に配線できる。コラムスイッチ領域CSRに複数組のローカルデータバス線LDBを容易に配線する場合にも、ローカルデータバス線LDBのレイアウト領域を最小限にでき、擬似SRAMのチップサイズが増加することを防止できる。
【００４２】
さらに、本発明は、ダイレクトセンス方式のコラムスイッチ回路CSWを有する擬似SRAMあるいはシフト冗長方式の擬似SRAMに適用できる。
なお、上述した実施形態では、本発明を擬似SRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、DRAMまたはSRAMに適用してもよい。
【００４３】
上述した実施形態では、各副メモリ部SUに２つのデータ端子DQ0、DQ1に対応するビット線BL0、/BL0、BL1、/BL1およびコラムスイッチ回路CSWを形成した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、各副メモリ部SUに４つのデータ端子DQ0-DQ3に対応するビット線BL0、/BL0、BL1、/BL1、BL2、/BL2、BL3、/BL3およびコラムスイッチ回路CSWを形成してもよい。
【００４４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４５】
【発明の効果】
本発明の半導体メモリでは、不良を救済する単位でコラムスイッチ領域が鏡面対称にされているため、冗長メモリ部を使用する救済時におけるビット線のデータ端子番号の並び順を、容易に冗長メモリ部を使用しない非救済時と同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。したがって、不良解析に掛かる時間を短縮できる。また、コラムスイッチ領域を鏡面対称にすることで、コラムスイッチ領域のレイアウトサイズを小さくできる。
【００４６】
本発明の半導体メモリでは、ビット線のデータ端子番号の並び順を同じにし、かつ、コラムスイッチ領域を鏡面対称にできる。
本発明の半導体メモリでは、ローカルデータバス線の配線レイアウトが容易になる。また、データバス線の配線領域を最小限にできる。
本発明の半導体メモリでは、本発明をダイレクトセンス方式の半導体メモリに適用できる。
【００４７】
本発明の半導体メモリでは、ローカルデータバス線を、読み出しデータおよび書き込みデータで共有することで、ローカルデータバス線の本数を削減できる。このため、レイアウト設計が容易になる。また、ローカルデータバス線のレイアウト領域を削減することで、チップサイズを小さくできる。
本発明の半導体メモリでは、読み出し動作時に動作する第２および第３トランジスタと、書き込み動作時に動作する第４トランジスタとを、第１トランジスタに並列に接続することで、ローカルデータバス線を、読み出しデータおよび書き込みデータで容易に共有できる。
【００４８】
本発明の半導体メモリでは、本発明をシフト冗長方式の半導体メモリに適用することで、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。
本発明の半導体メモリでは、本発明を、相補のビット線対を有する半導体メモリの各ビット線に対して適用できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリセルアレイの要部の概要を示すブロック図である。
【図３】図２の主メモリ部の詳細を示す回路図である。
【図４】図２および図３に示したコラムスイッチ領域を示すレイアウト図である。
【図５】図２および図３に示したコラムスイッチ領域におけるトランジスタの配置を示すレイアウト図である。
【図６】図２および図３に示したコラムスイッチ領域における配線層を示すレイアウト図である。
【符号の説明】
１０ コマンドデコーダ
１２ アドレス入力回路
１４ 不良情報記憶部
１６ タイミング制御回路
１８ アドレスデコーダ
２０ データ入出力回路
２２ メモリセルアレイ
ADD アドレス信号
ADEC デコード信号
BL、/BL ビット線（ビット線対）
/CE チップイネーブル信号
CL1 第１コラム選択線
SL2 第２コラム選択線
CDEC コラムデコーダ
CSR コラムスイッチ領域
CSW コラムスイッチ回路
DB コモンデータバス
DQ（DQ0-7） データ端子
GDB グローバルデータバス線
ISO ビット線分離領域
LDB0、/LDB0、LDB1、/LDB1 ローカルデータバス線
M11、M12 第１トランジスタ
M21、M22 第２トランジスタ
M31、M32 第３トランジスタ
M41、M42 第４トランジスタ
MC メモリセル
MU 主メモリ部
/OE 出力イネーブル信号
RINF 冗長情報信号
RU 冗長メモリ部
PRE プリチャージ領域
RCL 読み出し制御信号
RSW 冗長スイッチ部
SA センスアンプ領域
SU 副メモリ部
WCL 書き込み制御信号
/WE ライトイネーブル信号
WL ワード線
Claims (7)
- メモリセルにそれぞれ接続され、互いに異なるデータ端子に対応する複数のビット線と、前記ビット線にそれぞれ接続された複数のセンスアンプと、前記ビット線をローカルデータバス線にそれぞれ接続する複数のコラムスイッチ回路とを有し、前記ビット線の配線方向の直交方向に配列された複数の副メモリ部と、
アドレスの異なる偶数個の前記副メモリ部で構成された複数の主メモリ部と、
前記副メモリ部の少なくとも一つを有し、前記主メモリ部内の前記副メモリ部のうち不良の副メモリ部が無効にされたときに有効にされる冗長メモリ部と、
前記各主メモリ部に形成され、前記コラムスイッチ回路が配置されるコラムスイッチ領域と、
前記アドレスに応じて選択される複数のコラム選択信号を、前記副メモリ部にそれぞれ伝達するための複数の第１コラム選択線と、
前記主メモリ部および前記冗長メモリ部の前記副メモリ部にそれぞれ形成され、前記コラムスイッチ回路に接続された第２コラム選択線と、
前記主メモリ部の前記副メモリ部のうち不良のある副メモリ部を示す不良情報が格納される不良情報記憶部と、
前記不良情報記憶部の記憶内容に応じて切り替えられ、前記第１コラム選択線を、前記不良のある副メモリ部の前記第２コラム選択線を避けて、前記主メモリ部の正常に動作する副メモリ部および前記冗長メモリ部の副メモリ部の前記第２コラム選択線に順次接続する冗長スイッチ部とを備え、
前記コラムスイッチ領域は、前記ビット線の配線方向を軸として鏡面対称に形成され、
各データ端子に対応する複数のグローバルデータバス線に接続される複数のローカルデータバス線が、前記主メモリ部毎に前記主メモリ部および前記冗長メモリ部に配線され、前記ローカルデータバス線は、複数の前記主メモリ部の各々の少なくとも２箇所に設けられていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記各副メモリ部において、前記コラムスイッチ回路は、前記ビット線の配線方向に沿って一列に配置されており、
前記各主メモリ部内の互いに隣接する前記副メモリ部において、前記コラムスイッチ回路は、前記データ端子の番号の並び順を逆にして配置されていることを特徴とする半導体メモリ。 - 請求項２記載の半導体メモリにおいて、
前記２箇所に設けられている前記ローカルデータバス線は、第１および第２のデータ端子に対応する第１のローカルデータバス線対と、前記第１および第２のデータ端子に対応する第２のローカルデータバス線対とをそれぞれ含み、
前記各主メモリ部内の互いに隣接する前記副メモリ部は、前記第１のデータ端子に対応する第１のビット線と、前記第２のデータ端子に対応する第２のビット線とをそれぞれ備え、
一方の前記副メモリ部の前記第１のビット線に接続されたコラムスイッチ回路は、前記第１および第２のローカルデータバス線対の一方に接続され、
他方の前記副メモリ部の前記第１ビット線に接続されたコラムスイッチ回路は、前記第１および第２のローカルデータバス線対の他方に接続されていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記コラムスイッチ回路は、
ドレインが前記ローカルデータバス線のいずれかに接続され、アドレスに応じて選択されるコラム選択信号をゲートで受ける第１トランジスタと、
ゲートが前記ビット線のいずれかに接続され、ドレインが読み出し動作時に前記第１トランジスタのソースに電気的に接続される第２トランジスタとを備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記ローカルデータバス線は、メモリセルから読み出される読み出しデータと、メモリセルに書き込まれる書き込みデータとが転送されることを特徴とする半導体メモリ。 - 請求項５記載の半導体メモリにおいて、
前記コラムスイッチ回路は、
ドレインが前記ローカルデータバス線のいずれかに接続され、アドレスに応じて選択されるコラム選択信号をゲートで受ける第１トランジスタと、
ゲートが前記ビット線に接続され、ソースがソース電源に接続された第２トランジスタと、
ドレインが前記第１トランジスタのソースに接続され、ソースが前記第２トランジスタのドレインに接続され、読み出し動作時に活性化レベルに変化する読み出し制御信号をゲートで受ける第３トランジスタと、
ドレインが前記ビット線に接続され、ソースが前記第１トランジスタのソースに接続され、書き込み動作時に活性化レベルに変化する書き込み制御信号をゲートで受ける第４トランジスタとを備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記ビット線は、相補のビット線対の一方のビット線を構成し、
前記ローカルデータバス線は、相補のローカルデータバス線対の一方のローカルデータバス線を構成し、
前記各センスアンプは、前記各ビット線対に共有され、
前記コラムスイッチ領域は、前記ビット線対に対応するコラムスイッチ回路を含むことを特徴とする半導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002251851A JP4425532B2 (ja) | 2002-08-29 | 2002-08-29 | 半導体メモリ |
| US10/628,469 US6831870B2 (en) | 2002-08-29 | 2003-07-29 | Semiconductor memory |
| EP03017410A EP1394808B1 (en) | 2002-08-29 | 2003-08-01 | Semiconductor memory |
| DE60332900T DE60332900D1 (de) | 2002-08-29 | 2003-08-01 | Halbleiterspeicheranordnung |
| DE60334326T DE60334326D1 (de) | 2002-08-29 | 2003-08-01 | Halbleiterspeicher |
| EP06002915A EP1659591B1 (en) | 2002-08-29 | 2003-08-01 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002251851A JP4425532B2 (ja) | 2002-08-29 | 2002-08-29 | 半導体メモリ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004095003A JP2004095003A (ja) | 2004-03-25 |
| JP2004095003A5 JP2004095003A5 (ja) | 2005-01-06 |
| JP4425532B2 true JP4425532B2 (ja) | 2010-03-03 |
Family
ID=31492619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002251851A Expired - Fee Related JP4425532B2 (ja) | 2002-08-29 | 2002-08-29 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6831870B2 (ja) |
| EP (2) | EP1659591B1 (ja) |
| JP (1) | JP4425532B2 (ja) |
| DE (2) | DE60332900D1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100845796B1 (ko) * | 2006-02-07 | 2008-07-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 입출력 회로 및 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670880B2 (ja) | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| US5018101A (en) | 1987-09-16 | 1991-05-21 | Hitachi, Ltd. | Semiconductor memory |
| US5134584A (en) * | 1988-07-22 | 1992-07-28 | Vtc Incorporated | Reconfigurable memory |
| JPH0814985B2 (ja) | 1989-06-06 | 1996-02-14 | 富士通株式会社 | 半導体記憶装置 |
| US5920503A (en) * | 1996-03-29 | 1999-07-06 | Aplus Flash Technology, Inc. | Flash memory with novel bitline decoder and sourceline latch |
| US5886943A (en) | 1996-09-18 | 1999-03-23 | Hitachi, Ltd. | Semiconductor memory having a hierarchical data line structure |
| JP2000182390A (ja) | 1998-12-11 | 2000-06-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2000195291A (ja) * | 1998-12-28 | 2000-07-14 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその冗長救済方法 |
| JP2002008389A (ja) * | 2000-06-20 | 2002-01-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002251851A (ja) | 2001-02-26 | 2002-09-06 | Matsushita Electric Ind Co Ltd | ディスク装置 |
-
2002
- 2002-08-29 JP JP2002251851A patent/JP4425532B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-29 US US10/628,469 patent/US6831870B2/en not_active Expired - Lifetime
- 2003-08-01 EP EP06002915A patent/EP1659591B1/en not_active Expired - Lifetime
- 2003-08-01 DE DE60332900T patent/DE60332900D1/de not_active Expired - Lifetime
- 2003-08-01 EP EP03017410A patent/EP1394808B1/en not_active Expired - Lifetime
- 2003-08-01 DE DE60334326T patent/DE60334326D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE60334326D1 (de) | 2010-11-04 |
| JP2004095003A (ja) | 2004-03-25 |
| EP1394808B1 (en) | 2010-06-09 |
| EP1394808A3 (en) | 2004-06-23 |
| US20040114442A1 (en) | 2004-06-17 |
| EP1659591B1 (en) | 2010-09-22 |
| DE60332900D1 (de) | 2010-07-22 |
| EP1394808A2 (en) | 2004-03-03 |
| EP1659591A2 (en) | 2006-05-24 |
| US6831870B2 (en) | 2004-12-14 |
| EP1659591A3 (en) | 2006-06-07 |
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Legal Events
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080226 |
|
| A711 | Notification of change in applicant |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4425532 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131218 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |