JPH08111099A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】アクセス時間の増大を避けることが可能な冗長
回路技術を提供する。 【解決手段】不良列デコーダＣＤ1 〜ＣＤN は常時非活
性状態である。デコーダＣＤ1 〜ＣＤN および冗長列デ
コーダＲＣＤは対応する列アドレスが外部から指定され
たときにだけ活性化する。外部から指定された列アドレ
スが不良なメモリセル５２の列アドレスであった場合に
は、不良列デコーダＣＤ1 〜ＣＤN の代わりに冗長列デ
コーダＲＣＤが用いられる。つまり、正規のメモリセル
領域５１ａの列の代わりに冗長なメモリセル領域５１ｂ
の列が選択されることにより、不良アドレスの救済が行
われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は記憶装置に係り、詳
しくは、半導体記憶装置（特にＤＲＡＭ（Dinamic Rand
om Access Memory））における冗長回路技術に関するも
のである。

【０００２】

【従来の技術】半導体記憶装置の大容量化および高集積
化に伴い、不良ビット（欠陥のある不良なメモリセル）
が全く存在しないメモリセルアレイを製造することが困
難になってくる。特に、新しい回路技術を用いて開発さ
れたメモリの量産時には、初期ロットの欠陥レベルが高
くなるため、歩留りが低くなってしまう。しかし、数個
の不良ビットがあるために、そのメモリセルアレイを不
良品として破棄することは経済的ではない。

【０００３】そこで、正規のメモリセルアレイに予備の
メモリセル用の行や列を適宜な本数だけ予め加えてお
き、それらと不良なメモリセルが存在する行や列とを入
れ替える技術が研究されてきた。この技術により、不良
ビットに対応するアドレスが外部から指定された際でも
正常な動作が可能になり、不良アドレスの救済がなされ
る。一般に、この技術を「冗長回路技術」と呼び、その
予備の行や列を「冗長な行や列」と呼んでいる。

【０００４】図６は、冗長な列をもつ従来のＤＲＡＭの
基本構成を示すブロック回路図である。ＤＲＡＭは、マ
トリックス状のメモリセルアレイ５１を中心に構成され
ている。メモリセルアレイ５１は、行方向と列方向に配
列されたメモリセル５２から構成されている。各メモリ
セル５２には記憶の最小単位である１ビットのデータが
記憶される。メモリセルアレイ５１のうち、行方向（図
３では横方向）に配列された各メモリセル５２はワード
線WLに接続され、列方向（図３では縦方向）に配列され
た各メモリセル５２はビット線BLまたは反転ビット線バ
ーBLに接続されている。１本のビット線BLにはそれに対
応する１本の反転ビット線バーBLが設けられ、その対応
関係にあるビット線BLと反転ビット線バーBLとで、１組
のビット線対BL，バーBLが構成されている。そして、各
ビット線対BL，バーBLは、クロスカップルラッチ形の各
センスアンプ（ＳＡ）５３に接続されている。各ビット
線対BL，バーBLにおいて、ビット線BLと反転ビット線バ
ーBLの信号レベルは相補的に変化する。

【０００５】メモリセルアレイ５１は、正規のメモリセ
ル領域５１ａと冗長なメモリセル領域５１ｂとに分けら
れている。冗長なメモリセル領域５１ｂには、１組のビ
ット線対BL，バーBLが割り当てられている。その１組の
ビット線対BL, バーBLに接続された各メモリセル５２に
よって、冗長な１本の列が構成されている。

【０００６】各ワード線WLは行デコーダ５４に接続され
ている。外部から行アドレスが指定されると、その行ア
ドレスは、行アドレスバッファ５５を介して行デコーダ
５４へ与えられる。すると、行デコーダ５４によって、
その行アドレスに対応するワード線WLが選択される。

【０００７】各センスアンプ５３は、各トランスファー
ゲート５６を介して入出力線I/O および反転入出力線バ
ーI/O に接続されている。入出力線I/O および反転入出
力線バーI/O はリードアンプ（ＲＡ）５７に接続されて
いる。リードアンプ５７は、データバスDBおよび反転デ
ータバスバーDBを介してデータの出力回路５８に接続さ
れている。尚、入出力線I/O と反転入出力線バーI/O 、
データバスDBと反転データバスバーDBのレベルはそれぞ
れ相補的に変化する。そして、出力回路５８から外部へ
データが出力される。

【０００８】各トランスファーゲート５６のうち、正規
のメモリセル領域５１ａに対応する各トランスファーゲ
ート５６は、列選択線CSL を介して列デコーダ５９に接
続されている。各トランスファーゲート５６は、入出力
線I/O および反転入出力線バーI/O とセンスアンプ５３
との間に接続された一対のＮＭＯＳトランジスタによっ
て構成されている。各トランスファーゲート５６は、１
本の列選択線CSL を介して列デコーダ５９に接続されて
いる。従って、列選択線CSL がＨレベルになると、トラ
ンスファーゲート５６を構成する一対のＮＭＯＳトラン
ジスタがオンし、トランスファーゲート５６はオン状態
になる。

【０００９】以下、説明を分かりやすくするため、冗長
なメモリセル領域５１ｂのビット線対BL, バーBLに接続
されたセンスアンプ５３を「センスアンプ５３ｂ」と表
記し。そのセンスアンプ５３ｂに接続されたトランスフ
ァーゲート５６を「トランスファーゲート５６ｂ」と表
記する。

【００１０】トランスファーゲート５６ｂは冗長列選択
線RCSLを介して冗長列ドライバ６０に接続されている。
従って、冗長列選択線RCSLがＨレベルになると、トラン
スファーゲート５６ｂを構成する一対のＮＭＯＳトラン
ジスタがオンし、トランスファーゲート５６ｂはオン状
態になる。

【００１１】外部から列アドレスが指定されると、その
列アドレスは、列アドレスバッファ６１から列デコーダ
５９，アドレス・トランジション・デテクタ（ＡＴＤ）
６２およびスペアデコーダ６３へ与えられる。

【００１２】ＡＴＤ６２は、列アドレスの変化を検知し
て外部から列アドレスが指定されたことを検知し、１パ
ルスのパルス信号ATD1を生成する。そのパルス信号ATD1
は、スペアデコーダ６３および遅延回路６４へ出力され
る。すなわち、列アドレスが変化する度に、パルス信号
ATD1が生成されるわけである。

【００１３】遅延回路６４は、パルス信号ATD1を所定の
時間だけ遅延させた１パルスのパルス信号ATD2を生成す
る。そのパルス信号ATD2は、列デコーダ５９および冗長
列ドライバ６０へ出力される。

【００１４】スペアデコーダ６３内にはヒューズ素子等
の不揮発性の素子が設けられており、その不揮発性素子
によって、不良なメモリセル５２の列アドレスが記憶さ
れている。ＤＲＡＭのメーカは、ＤＲＡＭの出荷前に、
正規のメモリセル領域５１ａ内に不良なメモリセル５２
があるかどうかを検査する。そして、ＤＲＡＭのメーカ
は、不良なメモリセル５２があった場合には、その不良
なメモリセル５２の列アドレスをスペアデコーダ６３に
記憶させておく。

【００１５】スペアデコーダ６３は、パルス信号ATD1が
入力されると活性化し、記憶している不良なメモリセル
５２の列アドレスと外部から指定された列アドレスとを
比較する。スペアデコーダ６３は、両列アドレスが一致
すると、ＨまたはＬのいずれかのレベルの冗長信号RSを
生成する。その冗長信号RSは、列デコーダ５９および冗
長列ドライバ６０へ出力される。

【００１６】すなわち、列アドレスが変化する度に、ス
ペアデコーダ６３により、冗長（不良なメモリセル５２
の列アドレスが外部から指定された場合）か非冗長（正
規のメモリセル領域５１ａ内に不良なメモリセル５２が
ない場合や、不良なメモリセル５２の列アドレスと外部
から指定された列アドレスとが異なる場合）かが判定さ
れているわけである。

【００１７】列デコーダ５９は、冗長信号RSとパルス信
号ATD2とに従って活性化し、外部から指定された列アド
レスに対応するメモリセルアレイ５１の列（１組のビッ
ト線対BL, バーBL）を選択する。すなわち、列デコーダ
５９は、ＨまたはＬのいずれか一方のレベルの冗長信号
RSが入力されると活性スタンバイ状態になり、その後、
パルス信号ATD2が入力された時点で活性化する。そし
て、列デコーダ５９は、活性化すると、外部から指定さ
れた列アドレスに対応する列選択線CSL を選択し、その
列選択線CSL をＨレベルにする。すると、その列選択線
CSL に接続されているトランスファーゲート５６がオン
状態になる。従って、そのトランスファーゲート５６に
対応するセンスアンプ５３を介して、外部から指定され
た列アドレスに対応するメモリセルアレイ５１の列が選
択される。この列デコーダ５９によって選択されるメモ
リセルアレイ５１の列は、正規のメモリセル領域５１ａ
内にある。

【００１８】冗長列ドライバ６０は、冗長信号RSとパル
ス信号ATD2とに従って活性化し、冗長なメモリセル領域
５１ｂの列（１組のビット線対BL, バーBL）を選択す
る。すなわち、冗長列ドライバ６０は、ＨまたはＬのい
ずれか一方のレベルの冗長信号RSが入力されると活性ス
タンバイ状態になり、その後、パルス信号ATD2が入力さ
れた時点で活性化する。そして、冗長列ドライバ６０
は、活性化すると、冗長列選択線RCSLをＨレベルにす
る。すると、その冗長列選択線RCSLに接続されているト
ランスファーゲート５６ｂがオン状態となる。従って、
トランスファーゲート５６ｂに接続されたセンスアンプ
５３ｂを介して、冗長なメモリセル領域５１ｂの列が選
択される。

【００１９】但し、冗長列ドライバ６０が活性スタンバ
イ状態になる冗長信号RSのレベルは、列デコーダ５９の
それとは異なる。スペアデコーダ６３から出力されるＨ
またはＬのいずれかのレベルの冗長信号RSに対して、列
デコーダ５９または冗長列ドライバ６０のいずれか一方
だけが活性スタンバイ状態になる。そして、活性スタン
バイ状態になった列デコーダ５９または冗長列ドライバ
６０が、パルス信号ATD2によって活性化される。

【００２０】以下、説明を分かりやすくするため、列デ
コーダ５９はＬレベルの冗長信号RSによって活性スタン
バイ状態になり、冗長列ドライバ６０はＨレベルの冗長
信号RSによって活性スタンバイ状態になるものとする。

【００２１】次に、このように構成されたＤＲＡＭの読
み出し動作について説明する。前記したように、不良な
メモリセル５２があった場合、その不良なメモリセル５
２の列アドレスはスペアデコーダ６３に記憶されてい
る。

【００２２】メモリセルアレイ５１の所定のアドレスに
記憶されているデータを読み出すためには、まず、その
行アドレスと列アドレスとが外部から指定される。外部
から行アドレスが指定されると、その行アドレスは、行
アドレスバッファ５５から行デコーダ５４へ与えられ
る。そして、行デコーダ５４によって、その行アドレス
に対応するワード線WLが選択される。ワード線WLが選択
されることにより、各メモリセル５２が選択される。す
ると、その各メモリセル５２に記憶されていたデータ
は、ビット線BLまたは反転ビット線バーBLへ転送され
る。

【００２３】各センスアンプ５３，５３ｂは、各メモリ
セル５２が接続されているビット線BLと対になっている
反転ビット線バーBLをリファレンスとして、ビット線対
BL,バーBLをセンスし、ビット線BLヘ転送されたデータ
を増幅する。

【００２４】外部から列アドレスが指定されると、その
列アドレスは、列アドレスバッファ６１から列デコーダ
５９，ＡＴＤ６２およびスペアデコーダ６３へ与えられ
る。ＡＴＤ６２は、列アドレスの変化によって外部から
列アドレスが指定されたことを検知し、１パルスのパル
ス信号ATD1を生成してスペアデコーダ６３および遅延回
路６４へ出力する。

【００２５】スペアデコーダ６３は、パルス信号ATD1が
入力されると活性化し、記憶している不良なメモリセル
５２の列アドレスと外部から指定された列アドレスとを
比較する。そして、スペアデコーダ６３は、両列アドレ
スが一致すると、Ｈレベルの冗長信号RSを生成して列デ
コーダ５９および冗長列ドライバ６０へ出力する。

【００２６】このとき、正規のメモリセル領域５１ａ内
に不良なメモリセル５２がない場合や、不良なメモリセ
ル５２の列アドレスと外部から指定された列アドレスと
が異なる場合、スペアデコーダ６３から出力される冗長
信号RSはＬレベルになる。一方、不良なメモリセル５２
の列アドレスが外部から指定された場合、スペアデコー
ダ６３から出力される冗長信号RSはＨレベルになる。

【００２７】冗長信号RSがＬレベルの場合、列デコーダ
５９は活性スタンバイ状態になり、冗長列ドライバ６０
は活性スタンバイ状態にならない。遅延回路６４は、パ
ルス信号ATD1を所定の時間だけ遅延させた１パルスのパ
ルス信号ATD2を生成して列デコーダ５９および冗長列ド
ライバ６０へ出力する。

【００２８】冗長列ドライバ６０は、活性スタンバイ状
態になっていないため、パルス信号ATD2が入力されても
活性化しない。一方、列デコーダ５９は、活性スタンバ
イ状態になっているため、パルス信号ATD2が入力された
時点で活性化する。

【００２９】列デコーダ５９は、活性化すると、外部か
ら指定された列アドレスに対応する列選択線CSL を選択
し、その列選択線CSL をＨレベルにする。すると、その
列選択線CSL に接続されているトランスファーゲート５
６がオン状態になる。従って、そのトランスファーゲー
ト５６に対応するセンスアンプ５３を介して、外部から
指定された列アドレスに対応するメモリセルアレイ５１
の列が選択される。その選択されたメモリセルアレイ５
１の列は、正規のメモリセル領域５１ａ内にある。

【００３０】このように、外部から指定された行アドレ
スおよび列アドレスに対応したメモリセルアレイ５１の
行（ワード線WL）および列（ビット線対BL, バーBL）が
選択されることにより、データを読み出したい所定のア
ドレスに対応する１つのメモリセル５２が選択される。
その選択されたメモリセル５２のデータだけが、センス
アンプ５３からオン状態になっているトランスファーゲ
ート５６を介して入出力線I/O および反転入出力線バー
I/O へ転送される。そのデータは、リードアンプ５７か
らデータバスDBおよび反転データバスバーDBを介してデ
ータの出力回路５８へ転送され、出力回路５８から外部
へ出力される。

【００３１】このように、冗長信号RSがＬレベルの場合
には、列デコーダ５９が活性化し、外部から指定された
行アドレスおよび列アドレスに対応する正規のメモリセ
ル領域５１ａ内のメモリセル５２が選択され、そのメモ
リセル５２からデータが読み出される。

【００３２】正規のメモリセル領域５１ａ内に不良なメ
モリセル５２がない場合や、不良なメモリセル５２の列
アドレスと外部から指定された列アドレスとが異なる場
合には、正規のメモリセル領域５１ａに対して通常のア
クセスが行われ、データが読み出される。

【００３３】次に、冗長信号RSがＨレベルの場合につい
て説明する。冗長信号RSがＨレベルの場合、冗長列ドラ
イバ６０は活性スタンバイ状態になり、列デコーダ５９
は活性スタンバイ状態にならない。

【００３４】遅延回路６４は、前記と同様にパルス信号
ATD2を生成して列デコーダ５９および冗長列ドライバ６
０へ出力する。列デコーダ５９は、活性スタンバイ状態
になっていないため、パルス信号ATD2が入力されても活
性化しない。一方、冗長列ドライバ６０は、活性スタン
バイ状態になっているため、パルス信号ATD2が入力され
た時点で活性化する。

【００３５】冗長列ドライバ６０は、活性化すると、冗
長列選択線RCSLをＨレベルにする。すると、トランスフ
ァーゲート５６ｂがオン状態になる。従って、トランス
ファーゲート５６ｂに接続されたセンスアンプ５３ｂを
介して、冗長なメモリセル領域５１ｂの列が選択され
る。

【００３６】このように、外部から指定された行アドレ
スに対応したメモリセルアレイ５１の行（ワード線WL）
が選択される。しかし、正規のメモリセル領域５１ａの
列は選択されず、代わりに、冗長なメモリセル領域５１
ｂの列が選択される。これにより、冗長なメモリセル領
域５１ｂ内にある１つのメモリセル５２が選択される。

【００３７】その選択されたメモリセル５２のデータだ
けが、センスアンプ５３ｂからオン状態になっているト
ランスファーゲート５６ｂを介して入出力線I/O および
反転入出力線バーI/O へ転送される。そのデータは、前
記と同様に、出力回路５８から外部へ出力される。

【００３８】このように、冗長信号RSがＨレベルの場合
には、冗長列ドライバ６０が活性化し、外部から指定さ
れた行アドレスに対応する冗長なメモリセル領域５１ｂ
内のメモリセル５２が選択され、そのメモリセル５２か
らデータが読み出される。つまり、外部から指定された
列アドレスが不良なメモリセル５２の列アドレスであっ
た場合には、冗長なメモリセル領域５１ｂに対してアク
セスが行われ、データが読み出される。

【００３９】すなわち、不良なメモリセル５２の列アド
レスが外部から指定された場合には、正規のメモリセル
領域５１ａの列の代わりに冗長なメモリセル領域５１ｂ
の列が選択されることにより、不良アドレスの救済が行
われる。

【００４０】尚、ＤＲＡＭの書き込み動作においても、
不良なメモリセル５２の列アドレスが外部から指定され
た場合には、上記の読み出し動作と同様にして、不良ア
ドレスの救済が行われる。

【００４１】

【発明が解決しようとする課題】ところで、上記した従
来のＤＲＡＭにおいて、遅延回路６４を設けている理由
は、列デコーダ５９と冗長列ドライバ６０とが同時に活
性化するのを防止するためである。

【００４２】以下、遅延回路６４を省いた場合における
ＤＲＡＭの読み出し動作について考えてみる。この場合
には、ＡＴＤ６２からのパルス信号ATD1が列デコーダ５
９および冗長列ドライバ６０に直接入力されることにな
る。また、スペアデコーダ６３は、パルス信号ATD1が入
力されると活性化して、外部から指定された列アドレス
に基づくＨまたはＬのいずれかのレベルの冗長信号RSを
生成する。そのため、列デコーダ５９および冗長列ドラ
イバ６０には、まず、パルス信号ATD1が入力され、その
後で、外部から指定された列アドレスに基づく冗長信号
RSが入力されることになる。

【００４３】しかし、スペアデコーダ６３から出力され
る冗長信号RSのレベルはＨまたはＬのいずれかしかない
ため、外部から列アドレスが指定される依然の初期状態
においても、冗長信号RSのレベルはＨまたはＬのいずれ
かになっていると考えられる。

【００４４】例えば、初期状態において冗長信号RSがＨ
レベルになっていたとする。すると、その初期状態にお
いて、冗長列ドライバ６０は活性スタンバイ状態になっ
ており、列デコーダ５９は活性スタンバイ状態になって
いない。そのため、ＡＴＤ６２からパルス信号ATD1が出
力された時点で、まず、活性スタンバイ状態になってい
る冗長列ドライバ６０が活性化する。続いて、パルス信
号ATD1によって活性化したスペアデコーダ６３により、
外部から指定された列アドレスに基づくＬレベル（初期
状態とは逆のレベル）の冗長信号RSが生成されたとす
る。すると、既にパルス信号ATD1が入力されている列デ
コーダ５９は、Ｌレベルの冗長信号RSが入力された時点
で、活性スタンバイ状態を飛び越えていきなり活性化し
てしまう。このとき、冗長列ドライバ６０も既に活性化
しているため、列デコーダ５９と冗長列ドライバ６０と
が同時に活性化することになる。

【００４５】反対に、初期状態において冗長信号RSがＬ
レベルになっていたとする。すると、その初期状態にお
いて、列デコーダ５９は活性スタンバイ状態になってお
り、冗長列ドライバ６０は活性スタンバイ状態になって
いない。そのため、ＡＴＤ６２からパルス信号ATD1が出
力された時点で、まず、活性スタンバイ状態になってい
る列デコーダ５９が活性化する。続いて、パルス信号AT
D1によって活性化したスペアデコーダ６３により、外部
から指定された列アドレスに基づくＨレベル（初期状態
とは逆のレベル）の冗長信号RSが生成されたとする。す
ると、既にパルス信号ATD1が入力されている冗長列ドラ
イバ６０は、Ｈレベルの冗長信号RSが入力された時点
で、活性スタンバイ状態を飛び越えていきなり活性化し
てしまう。このとき、列デコーダ５９も既に活性化して
いるため、列デコーダ５９と冗長列ドライバ６０とが同
時に活性化することになる。

【００４６】このように、遅延回路６４を設けない場合
には、外部から指定された列アドレスに基づいて生成さ
れた冗長信号RSのレベルが初期状態のそれとは逆のレベ
ルであったとき、列デコーダ５９と冗長列ドライバ６０
とが同時に活性化してしまう。

【００４７】列デコーダ５９と冗長列ドライバ６０とが
同時に活性化すると、正規のメモリセル領域５１ａ内の
メモリセル２と、冗長なメモリセル領域５１ｂ内のメモ
リセル５２とが２重に選択されることになる。すると、
その２重に選択された各メモリセル５２に記憶されてい
た各データが、入出力線I/O および反転入出力線バーI/
O へ転送される。しかし、入出力線I/O および反転入出
力線バーI/O には、１つのデータだけしか存在すること
ができない。従って、入出力線I/O および反転入出力線
バーI/O では、２つのデータが互いに破壊し合うデータ
破壊が起こる。その結果、リードアンプ５７には所望の
データが転送されず、その所望のデータを出力回路５８
から外部へ出力することもできなくなる。

【００４８】そこで、遅延回路６４を設けることによ
り、パルス信号ATD1を所定の時間だけ遅延させたパルス
信号ATD2を生成し、列デコーダ５９と冗長列ドライバ６
０とが同時に活性化するのを防止しているわけである。
すなわち、遅延回路６４によるパルス信号ATD2の出力タ
イミングは、外部から指定された列アドレスに基づく冗
長信号RSがスペアデコーダ６３から出力された後になる
ように設定されている。つまり、遅延回路６４は、スペ
アデコーダ６３の動作時間（パルス信号ATD1によって活
性化してから、外部から指定された列アドレスに基づく
冗長信号RSを生成するまでの時間）分だけ、パルス信号
ATD2を遅らせている。これにより、正規のメモリセル領
域５１ａ内のメモリセル５２と、冗長なメモリセル領域
５１ｂ内のメモリセル５２とが２重に選択されることが
なくなり、入出力線I/O および反転入出力線バーI/O に
おけるデータ破壊を回避することができる。

【００４９】しかし、遅延回路６４を設けると、データ
の読み出しに要するアクセス時間が増大し、半導体装置
における情報処理の高速化が阻害されるという問題が生
じる。

【００５０】また、スペアデコーダ６３において冗長か
非冗長かを判定する動作（冗長信号RSを生成する動作）
には、大きな消費電力を要するという問題もある。これ
は、スペアデコーダ６３内に多数設けられた不揮発性素
子のうちオン状態にあるもの（不揮発性素子としてヒュ
ーズ素子を用いる場合は切断されていないもの）全てに
電流を流すことにより、冗長か非冗長かを判定している
からである。

【００５１】本発明は上記問題点を解決するためになさ
れたものであり、その目的は、アクセス時間が短い記憶
装置を提供することにある。

【００５２】

【課題を解決するための手段】請求項１に記載の発明
は、正規のメモリセルに冗長なメモリセルを予め加えて
おき、その冗長なメモリセルを不良なメモリセルの代わ
りに用いることをその要旨とする。

【００５３】請求項１に記載の発明によれば、不良なメ
モリセルの代わりに冗長なメモリセルを用いることによ
り、不良なメモリセルを救済することができる。請求項
２に記載の発明は、正規のメモリセルアレイに冗長な行
または列の少なくともいずれか一方を予め加えておき、
正規のメモリセルアレイ内の不良なメモリセルがアクセ
スされた際には、その不良なメモリセルの代わりに冗長
な行または列のメモリセルにアクセスすることをその要
旨とする。

【００５４】請求項２に記載の発明によれば、不良なメ
モリセルの代わりに冗長な行または列のメモリセルにア
クセスすることにより、不良なメモリセルを救済するこ
とができる。このとき、不良なメモリセルと冗長なメモ
リセルとを同時にアクセスしなければ、その不良および
冗長な各メモリセルから読み出されるデータまたは書き
込まれるデータが相互に破壊し合うことはない。また、
不良なメモリセルの代わりに冗長なメモリセルにアクセ
スする際には、何らかの処理が終わるのを待つ（従来例
ではスペアデコーダにおける判定処理が終わるのを待っ
ている）という過程がないため、アクセス時間が増大す
ることはない。

【００５５】請求項３に記載の発明は、正規のメモリセ
ルアレイに冗長な行または列の少なくともいずれか一方
を予め加えておき、正規のメモリセルアレイ内の不良な
メモリセルがアクセスされた際には、その不良なメモリ
セルの代わりに冗長な行または列のメモリセルにアクセ
スするように予め設定され、その設定は不良なメモリセ
ルの行または列アドレスによってなされることをその要
旨とする。

【００５６】請求項３に記載の発明によれば、請求項２
に記載の発明と同様の作用および効果を得ることができ
る。さらに、メモリセルの行または列アドレスによって
前記設定がなされるため、確実なアクセスが可能にな
る。

【００５７】請求項４に記載の発明は、複数の行および
列を有するマトリックスを構成するように複数のメモリ
セルを配列した正規のメモリセルアレイと、正規のメモ
リセルアレイと行を共有するように配列された複数のメ
モリセルを有する冗長列と、外部から指定された列アド
レスに基づいて、対応する正規のメモリセルアレイの列
にアクセスする第１のアクセス手段と、外部から指定さ
れた列アドレスに基づいて、対応する冗長列にアクセス
する第２のアクセス手段と、外部から指定された列アド
レスが正規のメモリセルアレイ中の不良なメモリセルの
列アドレスと合致しないときには第１のアクセス手段を
活性状態にさせ、合致するときには第１のアクセス手段
を非活性状態にさせる第１の活性化手段と、外部から指
定された列アドレスが正規のメモリセルアレイ中の不良
なメモリセルの列アドレスと合致するときには第２のア
クセス手段を活性状態にさせ、合致しないときには第２
のアクセス手段を非活性状態にさせる第２の活性化手段
とを備えたことをその要旨とする。

【００５８】請求項４に記載の発明によれば、第１およ
び第２のアクセス手段は同時に活性化することがないた
め、不良なメモリセルと冗長列中の冗長なメモリセルと
は同時にアクセスされない。そのため、不良および冗長
な各メモリセルから読み出されるデータまたは書き込ま
れるデータが相互に破壊し合うことはない。また、外部
から列アドレスが指定される度に不良なメモリセルを使
用するかどうかの判定を行う必要がないため、その判定
結果が確定するのを待つことなくアクセスすることが可
能となり、アクセス時間が増大することはない。

【００５９】請求項５に記載の発明は、複数の行および
列を有するマトリックスを構成するように複数のメモリ
セルを配列した正規のメモリセルアレイと、正規のメモ
リセルアレイと行を共有するように配列された複数のメ
モリセルを有する冗長列と、外部から指定された列アド
レスに基づいて、対応する正規のメモリセルアレイの列
にアクセスする第１のアクセス手段と、外部から指定さ
れた列アドレスに基づいて、対応する冗長列にアクセス
する第２のアクセス手段と、外部から指定された列アド
レスが正規のメモリセルアレイ中の不良なメモリセルの
列アドレスと合致しないときには第１のアクセス手段を
活性状態にさせ、合致するときには第１のアクセス手段
を非活性状態にさせるような当該列アドレスが予め設定
された第１の活性化手段と、外部から指定された列アド
レスが正規のメモリセルアレイ中の不良なメモリセルの
列アドレスと合致するときには第２のアクセス手段を活
性状態にさせ、合致しないときには第２のアクセス手段
を非活性状態にさせるような当該列アドレスが予め設定
された第２の活性化手段とを備えたことをその要旨とす
る。

【００６０】請求項５に記載の発明によれば、請求項４
に記載の発明と同様の作用および効果を得ることができ
る。さらに、メモリセルの列アドレスによって前記設定
がなされるため、確実なアクセスが可能になる。

【００６１】請求項６に記載の発明は、請求項４または
請求項５に記載の記憶装置において、外部から指定され
た列アドレスを一時的に記憶する列アドレスバッファを
備え、その列アドレスバッファは半導体チップ上で第２
のアクセス手段および第２の活性化手段と近接した場所
に配置されたことをその要旨とする。

【００６２】請求項６に記載の発明によれば、第１のア
クセス手段および第１の活性化手段に比べて、第２のア
クセス手段および第２の活性化手段の方が列アドレスバ
ッファと近接した位置にある。そのため、第２のアクセ
ス手段および第２の活性化手段の内部回路が複雑になっ
て処理速度が低下したとしても、メモリセル側からみれ
ば、第１のアクセス手段および第１の活性化手段と同等
かそれ以上の動作速度を有することになる。従って、第
１のアクセス手段および第１の活性化手段を用いる場合
と第２のアクセス手段および第２の活性化手段を用いる
場合とで、読み出しおよび書き込み動作にアンバランス
が生じる恐れはない。

【００６３】請求項７に記載の発明は、複数の行および
列を有するマトリックスを構成するように複数のメモリ
セルを配列した正規のメモリセルアレイと、正規のメモ
リセルアレイと列を共有するように配列された複数のメ
モリセルを有する冗長行と、外部から指定された行アド
レスに基づいて、対応する正規のメモリセルアレイの行
にアクセスする第１のアクセス手段と、外部から指定さ
れた行アドレスに基づいて、対応する冗長行にアクセス
する第２のアクセス手段と、外部から指定された行アド
レスが正規のメモリセルアレイ中の不良なメモリセルの
行アドレスと合致しないときには第１のアクセス手段を
活性状態にさせ、合致するときには第１のアクセス手段
を非活性状態にさせる第１の活性化手段と、外部から指
定された行アドレスが正規のメモリセルアレイ中の不良
なメモリセルの行アドレスと合致するときには第２のア
クセス手段を活性状態にさせ、合致しないときには第２
のアクセス手段を非活性状態にさせる第２の活性化手段
とを備えたことをその要旨とする。

【００６４】請求項７に記載の発明によれば、第１およ
び第２のアクセス手段は同時に活性化することがないた
め、不良なメモリセルと冗長行中の冗長なメモリセルと
は同時にアクセスされない。そのため、不良および冗長
な各メモリセルから読み出されるデータまたは書き込ま
れるデータが相互に破壊し合うことはない。また、外部
から行アドレスが指定される度に不良なメモリセルを使
用するかどうかの判定を行う必要がないため、その判定
結果が確定するのを待つことなくアクセスすることが可
能となり、アクセス時間が増大することはない。

【００６５】請求項８に記載の発明は、複数の行および
列を有するマトリックスを構成するように複数のメモリ
セルを配列した正規のメモリセルアレイと、正規のメモ
リセルアレイと列を共有するように配列された複数のメ
モリセルを有する冗長行と、外部から指定された行アド
レスに基づいて、対応する正規のメモリセルアレイの行
にアクセスする第１のアクセス手段と、外部から指定さ
れた行アドレスに基づいて、対応する冗長行にアクセス
する第２のアクセス手段と、外部から指定された行アド
レスが正規のメモリセルアレイ中の不良なメモリセルの
行アドレスと合致しないときには第１のアクセス手段を
活性状態にさせ、合致するときには第１のアクセス手段
を非活性状態にさせるような当該列アドレスが予め設定
された第１の活性化手段と、外部から指定された行アド
レスが正規のメモリセルアレイ中の不良なメモリセルの
行アドレスと合致するときには第２のアクセス手段を活
性状態にさせ、合致しないときには第２のアクセス手段
を非活性状態にさせるような当該列アドレスが予め設定
された第２の活性化手段とを備えたことをその要旨とす
る。

【００６６】請求項８に記載の発明によれば、第１およ
び第２のアクセス手段は同時に活性化することがないた
め、不良なメモリセルと冗長行中の冗長なメモリセルと
は同時にアクセスされない。そのため、不良および冗長
な各メモリセルから読み出されるデータまたは書き込ま
れるデータが相互に破壊し合うことはない。また、外部
から行アドレスが指定される度に不良なメモリセルを使
用するかどうかの判定を行う必要がないため、その判定
結果が確定するのを待つことなくアクセスすることが可
能となり、アクセス時間が増大することはない。

【００６７】請求項９に記載の発明は、請求項７または
請求項８に記載の記憶装置において、外部から指定され
た行アドレスを一時的に記憶する行アドレスバッファを
備え、その行アドレスバッファは半導体チップ上で第２
のアクセス手段および第２の活性化手段と近接した場所
に配置されたことをその要旨とする。

【００６８】請求項９に記載の発明によれば、第１のア
クセス手段および第１の活性化手段に比べて、第２のア
クセス手段および第２の活性化手段の方が行アドレスバ
ッファと近接した位置にある。そのため、第２のアクセ
ス手段および第２の活性化手段の内部回路が複雑になっ
て処理速度が低下したとしても、メモリセル側からみれ
ば、第１のアクセス手段および第１の活性化手段と同等
かそれ以上の動作速度を有することになる。従って、第
１のアクセス手段および第１の活性化手段を用いる場合
と第２のアクセス手段および第２の活性化手段を用いる
場合とで、読み出し動作および書き込み動作にアンバラ
ンスが生じる恐れはない。

【００６９】

【発明の実施の形態】以下、本発明を冗長な列をもつＤ
ＲＡＭに具体化した一実施形態を図１〜図３に従って説
明する。尚、本実施形態において、図６に示した従来例
と同じ構成部材については符号を等しくしてその詳細な
説明を省略する。

【００７０】図１は、本実施形態の基本構成を示すブロ
ック回路図である。本実施形態において従来例と異なる
のは以下の点である。 〔１〕従来例の列デコーダ５９が、本実施形態では列デ
コーダＣＤに置き代えられている。

【００７１】〔２〕従来例の冗長列ドライバ６０が、本
実施形態では冗長列デコーダＲＣＤに置き代えられてい
る。尚、ＤＲＡＭが形成される半導体基板（チップ）上
において、冗長列デコーダＲＣＤは列デコーダＣＤより
も列アドレスバッファ６１の近くに配置されている。

【００７２】〔３〕外部から指定された列アドレスは、
列アドレスバッファ６１から列アドレスバスCAB を介し
て列デコーダＣＤおよび冗長列デコーダＲＣＤへ与えら
れる。

【００７３】〔４〕従来例のＡＴＤ６２，スペアデコー
ダ６３，遅延回路６４は、本実施形態では省かれてい
る。列デコーダＣＤは、メモリセルアレイ５１の列（１
組のビット線対BL，バーBL）に対応してそれぞれ設けら
れた各列デコーダＣＤ1 〜ＣＤN （ＣＤ1,ＣＤ2,ＣＤ3
…ＣＤn,ＣＤn+1 …ＣＤN-1,ＣＤN ）によって構成され
ている。各列デコーダＣＤ1 〜ＣＤN の内部構成は同一
であり、各列デコーダＣＤ1 〜ＣＤN 内にはそれぞれス
ペアデコーダ１が設けられている。

【００７４】各スペアデコーダ１内にはヒューズ素子等
の不揮発性の素子が設けられており、その不揮発性素子
によって、その列デコーダＣＤ1 〜ＣＤN に対応するメ
モリセルアレイ５１の列に接続されるメモリセル５２が
不良かどうかが記憶されている。ＤＲＡＭのメーカは、
ＤＲＡＭの出荷前に、正規のメモリセル領域５１ａ内に
不良なメモリセル５２があるかどうかを検査する。そし
て、ＤＲＡＭのメーカは、不良なメモリセル５２があっ
た場合には、その不良なメモリセル５２に対応する列デ
コーダＣＤ1 〜ＣＤN 内のスペアデコーダ１の不揮発性
素子を常時オフ状態にさせる（不揮発性素子としてヒュ
ーズ素子を用いる場合は切断しておく）。その結果、不
良なメモリセル５２に対応する列デコーダＣＤ1 〜ＣＤ
N は、外部から指定された列アドレスに関係なく常時非
活性状態になる。

【００７５】すなわち、対応するメモリセルアレイ５１
の列に１つでも不良なメモリセル５２を含む列デコーダ
ＣＤ1 〜ＣＤN （以下、不良列デコーダＣＤ1 〜ＣＤN
という）は、外部から指定された列アドレスに関係なく
常時非活性状態になっている。

【００７６】一方、対応するメモリセルアレイ５１の列
に接続される全てのメモリセル５２に不良がない列デコ
ーダＣＤ1 〜ＣＤN （以下、優良列デコーダＣＤ1 〜Ｃ
ＤNという）は、対応する列アドレスが外部から指定さ
れると活性化する。そのため、外部から列アドレスが指
定され、その列アドレスが不良なメモリセル５２の列ア
ドレスでないならば、その指定された列アドレスに対応
した優良列デコーダＣＤ1 〜ＣＤN が対応するメモリセ
ルアレイ５１の列を選択する。すなわち、外部から指定
された列アドレスに対応した優良列デコーダＣＤ1 〜Ｃ
ＤN は、接続されている列選択線CSL をＨレベルにす
る。すると、その列選択線CSL に接続されているトラン
スファーゲート５６がオン状態になる。従って、そのト
ランスファーゲート５６に対応するセンスアンプ５３を
介して、外部から指定された列アドレスに対応するメモ
リセルアレイ５１の列が選択される。この優良列デコー
ダＣＤ1 〜ＣＤN によって選択されるメモリセルアレイ
５１の列は、正規のメモリセル領域５１ａ内にある。

【００７７】ところで、スペアデコーダ１は、その列デ
コーダＣＤ1 〜ＣＤN が不良か優良かだけを記憶してい
ればよい。そのため、スペアデコーダ１内には１つの不
揮発性素子を設けるだけでよく、全ての列アドレスにつ
いて記憶しなければならない従来例のスペアデコーダ６
３に比べて、スペアデコーダ１の回路規模は比較になら
ないほど小さくなる。従って、各列デコーダＣＤ1 〜Ｃ
ＤN 内にスペアデコーダ１を設けても、ＤＲＡＭ全体の
回路規模はほとんど増大しない。

【００７８】また、スペアデコーダ６３は、前記したよ
うに、列アドレスが変化する度に冗長か非冗長かを判定
する動作を行っている。それに対し、本実施形態ではＡ
ＴＤ６２が省かれており列アドレスの変化を検知するこ
とはなく、スペアデコーダ１はスペアデコーダ６３のよ
うに冗長か非冗長かを判定する動作を行わない。従っ
て、スペアデコーダ１を設ける本実施形態には、スペア
デコーダ６３に起因する従来例のような消費電力の増大
はない。

【００７９】冗長列デコーダＲＣＤ内にはスペアデコー
ダ２が設けられている。スペアデコーダ２内にはヒュー
ズ素子等の不揮発性の素子が設けられており、その不揮
発性素子によって、不良なメモリセル５２の列アドレス
（すなわち、不良列デコーダＣＤ1 〜ＣＤN に対応する
列アドレス）が記憶されている。ＤＲＡＭのメーカは、
ＤＲＡＭの出荷前の検査で不良なメモリセル５２があっ
た場合には、その不良なメモリセル５２の列アドレスを
スペアデコーダ２に記憶させておく。スペアデコーダ２
は、外部から指定された列アドレスが不良なメモリセル
５２の列アドレスであった場合にだけ、冗長列デコーダ
ＲＣＤを活性化させる。

【００８０】冗長列デコーダＲＣＤは活性化すると冗長
列選択線RCSLをＨレベルにする。すると、その冗長列選
択線RCSLに接続されているトランスファーゲート５６ｂ
がオン状態となる。従って、トランスファーゲート５６
ｂに接続されたセンスアンプ５３ｂを介して、冗長なメ
モリセル領域５１ｂの列が選択される。

【００８１】ところで、スペアデコーダ２は、不良なメ
モリセル５２の列アドレスだけを記憶していればよく、
従来例のスペアデコーダ６３に比べて回路規模を小さく
することができる。また、スペアデコーダ２は、スペア
デコーダ６３のように冗長か非冗長かを判定する動作を
行わない。従って、スペアデコーダ２を設ける本実施形
態には、スペアデコーダ６３に起因する従来例のような
消費電力の増大はない。

【００８２】但し、スペアデコーダ２は列アドレスを記
憶するため、スペアデコーダ１に比べれば回路規模が大
きくなる。そのため、列デコーダＣＤに比べれば冗長列
デコーダＲＣＤの回路規模は大きくなり、その結果、冗
長列デコーダＲＣＤの内部での信号処理も複雑になる。
しかし、チップ上において、冗長列デコーダＲＣＤは列
デコーダＣＤよりも列アドレスバッファ６１の近くに配
置されている。そのため、列デコーダＣＤの動作速度
（外部から列アドレスが指定されてから列デコーダＣＤ
によって列選択線CSL がＨレベルにされるまでの時間）
に対して、冗長列デコーダＲＣＤの動作速度（外部から
列アドレスが指定されてから冗長列デコーダＲＣＤによ
って冗長列選択線RCSLがＨレベルにされるまでの時間）
は同等かそれ以上になる。従って、列デコーダＣＤを用
いる場合と冗長列デコーダＲＣＤを用いる場合とで、読
み出し動作にアンバランスが生じる恐れはない。尚、そ
のような読み出し動作のアンバランスは、メモリセルア
レイ１の規模がある程度以上大きくならなければ起こら
ない。従って、メモリセルアレイ１の規模が小さい場合
には、チップ上において、冗長列デコーダＲＣＤを列ア
ドレスバッファ６１の近くに必ずしも配置する必要はな
い。

【００８３】このように、本実施形態において、不良列
デコーダＣＤ1 〜ＣＤN は常時非活性状態になってい
る。そして、優良列デコーダＣＤ1 〜ＣＤN および冗長
列デコーダＲＣＤは、対応する列アドレスが外部から指
定されたときにだけ活性化するようになっている。

【００８４】そのため、外部から指定された列アドレス
が不良なメモリセル５２の列アドレスであった場合に
は、冗長列デコーダＲＣＤが活性化されて冗長なメモリ
セル領域５１ｂの列が選択される。このとき、外部から
指定された列アドレスに対応する列デコーダＣＤ1 〜Ｃ
ＤN は不良列デコーダであるため非活性状態になってお
り、正規のメモリセル領域５１ａの列が選択されること
はない。従って、正規のメモリセル領域５１ａ内のメモ
リセル２と、冗長なメモリセル領域５１ｂ内のメモリセ
ル５２とが２重に選択されることはなく、入出力線I/O
および反転入出力線バーI/O におけるデータ破壊は起こ
らない。

【００８５】すなわち、外部から指定された列アドレス
が不良なメモリセル５２の列アドレスであった場合に
は、不良列デコーダＣＤ1 〜ＣＤN の代わりに冗長列デ
コーダＲＣＤが用いられる。つまり、正規のメモリセル
領域５１ａの列の代わりに冗長なメモリセル領域５１ｂ
の列が選択されることにより、不良アドレスの救済が行
われる。

【００８６】また、外部から指定された列アドレスが不
良なメモリセル５２の列アドレスでない場合には、優良
列デコーダＣＤ1 〜ＣＤN によって正規のメモリセル領
域５１ａの列が選択される。このとき、冗長列デコーダ
ＲＣＤは非活性状態になっているため、正規なメモリセ
ル領域５１ａと冗長なメモリセル領域５１ｂとが２重に
選択されることはなく、入出力線I/O および反転入出力
線バーI/O におけるデータ破壊は起こらない。

【００８７】尚、本実施形態において、選択されたメモ
リセル領域５１からデータを読み出す動作については従
来例と同じであるため説明を省略する。また、ＤＲＡＭ
の書き込み動作においても、不良なメモリセル５２の列
アドレスが外部から指定された場合には、上記の読み出
し動作と同様にして不良アドレスの救済が行われる。

【００８８】このように、本実施形態によれば、遅延回
路６４に起因する従来例のようなアクセス時間の増大を
避けることが可能になり、半導体装置における情報処理
の高速化を図ることができる。また、本実施形態によれ
ば、スペアデコーダ６３に起因する従来例のような消費
電力の増大を避けることが可能になり、低消費電力化を
図ることができる。

【００８９】図２は、各列デコーダＣＤ1 〜ＣＤN のう
ちの任意の列デコーダＣＤn を具体化した一実施形態の
回路図である。本実施形態では、アドレスグループＡ〜
Ｃによって列アドレスバスCAB が構成されている。そし
て、アドレスグループＡは列アドレスａ１〜ａ４、アド
レスグループＢは列アドレスｂ１〜ｂ４、アドレスグル
ープＣは列アドレスｃ１〜ｃ４によってそれぞれ構成さ
れている。つまり、本実施形態では、６４組のビット線
対BL, バーBLが設けられており、６４個の列デコーダＣ
Ｄ1 〜ＣＤN=64が設けられている。各列アドレスａ１〜
ｃ４は、非活性状態でＬレベル、活性状態でＨレベルに
なる。また、各アドレスグループＡ〜Ｃの各アドレスａ
１〜ｃ４のうちで活性化するのは１つのアドレスだけで
ある。

【００９０】各列デコーダＣＤ1 〜ＣＤN には、各アド
レスグループＡ〜Ｃからそれぞれ１つずつの列アドレス
ａ１〜ｃ４が組み合わされて接続されている。この列デ
コーダＣＤn においては、列アドレスａ２，ｂ２，ｃ２
が組み合わされて接続されている。すなわち、外部から
指定された列アドレスのうちで列デコーダＣＤn に対応
する列アドレスは、列アドレスａ２，ｂ２，ｃ２の組み
合わせで表される。

【００９１】列デコーダＣＤn は、ＮＭＯＳトランジス
タｎ１〜ｎ３，ＰＭＯＳトランジスタｐ１〜ｐ４，イン
バータ１１，ヒューズ素子Ｆ１から構成されており、高
電位側電源ＶCCおよび低電位側電源としてのアースに接
続されている。スペアデコーダ１は、ＮＭＯＳトランジ
スタｎ１〜ｎ３、ＰＭＯＳトランジスタｐ１〜ｐ３、ヒ
ューズ素子Ｆ１から構成されている。

【００９２】このように構成された列デコーダＣＤn に
おいて、列アドレスａ２，ｂ２，ｃ２が全て活性状態
（Ｈレベル）になると、列デコーダＣＤn は活性化す
る。すなわち、列アドレスａ２，ｂ２，ｃ２が全てＨレ
ベルになると、各ＮＭＯＳトランジスタｎ１〜ｎ３は全
てオンし、インバータ１１の入力側はヒューズ素子Ｆ１
およびＮＭＯＳトランジスタｎ１〜ｎ３を介してアース
側へプルダウンされ、インバータ１１の出力側（列選択
線CSL ）はＨレベルになる。

【００９３】一方、列アドレスａ２，ｂ２，ｃ２のうち
少なくともいずれか１つが非活性状態（Ｌレベル）にな
っているとき、列デコーダＣＤn は非活性状態になって
いる。すなわち、列アドレスａ２，ｂ２，ｃ２のうち少
なくともいずれか１つがＬレベルのときには、ＰＭＯＳ
トランジスタｐ１〜ｐ３のうちのいずれか１つがオン
し、ＮＭＯＳトランジスタｎ１〜ｎ３のうちのいずれか
１つがオフしているため、インバータ１１の入力側はオ
ンしたＰＭＯＳトランジスタｐ１〜ｐ３を介して高電位
側電源ＶCC側へプルアップされ、インバータ１１の出力
側（列選択線CSL）はＬレベルになる。

【００９４】ここで、ヒューズ素子Ｆ１を切断すると、
インバータ１１およびＰＭＯＳトランジスタｐ４によっ
て列選択線CSL はＬレベルにラッチされ、列デコーダＣ
Ｄnは非活性状態のままに保たれる。すると、列デコー
ダＣＤn に対応する列アドレスａ２，ｂ２，ｃ２が列ア
ドレスバスCAB から指定された場合（ａ２，ｂ２，ｃ２
が全てＨレベル）でも、列選択線CSL はＬレベルにラッ
チされたままとなり、列デコーダＣＤn の非活性状態は
維持される。

【００９５】このように、ヒューズ素子Ｆ１を切断する
ことにより、外部から指定された列アドレスに関係なく
列デコーダＣＤn を不良列デコーダとして常時非活性状
態にさせることができる。

【００９６】図３は、冗長列デコーダＲＣＤを具体化し
た一実施形態の回路図である。冗長列デコーダＲＣＤ
は、ＮＭＯＳトランジスタｎ１１，ｎ１２，ｎａ１〜ｎ
ｃ４、インバータ１２，１３、４入力のＮＡＮＤ１４、
冗長イネーブルヒューズ素子ＦＲ、ヒューズ素子Ｆａ１
〜Ｆｃ４から構成されており、高電位側電源ＶCCおよび
低電位側電源としてのアースに接続されている。スペア
デコーダ２は、ＮＭＯＳトランジスタｎ１１，ｎ１２，
ｎａ１〜ｎｃ４、インバータ１２、冗長イネーブルヒュ
ーズ素子ＦＲ、ヒューズ素子Ｆａ１〜Ｆｃ４から構成さ
れている。各ＮＭＯＳトランジスタｎａ１〜ｎｃ４およ
び各ヒューズ素子Ｆａ１〜Ｆｃ４はそれぞれ、各列アド
レスａ１〜ｃ４に対応して設けられている。

【００９７】ここで、図２に示す列デコーダＣＤn にお
いてヒューズ素子Ｆ１を切断した場合（すなわち、不良
列デコーダＣＤn とした場合）、その不良列デコーダＣ
Ｄnの代わりに冗長列デコーダＲＣＤを活性化させる場
合について考えてみる。

【００９８】この場合には、不良列デコーダＣＤn の列
アドレスａ２，ｂ２，ｃ２をスペアデコーダ２に記憶さ
せればよい。従って、図３に示すように、冗長イネーブ
ルヒューズ素子ＦＲと、各列アドレスａ２，ｂ２，ｃ２
に対応する各ヒューズ素子Ｆａ２，Ｆｂ２，Ｆｃ２を除
くヒューズ素子Ｆａ１〜Ｆｃ４とを切断すればよい。

【００９９】冗長イネーブルヒューズ素子ＦＲを切断し
ない場合には、正規のメモリセル領域５１ａ内に不良な
メモリセル５２がないときに、冗長列デコーダＲＣＤを
非活性状態にすることができる。すなわち、冗長イネー
ブルヒューズ素子ＦＲを切断しないと、インバータ１２
の入力側は冗長イネーブルヒューズ素子ＦＲを介して高
電位側電源ＶCC側へプルアップされ、インバータ１２の
出力側（ＮＡＮＤ１４の入力側）はＬレベルになる。そ
のため、インバータ１３の出力側（冗長列選択線RCSL）
はＬレベルになり、冗長列デコーダＲＣＤは非活性状態
のままに保たれる。

【０１００】不良列デコーダＣＤn の列アドレスａ２，
ｂ２，ｃ２をスペアデコーダ２に記憶させるには、ま
ず、冗長イネーブルヒューズ素子ＦＲを切断すると共
に、各ヒューズ素子Ｆａ２，Ｆｂ２，Ｆｃ２を除くヒュ
ーズ素子Ｆａ１〜Ｆｃ４を切断する。そして、ＤＲＡＭ
の電源投入時にＮＭＯＳトランジスタｎ１１のゲートに
ワンショットパルスOSP を投入する。すると、ＮＭＯＳ
トランジスタｎ１１がオンしてインバータ１２の入力側
はアース側へプルダウンされ、インバータ１２の出力側
はＨレベルになってＮＭＯＳトランジスタｎ１２がオン
する。その結果、ＮＭＯＳトランジスタｎ１２によって
インバータ１２の出力側はＨレベルにラッチされ、各Ｎ
ＭＯＳトランジスタｎａ１〜ｎｃ４は全てオンし、冗長
列デコーダＲＣＤは活性スタンバイ状態になる。その
後、不良列デコーダＣＤn に対応する列アドレスａ２，
ｂ２，ｃ２が列アドレスバスCAB から指定されると（ａ
２，ｂ２，ｃ２が全てＨレベル）、冗長列デコーダＲＣ
Ｄは活性化して冗長列選択線RCSLをＨレベルにする。

【０１０１】尚、前記したように、チップ上において、
冗長列デコーダＲＣＤは列デコーダＣＤよりも列アドレ
スバッファ６１の近くに配置されている。そのため、冗
長列デコーダＲＣＤにおいては、列アドレスバスCAB か
らの列アドレスａ１〜ｃ４が、各ＮＭＯＳトランジスタ
ｎａ１〜ｎｃ４と各ヒューズ素子Ｆａ１〜Ｆｃ４とＮＡ
ＮＤ１４とを介してメモリセル５２へ伝達されるにも関
わらず、各列デコーダＣＤ1 〜ＣＤN に対して同等かそ
れ以上の動作速度をもつことになる。

【０１０２】図４は、冗長列デコーダＲＣＤを具体化し
た別の実施形態の回路図である。尚、図４において、図
３に示す冗長列デコーダＲＣＤと同じ構成部材について
は符号を等しくしてその詳細な説明を省略する。

【０１０３】冗長列デコーダＲＣＤは、ＮＭＯＳトラン
ジスタｎａ１〜ｎｃ４、インバータ１３、ＮＡＮＤ１
４、ヒューズ回路ｆ１，ｆａ１〜ｆｃ４から構成されて
いる。スペアデコーダ２は、ＮＭＯＳトランジスタｎａ
１〜ｎｃ４およびヒューズ回路ｆ１，ｆａ１〜ｆｃ４か
ら構成されている。各ＮＭＯＳトランジスタｎａ１〜ｎ
ｃ４および各ヒューズ回路ｆａ１〜ｆｃ４はそれぞれ、
各列アドレスａ１〜ｃ４に対応して設けられている。

【０１０４】図５は、ヒューズ回路ｆ１，ｆａ１〜ｆｃ
４の内部回路図である。図５（ａ）に示すように、ヒュ
ーズ回路ｆ１，ｆａ１〜ｆｃ４は、ＮＭＯＳトランジス
タｎ２１，ｎ２２、インバータ２１、ヒューズ素子Ｆ２
から構成され、高電位側電源ＶCCおよび低電位側電源と
してのアースに接続されている。尚、図４においては、
図５（ａ）に示すヒューズ回路ｆ１，ｆａ１〜ｆｃ４を
図５（ｂ）に示すようにブラックボックス化して表記し
てある。

【０１０５】ここで、図２に示す列デコーダＣＤn にお
いてヒューズ素子Ｆ１を切断した場合（すなわち、不良
列デコーダＣＤn とした場合）、その不良列デコーダＣ
Ｄnの代わりに冗長列デコーダＲＣＤを活性化させる場
合について考えてみる。

【０１０６】この場合には、不良列デコーダＣＤn の列
アドレスａ２，ｂ２，ｃ２をスペアデコーダ２に記憶さ
せればよい。従って、ヒューズ回路ｆ１の内部のヒュー
ズ素子Ｆ２と、各列アドレスａ２，ｂ２，ｃ２に対応す
る各ヒューズ回路ｆａ２，ｆｂ２，ｆｃ２の内部の各ヒ
ューズ素子Ｆ２とを切断すればよい。尚、図５において
は、ヒューズ素子Ｆ２を切断するヒューズ回路ｆ１，ｆ
ａ２，ｆｂ２，ｆｃ２については※印を付してある。

【０１０７】ヒューズ回路ｆ１のヒューズ素子Ｆ２を切
断しない場合には、正規のメモリセル領域５１ａ内に不
良なメモリセル５２がないときに、冗長列デコーダＲＣ
Ｄを非活性状態にすることができる。すなわち、ヒュー
ズ回路ｆ１のヒューズ素子Ｆ２を切断しないと、インバ
ータ２１の入力側はヒューズ素子Ｆ２を介して高電位側
電源ＶCC側へプルアップされ、インバータ２１の出力側
（ＮＡＮＤ１４の入力側）はＬレベルになる。そのた
め、インバータ１３の出力側（冗長列選択線RCSL）はＬ
レベルになり、冗長列デコーダＲＣＤは非活性状態のま
まに保たれる。

【０１０８】不良列デコーダＣＤn の列アドレスａ２，
ｂ２，ｃ２をスペアデコーダ２に記憶させるには、ま
ず、ヒューズ回路ｆ１のヒューズ素子Ｆ２を切断すると
共に、各ヒューズ回路ｆ１，ｆａ２，ｆｂ２，ｆｃ２の
各ヒューズ素子Ｆ２を切断する。そして、ＤＲＡＭの電
源投入時に、各ヒューズ回路ｆ１，ｆａ１〜ｆｃ４の各
ＮＭＯＳトランジスタｎ２２のゲートにワンショットパ
ルスOSP を投入する。

【０１０９】すると、各ヒューズ回路ｆ１，ｆａ２，ｆ
ｂ２，ｆｃ２において、各ＮＭＯＳトランジスタｎ２２
がオンして各インバータ２１の入力側はアース側へプル
ダウンされ、各インバータ２１の出力側はＨレベルにな
って各ＮＭＯＳトランジスタｎ２１がオンする。そのた
め、各ＮＭＯＳトランジスタｎ２１によって各インバー
タ２１の出力側はＨレベルにラッチされる。

【０１１０】その結果、各ヒューズ回路ｆａ２，ｆｂ
２，ｆｃ２に接続される各ＮＭＯＳトランジスタｎａ
２，ｎｂ２，ｎｃ２がオンし、冗長列デコーダＲＣＤは
活性スタンバイ状態になる。その後、不良列デコーダＣ
Ｄn に対応する列アドレスａ２，ｂ２，ｃ２が列アドレ
スバスCAB から指定されると（ａ２，ｂ２，ｃ２が全て
Ｈレベル）、冗長列デコーダＲＣＤは活性化して冗長列
選択線RCSLをＨレベルにする。

【０１１１】このように、スペアデコーダ２に不良列ア
ドレスＣＤn を記憶させるに際して、図３に示す冗長列
デコーダＲＣＤでは１０本のヒューズ素子を切断するの
に対して、図４に示す冗長列デコーダＲＣＤでは４本の
ヒューズ素子Ｆ２を切断するだけでよい。従って、図３
に示す冗長列デコーダＲＣＤに比べて、図４に示す冗長
列デコーダＲＣＤでは、回路規模が大きくなる反面、Ｄ
ＲＡＭの量産時において不良アドレスの救済に要するＴ
ＡＴ（Turn Around Time）を短縮することができる。

【０１１２】尚、図１〜図５に示した上記実施形態は以
下のように変更してもよく、その場合でも同様の作用お
よび効果を得ることができる。 （１）各センスアンプ５３，５３ａを、クロスカップル
ラッチ形以外の他の形式（例えば、カレントミラー形、
バイポーラ形、シングルエンド形、等）に置き代える。

【０１１３】（２）各トランスファーゲート５６，５６
ｂを構成するＮＭＯＳトランジスタをＰＭＯＳトランジ
スタに置き代える。この場合は、列選択線CSL および冗
長列選択線RCSLをＬレベルにすれば、各トランスファー
ゲート５６，５６ｂをオン状態にすることができる。

【０１１４】（３）冗長なメモリセル領域５１ｂに２組
以上のビット線対BL, バーBLを割り当てる。すなわち、
冗長な列を２本以上備えるようにする。 （４）ヒューズ素子Ｆ１，ヒューズ素子Ｆａ１〜Ｆｃ
４，冗長イネーブルヒューズ素子ＦＲを、他の不揮発性
素子（ＥＥＰＲＯＭ（Electrically Erasable and Prog
rammable Read Only Memory ）、ＭＮＯＳ（Metal Nitr
ide Oxide Semiconductor ）、ＭＡＯＳ（Metal Alumin
a Oxide Semiconductor ）、ＭＡＳ（Metal Alumina Se
miconductor ）、ＦＡＭＯＳ（Floating gate Avalanch
e injection MOS ）、ＳＡＭＯＳ（Stacked Gate Avala
nche injection MOS）、等）に置き代える。

【０１１５】（５）冗長な列ではなく冗長な行をもつＤ
ＲＡＭに適用する。また、冗長な列および行をもつＤＲ
ＡＭに適用する。 （６）ＳＲＡＭ（Static Random Access Memory ）やＲ
ＯＭ（Read Only Memory）における冗長回路技術に適用
する。

【０１１６】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項４〜６のいずれか１項に記載の記憶装置に
おいて、第１のアクセス手段は、正規のメモリセルアレ
イの各列に接続された各センスアンプと、各センスアン
プに接続された各トランスファーゲートと、各トランス
ファーゲートに接続された各列選択線と、列デコーダと
からなる記憶装置。

【０１１７】このようにすれば、第１のアクセス手段を
容易に具体化することができる。 （ロ）請求項４〜６のいずれか１項に記載の記憶装置に
おいて、第２のアクセス手段は、冗長列に接続された各
センスアンプと、各センスアンプに接続された各トラン
スファーゲートと、各トランスファーゲートに接続され
た各冗長列選択線と、冗長列デコーダとからなる記憶装
置。

【０１１８】このようにすれば、第２のアクセス手段を
容易に具体化することができる。 （ハ）請求項４〜６のいずれか１項に記載の記憶装置に
おいて、第１および第２の活性化手段はスペアデコーダ
である記憶装置。

【０１１９】このようにすれば、第１および第２の活性
化手段を容易に具体化することができる。ところで、本
明細書において、発明の構成に係る部材は以下のように
定義されるものとする。

【０１２０】（ａ）正規のメモリセルアレイは正規のメ
モリセル領域５１ａであり、冗長列は冗長なメモリセル
領域５１ｂの列（ビット線対BL, バーBL）である。 （ｂ）第１のアクセス手段は、各センスアンプ５３、各
トランスファーゲート５６、各列選択線CSL 、列デコー
ダＣＤから構成される。

【０１２１】（ｃ）第２のアクセス手段は、センスアン
プ５３ｂ、トランスファーゲート５６ｂ、冗長列選択線
RCSL、冗長列デコーダＲＣＤから構成される。 （ｄ）第１の活性化手段はスペアデコーダ１であり、第
２の活性化手段はスペアデコーダ２である。

【０１２２】ところで、上記実施形態では冗長なメモリ
セル領域５１ｂに冗長な列が１本しか設けられていない
ため、正規のメモリセル領域５１ａに不良なメモリセル
５２を含む列が２本以上ある場合、１本の列については
不良アドレスの救済がなされないことになる。このよう
な問題は冗長な列を多数設ければ回避することができる
が、冗長な列をあまり増加させても、チップの面積が増
加するためにかえって歩留りが悪化することになる。

【０１２３】また、ＤＲＡＭによらず半導体記憶装置で
は、一般に、メモリセルアレイが複数のブロック（マク
ロブロック）に分割されている。そのため、不良なメモ
リセルの分布具合によっては、不良なメモリセルがなく
救済する必要がないブロックと、不良なメモリセルが多
すぎて救済不可能なブロックとが生じる。

【０１２４】例えば、図１１に示す１６ＭビットＤＲＡ
Ｍ１００について考えてみる。１６ＭビットＤＲＡＭ１
００は、４つの４Ｍビットブロック１０１〜１０４によ
って構成されている。そして、各ブロック１０１〜１０
４毎に上記実施形態の回路が組み込まれており、各ブロ
ック１０１〜１０４で個別に不良アドレスの救済が行わ
れる。従って、不良なメモリセルの分布具合により、各
ブロック１０１〜１０４のうち、例えば、ブロック１０
３にだけ救済不可能な不良なメモリセルが存在し、残り
の３つのブロック１０１，１０２，１０４においては不
良なメモリセルが全て救済可能である、といったことも
起こりえる。こうした場合には、ブロック１０３だけが
不良なために、１６ＭビットＤＲＡＭ１００全体が不良
となってしまう。

【０１２５】このように、半導体記憶装置内の複数のブ
ロックにおいて、一部のブロックのみが救済不可能であ
るために、他のブロックが救済可能であるにも関わら
ず、そのチップが不良となり歩留りが悪化するという問
題があった。

【０１２６】そこで、本発明者はこの問題を解決できる
方法を考えた。以下、その方法について図７に従って説
明する。図７（ａ）にウェハ１１０における１６Ｍビッ
トＤＲＡＭ１１１の配置を示し、図７（ｂ）に１６Ｍビ
ットＤＲＡＭ１１１を示す。１６ＭビットＤＲＡＭ１１
１は、隣合う４つの４Ｍビットブロック（４ＭビットＤ
ＲＡＭ）１２１〜１２４によって構成されている。そし
て、各ブロック１２１〜１２４毎に上記実施形態の回路
が組み込まれており、各ブロック１２１〜１２４で個別
に不良アドレスの救済が行われる。

【０１２７】各ブロック１２１〜１２４が全て救済可能
（良品）であった場合には、実線αで切り離し、各ブロ
ック１２１〜１２４における入出力（I/O ）パッド（図
示略）以外のパッド（図示略）を組み立て段階で接続す
る。これにより、各ブロック１２１〜１２４を組み合わ
せた１６ＭビットＤＲＡＭ１１１として製品化すること
ができる。この場合、各ブロック１２１〜１２４を×４
構成とすれば、１６ＭビットＤＲＡＭ１１１は×１６構
成となる。また、各ブロック１２１〜１２４において、
ＣＡＳＶパッドおよびＷＥＶパッドを独立で動かせるよ
うにすれば、バイトオペレーションにも対応することが
できる。

【０１２８】一方、各ブロック１２１〜１２４の中に救
済不可能なブロックがあった場合には、点線βで切り離
し、救済可能なブロックだけを４ＭビットＤＲＡＭとし
て製品化することができる。

【０１２９】尚、図８に示すように、I/O パッド１３１
以外の各パッド１３２を配置し、その各パッド１３２を
配線（メタル配線、ポリシリコン配線など）Ｍで予め接
続しておけば、上記したように、各パッド１３２を組み
立て段階で接続する必要がなくなり製造が容易になる。
この場合にも、点線βで切り離せば配線Ｍも切り離され
るため、各ブロック１２１〜１２４の中から救済可能な
ブロックだけを４ＭビットＤＲＡＭとして製品化するこ
とができる。

【０１３０】また、図９に示すように、高電位側電源Ｖ
CCとアース間に接続された高抵抗Ｒとヒューズ素子ｆと
からなる回路を設け、点線β上にヒューズ素子ｆを配置
しておくことも考えられる。この場合、実線αで切り離
して１６ＭビットＤＲＡＭ１１１として製品化する際に
は信号Ａ，ＢがＨレベルになり、点線βで切り離して各
ブロック１２１〜１２４を４ＭビットＤＲＡＭとして製
品化する際には信号Ａ，ＢがＬレベルになる。従って、
信号Ａ，ＢによってＤＲＡＭの仕様（リフレッシュ、動
作モード、電源電圧、等）が切り替わるように予め設計
しておけば、１６ＭビットＤＲＡＭ１１１と４Ｍビット
ＤＲＡＭ（１２１〜１２４）とで仕様を変えることがで
きる。

【０１３１】また、図１０に示すように、隣合う２つの
４Ｍビットブロック（４ＭビットＤＲＡＭ）１２１，１
２２によって８ＭビットＤＲＡＭ１５１を構成する。そ
して、各ブロック１２１，１２２間にI/O パッド（図示
略）以外の各パッド１４４を配置し、その各パッド１４
４を配線Ｍで予め接続しておく。また、各ブロック１２
１，１２２間に周辺回路１４３を配置し、その周辺回路
１４３と各ブロック１２１，１２２間を配線Ｍで予め接
続しておく。この場合、図８に示すＤＲＡＭと異なるの
は、２つのブロック１２１，１２２間で各パッド１４４
および周辺回路１４３が共有化されている点である。そ
して、両ブロック１２１，１２２が共に救済可能であっ
た場合には実線αで切り離すことで、８ＭビットＤＲＡ
Ｍ１５１を製品化する。また、ブロック１２１だけが救
済不可能であった場合は点線β１で切り離し、ブロック
１２２だけが救済不可能であった場合は点線β２で切り
離すことで、一方のブロック１２１，１２２だけを４Ｍ
ビットＤＲＡＭとして製品化する。このように、２つの
ブロック１２１，１２２間で各パッド１４４および周辺
回路１４３を共有化すれば、それぞれのブロック１２
１，１２２毎にパッドや周辺回路を設ける場合に比べ
て、ウェハ１１０上の専有面積を少なくして高集積化を
図ることができる。

【０１３２】このように、半導体記憶装置の各ブロック
毎を、半導体記憶装置として独立して機能するように設
計しておくことで、ウェハ上の無駄な部分が減って製造
コストの削減が可能になる。また、同一ウェハで複数の
異なる容量の半導体記憶装置を同時に製造できるため、
市場の動向に臨機応変に対応することができる。そし
て、４ＭビットＤＲＡＭ（１２１〜１２４）を設計する
だけで１６ＭビットＤＲＡＭ１１１や８ＭビットＤＲＡ
Ｍ１５１が設計できるように、複数の異なる容量の半導
体記憶装置を同時に設計できるため、設計期間を短縮化
することができる。さらに、ＤＲＡＭにおいては、バイ
トオペレーションなどの多品種展開が可能になる。

【０１３３】尚、図７および図８では１つのＤＲＡＭを
４つに分割する例を示し、図１０では１つのＤＲＡＭを
２つに分割する例を示したが、１つのＤＲＡＭを３つあ
るいは５つ以上に分割するようにしてもよい。また、４
つの４ＭビットＤＲＡＭによって１つの１６ＭビットＤ
ＲＡＭを構成するのではなく、４つの２５６ＭビットＤ
ＲＡＭによって１つの１ＧビットＤＲＡＭを構成するよ
うにしてもよい。さらに、図１０に示す例において、各
パッド１４４および周辺回路１４３の全部を各ブロック
１２１，１２２間で共有化させるのではなく、各パッド
１４４および周辺回路１４３の一部のみを共有化させる
ようにしてもよい。加えて、ＤＲＡＭに限らず半導体記
憶装置全般に適用してもよい。

【０１３４】

【発明の効果】以上詳述したように本発明によれば、ア
クセス時間が短い記憶装置を提供することができる。

【図面の簡単な説明】

【図１】一実施形態のブロック回路図。

【図２】一実施形態の要部回路図。

【図３】一実施形態の要部回路図。

【図４】一実施形態の要部回路図。

【図５】一実施形態の要部回路図。

【図６】従来例のブロック回路図。

【図７】冗長回路技術を有効に利用する方法を説明する
説明図。

【図８】冗長回路技術を有効に利用する方法を説明する
説明図。

【図９】冗長回路技術を有効に利用する方法を説明する
説明図。

【図１０】冗長回路技術を有効に利用する方法を説明す
る説明図。

【図１１】冗長回路技術を有効に利用する方法を説明す
る説明図。

【符号の説明】

１，２…スペアデコーダ ５１ａ…正規のメモリセル領域 ５１ｂ…冗長なメモリセル領域 ５３，５３ｂ…センスアンプ ５６，５６ｂ…トランスファーゲート RCSL…冗長列選択線 CSL …列選択線 ＣＤ…列デコーダ ＲＣＤ…冗長列デコーダ BL, バーBL…ビット線対

Claims (9)

【特許請求の範囲】
1. 【請求項１】 正規のメモリセルに冗長なメモリセルを
   予め加えておき、その冗長なメモリセルを不良なメモリ
   セルの代わりに用いる記憶装置。
2. 【請求項２】 正規のメモリセルアレイに冗長な行また
   は列の少なくともいずれか一方を予め加えておき、正規
   のメモリセルアレイ内の不良なメモリセルがアクセスさ
   れた際には、その不良なメモリセルの代わりに冗長な行
   または列のメモリセルにアクセスする記憶装置。
3. 【請求項３】 正規のメモリセルアレイに冗長な行また
   は列の少なくともいずれか一方を予め加えておき、正規
   のメモリセルアレイ内の不良なメモリセルがアクセスさ
   れた際には、その不良なメモリセルの代わりに冗長な行
   または列のメモリセルにアクセスするように予め設定さ
   れ、その設定は不良なメモリセルの行または列アドレス
   によってなされる記憶装置。
4. 【請求項４】 複数の行および列を有するマトリックス
   を構成するように複数のメモリセルを配列した正規のメ
   モリセルアレイと、 正規のメモリセルアレイと行を共有するように配列され
   た複数のメモリセルを有する冗長列と、 外部から指定された列アドレスに基づいて、対応する正
   規のメモリセルアレイの列にアクセスする第１のアクセ
   ス手段と、 外部から指定された列アドレスに基づいて、対応する冗
   長列にアクセスする第２のアクセス手段と、 外部から指定された列アドレスが正規のメモリセルアレ
   イ中の不良なメモリセルの列アドレスと合致しないとき
   には第１のアクセス手段を活性状態にさせ、合致すると
   きには第１のアクセス手段を非活性状態にさせる第１の
   活性化手段と、 外部から指定された列アドレスが正規のメモリセルアレ
   イ中の不良なメモリセルの列アドレスと合致するときに
   は第２のアクセス手段を活性状態にさせ、合致しないと
   きには第２のアクセス手段を非活性状態にさせる第２の
   活性化手段とを備えた記憶装置。
5. 【請求項５】 複数の行および列を有するマトリックス
   を構成するように複数のメモリセルを配列した正規のメ
   モリセルアレイと、 正規のメモリセルアレイと行を共有するように配列され
   た複数のメモリセルを有する冗長列と、 外部から指定された列アドレスに基づいて、対応する正
   規のメモリセルアレイの列にアクセスする第１のアクセ
   ス手段と、 外部から指定された列アドレスに基づいて、対応する冗
   長列にアクセスする第２のアクセス手段と、 外部から指定された列アドレスが正規のメモリセルアレ
   イ中の不良なメモリセルの列アドレスと合致しないとき
   には第１のアクセス手段を活性状態にさせ、合致すると
   きには第１のアクセス手段を非活性状態にさせるような
   当該列アドレスが予め設定された第１の活性化手段と、 外部から指定された列アドレスが正規のメモリセルアレ
   イ中の不良なメモリセルの列アドレスと合致するときに
   は第２のアクセス手段を活性状態にさせ、合致しないと
   きには第２のアクセス手段を非活性状態にさせるような
   当該列アドレスが予め設定された第２の活性化手段とを
   備えた記憶装置。
6. 【請求項６】 請求項４または請求項５に記載の記憶装
   置において、外部から指定された列アドレスを一時的に
   記憶する列アドレスバッファを備え、その列アドレスバ
   ッファは半導体チップ上で第２のアクセス手段および第
   ２の活性化手段と近接した場所に配置された記憶装置。
7. 【請求項７】 複数の行および列を有するマトリックス
   を構成するように複数のメモリセルを配列した正規のメ
   モリセルアレイと、 正規のメモリセルアレイと列を共有するように配列され
   た複数のメモリセルを有する冗長行と、 外部から指定された行アドレスに基づいて、対応する正
   規のメモリセルアレイの行にアクセスする第１のアクセ
   ス手段と、 外部から指定された行アドレスに基づいて、対応する冗
   長行にアクセスする第２のアクセス手段と、 外部から指定された行アドレスが正規のメモリセルアレ
   イ中の不良なメモリセルの行アドレスと合致しないとき
   には第１のアクセス手段を活性状態にさせ、合致すると
   きには第１のアクセス手段を非活性状態にさせる第１の
   活性化手段と、 外部から指定された行アドレスが正規のメモリセルアレ
   イ中の不良なメモリセルの行アドレスと合致するときに
   は第２のアクセス手段を活性状態にさせ、合致しないと
   きには第２のアクセス手段を非活性状態にさせる第２の
   活性化手段とを備えた記憶装置。
8. 【請求項８】 複数の行および列を有するマトリックス
   を構成するように複数のメモリセルを配列した正規のメ
   モリセルアレイと、 正規のメモリセルアレイと列を共有するように配列され
   た複数のメモリセルを有する冗長行と、 外部から指定された行アドレスに基づいて、対応する正
   規のメモリセルアレイの行にアクセスする第１のアクセ
   ス手段と、 外部から指定された行アドレスに基づいて、対応する冗
   長行にアクセスする第２のアクセス手段と、 外部から指定された行アドレスが正規のメモリセルアレ
   イ中の不良なメモリセルの行アドレスと合致しないとき
   には第１のアクセス手段を活性状態にさせ、合致すると
   きには第１のアクセス手段を非活性状態にさせるような
   当該行アドレスが予め設定された第１の活性化手段と、 外部から指定された行アドレスが正規のメモリセルアレ
   イ中の不良なメモリセルの行アドレスと合致するときに
   は第２のアクセス手段を活性状態にさせ、合致しないと
   きには第２のアクセス手段を非活性状態にさせるような
   当該行アドレスが予め設定された第２の活性化手段とを
   備えた記憶装置。
9. 【請求項９】 請求項７または請求項８に記載の記憶装
   置において、外部から指定された行アドレスを一時的に
   記憶する行アドレスバッファを備え、その行アドレスバ
   ッファは半導体チップ上で第２のアクセス手段および第
   ２の活性化手段と近接した場所に配置された記憶装置。