JP2010198694A

JP2010198694A - 半導体記憶装置及び半導体記憶装置における置換アドレスの判定方法

Info

Publication number: JP2010198694A
Application number: JP2009043866A
Authority: JP
Inventors: Hiroshi Akamatsu; 宏赤松
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2009-02-26
Filing date: 2009-02-26
Publication date: 2010-09-09

Abstract

【課題】メモリセル単位に救済を行う冗長メモリをメモリセルアレイの外に設け、ロウアドレスとカラムアドレスを時分割で与え、複数のバンクに対してマルチバンクオペレーションを行う半導体記憶装置において、バンクの増加につれて、冗長メモリに置き換えるか否かのアドレス判定回路の回路規模増大を抑制することのできる半導体記憶装置及び冗長メモリに置換を行うアドレスの判定方法を提供する。
【解決手段】外部から与えられたバンク及びロウアドレスが冗長メモリに置換すべきアドレスのバンク及びロウアドレスと一致したか否かを記憶する保持回路をバンク毎に設ける。当該バンクのカラムアドレスが与えられたときに、ロウアドレスが一致しているか否か上記保持回路により判定できるので、ロウアドレスを保持しておく必要がない。
【選択図】図７

Description

本発明は、半導体記憶装置及び半導体記憶装置における置換アドレスの判定方法に関する。特に、セル単位で置換が可能な冗長メモリを設け、外部からロウアドレスとカラムアドレスを時分割で入力してアクセスする半導体記憶装置に関する。

近年、メモリの規格として複数の規格を満たす、いわゆるコンボチップが注目されている。このコンボチップとしては、例えば、４Ｂａｎｋ構成のＬＰＤＤＲ１（ＬｏｗＰｏｗｅｒＤｏｕｂｌｅＤａｔａＲａｔｅ１ＳＤＲＡＭ）及び８Ｂａｎｋ構成のＬＰＤＤＲ２（ＬｏｗＰｏｗｅｒＤｏｕｂｌｅＤａｔａＲａｔｅ２ＳＤＲＡＭ）のメモリとして使用するものが考えられる。このとき、Ｘアドレスとバンクアドレスの構成は、ＬＰＤＤＲ２で８バンクのときには、ＸアドレスＸ０−１２，バンクアドレスＢＡ０−２が用いられ、ＬＰＤＤＲ１で４バンクの時には、ＸアドレスＸ０−１３，バンクアドレスＢＡ０−１が用いられることになり４バンクでバンクアドレスが１本減る代わりに、Ｘアドレスが１本増えることになる。

このようなコンボチップにおいても、記憶容量は、微細加工技術の進歩により年々増大し、微細化が進むに連れて１チップ当たりに含まれる欠陥メモリセルの数もますます増大しているというのが実情である。このような欠陥メモリセルは冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。

一般に、欠陥のあるアドレスは、複数のプログラムヒューズを含むヒューズ回路に記憶され、当該アドレスに対するアクセスが要求されると、上記ヒューズ回路の制御によって、欠陥メモリセルではなく冗長メモリセルに対して代替アクセスが行われることになる。このような欠陥アドレスは、ウェハ状態で行われる選別試験において検出され、検出された欠陥アドレスに応じてレーザビームを照射することにより、プログラムヒューズを切断する。

このようなアドレス置換を行った後においても、例えば、パッケージング時における熱ストレスなどにより、不良ビットが散発的に発生することがある。パッケージング後にこのような不良ビットが発見された場合、もはやレーザビームの照射によるアドレス置換を行うことはできないため、不良品として扱わざるを得ない。

このような問題を解決する方法として、レーザビームの照射による１次救済に加えて、パッケージング後に発見された少数の不良ビットを２次救済する方法が提案されている。この場合、２次救済するする不良アドレスを記憶する回路としては、レーザビームの照射が必要なレーザーヒューズ回路ではなく、電気的に書き込み可能な不揮発性の記憶回路が用いられる。このような記憶回路としては、酸化膜の絶縁破壊を利用したいわゆる「アンチヒューズ回路」を用いることができる。

ここで、パッケージング後に発見される不良ビットの数は、選別試験時に発見される不良ビットに比べて、その数が極めて少数である。このため、アンチヒューズ素子を用いた２次救済は、ワード線単位又はビット線単位での置換を行うのではなく、メモリセル単位での置換を行うことが好ましい。

メモリセル単位での置換を行うためには、不良アドレスの検出においてロウアドレス及びカラムアドレスの両方を参照し、これらが全て一致したことを検出しなければならない。このことは、不良メモリセルを指定するためのアドレスのビット数が非常に大きいことを意味する。つまり、ワード線単位の置換であれば、ロウアドレスの一致を検出すれば足り、カラムアドレスを参照する必要はない。同様に、ビット線単位の置換であれば、カラムアドレスの一致を検出すれば足り、ロウアドレスを参照する必要はない。これに対し、メモリセル単位での置換においては、ロウアドレス及びカラムアドレスの両方を参照する必要があることから、アドレス比較に必要なビット数が必然的に多くなる。

なお、関連技術としては、特許文献１、特許文献２に記載されたものがある。

特開２００７−３２８９１４号公報特開２００８−２０４５１９号公報

以下の分析は本発明において与えられる。特に内部に複数のバンクを備え、複数のバンクに対して並列にアクセスすることのできるマルチバンクオペレーション機能を有する半導体記憶装置で、メモリセル単位に冗長セルへの置換を判定するため、バンク毎にロウアドレスをカラムアドレスが与えられまで保持しておいて、判定すると、バンクの増加につれて、置換判定のためのロウアドレス保持回路の素子数が増大する。

一方、ＬＰＤＤＲ１のアンチヒューズのロウアドレスラッチ回路（Ｘアドレスラッチ回路）は、電源投入時においても、ｔＭＲＤ＝２ＣＬＫ、ｔＲＲＤ＝２ＣＬＫの条件を満たす必要性があるため、Ｂａｎｋ毎に必要となる。したがって、８Ｂａｎｋ構成のＬＰＤＤＲ２と４Ｂａｎｋ構成のＬＰＤＤＲ１のコンボチップを実現しようとすると、Ｘアドレスラッチ回路が８Ｂａｎｋ分必要となるため、８個のＸアドレスラッチ回路が必要とされ、回路規模が大きくなる。

本発明の１つの側面による半導体記憶装置は、ロウアドレスとカラムアドレスとを時分割で入力する半導体記憶装置において、マルチバンクオペレーションが可能な複数バンクのメモリセルアレイと、前記メモリセルアレイの外に配置され、セル単位で置換が可能な冗長メモリと、前記冗長メモリに置き換えるべきメモリセルのアドレスをあらかじめ記憶した置換アドレス記憶回路と、外部から入力したアドレスと前記置換アドレス記憶回路に記憶されたアドレスとを比較するアドレス比較回路と、バンク毎に設けられた比較結果保持回路であって、前記アドレス比較回路が外部から入力したバンク及びロウアドレスと前記置換アドレス記憶回路に記憶するアドレスのバンク及びロウアドレスとの一致を検出したときにその結果を保持する比較結果保持回路と、を有する。

また、本発明の別な側面による半導体記憶装置は、マルチバンクオペレーションが可能な複数バンクのメモリセルアレイと、あらかじめ記憶した置換アドレスと外部から入力されたバンク、ロウアドレス、カラムアドレスとを比較し、全て一致した場合に、１アドレス単位で置き換えが可能な冗長メモリと、を備え、ロウアドレスとカラムアドレスとを時分割で入力し、冗長メモリに置き換えるか否かのロウアドレス判定のタイミング制約の厳しい少バンク構成の仕様と前記タイミング制約の緩い多バンク構成の仕様とのどちらの仕様にも用いることのできる半導体記憶装置であって、冗長メモリに置換するバンクとロウアドレスとを判定するロウアドレス判定回路をさらに備え、前記ロウアドレス判定回路が、前記少バンク構成のバンク毎に設けられたロウアドレスラッチと、前記少バンク構成のバンク毎に設けられ、前記置換アドレス記憶回路に記憶するロウアドレスと前記ロウアドレスラッチの出力とを比較するロウアドレス比較回路と、前記多バンク構成のバンク毎に設けられ、前記ロウアドレス比較回路の比較結果を保持する比較結果保持回路と、を備え、前記少バンク構成においては、前記ロウアドレス比較回路の出力を前記ロウアドレス判定回路の出力としてそのまま出力し、前記多バンク構成においては、複数のバンクで前記ロウアドレスラッチと前記アドレス一致検出回路とを兼用し、前記比較結果保持回路の出力を前記ロウアドレス判定回路の出力とする。

本発明のさらに別な側面による半導体記憶装置における置換アドレスの判定方法は、マルチバンクオペレーションが可能な複数バンクのメモリセルアレイと、セル単位で前記メモリセルアレイを置換する冗長メモリと、前記冗長メモリに置換すべきバンク、ロウアドレス、カラムアドレスをあらかじめ記憶する置換アドレス記憶回路と、を備えた半導体記憶装置における置換アドレスの判定方法であって、ＡＣＴコマンドに応答してバンクとロウアドレスを入力し当該バンクを活性化すると共に冗長メモリに置換すべきアドレスのバンクとロウアドレスとを比較しバンク毎にロウアドレスがヒットしたか否か比較結果を更新して記憶するステップと、前記ＡＣＴコマンドにより活性化されたバンクについてリードコマンド又はライトコマンドが入力されたとき前記記憶するステップにより記憶された当該バンクのロウアドレスの比較結果がヒットしていて、かつ当該リードコマンド又はライトコマンドにより入力されたカラムアドレスと前記置換アドレス記憶回路に記憶されている当該バンクのカラムアドレスがヒットしたときに、前記メモリセルアレイに代えて、前記冗長メモリに対してリード又はライトアクセスを行い、当該バンクのロウアドレス又は、カラムアドレスのいずれかがヒットしなかったときに、当該バンクのメモリセルアレイに対してリードアクセス又はライトアクセスを行う。

本発明によれば、バンク毎にロウアドレスが一致しているか否かの比較結果を保持する比較結果保持回路を設けているので、バンク毎にロウアドレスを保持していなくても置換アドレスの判定が行えるので、バンク数の増大に伴う置換アドレス判定に要する回路規模を抑制することができる。

本発明の一実施例による半導体記憶装置の主な構成を示すブロック図である。（ａ）は１次救済によるワード線置換、（ｂ）は１次救済によるビット線置換、（ｃ）は２次救済によるメモリセル置換をそれぞれ説明するための模式図である。２次救済回路１２及びアンチヒューズ回路１２ａの大まかなブロック図である。本発明の一実施例による半導体記憶装置におけるロウアドレス比較回路周辺のブロック図である。比較例となる半導体記憶装置におけるロウアドレス比較回路周辺のブロック図である。本発明に一実施例によるアドレス判定の動作タイミング図である。本発明の別な実施例による半導体記憶装置におけるロウアドレス比較回路周辺のブロック図である。

本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。

本発明の一実施形態の半導体記憶装置１０は、例えば、図１、図４、図７に示すように、ロウアドレスとカラムアドレスとを時分割で入力（例えば、ＡＣＴコマンドに同期して入力するロウアドレスと、リードコマンドやライトコマンドに同期して入力するカラムアドレス）する半導体記憶装置１０において、マルチバンクオペレーションが可能な複数バンクのメモリセルアレイ２０（図１には１バンクのみ図示）と、メモリセルアレイの外に配置され、セル単位で置換が可能な冗長メモリ３２と、冗長メモリに置き換えるべきメモリセルのアドレスをあらかじめ記憶した置換アドレス記憶回路１２ａと、外部から入力したアドレスと置換アドレス記憶回路１２ａに記憶されたアドレスとを比較するアドレス比較回路（図３の１５０）と、バンク毎に設けられた比較結果保持回路１９０であって、アドレス比較回路１５０が外部から入力したバンク及びロウアドレスと置換アドレス記憶回路１２ａに記憶するアドレスのバンク及びロウアドレスとの一致を検出したときにその結果を保持する比較結果保持回路１９０と、を有する。ロウアドレスとカラムアドレスが時分割（異なるタイミング、又は、別コマンド）で指定される場合には、一般的には、カラムアドレスが与えられるまでロウアドレスを保持しておかなければ、置換アドレスへの一致を検出することはできない。特にマルチバンクオペレーションを行う場合には、各バンクのメモリセルアレイに並行してアクセスがあるので、当該バンクのロウアドレスが与えられてから、当該バンクのカラムアドレスが与えられるまで、バンク毎にロウアドレスを保持しておく必要があった。上記構成によれば、バンク毎にアドレスが一致したか否かを保持する比較結果保持回路１９０を設けたので、置換アドレス判定のためにバンク毎にロウアドレスを保持しておく必要はない。

また、本発明の一実施形態の半導体記憶装置１０は、例えば、図１、図３、図４、図７に示すように、アドレス比較回路１５０が、外部から入力したカラムアドレスと比較結果保持回路１９０に保持したバンク及びロウアドレスの比較結果とを用いて、バンク、ロウアドレス、カラムアドレスの全ての一致を検出したときに、メモリセルアレイ２０に代えて冗長メモリ３２に対してアクセスする。図３のアドレス比較回路１５０には、図示しないカラムアドレス比較回路も含んでおり、アドレス比較回路１５０は、バンク、ロウアドレス、カラムアドレスのすべてが置換アドレスと一致するか否かを比較する。

また、本発明の一実施形態の半導体記憶装置１０は、例えば、図１、図４に示すように、半導体記憶装置１０が、少バンク構成の第一の仕様（ＬＰＤＤＲ１）と多バンク構成の第二の仕様（ＬＰＤＤＲ２）とのどちらの仕様にも用いることができる半導体記憶装置１０であって、少バンク構成（ＬＰＤＤＲ１）のバンク毎に設けられたロウアドレスラッチ１７０と、少バンク構成（ＬＰＤＤＲ１）のバンク毎に設けられ、置換アドレス記憶回路１２ａに記憶するロウアドレスとロウアドレスラッチ１７０の出力とを比較するロウアドレス比較回路１８０と、を備え、多バンク構成の仕様では、ロウアドレスラッチ１７０とロウアドレス比較回路１８０を複数のバンクで共用する。例えば、ＬＰＤＤＲ１等の少バンク構成の仕様では、置換アドレス記憶回路（アンチヒューズ回路）１２ａから置換アドレスラッチ回路１４０への置換アドレスの読み出し時間に制約が多い場合は、複数のバンクについて、並行してロウアドレス比較を行う必要が生じる。このため、少バンク構成の仕様（ＬＰＤＤＲ１）では、ロウアドレスラッチ１７０、ロウアドレス比較回路１８０をバンク毎に設ける必要があるが、多バンク構成の仕様（ＬＰＤＤＲ２）では、置換アドレス記憶回路（アンチヒューズ回路）１２ａから置換アドレスラッチ回路１４０への置換アドレスの読み出し時間が十分確保できる場合には、ロウアドレスラッチ１７０、ロウアドレス比較回路１８０をバンク毎に設ける必要はないので、ロウアドレスラッチ１７０、ロウアドレス比較回路１８０を複数のバンクで共用することができる。従って、上記構成により、どちらの仕様にも対応しつつ、置換アドレス判定に要する回路規模を抑制することができる。

また、本発明の一実施形態の半導体記憶装置１０は、例えば、図４に示すように、半導体記憶装置１０全体を制御する制御回路２００をさらに備え、少バンク構成の仕様（ＬＰＤＤＲ１）とするか、多バンク構成の仕様（ＬＰＤＤＲ２）とするか、制御回路２００からの制御信号（ＭＯＤＥ）によって切り換える。上記構成により、同じ半導体記憶装置１０を少バンク構成の仕様でも、多バンク構成の仕様でも用いることができる。

また、本発明の一実施形態の半導体記憶装置１０は、例えば、図３、図４、図７に示すように、置換アドレス記憶回路１２ａから読み出した置換アドレスをアドレス比較回路１５０で比較するために一時的に保持する置換アドレス保持回路１４０をさらに含み、外部から入力されるリセットコマンドに応答して置換アドレス記憶回路１２ａから置換アドレス保持回路１４０に置換アドレスを転送する。置換アドレス記憶回路をアンチヒューズ等の不揮発性メモリで構成する場合は、不揮発性メモリセルから読み出しされた信号のセンス増幅に時間を要したり、半導体チップ上でアドレス比較回路との距離が離れておりデータの転送に時間を要したりするので、アドレス比較回路の近傍に配置された保持回路であって、電源が供給されている間はデータを保持する揮発性の置換アドレス保持回路１４０を設け、リセットコマンドに応答して置換アドレスのデータを転送しておく。この様にすれば、バンク毎にロウアドレスラッチ１７０やロウアドレス比較回路１８０を設ける必要はない。

また、本発明の一実施形態の半導体記憶装置１０は、例えば、図３、図４に示すように、置換アドレス記憶回路１２ａから読み出した置換アドレスをアドレス比較回路１５０で比較するために一時的に保持する置換アドレス保持回路１４０をさらに含み、少バンク構成の仕様（ＬＰＤＤＲ１）が選択されたときに、外部から入力されるモードレジスタセットコマンド（ＭＲＳコマンド）に応答して置換アドレス記憶回路１２ａから置換アドレス保持回路１４０に置換アドレスを転送し、多バンク構成の仕様（ＬＰＤＤＲ２）が選択されたときに、外部から入力されるリセットコマンドに応答して置換アドレス記憶回路１２ａから置換アドレス保持回路１４０に置換アドレスを転送する。モードレジスタセットコマンドにより置換アドレスを置換アドレス保持回路に転送する場合は、タイミングの制約が多いので、ロウアドレスラッチ、ロウアドレス比較回路をバンク毎に設けて各バンクで並行して置換アドレスとの比較を行う必要があるが、リセットコマンドに応答して置換アドレス保持回路に置換アドレスを転送する場合は、時間的に余裕があるので、ロウアドレスラッチ１７０、ロウアドレス比較回路１８０はバンク毎に設ける必要はない。

また、本発明の一実施形態の半導体記憶装置１０は、例えば、図１、図２に示すように、複数バンクのメモリセルアレイ２０が、それぞれメモリセルアレイ内にワード線ＷＬ又はビット線ＢＬ単位で置き換える冗長ワード線ＲＷＬ及び／又は冗長ビット線ＲＢＬを含んでおり、メモリセルアレイの外に配置される冗長メモリ３２が、メモリセルアレイ内に含まれる冗長ワード線ＲＷＬや冗長ビット線ＲＢＬでは置き換えができないときに用いられる小容量の冗長メモリである。たとえば、冗長ワード線や冗長ビット線を使用するか否かのプログラミングがレーザで行うものであっても、冗長メモリに置き換えるアドレスを記憶する置換アドレス記憶回路を電気的にプログラミング可能な不揮発性半導体記憶回路で構成すれば、パッケージに組み立てた後、もはや、レーザを照射して冗長ワード線や冗長ビット線をプロミングできなくなった後に見つかった不良についても救済できる。

また、本発明の一実施形態の半導体記憶装置１０は、メモリセルアレイ２０の外に配置される冗長メモリ３２がＳＲＡＭである。冗長メモリは比較的小容量なので、ＳＲＡＭを用いることができる。

また、本発明の一実施形態の半導体記憶装置１０は、置換アドレス記憶回路１２ａが電気的にプログラミング可能な不揮発性記憶回路１１０を備えている。電気的にプログラミング可能な不揮発性記憶回路であれば、パッケージングした後でもプログラムでき、不揮発性であるので、電源をオフした状態でも置換アドレスを記憶させておくことができる。

また、本発明の一実施形態の半導体記憶装置１０は、置換アドレス記憶回路１２ａが電気的にプログラミング可能なアンチヒューズ回路を備えている。アンチヒューズを用いれば、電気的にプログラムでき、電源をオフしても置換アドレスを記憶させておくことができる。

また、本発明の一実施形態の半導体記憶装置１０は、例えば、図１、図４に示すように、マルチバンクオペレーションが可能な複数バンクのメモリセルアレイ２０と、あらかじめ記憶した置換アドレスと外部から入力されたバンク、ロウアドレス、カラムアドレスとを比較し、全て一致した場合に、１アドレス単位で置き換えが可能な冗長メモリ３２と、
を備え、ロウアドレスとカラムアドレスとを時分割で入力し、冗長メモリ３２に置き換えるか否かのロウアドレス判定のタイミング制約の厳しい少バンク構成の仕様（ＬＰＤＤＲ１）とタイミング制約の緩い多バンク構成の仕様（ＬＰＤＤＲ２）とのどちらの仕様にも用いることのできる半導体記憶装置１０であって、冗長メモリに置換するバンクとロウアドレスとを判定するロウアドレス判定回路（１７０、１８０、１９０）をさらに備え、ロウアドレス判定回路（１７０、１８０、１９０）が、少バンク構成のバンク毎に設けられたロウアドレスラッチ１７０と、少バンク構成のバンク毎に設けられ、置換アドレス記憶回路１２ａに記憶するロウアドレスとロウアドレスラッチ１７０の出力とを比較するロウアドレス比較回路１８０と、多バンク構成のバンク毎に設けられ、ロウアドレス比較回路１８０の比較結果を保持する比較結果保持回路１９０と、を備え、少バンク構成（ＬＰＤＤＲ１）においては、ロウアドレス比較回路１８０の出力をロウアドレス判定回路（１７０、１８０、１９０）の出力としてそのまま出力し、多バンク構成においては、複数のバンクでロウアドレスラッチ１７０とアドレス比較回路１８０とを兼用し、比較結果保持回路１９０の出力をロウアドレス判定回路の出力（１７０、１８０、１９０）とする。

また、本発明の一実施形態の半導体記憶装置１０は、例えば、図１、図３、図４に示すように、冗長メモリに置換するバンクとカラムアドレスとを判定するカラムアドレス判定回路（図示していないが、図３のアドレス比較回路１５０に含まれる）をさらに備え、ＡＣＴコマンドに応答して入力したバンクとロウアドレスを前記ロウアドレス判定回路で判定し判定結果を前記ロウアドレス判定回路に保持し、ＡＣＴコマンド後に入力されたリードコマンド又はライトコマンドに応答して入力したバンクとカラムアドレスをカラムアドレス判定回路で判定し、該当するバンクのロウアドレス判定回路（１７０、１８０、１９０）、カラムアドレス判定回路が共にヒットした場合、メモリセルアレイ２０に代えて、前記冗長メモリ３２にアクセスする。

また、本発明の一実施形態の半導体記憶装置１０における置換アドレスの判定方法は、マルチバンクオペレーションが可能な複数バンクのメモリセルアレイ２０と、セル単位でメモリセルアレイ２０を置換する冗長メモリ３２と、冗長メモリに置換すべきバンク、ロウアドレス、カラムアドレスをあらかじめ記憶する置換アドレス記憶回路１２ａと、を備えた半導体記憶装置１０における置換アドレスの判定方法であって、ＡＣＴコマンドに応答してバンクとロウアドレスを入力し当該バンクを活性化すると共に冗長メモリに置換すべきアドレスのバンクとロウアドレスとを比較し、バンク毎にロウアドレスがヒットしたか否か比較結果を更新して記憶するステップと、ＡＣＴコマンドにより活性化されたバンクについてリードコマンド又はライトコマンドが入力されたとき記憶するステップにより記憶された当該バンクのロウアドレスの比較結果がヒットしていて、かつ、当該リードコマンド又はライトコマンドにより入力されたカラムアドレスと置換アドレス記憶回路１２ａに記憶されている当該バンクのカラムアドレスがヒットしたときに、メモリセルアレイ２０に代えて、冗長メモリ３２に対してリード又はライトアクセスを行い、当該バンクのロウアドレス又は、カラムアドレスのいずれかがヒットしなかったときに、当該バンクのメモリセルアレイ２０に対してリードアクセス又はライトアクセスを行う。すなわち、ＡＣＴコマンドでは、置換アドレスのロウアドレス部分がヒットしたか否かを判定し、その結果をバンク毎に記憶しておく。次に、そのバンクに対するリードコマンド又はライトコマンドが入力されたときに、ＡＣＴコマンドを受けたときに記憶しておいたロウアドレスがヒットしているか否かの情報を用いて、最終的にヒットしたか否かを判定し、その判定結果に基づいて、メモリセルアレイ又は冗長セルにアクセスできる。上記の方法によれば、ＡＣＴコマンドにより与えられたロウアドレスを置換アドレス判定のために記憶しておく必要はない。

また、本発明の一実施形態の半導体記憶装置１０における置換アドレスの判定方法は、半導体記憶装置１０が、バンク毎にロウアドレスの比較結果を記憶するラッチ回路１９０を備え、ＡＣＴコマンドに応答して当該バンクのロウアドレスの比較結果により当該バンクのラッチ回路１９０の記憶内容を更新し、リード又はライトコマンドに応答してラッチ回路１９０の記憶内容を参照して、ロウアドレスが一致しているか否か判定を行う。すなわち、バンク毎に設けたラッチ回路１９０にロウアドレスがヒットしているか否かの情報を記憶しておくことができる。以下、実施例について、図面を参照して詳しく説明する。

図１は、実施例１による半導体記憶装置１０の２段階救済の方法を説明するための模式図である。

図１に示すように、実施例１による半導体記憶装置１０は、外部から入力される入力アドレスＡＤＤを参照し、これに含まれる不良アドレスを救済する１次救済回路１１と、１次救済回路１１による救済後のアドレスＡＤＤ１にさらに含まれる不良アドレスを救済する２次救済回路１２とを有している。

１次救済回路１１は、ウェハ状態で行われる動作試験によって発見される欠陥アドレスを救済するための回路であり、その欠陥アドレスはレーザーヒューズ回路１１ａに保持される。一方、２次救済回路１２は、パッケージング後に発見される欠陥アドレスを救済するための回路であり、その欠陥アドレスはアンチヒューズ回路１２ａに保持される。レーザーヒューズ回路１１ａへの欠陥アドレスの書き込みは、レーザビームの照射によって行われる。これに対し、アンチヒューズ回路１２ａへの欠陥アドレスの書き込みは、アンチヒューズ素子に含まれる絶縁膜に高電圧を印加し、これを絶縁破壊することにより行う。いずれのヒューズ回路１１ａ，１２ａも、不揮発的且つ不可逆的なアドレス記憶が可能である。

１次救済回路１１による救済後のアドレスＡＤＤ１のうち、ロウアドレスについてはロウデコーダ２１に供給され、カラムアドレスについてはカラムデコーダ２２に供給される。ロウデコーダ２１は、メモリセルアレイ２０に含まれるワード線ＷＬを選択するための回路である。カラムデコーダ２２は、メモリセルアレイ２０に含まれるビット線ＢＬを選択するための回路である。ワード線ＷＬとビット線ＢＬの交点には、メモリセルＭＣが配置されている。メモリセルＭＣは、セルトランジスタＴとセルキャパシタＣの直列回路であり、セルトランジスタＴのゲートは対応するワード線ＷＬに接続され、セルトランジスタＴのソース／ドレインは対応するビット線ＢＬに接続されている。なお、図１において、メモリセルアレイ２０、ロウデコーダ２１、カラムデコーダ２２は１つのバンクを代表して記載しているが、半導体記憶装置１０には、複数のバンクが存在するので、実際には、メモリセルアレイ２０、ロウデコーダ２１、カラムデコーダ２２はバンクの数だけ複数設けられている。

図２（ａ）に示すように、メモリセルアレイ２０内のワード線ＷＬには冗長ワード線ＲＷＬが含まれており、ウェハ状態で行われる動作試験によって不良のあるワード線（又は不良ビットＦに接続されたワード線）が発見されると、これが冗長ワード線ＲＷＬに置換される。この場合、不良のあるワード線を示すロウアドレス（欠陥ロウアドレス）がレーザーヒューズ回路１１ａに書き込まれる。そして、入力アドレスＡＤＤに含まれるロウアドレスが欠陥ロウアドレスと一致した場合には、１次救済回路１１によるアドレス変換が行われ、これにより不良のあるワード線ではなく冗長ワード線ＲＷＬに対して代替アクセスが行われる。

また、図２（ｂ）に示すように、メモリセルアレイ２０内のカラム選択線ＹＳには冗長カラム選択線ＲＹＳ線が含まれており、ウェハ状態で行われる動作試験によって不良のあるビット線（又は不良ビットＦに接続されたビット線）が発見されると、これに対応するカラム選択線ＹＳが冗長カラム選択線ＲＹＳに置換される。この場合、不良のあるビット線を示すカラムアドレス（欠陥カラムアドレス）がレーザーヒューズ回路１１ａに書き込まれる。そして、入力アドレスＡＤＤに含まれるカラムアドレスが欠陥カラムアドレスと一致した場合には、１次救済回路１１によるアドレス変換が行われ、これにより不良のあるビット線に対応するカラム選択線ＹＳではなく、冗長ビット線ＲＢＬに対応する冗長カラム選択線ＲＹＳが選択される。

このように、１次救済回路１１を用いアドレス救済においては、メモリセルアレイ２０内の冗長ワード線及び冗長ビット線が用いられる。

さらに、１次救済回路１１による救済後のアドレスＡＤＤ１は、２次救済回路１２にも供給される。２次救済回路１２は、１次救済回路１１によるアドレス救済を行った後、パッケージング時における熱ストレスなどにより散発的に発生する不良ビットを救済するための回路である。図２（ｃ）に示すように、２次救済回路１２による不良ビットの置換は、メモリセルアレイ２０の外部に設けられた冗長メモリセル３２が用いられる。

２次救済回路１２は、メモリセル単位の不良ビットを救済するものであるから、不良アドレスの検出には、ロウアドレスとカラムアドレスの両方が必要である。したがって、アンチヒューズ回路１２ａには、不良ビットを特定するために、ロウアドレスとカラムアドレスの両方を含むアドレスデータが書き込まれる。そして、１次救済後のアドレスＡＤＤ１とアンチヒューズ回路１２ａに書き込まれたアドレスが一致すると、ヒット判定信号ＨＩＴが活性化する。ヒット判定信号ＨＩＴが活性化すると、冗長ラッチ回路３０に含まれる切替回路３１によって、アクセスパスが不良メモリセルから冗長メモリセル３２に切り替えられる。これにより、メモリセルアレイ２０に含まれる不良ビットではなく、冗長メモリセル３２に対して代替アクセスがなされる。冗長メモリセル３２は例えばＳＲＡＭセルからなり、メインアンプ４０が設けられた回路領域に配置される。

図１に示すように、本実施例による半導体記憶装置１０は、ＲＳＴ回路及びＭＲＳ回路５０をさらに備えている。ＲＳＴ回路は、外部からリセットコマンドが入力される、リセット信号（ＲＳＴ）を生成する回路である。ＭＲＳ回路５０は、外部からモードレジスタセットコマンド（ＭＲＳコマンド）が入力されると、外部からアドレス信号として入力される所定のコードに応じて半導体記憶装置１０の各種動作モードを設定する信号を生成する回路である。図１では、ＭＲＳ回路５０が生成する信号の一つとして、リセット信号（ＲＳＴ）を示している。後述するように、本実施例ではリセット信号（ＲＳＴ）をアンチヒューズ回路１２ａの制御信号として用いている。

図３は、２次救済回路１２及びアンチヒューズ回路１２ａの大まかなブロック図である。図３に示すように、アンチヒューズ回路１２ａは、Ｍ個のアンチヒューズ素子群１１０−１〜１１０−Ｍと、シリアル転送回路１２０と、を備えている。アンチヒューズ素子群１１０−１〜１１０−Ｍは、不良メモリセルを指定するアドレスデータＲＡ１〜ＲＡＭをそれぞれ保持する回路であり、不揮発性アドレス保持回路を構成する。したがって、アンチヒューズ素子群１１０−１〜１１０−Ｍは、Ｍ個の不良アドレスを記憶することが可能である。

アンチヒューズ素子群１１０−１〜１１０−Ｍから出力されるアドレスデータＲＡ１〜ＲＡＭは、シリアル転送回路１２０によって２次救済回路１２に転送される。これらアドレスデータＲＡ１〜ＲＡＭは、それぞれロウアドレス、カラムアドレス、バンクアドレスの他、これらアドレスが有効か否かを示すイネーブルビットによって構成されている。これらロウアドレス、カラムアドレス、バンクアドレス及びイネーブルビットの合計は、Ｎビットである。

一方、２次救済回路１２は、シリアル転送回路１２０によって転送されるアドレスデータＲＡ１〜ＲＡＭを受信するシリアル受信回路１３０と、シリアル受信回路１３０によって受信したアドレスデータＲＡ１〜ＲＡＭを保持する置換アドレスラッチ回路１４０と、置換アドレスラッチ回路１４０に保持されたアドレスデータＲＡ１〜ＲＡＭの各々と１次救済回路１１による救済後の入力アドレスＡＤＤ１とを比較し、これらの一致又は不一致を判定するアドレス比較回路１５０とを備えている。アドレス比較回路１５０への入力アドレスＡＤＤ１は、ロウアドレスＸＡ、カラムアドレスＹＡ及びバンクアドレスＢＡを含んでいる。アドレス比較回路１５０は、上記比較の結果、アドレスＡＤＤ１とアドレスデータＲＡ１〜ＲＡＭのいずれかが一致すれば、該アドレスが不良アドレスであることを示すヒット判定信号ＨＩＴを活性化させる。ヒット判定信号ＨＩＴは、図１に示した冗長ラッチ回路３０に供給される。

図４は、実施例１による半導体記憶装置１０におけるアドレス比較回路１５０のうち、ロウアドレスを比較するロウアドレス比較回路１８０周辺のブロック図である。この回路は、アンチヒューズ回路１２ａのロウアドレスと外部から入力されたロウアドレスが一致しているか否かを検出する回路である。図４の回路全体は、制御回路２００に入力されるクロックＣＬＫとコマンドによって制御回路により制御される。特にＡＣＴ（バンクアクテイブ）コマンドが与えられたときに、活性化するバンクのロウアドレスと置換アドレスラッチ回路１４０のロウアドレス、バンクと比較して一致していた場合には、ロウアドレスのヒット信号Ｘ−ｈｉｔ信号を出力する。

仕様選択回路２２０は、半導体記憶装置１０を４Ｂａｎｋ構成のＬＰＤＤＲ１のメモリとして使用するか、８Ｂａｎｋ構成のＬＰＤＤＲ２のメモリとして使用するか選択する回路である。制御回路２００は、仕様選択回路の選択信号（ＬＰＤＤＲ１／ＬＰＤＤＲ２）に基づいて、半導体記憶装置１０全体を、ＬＰＤＤＲ１又はＬＰＤＤＲ２仕様のメモリチップとして機能させる。

制御回路２００は、ＡＣＴコマンドが与えられると、Ｘアドレスバッファ２４０を活性化して、外部から入力されたロウアドレス（Ｘアドレス）を取り込む。なお、Ｘアドレスバッファ２４０が取り込むロウアドレスは、１次救済回路１１により救済した後のＸアドレスであってもよい。Ｘアドレスバッファが取り込んだロウアドレスは、該当するバンクのアドレスラッチ（ロウアドレスラッチ）１７０に格納される。アドレスラッチ１７０は、ＬＰＤＤＲ１のバンク数４に合わせて４つ設けられている。ＬＰＤＤＲ２のバンク数は８であるので、ＬＰＤＤＲ２のＢａｎｋＡ〜Ｈの８つのバンクは、２つのバンクで１つのアドレスラッチ１７０を共用している。アドレスラッチ１７０に取り込まれたロウアドレスは、アドレス比較回路１５０の一部であるロウアドレス比較回路１８０によって、アンチヒューズ回路１２ａから転送された置換アドレスラッチ回路１４０に格納されているバンク及びロウアドレスと比較される。比較した結果、バンク及びロウアドレスが一致していた場合は、ロウアドレスのヒット信号Ｘ−ｈｉｔ信号を出力する。なお、ロアアドレス比較回路１８０は、アドレスラッチ１７０にそれぞれ対応して、ＬＰＤＤＲ１のバンクの数だけ複数設けられている。したがって、ＬＰＤＤＲ２では、アドレスラッチ１７０と同様に複数のバンクでロウアドレス比較回路１８０を共用している。

ロウアドレス比較回路１８０が出力するＸ−ｈｉｔ信号は、モード選択スイッチ２３０に入力される。モード選択スイッチ２３０では、ＬＰＤＤＲ１が選択されているときは、ロウアドレス比較回路１８０が出力するＸ−ｈｉｔ信号をそのまま図示しないカラムアドレス比較回路へ出力する。一方、ＬＰＤＤＲ２が選択されているときは、制御回路２００が出力するバンクアドレスのラッチ（比較結果保持回路）１９０にＸ−ｈｉｔ信号をラッチする。なお、Ｘ−ｈｉｔ信号のラッチはＬＰＤＤＲ２のバンクの数だけ設けられており、ＬＰＤＤＲ２では、Ｘ−ｈｉｔ信号（ロウアドレスがヒットしているか否かを示す信号）をバンク毎にラッチする。ラッチされたＸ−ｈｉｔ信号は、図示しないカラムアドレス比較回路へ出力され、リードコマンドやライトコマンドにより指定されたカラムアドレスが置換アドレスラッチ回路１４０に格納されている置換アドレスのカラムアドレスと一致しているか否か比較される。このロウアドレス比較回路の比較結果とカラムアドレス比較回路の比較結果により、バンク、ロウアドレス、カラムアドレスのすべてが一致した場合には、メモリセルアレイのセルに代えて、冗長メモリが選択されてアクセスされる。一方、バンク、ロウアドレス、カラムアドレスの少なくとも一つが不一致であった場合には、指定されたバンクのメモリセルアレイ２０の指定されたロウアドレス、カラムアドレスのセルが選択されてアクセスされる。

図５は、比較例となるコンボチッブではないＬＰＤＤＲ１専用のメモリチップにおけるロアアドレス比較回路周辺のブロック図である。図５に示すとおり、ＬＰＤＤＲ１専用のメモリチップでは、バンク毎のＸ−ｈｉｔ信号の状態を保持するラッチ（比較結果保持回路）１９０は設けられていない。ＬＰＤＤＲ１専用の場合は、バンクの数だけロウアドレスラッチ１７０が設けられ、ロウアドレス比較回路１８０がバンクの数だけ設けられているので、各バンク毎のＸ−ｈｉｔ信号は、特にラッチ１９０を設けなくとも、常時出力されている。したがって、ＬＰＤＤＲ１専用の場合は、ラッチ（比較結果保持回路）１９０は不要である。

なお、バンク毎に設けられるロウアドレスラッチ１７０は、冗長アドレス判定のために設けられるものであり、ロウアドレスラッチ１７０とは別に、各バンクのロウデコーダ２１に付随して、図示しないロウアドレスデコードのためのロウアドレス保持回路が設けられている。このロウデコーダ２１に付随するロウアドレス保持回路にロウアドレスラッチ１７０の機能を持たせることも考えられるが、チップレイアウト上、各バンクのロウデコーダ２１はアドレス比較回路１５０とは離間してレイアウトされるため、配線が多くなり望ましくない。従って、ロウアドレスラッチ１７０は、ロウアドレスデコードのために設けられているものではなく、置換アドレス判定のために設けられている回路である。

次に、図６は、ＬＰＤＤＲ１とＬＰＤＤＲ２におけるイニシャライズ後のアドレス判定の動作タイミング図である。ＬＰＤＤＲ１の場合は、ＭＲＳ（モードレジスタセット）コマンドによってアンチヒューズ回路１２ａにアンチヒューズ素子のオンオフ状態として記録された置換アドレスデータがロード用アンプによってセンス増幅されデジタルデータに変換される。そのデジタルデータに変換された置換アドレスデータが、転送配線１６０を介して置換アドレスラッチ回路１４０に取り込まれる。ＭＲＳコマンドの後、最小のモードセットコマンドサイクル時間ｔＭＲＤである２サイクルの後、バンクＡに対するＡＣＴコマンドＡＣＴ＿ＡによりバンクＡが活性化されると共に、バンクＡのロウアドレスが指定される。さらにＡＣＴ＿Ａから他のバンクに対するＡＣＴコマンドを与えるまでに必要な時間ｔＲＲＤ（最小２サイクル）経過した後に、バンクＢに対してバンクアクティブコマンドが与えられている。さらにその１サイクル後には、バンクＡに対するライトコマンドが入力されている。このバンクＡに対するライトコマンドでは、カラムアドレスが指定され、前にＡＣＴ＿Ａコマンドによって与えられたロウアドレスと合わせて、バンク、ロウアドレス、カラムアドレスが与えられてライト動作が行われる。

ここで、ＭＲＳコマンドによってアンチヒューズの読み込みを開始してから、２サイクル後に、バンクＡのＡＣＴコマンドが与えられ、さらにそこから２サイクル後には、バンクＢに対するＡＣＴコマンドが与えられている。このＭＲＳコマンドが与えられてから、バンクＢに対するＡＣＴコマンドが与えられるまでの４サイクルでは、バンクＡのＡＣＴコマンドによる置換アドレスの判定が終了しない。そこで、図５に示すように、ＬＰＤＤＲ１の場合は、バンク毎にアドレスラッチ１７０とロウアドレス比較回路１８０を設け、バンク毎に並列にＸ−ｈｉｔの判定ができるようにしている。この様な構成にすることにより、ＭＲＳコマンド後、最初にＡＣＴコマンドを与えたバンクのロウアドレスの比較が終了する前に、他のバンクにＡＣＴコマンドを与え他のバンクのロウアドレスの比較を並行して進めることができる。

一方、ＬＰＤＤＲ２では、ＲＥＳＥＴコマンドによりアンチヒューズの置換アドレスラッチ回路への読み込み動作を開始している。ＲＥＳＥＴコマンドの場合には、ＡＣＴコマンドが入力されるまで十分な時間的余裕があり、ＡＣＴコマンドが入力されるまでにアンチヒューズ回路１２ａから置換アドレスラッチ回路１４０への置換アドレスの読み込み動作は完了する。従って、ＬＰＤＤＲ２の場合には、複数のバンクに対して並列にロウアドレスの一致を検出する必要はない。また、置換アドレスの判定には、バンク、ロウアドレス、カラムアドレスの全てが一致していることを検出する必要があるが、ロウアドレスが一致しているか否かをバンク毎に記憶しておけば、ロウアドレスそのものは、置換アドレスの判定には、必要ない。従って、ＬＰＤＤＲ２では、各バンク毎にロウアドレスの比較結果をラッチ（比較結果保持回路）１９０に保持し、アドレスラッチ１７０、ロウアドレス比較回路１８０は他のバンクと共用にすることにより、素子数の増大を防いでいる。

図７は、ＬＰＤＤＲ２専用の半導体記憶装置におけるロウアドレス比較回路周辺のブロック図である。実施例１の図４とほぼ同一である部分は、同一の符号を付し、詳細な説明は省略する。実施例１では、ＬＰＤＤＲ１のために、アドレスラッチ１７０、ロウアドレス比較回路１８０を複数設けていたが、ＬＰＤＤＲ２専用の場合は、アドレスラッチ１７０、ロウアドレス比較回路１８０は一つで十分である。ただし、ロウアドレス比較回路１８０での比較結果は、各バンク毎に設けたラッチ（比較結果保持回路）１９０によって保持している。これによって、ロウアドレスの一致検出のための回路を簡素化することができる。

以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０：半導体記憶装置
１１：１次救済回路
１１ａ：レーザーヒューズ回路
１２：２次救済回路
１２ａ：アンチヒューズ回路（置換アドレス記憶回路）
２０：メモリセルアレイ
２１：ロウデコーダ
２２：カラムデコーダ
３０：冗長ラッチ回路
３１：切替回路
３２：冗長メモリセル
４０：メインアンプ
５０：ＭＲＳ（モードレジスタセット）回路
５１：ＲＳＴ（リセット）回路
１１０−１〜１１０−Ｍ：アンチヒューズ素子群
１２０：シリアル転送回路
１３０：シリアル受信回路
１４０：置換アドレスラッチ回路（置換アドレス保持回路）
１５０：アドレス比較回路
１６０：転送配線
１７０：アドレスラッチ（ロウアドレスラッチ）
１８０：ロウアドレス比較回路
１９０：ラッチ（比較結果保持回路）
２００：制御回路
２２０：仕様選択回路
２３０：モード選択スイッチ
２４０：Ｘアドレスバッファ

Claims

ロウアドレスとカラムアドレスとを時分割で入力する半導体記憶装置において、
マルチバンクオペレーションが可能な複数バンクのメモリセルアレイと、
前記メモリセルアレイの外に配置され、セル単位で置換が可能な冗長メモリと、
前記冗長メモリに置き換えるべきメモリセルのアドレスをあらかじめ記憶した置換アドレス記憶回路と、
外部から入力したアドレスと前記置換アドレス記憶回路に記憶されたアドレスとを比較するアドレス比較回路と、
バンク毎に設けられた比較結果保持回路であって、前記アドレス比較回路が外部から入力したバンク及びロウアドレスと前記置換アドレス記憶回路に記憶するアドレスのバンク及びロウアドレスとの一致を検出したときにその結果を保持する比較結果保持回路と、
を有することを特徴とする半導体記憶装置。
前記アドレス比較回路が、外部から入力したカラムアドレスと前記比較結果保持回路に保持したバンク及びロウアドレスの比較結果とを用いて、バンク、ロウアドレス、カラムアドレスの全ての一致を検出したときに、
前記メモリセルアレイに代えて前記冗長メモリに対してアクセスすることを特徴とする半導体記憶装置。
前記半導体記憶装置が、少バンク構成の第一の仕様と多バンク構成の第二の仕様とのどちらの仕様にも用いることができる半導体記憶装置であって、
前記少バンク構成のバンク毎に設けられたロウアドレスラッチと、
前記少バンク構成のバンク毎に設けられ、前記置換アドレス記憶回路に記憶するロウアドレスと前記ロウアドレスラッチの出力とを比較するロウアドレス比較回路と、
を備え、
前記多バンク構成の仕様では、前記ロウアドレスラッチと前記ロウアドレス比較回路を複数のバンクで共用することを特徴とする請求項１又は２記載の半導体記憶装置。
前記半導体記憶装置全体を制御する制御回路をさらに備え、
前記少バンク構成の仕様とするか、多バンク構成の仕様とするか、前記制御回路からの制御信号によって切り換えることを特徴とする請求項３記載の半導体記憶装置。
前記置換アドレス記憶回路から読み出した置換アドレスを前記アドレス比較回路で比較するために一時的に保持する置換アドレス保持回路をさらに含み、
外部から入力されるリセットコマンドに応答して前記置換アドレス記憶回路から前記置換アドレス保持回路に置換アドレスを転送することを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
前記置換アドレス記憶回路から読み出した置換アドレスを前記アドレス比較回路で比較するために一時的に保持する置換アドレス保持回路をさらに含み、
前記少バンク構成の仕様が選択されたときに、外部から入力されるモードレジスタセットコマンドに応答して前記置換アドレス記憶回路から前記置換アドレス保持回路に置換アドレスを転送し、
前記多バンク構成の仕様が選択されたときに、外部から入力されるリセットコマンドに応答して前記置換アドレス記憶回路から前記置換アドレス保持回路に置換アドレスを転送することを特徴とする請求項３又は４記載の半導体記憶装置。
前記複数バンクのメモリセルアレイが、それぞれメモリセルアレイ内にワード線又はビット線単位で置き換える冗長ワード線及び／又は冗長ビット線を含んでおり、前記メモリセルアレイの外に配置される前記冗長メモリが、前記メモリセルアレイ内に含まれる冗長ワード線や冗長ビット線では置き換えができないときに用いられる小容量の冗長メモリであることを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。
前記メモリセルアレイの外に配置される冗長メモリがＳＲＡＭであることを特徴とする請求項１乃至７いずれか１項記載の半導体記憶装置。
前記置換アドレス記憶回路が電気的にプログラミング可能な不揮発性記憶回路を備えていることを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。
前記置換アドレス記憶回路が電気的にプログラミング可能なアンチヒューズ回路を備えていることを特徴とする請求項１乃至９いずれか１項記載の半導体記憶装置。
マルチバンクオペレーションが可能な複数バンクのメモリセルアレイと、
あらかじめ記憶した置換アドレスと外部から入力されたバンク、ロウアドレス、カラムアドレスとを比較し、全て一致した場合に、１アドレス単位で置き換えが可能な冗長メモリと、
を備え、ロウアドレスとカラムアドレスとを時分割で入力し、冗長メモリに置き換えるか否かのロウアドレス判定のタイミング制約の厳しい少バンク構成の仕様と前記タイミング制約の緩い多バンク構成の仕様とのどちらの仕様にも用いることのできる半導体記憶装置であって、
冗長メモリに置換するバンクとロウアドレスとを判定するロウアドレス判定回路をさらに備え、
前記ロウアドレス判定回路が、
前記少バンク構成のバンク毎に設けられたロウアドレスラッチと、
前記少バンク構成のバンク毎に設けられ、前記置換アドレス記憶回路に記憶するロウアドレスと前記ロウアドレスラッチの出力とを比較するロウアドレス比較回路と、
前記多バンク構成のバンク毎に設けられ、前記ロウアドレス比較回路の比較結果を保持する比較結果保持回路と、
を備え、
前記少バンク構成においては、前記ロウアドレス比較回路の出力を前記ロウアドレス判定回路の出力としてそのまま出力し、
前記多バンク構成においては、複数のバンクで前記ロウアドレスラッチと前記アドレス比較回路とを兼用し、前記比較結果保持回路の出力を前記ロウアドレス判定回路の出力とすることを特徴とする半導体記憶装置。
冗長メモリに置換するバンクとカラムアドレスとを判定するカラムアドレス判定回路をさらに備え、
ＡＣＴコマンドに応答して入力したバンクとロウアドレスを前記ロウアドレス判定回路で判定し判定結果を前記ロウアドレス判定回路に保持し、
ＡＣＴコマンド後に入力されたリードコマンド又はライトコマンドに応答して入力したバンクとカラムアドレスをカラムアドレス判定回路で判定し、該当するバンクのロウアドレス判定回路、カラムアドレス判定回路が共にヒットした場合、前記メモリセルアレイに代えて、前記冗長メモリにアクセスすることを特徴とする請求項１１記載の半導体記憶装置。
マルチバンクオペレーションが可能な複数バンクのメモリセルアレイと、
セル単位で前記メモリセルアレイを置換する冗長メモリと、
前記冗長メモリに置換すべきバンク、ロウアドレス、カラムアドレスをあらかじめ記憶する置換アドレス記憶回路と、
を備えた半導体記憶装置における、置換アドレスの判定方法であって
ＡＣＴコマンドに応答して、バンクとロウアドレスを入力し、当該バンクを活性化すると共に、冗長メモリに置換すべきアドレスのバンクとロウアドレスとを比較し、バンク毎にロウアドレスがヒットしたか否か比較結果を更新して記憶するステップと、
前記ＡＣＴコマンドにより活性化されたバンクについて、リードコマンド又はライトコマンドが入力されたとき、前記記憶するステップにより記憶された当該バンクのロウアドレスの比較結果がヒットしていて、かつ、当該リードコマンド又はライトコマンドにより入力されたカラムアドレスと前記置換アドレス記憶回路に記憶されている当該バンクのカラムアドレスがヒットしたときに、前記メモリセルアレイに代えて、前記冗長メモリに対してリード又はライトアクセスを行い、当該バンクのロウアドレス又は、カラムアドレスのいずれかがヒットしなかったときに、当該バンクのメモリセルアレイに対してリードアクセス又はライトアクセスを行うことを特徴とする半導体記憶装置における置換アドレスの判定方法。
前記半導体記憶装置が、バンク毎にロウアドレスの比較結果を記憶するラッチ回路を備え、
前記ＡＣＴコマンドに応答して当該バンクのロウアドレスの比較結果により当該バンクのラッチ回路の記憶内容を更新し、
前記リード又はライトコマンドに応答して前記ラッチ回路の記憶内容を参照して、ロウアドレスが一致しているか否か判定を行うことを特徴とする請求項１３記載の半導体記憶装置における置換アドレスの判定方法。