JP2012108973A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】電気ヒューズ素子からなるヒューズ回路をウェハ状態である前工程における一次救済及びパッケージ後である後工程における二次救済の両方で有効に利用する。
【解決手段】複数のアンチヒューズセットＡＦＳＥＴを含むヒューズ回路５０と、ヒューズ回路５０に書き込むべきアドレスを電気的に保持するヒューズアドレスレジスタ７０と、ヒューズ回路５０にアドレスを書き込むプログラム回路４０とを備える。プログラム回路４０は、第１のテストコマンドが発行された場合には該第１のテストコマンドと共に外部から入力されたアドレスをヒューズ回路４０に書き込み、第２のテストコマンドが発行された場合には際にヒューズアドレスレジスタ７０に保持されたアドレスをヒューズ回路５０に書き込む。これにより、通常の後工程用のテスタを用いて不良メモリセルを冗長メモリセルに正しく置換することが可能となる。
【選択図】図１

Description

本発明は半導体装置及びその制御方法に関し、特に、不良のあるメモリセルを冗長メモリセルに置換することが可能な半導体装置及びその制御方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリには、不良のあるメモリセルを置換するための冗長メモリセルが備えられていることが一般的である。不良のあるメモリセルのアドレスはヒューズ回路に記憶され、アクセスが要求されたアドレスがヒューズ回路に記憶されたアドレスと一致した場合には、不良メモリセルではなく冗長メモリセルに対して代替アクセスが行われる。これにより、該アドレスを正常なアドレスとして取り扱うことが可能となる。

ヒューズ回路を構成する素子としては、レーザービームの照射によってプログラム可能な光学ヒューズ素子を用いることが一般的である。しかしながら、光学ヒューズ素子はチップ上の占有面積が大きいばかりでなく、パッケージング後のプログラムが不可能である。このため、近年においては、光学ヒューズ素子の代わりに、電気的にプログラム可能な電気ヒューズ素子が用いられることがある。ヒューズ回路に電気ヒューズ素子を用いた半導体装置としては、特許文献１に記載された半導体装置が知られている。電気ヒューズ素子はチップ上の占有面積が比較的小さく、しかも、パッケージング後においてもプログラムが可能であることから、パッケージング後に生じた不良メモリセルを置換することが可能となる。

特開２００７−３１７８８２号公報

しかしながら、パッケージング後に生じた不良メモリセルを電気ヒューズ素子によって置換する場合、パッケージング前に一次救済された不良アドレスとパッケージング後に二次救済された不良アドレスとの関係が複雑となることがある。例えば、一次救済に用いる冗長メモリセルと二次救済に用いる冗長メモリセルとを別個に用意する場合、仮にアクセスが要求されたアドレスが一次救済と二次救済の両方によって救済されたアドレスである場合、二次救済により置換された冗長メモリセルに対して優先的にアクセスを行う必要がある。このようなアクセスを実現するためには、アクセス制御回路の回路構成が複雑となってしまう。

一方、各冗長メモリセルを一次救済でも二次救済でも使用可能な構成とする場合、二次救済を行うための動作テストが複雑化する。これは、パッケージング後に行う動作テストにおいては、フェイルメモリと呼ばれる不良アドレスを保持するメモリを備えないテスタが用いられるからである。

本願発明は実使用上において、電気ヒューズ素子からなるヒューズ回路をウェハ状態である前工程における一次救済及びパッケージ後である後工程における二次救済の両方で有効に利用するための回路を備えた半導体装置及びその制御方法を提供するものである。

本発明の一側面による半導体装置は、複数の電気ヒューズ素子を含むヒューズ回路と、前記ヒューズ回路に書き込むべきアドレスを電気的に保持するヒューズアドレスレジスタと、前記ヒューズ回路にアドレスを書き込むプログラム回路と、を備え、前記プログラム回路は、第１のテストコマンドが発行された場合には該第１のテストコマンドと共に外部から入力されたアドレスを前記ヒューズ回路に書き込み、第２のテストコマンドが発行された場合には際に前記ヒューズアドレスレジスタに保持された前記アドレスを前記ヒューズ回路に書き込むことを特徴とする。

本発明の他の側面による半導体装置は、複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルのうち欠陥のあるメモリセルを置換するための複数の冗長メモリセルを含む冗長メモリセルアレイと、複数の電気ヒューズ素子によって前記欠陥のあるメモリセルのアドレスを記憶するヒューズ回路と、前記ヒューズ回路に書き込むべきアドレスを電気的に保持するヒューズアドレスレジスタと、アクセスが要求されたアドレスが前記ヒューズ回路に記憶されていないアドレスであることに応答して前記メモリセルに対してアクセスを行い、アクセスが要求されたアドレスが前記ヒューズ回路に記憶されたアドレスであることに応答して前記冗長メモリセルに対してアクセスを行うアクセス制御回路と、前記メモリセルアレイ又は前記冗長メモリセルアレイから読み出されたデータに不良が含まれているか否かを判定する不良判定回路と、前記不良判定回路によって不良が検出されたデータが前記メモリセルアレイ及び前記冗長メモリセルアレイのいずれから読み出されたデータであるのかを判定する救済判定回路と、を備え、前記ヒューズアドレスレジスタは、前記不良判定回路によって不良が検出されたデータが前記救済判定回路によって前記メモリセルアレイから読み出されたデータであると判定されたことに応答して、該データが読み出されたメモリセルのアドレスを保持することを特徴とする。

本発明による半導体装置の制御方法は、複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルのうち欠陥のあるメモリセルを置換するための複数の冗長メモリセルを含む冗長メモリセルアレイと、複数の電気ヒューズ素子によって前記欠陥のあるメモリセルのアドレスを記憶するヒューズ回路と、アクセスが要求されたアドレスが前記ヒューズ回路に記憶されていないアドレスであることに応答して前記メモリセルに対してアクセスを行い、アクセスが要求されたアドレスが前記ヒューズ回路に記憶されたアドレスであることに応答して前記冗長メモリセルに対してアクセスを行うアクセス制御回路と、を備える半導体装置の制御方法であって、前記メモリセルアレイに対してアクセスを行うことにより、欠陥のあるメモリセルのアドレスを検出する第１のステップと、前記第１のステップで検出された前記欠陥のあるメモリセルのアドレスを前記ヒューズ回路に書き込む第２のステップと、前記第２のステップを行った後、前記メモリセルアレイ及び冗長メモリセルアレイに対してアクセスを行うことにより、欠陥のあるメモリセル及び欠陥のある冗長メモリセルのアドレスを検出する第３のステップと、前記第３のステップにおいて前記欠陥のある冗長メモリセルが検出されなかった場合、前記第３のステップで検出された前記欠陥のあるメモリセルのアドレスを前記ヒューズ回路に書き込む第４のステップと、を備え、前記第２のステップは、前記半導体装置の外部で保持された前記欠陥のあるメモリセルのアドレスを前記ヒューズ回路に書き込むことにより行い、前記第４のステップは、前記半導体装置の内部で保持された前記欠陥のあるメモリセルのアドレスを前記ヒューズ回路に書き込むことにより行うことを特徴とする。

本発明によれば、フェイルメモリを備えない通常の後工程用のテスタを用いた場合であっても、パッケージング後に検出された不良メモリセルを冗長メモリセルに正しく置換することが可能となる。しかも、一次救済されたアドレスと二次救済されたアドレスとの間に優先順位を設ける必要もないことから、アクセス制御回路が複雑化することもない。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 ヒューズ回路５０及びヒューズアドレスレジスタ７０の構成を示すブロック図である。 救済判定回路６０の回路図である。 半導体装置１０に対する動作テストの手順について説明するためのフローチャートである。 半導体装置１０を一次救済するテスタ１００を示すブロック図である。 半導体装置１０を二次救済するテスタ２００を示すブロック図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置１０は、外部端子としてアドレス端子１１、コマンド端子１２、クロック端子１３、データ入出力端子１４及びテスト端子１５，１６を備えている。その他、電源端子やデータストローブ端子なども設けられているが、これらについては図示を省略してある。

アドレス端子１１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子１１に入力されたアドレス信号ＡＤＤは、アドレスバッファ２１を介して行アドレスラッチ回路２２及び列アドレスラッチ回路２３に供給される。行アドレスラッチ回路２２は、入力されたアドレス信号ＡＤＤが行アドレスＸＡＤＤである場合にこれをラッチする回路であり、ラッチされた行アドレスＸＡＤＤは行デコーダ２４に供給される。一方、列アドレスラッチ回路２３は、入力されたアドレス信号ＡＤＤが列アドレスＹＡＤＤである場合にこれをラッチする回路であり、ラッチされた列アドレスＹＡＤＤは列デコーダ２５に供給される。

行デコーダ２４は、メモリセルアレイ３０に含まれるワード線ＷＬを選択するための回路である。列デコーダ２５は、センス回路２６に含まれるセンスアンプＳＡを選択するための回路である。センスアンプＳＡはそれぞれ対応するビット線ＢＬに接続されており、ビット線ＢＬを介して読み出されたデータを増幅する役割を果たす。センス回路２６によって増幅されたデータは、データバス２７を介してリードライトアンプ２８に供給される。リードライトアンプ２８は、データバス２７を介して供給されるデータを増幅して入出力バッファ２９に供給するとともに、入出力バッファ２９から供給されるデータをデータバス２７に供給する。入出力バッファ２９はデータ入出力端子１４に接続されている。

メモリセルアレイ３０においては、複数のワード線ＷＬと複数のビット線が交差しており、その交点にメモリセルＭＣが配置されている。さらに、本実施形態においては、メモリセルアレイ３０とは別に冗長メモリセルアレイ３０ａが設けられている。冗長メモリセルアレイ３０ａには複数の冗長ワード線ＷＬａが設けられており、冗長ワード線ＷＬａとビット線ＢＬとの交点には冗長メモリセルＭＣａが配置されている。冗長ワード線ＷＬａは、冗長行デコーダ２４ａによって選択される。

コマンド端子１２は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド端子１２に入力されたコマンド信号ＣＯＭは、コマンドバッファ３１を介してコマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号ＣＯＭを解読し、その結果に応じて各種内部コマンド信号を生成する。コマンドデコーダ３２が生成する内部コマンド信号としては、アクティブ信号ＡＣＴ、リードライト信号ＲＷ、テスト信号ＴＥＳＴ１，ＴＥＳＴ２ａ，２ｂが含まれる。

アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがアクティブコマンドである場合に活性化される信号であり、行アドレスラッチ回路２２及びセンス回路２６に供給される。これにより、行アドレスラッチ回路２２はアクティブ信号ＡＣＴに同期して行アドレスＸＡＤＤをラッチし、センス回路２６はアクティブ信号ＡＣＴに同期してセンスアンプＳＡを活性化させる。リードライト信号ＲＷは、コマンド信号ＣＯＭがリードコマンド又はライトコマンドである場合に活性化される信号であり、列アドレスラッチ回路２３及び列デコーダ２５に供給される。これにより、列アドレスラッチ回路２３はリードライト信号ＲＷに同期して列アドレスＹＡＤＤをラッチし、列デコーダ２５はリードライト信号ＲＷに同期してセンスアンプＳＡの選択を行う。

テスト信号ＴＥＳＴ１は、コマンド信号ＣＯＭが第１のテストコマンドである場合に活性化される信号であり、プログラム回路４０に供給される。第１のテストコマンドは、ウェハ状態で行われる動作テストの結果検出された不良アドレスをヒューズ回路５０にプログラムする際に発行されるコマンドである。

テスト信号ＴＥＳＴ２ａは、コマンド信号ＣＯＭが第３のテストコマンドである場合に活性化される信号であり、救済判定回路６０に供給される。第３のテストコマンドは、パッケージング後の動作テストを行う際に発行されるコマンドである。テスト信号ＴＥＳＴ２ｂは、コマンド信号ＣＯＭが第２のテストコマンドである場合に活性化される信号であり、プログラム回路４０に供給される。第２のテストコマンドは、パッケージング後の動作テストの結果検出された不良アドレスをヒューズ回路５０にプログラムする際に発行されるコマンドである。

ヒューズ回路５０は、複数の電気ヒューズ素子を含む回路であり、メモリセルアレイ３０に含まれる不良のあるメモリセルＭＣのアドレス（不良アドレス）が不揮発的に記憶される。不良アドレスは、行アドレスラッチ回路２２から供給されるほか、ヒューズアドレスレジスタ７０からも供給される。詳細については後述するが、ウェハ状態で行われる動作テストの結果検出された不良アドレスについては行アドレスラッチ回路２２から供給され、パッケージング後の動作テストの結果検出された不良アドレスについてはヒューズアドレスレジスタ７０から供給される。

ヒューズ回路５０に記憶された不良アドレスＦｕｓｅ０〜Ｆｕｓｅｍは、比較回路８０に供給される。比較回路８０は、実使用時において行アドレスＸＡＤＤと不良アドレスＦｕｓｅ０〜Ｆｕｓｅｍとを比較し、行アドレスＸＡＤＤが不良アドレスＦｕｓｅ０〜Ｆｕｓｅｍのいずれかと一致した場合には、対応するヒット信号Ｈｉｔ０〜Ｈｉｔｍを活性化させる。ヒット信号Ｈｉｔ０〜Ｈｉｔｍは、行デコーダ２４及び冗長行デコーダ２４ａに供給される。そして、ヒット信号Ｈｉｔ０〜Ｈｉｔｍが活性化していない場合には、行デコーダ２４は行アドレスＸＡＤＤに基づいて所定のワード線ＷＬを選択し、ヒット信号Ｈｉｔ０〜Ｈｉｔｍのいずれかが活性化している場合には、行デコーダ２４の動作が停止され、代わりに冗長行デコーダ２４ａが活性化しているヒット信号Ｈｉｔ０〜Ｈｉｔｍに基づいて所定の冗長ワード線ＷＬａを選択する。

クロック端子１３は、外部からクロック信号ＣＫが入力される端子である。クロック端子１３に入力されたクロック信号ＣＫは、入力バッファ３３及びＤＬＬ回路３４に供給される。入力バッファ３３は、クロック信号ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは各種回路ブロックに供給される。また、ＤＬＬ回路３４は、クロック信号ＣＫに基づいて位相制御された出力用クロック信号ＬＣＬＫを生成する回路であり、生成された出力用クロック信号ＬＣＬＫは入出力バッファ２９に供給される。

図２は、ヒューズ回路５０及びヒューズアドレスレジスタ７０の構成を示すブロック図である。

図２に示すように、ヒューズ回路５０には複数（ｍ＋１個）のアンチヒューズセットＡＦＳＥＴが設けられている。各アンチヒューズセットＡＦＳＥＴは、それぞれ１つの不良アドレスを記憶する回路であり、したがって複数のアンチヒューズ素子からなる。アンチヒューズ素子は電気ヒューズ素子の一種であり、プログラムされていない初期状態においては絶縁状態であり、高電圧の印加によって絶縁破壊するとプログラムされた状態となる。一旦プログラム状態に遷移させると、未プログラム状態に戻すことはできないため、情報を不揮発的且つ不可逆的に記憶することが可能である。但し、本発明においてアンチヒューズ素子を用いることは必須でなく、電気的に書き込み可能なヒューズ素子であればその種類は問わない。

ヒューズ回路５０には、アンチヒューズセットＡＦＳＥＴにそれぞれ対応する複数のセレクタＳＥＬがさらに設けられている。セレクタＳＥＬは、対応するアンチヒューズセットＡＦＳＥＴにプログラムする不良アドレスを選択する回路である。具体的には、テスト信号ＴＥＳＴ１が活性化している場合は、行アドレスラッチ回路２２から供給される行アドレスＸＡＤＤを選択し、テスト信号ＴＥＳＴ２ｂが活性化している場合は、ヒューズアドレスレジスタ７０から供給される不良アドレスを選択する。

ヒューズアドレスレジスタ７０は、アンチヒューズセットＡＦＳＥＴにそれぞれ対応する複数のレジスタＲＥＧを備えている。各レジスタＲＥＧには、行アドレスラッチ回路２２から行アドレスＸＡＤＤが共通に供給され、ヒューズ選択信号ＦＷによって選択されたレジスタＲＥＧに行アドレスＸＡＤＤが電気的に保持される。ヒューズ選択信号ＦＷは、救済判定回路６０から供給される信号である。ヒューズ選択信号ＦＷのビット数はｎ＋１ビットであり、ｎ＋１個のレジスタＲＥＧを選択できる。ここでｎ≦ｍである。つまり、全てのアンチヒューズセットＡＦＳＥＴに対してレジスタＲＥＧを割り当てることは必須でなく、一部のアンチヒューズセットＡＦＳＥＴに対してのみレジスタＲＥＧを割り当てても構わない。

図３は、救済判定回路６０の回路図である。

図３に示すように、救済判定回路６０は、フェイル信号ＰＦ、ヒット信号Ｈｉｔ、テスト信号ＴＥＳＴ２ａを受ける３入力のＡＮＤゲート回路６１，６２を備えている。ＡＮＤゲート回路６１については、フェイル信号ＰＦ、ヒット信号Ｈｉｔ、テスト信号ＴＥＳＴ２ａがいずれもハイレベル（活性レベル）である場合に出力６１ａをハイレベルとする一方、ＡＮＤゲート回路６２については、フェイル信号ＰＦとテスト信号ＴＥＳＴ２ａがいずれもハイレベル（活性レベル）であり、且つ、ヒット信号Ｈｉｔがローレベル（非活性レベル）である場合に出力６２ａをハイレベルとする。ヒット信号Ｈｉｔは、ヒット信号Ｈｉｔ０〜Ｈｉｔｍの論理和出力である。したがって、いずれかのヒット信号Ｈｉｔ０〜Ｈｉｔｍが活性化すると、ヒット信号Ｈｉｔはハイレベルに活性化する。

フェイル信号ＰＦは、図１に示す不良判定回路９２によって生成される信号である。不良判定回路９２は、データバス２７上の信号を圧縮するＯＲゲート回路からなり、データバス２７上のリードデータに１ビットでも誤りがあれば、フェイル信号ＰＦをハイレベルに活性化させる。フェイル信号ＰＦは救済判定回路６０に供給されるほか、テスト端子１５を介して外部に出力される。テスト端子１５から出力される信号は、テスト出力信号ＴＯＵＴ１と呼ぶことがある。テスト端子１５は、データ入出力端子１４の一部と兼用しても構わない。

ＡＮＤゲート回路６２の出力６２ａは、シフトレジスタ６３からなるカウンタに供給される。シフトレジスタ６３はヒューズ選択信号ＦＷを生成する回路であり、初期値として図１に示す残数指示回路９１から供給される残数指示信号ＦＳが与えられる。残数指示回路９１は、テスト信号ＴＥＳＴ１によって不良アドレスがプログラムされた後における、ヒューズ回路５０に含まれる未使用のアンチヒューズセットＡＦＳＥＴの数を示す残数指示信号ＦＳを保持する回路である。残数指示回路９１は、アンチヒューズ素子によって構成することが好ましい。シフトレジスタ６３は残数指示信号ＦＳが示す値を初期値として設定し、ＡＮＤゲート回路６２の出力６２ａが活性化するたびにシフト動作を行う。そして、残数指示信号ＦＳが示す残数を超える回数のシフト動作を行うと、オーバーフロー信号ＯＦを活性化させる。

オーバーフロー信号ＯＦは、ＡＮＤゲート回路６１の出力６１ａとともにＯＲゲート回路６４に供給される。ＯＲゲート回路６４の出力は、フリップフロップ回路６５を介してテスト端子１６に出力される。テスト端子１６から出力される信号は、テスト出力信号ＴＯＵＴ２（救済不可フラグ）と呼ぶことがある。テスト端子１６は、データ入出力端子１４の一部と兼用しても構わない。

以上が本実施形態による半導体装置１０の回路構成である。次に、半導体装置１０に対する動作テストの手順について説明する。

図４は、半導体装置１０に対する動作テストの手順について説明するためのフローチャートである。

まず、ウェハ状態の半導体装置１０に対し、テスタを用いて動作テストを行う（ステップＳ１）。ステップＳ１の動作テストにおいては、図５に示すように、フェイルメモリを備えた高機能なテスタ１００が用いられる。テスタ１００は、ウェハ上の多数の半導体装置１０に対して並列に動作テストを実行する装置であり、動作速度は低速であるが、フェイルメモリ１２０を備えている。フェイルメモリ１２０には、アドレス発生回路１１０から出力されたアドレス信号ＡＤＤが供給されており、テスト出力信号ＴＯＵＴ１が活性化すると、アドレス信号ＡＤＤを記憶する。アドレス発生回路１１０から出力されたアドレス信号ＡＤＤは半導体装置１０に供給され、半導体装置１０はこれに基づいてアクセス動作を行うことから、フェイルメモリ１２０に記憶されたアドレスは、該半導体装置１０の不良アドレスであることを意味する。

ステップＳ１による不良アドレスの抽出が完了すると、検出された不良アドレスの数がｍ＋１個以下であるか否かを判定する（ステップＳ２）。その結果、検出された不良アドレスの数がｍ＋１個を超えていれば、ヒューズ回路５０を用いた置換動作が不可能であることから、該半導体装置１０を廃棄する（ステップＳ３）。これに対し、検出された不良アドレスの数がｍ＋１個以下であれば、ヒューズ回路５０を用いた置換動作が可能であることから、第１のテストコマンドを発行するとともにフェイルメモリ１２０に保持されている不良アドレスを半導体装置１０に出力する（ステップＳ４）。これにより、半導体装置１０の内部においては、テスト信号ＴＥＳＴ１が活性化することから、アドレス端子１１から入力された不良アドレスＸＡＤＤがプログラム回路４０によってアンチヒューズセットＡＦＳＥＴにそれぞれ書き込まれることになる。

以上により、ウェハ段階でのアドレス置換作業が終了する。したがって、この時点では、アドレス置換が行われた半導体装置１０は良品であり、全てのアドレスが有効である。

その後、ウェハをダイシングすることにより半導体装置１０を個片化し、パッケージングする（ステップＳ５）。このとき、主にパッケージング作業における熱負荷などによって不良アドレスが新たに発生することがある。以下の工程では、このような新たに発生した不良アドレスの救済（二次救済）を行う。

まず、パッケージングされた半導体装置１０に対し、テスタを用いて動作テストを行う（ステップＳ６，Ｓ７）。ステップＳ６，Ｓ７の動作テストにおいては、図６に示すように、フェイルメモリを備えない低機能なテスタ２００が用いられる。テスタ２００は、パッケージングされた半導体装置１０に対して動作テストを実行する装置であり、動作速度は高速であるが、テスタ１００とは異なりフェイルメモリを備えていない。これは、テスタ２００に用いられる半導体メモリには旧世代品を使用せざるを得ないため、テスト対象となる半導体装置１０と同等以上の速度でフェイルメモリを動作させることが現実的に困難だからである。これに対し、ウェハ段階で使用するテスタ１００は低速動作を行うことから、フェイルメモリを搭載することが可能となる。

ステップＳ６においてはテスタ２００から第３のテストコマンドが発行され、ステップＳ７においてインクリメントされたアドレス信号ＡＤＤが半導体装置１０に供給される。アドレス信号ＡＤＤは、テスタ２００内のアドレス発生回路２１０によって生成される。これにより、半導体装置１０の内部では当該アドレスに対してアクセスが行われるとともに、テスト信号ＴＥＳＴ２ａが活性化することから、救済判定回路６０内のＡＮＤゲート回路６１，６２が有効となる。この段階では既に一次救済が完了していることから、テスタ２００から入力されるアドレスに応じて、メモリセルアレイ３０だけでなく冗長メモリセルアレイ３０ａにもアクセスが行われることになる。図６に示すように、パッケージング後の動作テストにおいてはフェイル信号ＰＦがテスト出力信号ＴＯＵＴ１としてテスタ２００へは供給されず、半導体装置１０の内部で処理される。具体的には、フェイル信号ＰＦが活性化すると、ＡＮＤゲート回路６１，６２の出力６１ａ，６２ａのいずれかが活性化する。

ＡＮＤゲート回路６１の出力６１ａが活性化するのは、フェイル信号ＰＦの活性化と同時にヒット信号Ｈｉｔが活性化するケースである。このケースは、フェイル信号ＰＦが活性化する原因となった不良アドレスが既にヒューズ回路５０によって置換されていることを意味する。換言すれば、冗長メモリセルＭＣａに不良が存在することを意味する。この場合、冗長メモリセルＭＣａの再救済は不可能であることから、救済判定回路６０はテスト出力信号ＴＯＵＴ２を出力する（ステップＳ８：ＹＥＳ）。テスト出力信号ＴＯＵＴ２はテスタ２００に供給され、これを受けたテスタ２００はテスト動作を中止する（ステップＳ３）。これにより、無駄なテスト動作が省略される。

一方、ＡＮＤゲート回路６２の出力６２ａが活性化するのは、フェイル信号ＰＦの活性化と同時にヒット信号Ｈｉｔが活性化しなかったケースである（ステップＳ９：ＹＥＳ）。このケースは、フェイル信号ＰＦが活性化する原因となった不良アドレスがまだヒューズ回路５０によって置換されていないことを意味する。換言すれば、メモリセルＭＣに不良が存在することを意味する。この場合、欠陥のあるメモリセルＭＣを冗長メモリセルＭＣａに置換することが可能である。ＡＮＤゲート回路６２の出力６２ａはシフトレジスタ６３に供給され、シフト動作が行われる。これによりヒューズ選択信号ＦＷの値が更新され、ヒューズ選択信号ＦＷが示すレジスタＲＥＧに現在の行アドレスＸＡＤＤがラッチされる（ステップＳ１０）。現在の行アドレスＸＡＤＤとは、フェイル信号ＰＦが活性化する原因となった不良アドレスである。

上記の動作は、ＡＮＤゲート回路６２の出力６２ａが活性化するたびに実行され、これにより、検出された不良アドレスがそれぞれ異なるレジスタＲＥＧに保持されることになる。但し、シフトレジスタ６３の値がオーバーフローし、その結果オーバーフロー信号ＯＦが活性化した場合には、ＡＮＤゲート回路６１の出力６１ａが活性化した場合と同様、救済判定回路６０はテスト出力信号ＴＯＵＴ２を出力する（ステップＳ８：ＹＥＳ）。その結果、テスト動作は中止される（ステップＳ３）。

以上のテストは、アドレス信号ＡＤＤをインクリメントすることによって全てのアドレスに対して行い、全アドレスに対して動作テストが完了すると（ステップＳ１１：ＹＥＳ）、テスタ２００は第２のテストコマンドを発行する（ステップＳ１３）。これにより、半導体装置１０の内部ではテスト信号ＴＥＳＴ２ｂが活性化することから、各レジスタＲＥＧに保持されている不良アドレスがプログラム回路４０によって対応するアンチヒューズセットＡＦＳＥＴに書き込まれる。以上により二次救済が完了し、全てのアドレスが有効である正常な半導体装置１０が完成する。

以上説明したように、本実施形態によれば、ウェハ段階でのアドレス救済（一次救済）で使用しなかった残余のアンチヒューズセットＡＦＳＥＴを用いて、パッケージング後に発見された不良アドレスの救済（二次救済）を行っていることから、二次救済専用のアンチヒューズセットＡＦＳＥＴを設ける必要がなくなる。しかも、一次救済と二次救済との間で優先順位をつける必要もないことから、比較回路８０や行デコーダ２４，２４ａなどからなるアクセス制御回路が複雑化することもない。

さらに、パッケージング後に発見された不良アドレスをヒューズアドレスレジスタ７０に格納していることから、パッケージング後の動作テストに用いるテスタ２００にフェイルメモリを搭載する必要もない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、行アドレスの救済（すなわちワード線の置換）を例に説明したが、本発明を列アドレスの救済（すなわちビット線の置換）に適用することも可能である。

また、上記実施形態では、第１のテストコマンドに応答してヒューズ回路５０に不良アドレスを書き込む際、アドレス端子１１から不良アドレスを入力しているが、不良アドレスを入力する端子がこれに限定されるものではない。したがって、例えばデータ入出力端子１４を介して不良アドレスの入力を可能に構成しても構わない。

１０ 半導体装置
１１ アドレス端子
１２ コマンド端子
１３ クロック端子
１４ データ入出力端子
１５，１６ テスト端子
２１ アドレスバッファ
２２ 行アドレスラッチ回路
２３ 列アドレスラッチ回路
２４ 行デコーダ
２４ａ 冗長行デコーダ
２５ 列デコーダ
２６ センス回路
２７ データバス
２８ リードライトアンプ
２９ 入出力バッファ
３０ メモリセルアレイ
３０ａ 冗長メモリセルアレイ
３１ コマンドバッファ
３２ コマンドデコーダ
３３ 入力バッファ
３４ ＤＬＬ回路
４０ プログラム回路
５０ ヒューズ回路
６０ 救済判定回路
６１，６２ ＡＮＤゲート回路
６３ シフトレジスタ
６４ ＯＲゲート回路
６５ フリップフロップ回路
７０ ヒューズアドレスレジスタ
８０ 比較回路
９１ 残数指示回路
９２ 不良判定回路
１００，２００ テスタ
１１０，２１０ アドレス発生回路
１２０ フェイルメモリ
ＡＦＳＥＴ アンチヒューズセット
ＢＬ ビット線
ＭＣ メモリセル
ＭＣａ 冗長メモリセル
ＷＬ ワード線
ＷＬａ 冗長ワード線

Claims (11)

1. 複数の電気ヒューズ素子を含むヒューズ回路と、
   前記ヒューズ回路に書き込むべきアドレスを電気的に保持するヒューズアドレスレジスタと、
   前記ヒューズ回路にアドレスを書き込むプログラム回路と、を備え、
   前記プログラム回路は、第１のテストコマンドが発行された場合には該第１のテストコマンドと共に外部から入力されたアドレスを前記ヒューズ回路に書き込み、第２のテストコマンドが発行された場合には際に前記ヒューズアドレスレジスタに保持された前記アドレスを前記ヒューズ回路に書き込むことを特徴とする半導体装置。
2. 複数のメモリセルを含むメモリセルアレイと、
   前記複数のメモリセルのうち欠陥のあるメモリセルを置換するための複数の冗長メモリセルを含む冗長メモリセルアレイと、
   アクセスが要求されたアドレスが前記ヒューズ回路に記憶されていないアドレスであることに応答して前記メモリセルに対してアクセスを行い、アクセスが要求されたアドレスが前記ヒューズ回路に記憶されたアドレスであることに応答して前記冗長メモリセルに対してアクセスを行うアクセス制御回路と、をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記メモリセルアレイ又は前記冗長メモリセルアレイから読み出されたデータに不良が含まれているか否かを判定する不良判定回路と、
   前記不良判定回路によって不良が検出されたデータが前記メモリセルアレイ及び前記冗長メモリセルアレイのいずれから読み出されたデータであるのかを判定する救済判定回路と、をさらに備え、
   前記救済判定回路は、前記不良判定回路によって不良が検出されたデータが前記メモリセルアレイから読み出されたデータであることに応答して、該データが読み出されたメモリセルのアドレスを前記ヒューズアドレスレジスタに保持させることを特徴とする請求項２に記載の半導体装置。
4. 前記救済判定回路は、前記不良判定回路によって不良が検出されたデータが前記冗長メモリセルアレイから読み出されたデータであることに応答して、救済不可フラグを出力することを特徴とする請求項３に記載の半導体装置。
5. 前記救済判定回路は、前記ヒューズアドレスレジスタに保持させることが可能なアドレスの残数をカウントするカウンタをさらに備え、前記不良判定回路によって不良が検出されたデータが前記メモリセルアレイから読み出されたデータであっても、前記アドレスの残数がゼロであることを前記カウンタが示している場合には、救済不可フラグを出力することを特徴とする請求項４に記載の半導体装置。
6. 複数のメモリセルを含むメモリセルアレイと、
   前記複数のメモリセルのうち欠陥のあるメモリセルを置換するための複数の冗長メモリセルを含む冗長メモリセルアレイと、
   複数の電気ヒューズ素子によって前記欠陥のあるメモリセルのアドレスを記憶するヒューズ回路と、
   前記ヒューズ回路に書き込むべきアドレスを電気的に保持するヒューズアドレスレジスタと、
   アクセスが要求されたアドレスが前記ヒューズ回路に記憶されていないアドレスであることに応答して前記メモリセルに対してアクセスを行い、アクセスが要求されたアドレスが前記ヒューズ回路に記憶されたアドレスであることに応答して前記冗長メモリセルに対してアクセスを行うアクセス制御回路と、
   前記メモリセルアレイ又は前記冗長メモリセルアレイから読み出されたデータに不良が含まれているか否かを判定する不良判定回路と、
   前記不良判定回路によって不良が検出されたデータが前記メモリセルアレイ及び前記冗長メモリセルアレイのいずれから読み出されたデータであるのかを判定する救済判定回路と、を備え、
   前記ヒューズアドレスレジスタは、前記不良判定回路によって不良が検出されたデータが前記救済判定回路によって前記メモリセルアレイから読み出されたデータであると判定されたことに応答して、該データが読み出されたメモリセルのアドレスを保持することを特徴とする半導体装置。
7. 前記救済判定回路は、前記不良判定回路によって不良が検出されたデータが前記冗長メモリセルアレイから読み出されたデータであると判定した場合、救済不可フラグを出力することを特徴とする請求項６に記載の半導体装置。
8. 前記欠陥のあるメモリセルのアドレスを前記ヒューズ回路に書き込むプログラム回路をさらに備え、
   前記プログラム回路は、第１のテスト信号が活性化した場合は外部から供給されるアドレスを前記ヒューズ回路に書き込み、第２のテスト信号が活性化した場合には前記ヒューズアドレスレジスタに保持されたアドレスを前記ヒューズ回路に書き込むことを特徴とする請求項６又は７に記載の半導体装置。
9. 複数のメモリセルを含むメモリセルアレイと、
   前記複数のメモリセルのうち欠陥のあるメモリセルを置換するための複数の冗長メモリセルを含む冗長メモリセルアレイと、
   複数の電気ヒューズ素子によって前記欠陥のあるメモリセルのアドレスを記憶するヒューズ回路と、
   アクセスが要求されたアドレスが前記ヒューズ回路に記憶されていないアドレスであることに応答して前記メモリセルに対してアクセスを行い、アクセスが要求されたアドレスが前記ヒューズ回路に記憶されたアドレスであることに応答して前記冗長メモリセルに対してアクセスを行うアクセス制御回路と、を備える半導体装置の制御方法であって、
   前記メモリセルアレイに対してアクセスを行うことにより、欠陥のあるメモリセルのアドレスを検出する第１のステップと、
   前記第１のステップで検出された前記欠陥のあるメモリセルのアドレスを前記ヒューズ回路に書き込む第２のステップと、
   前記第２のステップを行った後、前記メモリセルアレイ及び冗長メモリセルアレイに対してアクセスを行うことにより、欠陥のあるメモリセル及び欠陥のある冗長メモリセルのアドレスを検出する第３のステップと、
   前記第３のステップにおいて前記欠陥のある冗長メモリセルが検出されなかった場合、前記第３のステップで検出された前記欠陥のあるメモリセルのアドレスを前記ヒューズ回路に書き込む第４のステップと、を備え、
   前記第２のステップは、前記半導体装置の外部で保持された前記欠陥のあるメモリセルのアドレスを前記ヒューズ回路に書き込むことにより行い、
   前記第４のステップは、前記半導体装置の内部で保持された前記欠陥のあるメモリセルのアドレスを前記ヒューズ回路に書き込むことにより行う、ことを特徴とする半導体装置の制御方法。
10. 前記第１及び第２のステップはウェハ状態の前記半導体装置に対して行い、前記第３及び第４のステップは個片化された後の前記半導体装置に対して行うことを特徴とする請求項９に記載の半導体装置の制御方法。
11. 前記第３のステップにおいて前記欠陥のある冗長メモリセルが検出された場合には、前記第４のステップの実行を中止することを特徴とする請求項９又は１０に記載の半導体装置の制御方法。

Images