JPH10116498A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10116498A JPH10116498A JP8268516A JP26851696A JPH10116498A JP H10116498 A JPH10116498 A JP H10116498A JP 8268516 A JP8268516 A JP 8268516A JP 26851696 A JP26851696 A JP 26851696A JP H10116498 A JPH10116498 A JP H10116498A
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- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】本発明の課題は、カラムの救済単位の中を複数
のブロックに分割し、別々の欠陥を救済出来る様にし
て、救済効率を上げる事にある。 【解決手段】本発明はアレイ状に配置された複数のメモ
リセルと、前記各メモリセルがワード線５３によって制
御される転送ゲートを介して接続される第１のデータ線
５２と、カラム選択線５５によって制御される転送ゲー
ト５６で前記第１のデータ線５２と接続され、物理的に
隣接したカラムの間で共有されている第２のデータ線５
１と、正規のメモリセルとは別に前記第２のデータ線５
１を共有している複数カラムの救済用のメモリセルと、
前記複数カラムの救済用のメモリセルを複数のグループ
Ａ，Ｂに分割し、各々のグループＡ，Ｂが独立した別の
第２のデータ線５１に接続されたカラムの欠陥を救済で
きる置き換え用の制御回路とを具備することを特徴とす
る。
のブロックに分割し、別々の欠陥を救済出来る様にし
て、救済効率を上げる事にある。 【解決手段】本発明はアレイ状に配置された複数のメモ
リセルと、前記各メモリセルがワード線５３によって制
御される転送ゲートを介して接続される第１のデータ線
５２と、カラム選択線５５によって制御される転送ゲー
ト５６で前記第１のデータ線５２と接続され、物理的に
隣接したカラムの間で共有されている第２のデータ線５
１と、正規のメモリセルとは別に前記第２のデータ線５
１を共有している複数カラムの救済用のメモリセルと、
前記複数カラムの救済用のメモリセルを複数のグループ
Ａ，Ｂに分割し、各々のグループＡ，Ｂが独立した別の
第２のデータ線５１に接続されたカラムの欠陥を救済で
きる置き換え用の制御回路とを具備することを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に欠陥救済用のカラム方向の冗長メモリセルの
置き換え用の制御回路を有する半導体記憶装置に関す
る。
係り、特に欠陥救済用のカラム方向の冗長メモリセルの
置き換え用の制御回路を有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】図１０は従来の半導体記憶装置の一例を
示す構成説明図である。図において、１１はロウデコー
ダ、１２は１６組形成された６４カラム単位のメモリセ
ル、１３は４組形成された４カラム単位の欠陥救済用冗
長メモリセル、１４はセンスアンプ領域に２組形成され
た２対の第２のデータ線（２ＤＱ）、１５はリードアン
プ、１６はセンスアンプ領域である。
示す構成説明図である。図において、１１はロウデコー
ダ、１２は１６組形成された６４カラム単位のメモリセ
ル、１３は４組形成された４カラム単位の欠陥救済用冗
長メモリセル、１４はセンスアンプ領域に２組形成され
た２対の第２のデータ線（２ＤＱ）、１５はリードアン
プ、１６はセンスアンプ領域である。
【０００３】図１１（ａ）は図１０の半導体記憶装置の
一部を示す回路図である。すなわち、第２のデータ線
（２ＤＱ）１４は各対（ＤＱ）毎にＦＥＴ１７を介して
センスアンプ１８に接続され、前記センスアンプ１８は
第１のデータ線１９によりメモリセル部２０に接続さ
る。前記メモリセル部２０はワード線２１に接続され、
前記ＦＥＴ１７のゲートはカラム選択線２２に接続され
る。２３はメモリセルアレイ領域である。
一部を示す回路図である。すなわち、第２のデータ線
（２ＤＱ）１４は各対（ＤＱ）毎にＦＥＴ１７を介して
センスアンプ１８に接続され、前記センスアンプ１８は
第１のデータ線１９によりメモリセル部２０に接続さ
る。前記メモリセル部２０はワード線２１に接続され、
前記ＦＥＴ１７のゲートはカラム選択線２２に接続され
る。２３はメモリセルアレイ領域である。
【０００４】図１１（ｂ）は図１１（ａ）のメモリセル
部２０を示す回路図である。すなわち、データ線１９は
転送ゲート、例えばＦＥＴ２４を介してキャパシタ記憶
素子のメモリセル２５に接続され、前記ＦＥＴ２４のゲ
ートはワード線２１に接続される。
部２０を示す回路図である。すなわち、データ線１９は
転送ゲート、例えばＦＥＴ２４を介してキャパシタ記憶
素子のメモリセル２５に接続され、前記ＦＥＴ２４のゲ
ートはワード線２１に接続される。
【０００５】図１０及び図１１に示すように、従来のメ
モリセル２５からのデータを外部に読み出すために、第
２のデータ線１４をセンスアンプ領域１６のワード線２
１方向に走らせるデータ線構成のメモリでは、カラム選
択線２２はメモリセルアレイ領域２３をデータ線１９と
同じ方向に走らせ、センスアンプ１８で増幅されたメモ
リセルデータのうち４ビットをそれぞれ第２のデータ線
１４に出力し外部に読み出す事を行っている。しかしな
がら、このデータ線構成では、１つのメモリセルアレイ
から、大量のデータを読み出す時、例えば１２８ビット
のデータを読み出す時に１２８対の第２のデータ線１４
をセンスアンプ領域１６に通さなければならないため、
センスアンプ領域１６の面積が大幅に増加するという欠
点があった。
モリセル２５からのデータを外部に読み出すために、第
２のデータ線１４をセンスアンプ領域１６のワード線２
１方向に走らせるデータ線構成のメモリでは、カラム選
択線２２はメモリセルアレイ領域２３をデータ線１９と
同じ方向に走らせ、センスアンプ１８で増幅されたメモ
リセルデータのうち４ビットをそれぞれ第２のデータ線
１４に出力し外部に読み出す事を行っている。しかしな
がら、このデータ線構成では、１つのメモリセルアレイ
から、大量のデータを読み出す時、例えば１２８ビット
のデータを読み出す時に１２８対の第２のデータ線１４
をセンスアンプ領域１６に通さなければならないため、
センスアンプ領域１６の面積が大幅に増加するという欠
点があった。
【０００６】図１２は上記の欠点を回避するための従来
の半導体記憶装置の他の例を示す構成説明図である。図
において、３１はロウデコーダ、３２は１６組形成され
た６４カラム単位のメモリセル、３３は２組形成された
８カラム単位の欠陥救済用冗長メモリセル、３４はメモ
リセルアレイ領域を第１のデータ線３９の方向に１６組
形成された８対の第２のデータ線（８ＤＱ）、３５はセ
ンスアンプ領域をワード線の方向に２組形成された４本
のカラム選択線、３６はメモリセルアレイ領域を第１の
データ線の方向に２組形成された１対の第２の欠陥救済
用冗長データ線（ＲＤＱ）である。
の半導体記憶装置の他の例を示す構成説明図である。図
において、３１はロウデコーダ、３２は１６組形成され
た６４カラム単位のメモリセル、３３は２組形成された
８カラム単位の欠陥救済用冗長メモリセル、３４はメモ
リセルアレイ領域を第１のデータ線３９の方向に１６組
形成された８対の第２のデータ線（８ＤＱ）、３５はセ
ンスアンプ領域をワード線の方向に２組形成された４本
のカラム選択線、３６はメモリセルアレイ領域を第１の
データ線の方向に２組形成された１対の第２の欠陥救済
用冗長データ線（ＲＤＱ）である。
【０００７】図１３（ａ）は図１２の半導体記憶装置の
一部を示す回路図であり、図１３（ｂ）は図１３（ａ）
のＺ部を示す回路図である。すなわち、第２のデータ線
（８ＤＱ）３４は第１のデータ線３９により各対（Ｄ
Ｑ）毎にそれぞれ対応したＦＥＴ３７を介して８個のセ
ンスアンプ３８にそれぞれ対応して接続され、前記各セ
ンスアンプ３８は第１のデータ線３９によりメモリセル
部４０に接続さる。前記メモリセル部４０はワード線４
１に接続され、前記各ＦＥＴ３７のゲートは８本のカラ
ム選択線３５にそれぞれ対応して接続される。前記メモ
リセル部４０は図１１（ｂ）と同様に構成される。
一部を示す回路図であり、図１３（ｂ）は図１３（ａ）
のＺ部を示す回路図である。すなわち、第２のデータ線
（８ＤＱ）３４は第１のデータ線３９により各対（Ｄ
Ｑ）毎にそれぞれ対応したＦＥＴ３７を介して８個のセ
ンスアンプ３８にそれぞれ対応して接続され、前記各セ
ンスアンプ３８は第１のデータ線３９によりメモリセル
部４０に接続さる。前記メモリセル部４０はワード線４
１に接続され、前記各ＦＥＴ３７のゲートは８本のカラ
ム選択線３５にそれぞれ対応して接続される。前記メモ
リセル部４０は図１１（ｂ）と同様に構成される。
【０００８】図１２及び図１３に示すように、第２のデ
ータ線３４を第１のデータ線３９と同じ方向に走らせる
オーバレイド（Ｏｖｅｒｌａｉｄ）−ＤＱ構成の半導体
記憶装置では、８本のカラム選択線３５により８カラム
単位のメモリセルから１カラム単位のメモリセルを選択
して１対の第２のデータ線（ＤＱ）に読み出すため、６
４カラム単位のメモリセルを読み出すためには８対の第
２のデータ線（８ＤＱ）３４があればよい。したがっ
て、１２８カラム単位のメモリセルを一度に選択するた
めには、８対の第２のデータ線（８ＤＱ）３４が１６組
あればよい。このように、１２８カラム単位のメモリセ
ルを一度に選択するためには、センスアンプ領域に８本
のカラム選択線３５を形成し、メモリセルアレイ領域に
８対の第２のデータ線３４を１６組形成すればよく、メ
モリセルアレイ領域及びセンスアンプ領域の面積の大き
な増加を加える事無く、一度に大量のデータを読み出す
事を可能にしている。
ータ線３４を第１のデータ線３９と同じ方向に走らせる
オーバレイド（Ｏｖｅｒｌａｉｄ）−ＤＱ構成の半導体
記憶装置では、８本のカラム選択線３５により８カラム
単位のメモリセルから１カラム単位のメモリセルを選択
して１対の第２のデータ線（ＤＱ）に読み出すため、６
４カラム単位のメモリセルを読み出すためには８対の第
２のデータ線（８ＤＱ）３４があればよい。したがっ
て、１２８カラム単位のメモリセルを一度に選択するた
めには、８対の第２のデータ線（８ＤＱ）３４が１６組
あればよい。このように、１２８カラム単位のメモリセ
ルを一度に選択するためには、センスアンプ領域に８本
のカラム選択線３５を形成し、メモリセルアレイ領域に
８対の第２のデータ線３４を１６組形成すればよく、メ
モリセルアレイ領域及びセンスアンプ領域の面積の大き
な増加を加える事無く、一度に大量のデータを読み出す
事を可能にしている。
【０００９】しかしながら、このような構成にした場
合、カラム方向の欠陥救済効率が減少するという問題点
があった。欠陥救済用冗長メモリセルが１６カラム単位
有することを条件にして図１０の半導体記憶装置と図１
２の半導体記憶装置の救済出来る自由度を比較してみる
と、図１０の半導体記憶装置では欠陥救済用冗長メモリ
セルが４カラム単位（これはカラム選択線１本分の単
位）を４組、すなわちカラム方向の４箇所の欠陥を救済
することが出来るが、図１２の半導体記憶装置の構成で
は欠陥救済用冗長メモリセルが８カラム単位（これは第
２のデータ線１対分の単位）が２組、すなわちカラム方
向の２箇所の欠陥しか救済出来なくなる。これは、カラ
ム方向の欠陥救済効率が約１／２になることを意味す
る。尚、カラム方向の４箇所の欠陥を救済しようとする
と、図１４に示すように、８カラム単位の欠陥救済用冗
長メモリセル３３を４組具備しなければならず、欠陥救
済用冗長メモリセルの個数が２倍になり、チップ面積が
数％増大してしまっていた。図１４中、図１２と同一部
分は同一符号を付してその説明を省略する。
合、カラム方向の欠陥救済効率が減少するという問題点
があった。欠陥救済用冗長メモリセルが１６カラム単位
有することを条件にして図１０の半導体記憶装置と図１
２の半導体記憶装置の救済出来る自由度を比較してみる
と、図１０の半導体記憶装置では欠陥救済用冗長メモリ
セルが４カラム単位（これはカラム選択線１本分の単
位）を４組、すなわちカラム方向の４箇所の欠陥を救済
することが出来るが、図１２の半導体記憶装置の構成で
は欠陥救済用冗長メモリセルが８カラム単位（これは第
２のデータ線１対分の単位）が２組、すなわちカラム方
向の２箇所の欠陥しか救済出来なくなる。これは、カラ
ム方向の欠陥救済効率が約１／２になることを意味す
る。尚、カラム方向の４箇所の欠陥を救済しようとする
と、図１４に示すように、８カラム単位の欠陥救済用冗
長メモリセル３３を４組具備しなければならず、欠陥救
済用冗長メモリセルの個数が２倍になり、チップ面積が
数％増大してしまっていた。図１４中、図１２と同一部
分は同一符号を付してその説明を省略する。
【００１０】
【発明が解決しようとする課題】上記の様に、従来チッ
プ面積を増加させる事無く大量のデータを読み出せるオ
ーバレイド−ＤＱ構成の半導体記憶装置は、カラム方向
の欠陥救済効率が大きく下がる、あるいは同じ救済効率
を実現しようとすると面積が増加するという問題点があ
った。
プ面積を増加させる事無く大量のデータを読み出せるオ
ーバレイド−ＤＱ構成の半導体記憶装置は、カラム方向
の欠陥救済効率が大きく下がる、あるいは同じ救済効率
を実現しようとすると面積が増加するという問題点があ
った。
【００１１】本発明は上記の事情に鑑みてなされたもの
で、チップ面積を増加させることなく、カラム方向の欠
陥救済効率を向上させ得る半導体記憶装置を提供するこ
とを目的とする。
で、チップ面積を増加させることなく、カラム方向の欠
陥救済効率を向上させ得る半導体記憶装置を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明は、欠陥救済用のカラム方向の冗長メモリセル
を有する半導体記憶装置において、冗長メモリセル救済
単位の中を複数のグループに分割し、メモリセルアレイ
のメモリセル領域の中の欠陥を冗長メモリセル救済単位
のそれぞれのグループに独立に置き換えられる制御回路
を具備することを特徴とするものである。
に本発明は、欠陥救済用のカラム方向の冗長メモリセル
を有する半導体記憶装置において、冗長メモリセル救済
単位の中を複数のグループに分割し、メモリセルアレイ
のメモリセル領域の中の欠陥を冗長メモリセル救済単位
のそれぞれのグループに独立に置き換えられる制御回路
を具備することを特徴とするものである。
【００１３】また本発明の半導体記憶装置は、アレイ状
に配置された複数のメモリセルと、前記各メモリセルが
ワード線によって制御される転送ゲートを介して接続さ
れるデータ線と、カラム選択線によって制御される転送
ゲートで前記データ線と接続され、物理的に隣接したカ
ラムの間で共有されている第２のデータ線と、正規のメ
モリセルとは別に前記第２のデータ線を共有している複
数カラムの救済用のメモリセルと、前記複数カラムの救
済用のメモリセルを複数のグループに分割し、各々のグ
ループが独立した別の第２のデータ線に接続されたカラ
ムの欠陥を救済できる置き換え用の制御回路とを具備す
ることを特徴とするものである。
に配置された複数のメモリセルと、前記各メモリセルが
ワード線によって制御される転送ゲートを介して接続さ
れるデータ線と、カラム選択線によって制御される転送
ゲートで前記データ線と接続され、物理的に隣接したカ
ラムの間で共有されている第２のデータ線と、正規のメ
モリセルとは別に前記第２のデータ線を共有している複
数カラムの救済用のメモリセルと、前記複数カラムの救
済用のメモリセルを複数のグループに分割し、各々のグ
ループが独立した別の第２のデータ線に接続されたカラ
ムの欠陥を救済できる置き換え用の制御回路とを具備す
ることを特徴とするものである。
【００１４】また本発明は、欠陥救済用のカラム方向の
冗長メモリセルを有する半導体記憶装置において、メモ
リセルアレイのメモリセル領域の中の欠陥の発生状況に
応じて、冗長セル救済単位の中を任意のグループに分割
設定し、メモリセルアレイのメモリセル領域の中の欠陥
を冗長メモリセル救済単位のそれぞれのグループに独立
に置き換えられる制御回路を具備することを特徴とする
ものである。
冗長メモリセルを有する半導体記憶装置において、メモ
リセルアレイのメモリセル領域の中の欠陥の発生状況に
応じて、冗長セル救済単位の中を任意のグループに分割
設定し、メモリセルアレイのメモリセル領域の中の欠陥
を冗長メモリセル救済単位のそれぞれのグループに独立
に置き換えられる制御回路を具備することを特徴とする
ものである。
【００１５】また本発明の半導体記憶装置は、アレイ状
に配置された複数のメモリセルと、前記各メモリセルが
ワード線によって制御される転送ゲートを介して接続さ
れるデータ線と、カラム選択線によって制御される転送
ゲートで前記データ線と接続され、物理的に隣接したカ
ラムの間で共有されている第２のデータ線と、正規のメ
モリセルとは別に前記第２のデータ線を共有している複
数カラムの救済用のメモリセルと、前記複数カラムの救
済用のメモリセルを複数のグループに分割し、各々のグ
ループが独立した別の第２のデータ線に接続されたカラ
ムの欠陥を救済でき、且つ、前記グループの分割は、欠
陥の場所により任意に設定できる置き換え用の制御回路
とを具備することを特徴とするものである。
に配置された複数のメモリセルと、前記各メモリセルが
ワード線によって制御される転送ゲートを介して接続さ
れるデータ線と、カラム選択線によって制御される転送
ゲートで前記データ線と接続され、物理的に隣接したカ
ラムの間で共有されている第２のデータ線と、正規のメ
モリセルとは別に前記第２のデータ線を共有している複
数カラムの救済用のメモリセルと、前記複数カラムの救
済用のメモリセルを複数のグループに分割し、各々のグ
ループが独立した別の第２のデータ線に接続されたカラ
ムの欠陥を救済でき、且つ、前記グループの分割は、欠
陥の場所により任意に設定できる置き換え用の制御回路
とを具備することを特徴とするものである。
【００１６】また本発明の半導体記憶装置は、前記カラ
ム選択線が、センスアンプ領域をワード線方向に配線さ
れ、前記第２のデータ線がメモリセルアレイ上をデータ
線の方向に配置されている事を特徴とするものである。
また本発明の半導体記憶装置は、グループの分割の設定
が、メモリセル動作の検査後にヒューズ素子により記憶
される事を特徴とするものである。
ム選択線が、センスアンプ領域をワード線方向に配線さ
れ、前記第２のデータ線がメモリセルアレイ上をデータ
線の方向に配置されている事を特徴とするものである。
また本発明の半導体記憶装置は、グループの分割の設定
が、メモリセル動作の検査後にヒューズ素子により記憶
される事を特徴とするものである。
【００１７】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態例を詳細に説明する。図１は本発明の一実施形態
例を示す構成説明図である。すなわち、第２のデータ線
（ＤＱ，ＲＤＱ）５１を第１のデータ線５２と同じ方向
に走らせるオーバレイド（Ｏｖｅｒｌａｉｄ）−ＤＱ構
成の半導体記憶装置があり、第１のデータ線５２とワー
ド線（ＷＬ）５３の交点にはメモリセル部５４が設けら
れる。このメモリセル部５４は図１１（ｂ）と同様に構
成され、メモリセルがワード線５３によって制御される
転送ゲートの一例であるＦＥＴを介して第１のデータ線
５２に接続される。半導体記憶装置全体では複数のメモ
リセルがアレイ状に配置される。前記第１のデータ線５
２はセンスアンプ（Ｓ／Ａ）５０を介して、カラム選択
線５５によって制御される例えばＦＥＴ等の転送ゲート
５６で第２のデータ線（ＤＱ，ＲＤＱ）５１と接続され
る。この場合、１対の第２のデータ線（ＤＱ，ＲＤＱ）
５１は物理的に隣接した８カラムの間で共有される。５
７は正規のメモリセルブロックであり、５８は欠陥救済
用の冗長メモリセルブロックである。この欠陥救済用の
冗長メモリセルブロック５８は物理的に隣接した４カラ
ムの欠陥救済用の冗長メモリセル毎にグループＡ及びグ
ループＢに分割される。このように、欠陥救済用の冗長
メモリセルブロック５８をグループＡ及びグループＢに
分割することにより、正規のメモリセルブロック５７に
独立した別の第２のデータ線（ＤＱ）５１に欠陥Ｄ１及
び欠陥Ｄ２が発生しても、欠陥Ｄ１を欠陥救済用の冗長
メモリセルブロック５８のグループＡに置き換えること
が可能であり、また欠陥Ｄ２を欠陥救済用の冗長メモリ
セルブロック５８のグループＢに置き換えることが可能
である。
の形態例を詳細に説明する。図１は本発明の一実施形態
例を示す構成説明図である。すなわち、第２のデータ線
（ＤＱ，ＲＤＱ）５１を第１のデータ線５２と同じ方向
に走らせるオーバレイド（Ｏｖｅｒｌａｉｄ）−ＤＱ構
成の半導体記憶装置があり、第１のデータ線５２とワー
ド線（ＷＬ）５３の交点にはメモリセル部５４が設けら
れる。このメモリセル部５４は図１１（ｂ）と同様に構
成され、メモリセルがワード線５３によって制御される
転送ゲートの一例であるＦＥＴを介して第１のデータ線
５２に接続される。半導体記憶装置全体では複数のメモ
リセルがアレイ状に配置される。前記第１のデータ線５
２はセンスアンプ（Ｓ／Ａ）５０を介して、カラム選択
線５５によって制御される例えばＦＥＴ等の転送ゲート
５６で第２のデータ線（ＤＱ，ＲＤＱ）５１と接続され
る。この場合、１対の第２のデータ線（ＤＱ，ＲＤＱ）
５１は物理的に隣接した８カラムの間で共有される。５
７は正規のメモリセルブロックであり、５８は欠陥救済
用の冗長メモリセルブロックである。この欠陥救済用の
冗長メモリセルブロック５８は物理的に隣接した４カラ
ムの欠陥救済用の冗長メモリセル毎にグループＡ及びグ
ループＢに分割される。このように、欠陥救済用の冗長
メモリセルブロック５８をグループＡ及びグループＢに
分割することにより、正規のメモリセルブロック５７に
独立した別の第２のデータ線（ＤＱ）５１に欠陥Ｄ１及
び欠陥Ｄ２が発生しても、欠陥Ｄ１を欠陥救済用の冗長
メモリセルブロック５８のグループＡに置き換えること
が可能であり、また欠陥Ｄ２を欠陥救済用の冗長メモリ
セルブロック５８のグループＢに置き換えることが可能
である。
【００１８】図２は欠陥救済用の冗長メモリセルブロッ
クのカラムアドレスの一例を示す構成説明図であり、図
３は本発明に係る正規のメモリセルブロックの欠陥を欠
陥救済用の冗長メモリセルブロックに置き換える置き換
え用の制御回路の一例を示す構成説明図である。
クのカラムアドレスの一例を示す構成説明図であり、図
３は本発明に係る正規のメモリセルブロックの欠陥を欠
陥救済用の冗長メモリセルブロックに置き換える置き換
え用の制御回路の一例を示す構成説明図である。
【００１９】図２に示すように、欠陥救済用の冗長メモ
リセルブロックの物理的に隣接したカラムの番号を順番
にＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７と
すると、グループＡはカラム番号Ｃ０〜Ｃ３、グループ
Ｂはカラム番号Ｃ４〜Ｃ７となる。またカラムアドレス
ＡＣ０はカラム番号「Ｃ０」，「Ｃ１」，「Ｃ２」，
「Ｃ３」，「Ｃ４」，「Ｃ５」，「Ｃ６」，「Ｃ７」に
それぞれ対応して「０」，「１」，「０」，「１」，
「１」，「０」，「１」，「０」とし、カラムアドレス
ＡＣ１はカラム番号「Ｃ０，Ｃ１」，「Ｃ２，Ｃ３」，
「Ｃ４，Ｃ５」，「Ｃ６，Ｃ７」にそれぞれ対応して
「０」，「１」，「１」，「０」とし、カラムアドレス
ＡＣ２はカラム番号「Ｃ０，Ｃ１，Ｃ２，Ｃ３」，「Ｃ
４，Ｃ５，Ｃ６，Ｃ７」にそれぞれ対応して「０」，
「１」とする。
リセルブロックの物理的に隣接したカラムの番号を順番
にＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７と
すると、グループＡはカラム番号Ｃ０〜Ｃ３、グループ
Ｂはカラム番号Ｃ４〜Ｃ７となる。またカラムアドレス
ＡＣ０はカラム番号「Ｃ０」，「Ｃ１」，「Ｃ２」，
「Ｃ３」，「Ｃ４」，「Ｃ５」，「Ｃ６」，「Ｃ７」に
それぞれ対応して「０」，「１」，「０」，「１」，
「１」，「０」，「１」，「０」とし、カラムアドレス
ＡＣ１はカラム番号「Ｃ０，Ｃ１」，「Ｃ２，Ｃ３」，
「Ｃ４，Ｃ５」，「Ｃ６，Ｃ７」にそれぞれ対応して
「０」，「１」，「１」，「０」とし、カラムアドレス
ＡＣ２はカラム番号「Ｃ０，Ｃ１，Ｃ２，Ｃ３」，「Ｃ
４，Ｃ５，Ｃ６，Ｃ７」にそれぞれ対応して「０」，
「１」とする。
【００２０】図３は置き換え用の制御回路であり、グル
ープＡ用のヒューズブロック６１には正規のメモリセル
ブロック５７に発生した欠陥Ｄ１のカラムアドレスを記
憶し、グループＢ用のヒューズブロック６２には正規の
メモリセルブロック５７に発生した欠陥Ｄ２のカラムア
ドレスを記憶する。前記ヒューズブロック６１，６２に
はそれぞれ欠陥救済用の冗長メモリセルに置き換えるこ
とを示すイネーブルヒューズ素子ＥＮＢＬ Ａ，Ｂと、
カラムアドレスを比較するヒューズ素子ＡＣ３〜ＡＣ９
が設けられ、前記各ヒューズ素子ＥＮＢＬ Ａ，Ｂ、Ａ
Ｃ３〜ＡＣ９はヒューズを切らないと「０」（低電圧レ
ベル「Ｌ」）が出力され、ヒューズを切ると「１」（高
電圧レベル「Ｈ」）が出力される。すなわち、正規のメ
モリセルブロック５７に発生した欠陥Ｄ１のカラムアド
レスをグループＡ用のヒューズブロック６１に記憶する
には、グループＡ用のイネーブルヒューズ素子ＥＮＢＬ
Ａを切ると共に、グループＡ用のヒューズ素子ＡＣ３〜
ＡＣ９を切らなかったり、切ったりして正規のメモリセ
ルブロック５７に発生した欠陥Ｄ１のカラムアドレスを
記憶する。また正規のメモリセルブロック５７に発生し
た欠陥Ｄ２のカラムアドレスをグループＢ用のヒューズ
ブロック６２に記憶するには、グループＢ用のイネーブ
ルヒューズ素子ＥＮＢＬ Ｂを切ると共に、グループＢ
用のヒューズ素子ＡＣ３〜ＡＣ９を切らなかったり、切
ったりして正規のメモリセルブロック５７に発生した欠
陥Ｄ２のカラムアドレスを記憶する。前記ヒューズブロ
ック６１，６２の各ヒューズ素子ＥＮＢＬ Ａ，Ｂ、Ａ
Ｃ３〜ＡＣ９の出力はそれぞれ対応してアドレスビット
の比較器６３−１，６３−２，６４−１，６４−２に入
力される。このアドレスビットの比較器６３−１，６３
−２にはカラムアドレス-ＡＣ２（ＡＣ２の反転信
号），ＡＣ３〜ＡＣ９がそれぞれ対応して入力され、ア
ドレスビットの比較器６４−１，６４−２にはカラムア
ドレスＡＣ２，ＡＣ３〜ＡＣ９がそれぞれ対応して入力
される。前記アドレスビットの比較器６３−２，６４−
２はヒューズ素子ＡＣ３〜ＡＣ９からの入力とカラムア
ドレスＡＣ３〜ＡＣ９の入力が「Ｈ」と「Ｈ」の時及び
「Ｌ」と「Ｌ」の時のみ「Ｈ」を出力し、その他の時は
「Ｌ」が出力される。このようなアドレスビットの比較
器６３−２，６４−２として排他的論理和否定回路（Ｅ
ｘｃｌｕｓｉｖｅ ＮＯＲ回路）がある。前記アドレス
ビットの比較器６３−１では、グループＡ用のイネーブ
ルヒューズ素子ＥＮＢＬ Ａの出力とカラムアドレス-
ＡＣ２が比較され、イネーブルヒューズ素子ＥＮＢＬ
Ａの出力が「Ｈ」（イネーブルヒューズ素子ＥＮＢＬ
Ａが切られているとき「Ｈ」を出力する）で、かつ、カ
ラムアドレス-ＡＣ２が「Ｈ」（ＡＣ２が０のとき-ＡＣ
２は「Ｈ」となる）のとき「Ｈ」を出力する。このよう
なアドレスビットの比較器６３−１としてアンド回路
（ＡＮＤ回路）がある。また前記アドレスビットの比較
器６３−２では、グループＡ用のヒューズ素子ＡＣ３〜
ＡＣ９の出力とカラムアドレスＡＣ３〜ＡＣ９がそれぞ
れ対応して比較される。また前記アドレスビットの比較
器６４−１では、グループＢ用のイネーブルヒューズ素
子ＥＮＢＬ Ｂ（イネーブルヒューズ素子ＥＮＢＬＢが
切られているとき「Ｈ」を出力する）の出力とカラムア
ドレスＡＣ２（ＡＣ２は１のとき「Ｈ」となる）が比較
され、イネーブルヒューズ素子ＥＮＢＬ Ｂが「Ｈ」で
かつカラムアドレスＡＣ２が「Ｈ」のとき「Ｈ」を出力
する。また前記アドレスビットの比較器６４−２では、
グループＢ用のヒューズ素子ＡＣ３〜ＡＣ９の出力と
カラムアドレスＡＣ３〜ＡＣ９がそれぞれ対応して比較
される。前記アドレスビットの比較器６３−１，６３−
２の出力は論理積回路６５に入力され、論理積回路６５
はアドレスビットの比較器６３−１，６３−２からの入
力が全て「Ｈ」のときマッチ（Ｍａｔｃｈ）Ａを出力す
る。また前記アドレスビットの比較器６４−１，６４−
２の出力は論理積回路６６に入力され、論理積回路６６
はアドレスビットの比較器６４−１，６４−２からの入
力が全て「Ｈ」のときマッチ（Ｍａｔｃｈ）Ｂを出力す
る。
ープＡ用のヒューズブロック６１には正規のメモリセル
ブロック５７に発生した欠陥Ｄ１のカラムアドレスを記
憶し、グループＢ用のヒューズブロック６２には正規の
メモリセルブロック５７に発生した欠陥Ｄ２のカラムア
ドレスを記憶する。前記ヒューズブロック６１，６２に
はそれぞれ欠陥救済用の冗長メモリセルに置き換えるこ
とを示すイネーブルヒューズ素子ＥＮＢＬ Ａ，Ｂと、
カラムアドレスを比較するヒューズ素子ＡＣ３〜ＡＣ９
が設けられ、前記各ヒューズ素子ＥＮＢＬ Ａ，Ｂ、Ａ
Ｃ３〜ＡＣ９はヒューズを切らないと「０」（低電圧レ
ベル「Ｌ」）が出力され、ヒューズを切ると「１」（高
電圧レベル「Ｈ」）が出力される。すなわち、正規のメ
モリセルブロック５７に発生した欠陥Ｄ１のカラムアド
レスをグループＡ用のヒューズブロック６１に記憶する
には、グループＡ用のイネーブルヒューズ素子ＥＮＢＬ
Ａを切ると共に、グループＡ用のヒューズ素子ＡＣ３〜
ＡＣ９を切らなかったり、切ったりして正規のメモリセ
ルブロック５７に発生した欠陥Ｄ１のカラムアドレスを
記憶する。また正規のメモリセルブロック５７に発生し
た欠陥Ｄ２のカラムアドレスをグループＢ用のヒューズ
ブロック６２に記憶するには、グループＢ用のイネーブ
ルヒューズ素子ＥＮＢＬ Ｂを切ると共に、グループＢ
用のヒューズ素子ＡＣ３〜ＡＣ９を切らなかったり、切
ったりして正規のメモリセルブロック５７に発生した欠
陥Ｄ２のカラムアドレスを記憶する。前記ヒューズブロ
ック６１，６２の各ヒューズ素子ＥＮＢＬ Ａ，Ｂ、Ａ
Ｃ３〜ＡＣ９の出力はそれぞれ対応してアドレスビット
の比較器６３−１，６３−２，６４−１，６４−２に入
力される。このアドレスビットの比較器６３−１，６３
−２にはカラムアドレス-ＡＣ２（ＡＣ２の反転信
号），ＡＣ３〜ＡＣ９がそれぞれ対応して入力され、ア
ドレスビットの比較器６４−１，６４−２にはカラムア
ドレスＡＣ２，ＡＣ３〜ＡＣ９がそれぞれ対応して入力
される。前記アドレスビットの比較器６３−２，６４−
２はヒューズ素子ＡＣ３〜ＡＣ９からの入力とカラムア
ドレスＡＣ３〜ＡＣ９の入力が「Ｈ」と「Ｈ」の時及び
「Ｌ」と「Ｌ」の時のみ「Ｈ」を出力し、その他の時は
「Ｌ」が出力される。このようなアドレスビットの比較
器６３−２，６４−２として排他的論理和否定回路（Ｅ
ｘｃｌｕｓｉｖｅ ＮＯＲ回路）がある。前記アドレス
ビットの比較器６３−１では、グループＡ用のイネーブ
ルヒューズ素子ＥＮＢＬ Ａの出力とカラムアドレス-
ＡＣ２が比較され、イネーブルヒューズ素子ＥＮＢＬ
Ａの出力が「Ｈ」（イネーブルヒューズ素子ＥＮＢＬ
Ａが切られているとき「Ｈ」を出力する）で、かつ、カ
ラムアドレス-ＡＣ２が「Ｈ」（ＡＣ２が０のとき-ＡＣ
２は「Ｈ」となる）のとき「Ｈ」を出力する。このよう
なアドレスビットの比較器６３−１としてアンド回路
（ＡＮＤ回路）がある。また前記アドレスビットの比較
器６３−２では、グループＡ用のヒューズ素子ＡＣ３〜
ＡＣ９の出力とカラムアドレスＡＣ３〜ＡＣ９がそれぞ
れ対応して比較される。また前記アドレスビットの比較
器６４−１では、グループＢ用のイネーブルヒューズ素
子ＥＮＢＬ Ｂ（イネーブルヒューズ素子ＥＮＢＬＢが
切られているとき「Ｈ」を出力する）の出力とカラムア
ドレスＡＣ２（ＡＣ２は１のとき「Ｈ」となる）が比較
され、イネーブルヒューズ素子ＥＮＢＬ Ｂが「Ｈ」で
かつカラムアドレスＡＣ２が「Ｈ」のとき「Ｈ」を出力
する。また前記アドレスビットの比較器６４−２では、
グループＢ用のヒューズ素子ＡＣ３〜ＡＣ９の出力と
カラムアドレスＡＣ３〜ＡＣ９がそれぞれ対応して比較
される。前記アドレスビットの比較器６３−１，６３−
２の出力は論理積回路６５に入力され、論理積回路６５
はアドレスビットの比較器６３−１，６３−２からの入
力が全て「Ｈ」のときマッチ（Ｍａｔｃｈ）Ａを出力す
る。また前記アドレスビットの比較器６４−１，６４−
２の出力は論理積回路６６に入力され、論理積回路６６
はアドレスビットの比較器６４−１，６４−２からの入
力が全て「Ｈ」のときマッチ（Ｍａｔｃｈ）Ｂを出力す
る。
【００２１】このように、欠陥救済用の冗長メモリセル
救済単位の中を複数のグループに分割し、通常のメモリ
セル領域の中の欠陥を欠陥救済用の冗長メモリセル救済
単位のそれぞれのグループに独立に置き換えられる回路
を具備することにより、正規のメモリセルブロックに独
立した別の第２のデータ線（ＤＱ）に複数の欠陥が発生
しても、一方の欠陥を欠陥救済用の冗長メモリセルブロ
ックの一方のグループに置き換えることが可能であり、
また他方の欠陥を欠陥救済用の冗長メモリセルブロック
の他方のグループに置き換えることが可能である。した
がって、欠陥救済用の冗長メモリセルブロックの個数が
みかけ上２倍になり、図１に示すような別々のカラムで
の欠陥を一つの欠陥救済用の冗長メモリセルブロックで
置き換える事が可能になる。
救済単位の中を複数のグループに分割し、通常のメモリ
セル領域の中の欠陥を欠陥救済用の冗長メモリセル救済
単位のそれぞれのグループに独立に置き換えられる回路
を具備することにより、正規のメモリセルブロックに独
立した別の第２のデータ線（ＤＱ）に複数の欠陥が発生
しても、一方の欠陥を欠陥救済用の冗長メモリセルブロ
ックの一方のグループに置き換えることが可能であり、
また他方の欠陥を欠陥救済用の冗長メモリセルブロック
の他方のグループに置き換えることが可能である。した
がって、欠陥救済用の冗長メモリセルブロックの個数が
みかけ上２倍になり、図１に示すような別々のカラムで
の欠陥を一つの欠陥救済用の冗長メモリセルブロックで
置き換える事が可能になる。
【００２２】したがって、図１に示すように、欠陥救済
用の冗長メモリセルブロック５８をグループＡ及びグル
ープＢに分割することにより、正規のメモリセルブロッ
ク５７に独立した別の第２のデータ線（ＤＱ）５１に欠
陥Ｄ１及び欠陥Ｄ２が発生しても、欠陥Ｄ１を欠陥救済
用の冗長メモリセルブロック５８のグループＡに置き換
えることでき、また欠陥Ｄ２を欠陥救済用の冗長メモリ
セルブロック５８のグループＢに置き換えることができ
る。
用の冗長メモリセルブロック５８をグループＡ及びグル
ープＢに分割することにより、正規のメモリセルブロッ
ク５７に独立した別の第２のデータ線（ＤＱ）５１に欠
陥Ｄ１及び欠陥Ｄ２が発生しても、欠陥Ｄ１を欠陥救済
用の冗長メモリセルブロック５８のグループＡに置き換
えることでき、また欠陥Ｄ２を欠陥救済用の冗長メモリ
セルブロック５８のグループＢに置き換えることができ
る。
【００２３】ところが、図４に示すように、例えば、正
規のメモリセルブロック５７に独立した別の第２のデー
タ線（ＤＱ）５１に欠陥Ｄ３及び欠陥Ｄ４が発生して２
個の欠陥Ｄ３，Ｄ４がそれぞれ、グループＡに属する領
域で発生した場合、欠陥救済用の冗長メモリセルブロッ
ク５８をグループＡ及びグループＢに分割する１つの冗
長カラムの救済単位では、置き換えられない。これは、
グループの分割を固定にしていることが原因であり、こ
の分割をヒューズ素子で任意の分割に設定出来る様にす
れば解決出来る。この場合について以下説明する。
規のメモリセルブロック５７に独立した別の第２のデー
タ線（ＤＱ）５１に欠陥Ｄ３及び欠陥Ｄ４が発生して２
個の欠陥Ｄ３，Ｄ４がそれぞれ、グループＡに属する領
域で発生した場合、欠陥救済用の冗長メモリセルブロッ
ク５８をグループＡ及びグループＢに分割する１つの冗
長カラムの救済単位では、置き換えられない。これは、
グループの分割を固定にしていることが原因であり、こ
の分割をヒューズ素子で任意の分割に設定出来る様にす
れば解決出来る。この場合について以下説明する。
【００２４】図５は本発明の他の実施形態例を示す構成
説明図である。すなわち、第２のデータ線（ＤＱ，ＲＤ
Ｑ）５１を第１のデータ線５２と同じ方向に走らせるオ
ーバレイド（Ｏｖｅｒｌａｉｄ）−ＤＱ構成の半導体記
憶装置があり、第１のデータ線５２とワード線（ＷＬ）
５３の交点にはメモリセル部５４が設けられる。このメ
モリセル部５４は図１１（ｂ）と同様に構成され、メモ
リセルがワード線５３によって制御される転送ゲートの
一例であるＦＥＴを介して第１のデータ線５２に接続さ
れる。半導体記憶装置全体では複数のメモリセルがアレ
イ状に配置される。前記第１のデータ線５２はセンスア
ンプ（Ｓ／Ａ）５０を介して、カラム選択線５５によっ
て制御される例えばＦＥＴ等の転送ゲート５６で第２の
データ線（ＤＱ，ＲＤＱ）５１と接続される。この場
合、１対の第２のデータ線（ＤＱ，ＲＤＱ）５１は物理
的に隣接した８カラムの間で共有される。５７は正規の
メモリセルブロックであり、５８は欠陥救済用の冗長メ
モリセルブロックである。この欠陥救済用の冗長メモリ
セルブロック５８は４カラムの欠陥救済用の冗長メモリ
セル毎にグループＡ及びグループＢに任意に分割設定さ
れる。このように、欠陥救済用の冗長メモリセルブロッ
ク５８をグループＡ及びグループＢに任意に分割設定で
きるようにすることにより、正規のメモリセルブロック
５７に独立した別の第２のデータ線（ＤＱ）５１に欠陥
Ｄ３及び欠陥Ｄ４がそれぞれグループＡに属する領域で
発生しても、欠陥Ｄ３を欠陥救済用の冗長メモリセルブ
ロック５８のグループＢに置き換えることが可能であ
り、また欠陥Ｄ４を欠陥救済用の冗長メモリセルブロッ
ク５８のグループＡに置き換えることが可能である。
説明図である。すなわち、第２のデータ線（ＤＱ，ＲＤ
Ｑ）５１を第１のデータ線５２と同じ方向に走らせるオ
ーバレイド（Ｏｖｅｒｌａｉｄ）−ＤＱ構成の半導体記
憶装置があり、第１のデータ線５２とワード線（ＷＬ）
５３の交点にはメモリセル部５４が設けられる。このメ
モリセル部５４は図１１（ｂ）と同様に構成され、メモ
リセルがワード線５３によって制御される転送ゲートの
一例であるＦＥＴを介して第１のデータ線５２に接続さ
れる。半導体記憶装置全体では複数のメモリセルがアレ
イ状に配置される。前記第１のデータ線５２はセンスア
ンプ（Ｓ／Ａ）５０を介して、カラム選択線５５によっ
て制御される例えばＦＥＴ等の転送ゲート５６で第２の
データ線（ＤＱ，ＲＤＱ）５１と接続される。この場
合、１対の第２のデータ線（ＤＱ，ＲＤＱ）５１は物理
的に隣接した８カラムの間で共有される。５７は正規の
メモリセルブロックであり、５８は欠陥救済用の冗長メ
モリセルブロックである。この欠陥救済用の冗長メモリ
セルブロック５８は４カラムの欠陥救済用の冗長メモリ
セル毎にグループＡ及びグループＢに任意に分割設定さ
れる。このように、欠陥救済用の冗長メモリセルブロッ
ク５８をグループＡ及びグループＢに任意に分割設定で
きるようにすることにより、正規のメモリセルブロック
５７に独立した別の第２のデータ線（ＤＱ）５１に欠陥
Ｄ３及び欠陥Ｄ４がそれぞれグループＡに属する領域で
発生しても、欠陥Ｄ３を欠陥救済用の冗長メモリセルブ
ロック５８のグループＢに置き換えることが可能であ
り、また欠陥Ｄ４を欠陥救済用の冗長メモリセルブロッ
ク５８のグループＡに置き換えることが可能である。
【００２５】図６は欠陥救済用の冗長メモリセルブロッ
クのグループ分けの種類の一例を示す構成説明図であ
り、図７は本発明に係る正規のメモリセルブロックの欠
陥を欠陥救済用の冗長メモリセルブロックに置き換える
置き換え用の制御回路の他の例を示す構成説明図であ
る。
クのグループ分けの種類の一例を示す構成説明図であ
り、図７は本発明に係る正規のメモリセルブロックの欠
陥を欠陥救済用の冗長メモリセルブロックに置き換える
置き換え用の制御回路の他の例を示す構成説明図であ
る。
【００２６】図６に示すように、欠陥救済用の冗長メモ
リセルブロックの物理的に隣接したカラムの番号を順番
にＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７と
すると、グループ分けの種類１はグループＡがカラム番
号Ｃ０〜Ｃ３、グループＢはカラム番号Ｃ４〜Ｃ７とな
り、このときグループヒューズＦ０は「０」，グループ
ヒューズＦ１は「０」とする。グループ分けの種類２は
グループＡがカラム番号Ｃ１〜Ｃ４、グループＢはカラ
ム番号Ｃ０，Ｃ５〜Ｃ７となり、このときグループヒュ
ーズ素子Ｆ０は「１」，グループヒューズ素子Ｆ１は
「０」とする。グループ分けの種類３はグループＡがカ
ラム番号Ｃ２〜Ｃ５、グループＢはカラム番号Ｃ０〜Ｃ
１，Ｃ６〜Ｃ７となり、このときグループヒューズ素子
Ｆ０は「０」，グループヒューズ素子Ｆ１は「１」とす
る。グループ分けの種類４はグループＡがカラム番号Ｃ
３〜Ｃ６、グループＢはカラム番号Ｃ０〜Ｃ２，Ｃ７と
なり、このときグループヒューズ素子Ｆ０は「１」，グ
ループヒューズ素子Ｆ１は「１」とする。またカラムア
ドレスＡＣ０はカラム番号「Ｃ０」，「Ｃ１」，「Ｃ
２」，「Ｃ３」，「Ｃ４」，「Ｃ５」，「Ｃ６」，「Ｃ
７」にそれぞれ対応して「０」，「１」，「０」，
「１」，「１」，「０」，「１」，「０」とし、カラム
アドレスＡＣ１はカラム番号「Ｃ０，Ｃ１」，「Ｃ２，
Ｃ３」，「Ｃ４，Ｃ５」，「Ｃ６，Ｃ７」にそれぞれ対
応して「０」，「１」，「１」，「０」とし、カラムア
ドレスＡＣ２はカラム番号「Ｃ０，Ｃ１，Ｃ２，Ｃ
３」，「Ｃ４，Ｃ５，Ｃ６，Ｃ７」にそれぞれ対応して
「０」，「１」とする。
リセルブロックの物理的に隣接したカラムの番号を順番
にＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７と
すると、グループ分けの種類１はグループＡがカラム番
号Ｃ０〜Ｃ３、グループＢはカラム番号Ｃ４〜Ｃ７とな
り、このときグループヒューズＦ０は「０」，グループ
ヒューズＦ１は「０」とする。グループ分けの種類２は
グループＡがカラム番号Ｃ１〜Ｃ４、グループＢはカラ
ム番号Ｃ０，Ｃ５〜Ｃ７となり、このときグループヒュ
ーズ素子Ｆ０は「１」，グループヒューズ素子Ｆ１は
「０」とする。グループ分けの種類３はグループＡがカ
ラム番号Ｃ２〜Ｃ５、グループＢはカラム番号Ｃ０〜Ｃ
１，Ｃ６〜Ｃ７となり、このときグループヒューズ素子
Ｆ０は「０」，グループヒューズ素子Ｆ１は「１」とす
る。グループ分けの種類４はグループＡがカラム番号Ｃ
３〜Ｃ６、グループＢはカラム番号Ｃ０〜Ｃ２，Ｃ７と
なり、このときグループヒューズ素子Ｆ０は「１」，グ
ループヒューズ素子Ｆ１は「１」とする。またカラムア
ドレスＡＣ０はカラム番号「Ｃ０」，「Ｃ１」，「Ｃ
２」，「Ｃ３」，「Ｃ４」，「Ｃ５」，「Ｃ６」，「Ｃ
７」にそれぞれ対応して「０」，「１」，「０」，
「１」，「１」，「０」，「１」，「０」とし、カラム
アドレスＡＣ１はカラム番号「Ｃ０，Ｃ１」，「Ｃ２，
Ｃ３」，「Ｃ４，Ｃ５」，「Ｃ６，Ｃ７」にそれぞれ対
応して「０」，「１」，「１」，「０」とし、カラムア
ドレスＡＣ２はカラム番号「Ｃ０，Ｃ１，Ｃ２，Ｃ
３」，「Ｃ４，Ｃ５，Ｃ６，Ｃ７」にそれぞれ対応して
「０」，「１」とする。
【００２７】図７は置き換え用の制御回路であり、ヒュ
ーズブロック７１のグループＡ用部分には正規のメモリ
セルブロック５７に発生した欠陥Ｄ４のカラムアドレス
を記憶し、ヒューズブロック７１のグループＢ用部分に
は正規のメモリセルブロック５７に発生した欠陥Ｄ３の
カラムアドレスを記憶する。前記ヒューズブロック７１
にはグループ分けの種類１〜４を任意に設定可能なグル
ープヒューズ素子-Ｆ０（Ｆ０の反転信号），-Ｆ１（Ｆ
１の反転信号）と、グループＡ，Ｂ用のカラムアドレス
を比較するヒューズ素子ＡＣ３〜ＡＣ９及びイネーブル
ヒューズ素子ＥＮＢＬ Ａ，Ｂが設けられ、前記各ヒュ
ーズ素子-Ｆ０，-Ｆ１，ＡＣ３〜ＡＣ９，ＥＮＢＬ
Ａ，Ｂはヒューズを切らないと「０」（低電圧レベル
「Ｌ」）が出力され、ヒューズを切ると「１」（高電圧
レベル「Ｈ」）が出力される。すなわち、正規のメモリ
セルブロック５１に発生した欠陥Ｄ３のカラムアドレス
をヒューズブロック７１のグループＢ用部分に記憶する
には、グループＢ用のイネーブルヒューズ素子ＥＮＢＬ
Ｂを切ると共に、グループＢ用のヒューズ素子ＡＣ３
〜ＡＣ９を切らなかったり、切ったりして正規のメモリ
セルブロック５７に発生した欠陥Ｄ３のカラムアドレス
を記憶する。また正規のメモリセルブロック５７に発生
した欠陥Ｄ４のカラムアドレスをヒューズブロック７１
のグループＡ用部分に記憶するには、グループＡ用のイ
ネーブルヒューズ素子ＥＮＢＬ Ａを切ると共に、グル
ープＡ用のヒューズ素子ＡＣ３〜ＡＣ９を切らなかった
り、切ったりして正規のメモリセルブロック５７に発生
した欠陥Ｄ４のカラムアドレスを記憶する。ここで、グ
ループヒューズ素子-Ｆ０，-Ｆ１を切らなかったり、切
ったりしてグループ分けの種類１〜４から所定のグルー
プ分けを設定する。前記グループヒューズ素子-Ｆ０，-
Ｆ１の出力はグループ分割デコード回路とアドレス比較
回路よりなるグループ分けを検知する回路７２に入力さ
れ、このグループ分けを検知する回路７２にはカラムア
ドレスＡＣ０〜ＡＣ２が入力される。前記グループ分け
を検知する回路７２の出力はグループＡ，Ｂ用の論理積
回路７３，７４に入力される。前記ヒューズブロック７
１の各ヒューズ素子ＡＣ３〜ＡＣ９の出力はそれぞれ対
応してグループＡ，Ｂ用のアドレスビットの比較器７
５，７６に入力され、このアドレスビットの比較器７
５，７６にはカラムアドレスＡＣ３〜ＡＣ９がそれぞれ
対応して入力される。このアドレスビットの比較器７
５，７６はヒューズ素子ＡＣ３〜ＡＣ９からの入力とカ
ラムアドレスＡＣ３〜ＡＣ９の入力が「Ｈ」と「Ｈ」の
時及び「Ｌ」と「Ｌ」の時のみ「Ｈ」を出力し、その他
の時は「Ｌ」が出力される。このようなアドレスビット
の比較器７５，７６として、例えば排他的論理和否定回
路（Ｅｘｃｌｕｓｉｖｅ ＮＯＲ回路）がある。前記ア
ドレスビットの比較器７５，７６では、グループＡ，Ｂ
用のヒューズ素子ＡＣ３〜ＡＣ９の出力とカラムアドレ
スＡＣ３〜ＡＣ９がそれぞれ対応して比較される。前記
アドレスビットの比較器７５，７６の出力は論理積回路
７３，７４にそれぞれ対応して入力される。論理積回路
７３はアドレスビットの比較器７５及びグループ分けを
検知する回路７２からの入力が全て「Ｈ」のときマッチ
（Ｍａｔｃｈ）Ａを出力する。また前記論理積回路７４
はアドレスビットの比較器７６及びグループ分けを検知
する回路７２からの入力が全て「Ｈ」のときマッチ（Ｍ
ａｔｃｈ）Ｂを出力する。
ーズブロック７１のグループＡ用部分には正規のメモリ
セルブロック５７に発生した欠陥Ｄ４のカラムアドレス
を記憶し、ヒューズブロック７１のグループＢ用部分に
は正規のメモリセルブロック５７に発生した欠陥Ｄ３の
カラムアドレスを記憶する。前記ヒューズブロック７１
にはグループ分けの種類１〜４を任意に設定可能なグル
ープヒューズ素子-Ｆ０（Ｆ０の反転信号），-Ｆ１（Ｆ
１の反転信号）と、グループＡ，Ｂ用のカラムアドレス
を比較するヒューズ素子ＡＣ３〜ＡＣ９及びイネーブル
ヒューズ素子ＥＮＢＬ Ａ，Ｂが設けられ、前記各ヒュ
ーズ素子-Ｆ０，-Ｆ１，ＡＣ３〜ＡＣ９，ＥＮＢＬ
Ａ，Ｂはヒューズを切らないと「０」（低電圧レベル
「Ｌ」）が出力され、ヒューズを切ると「１」（高電圧
レベル「Ｈ」）が出力される。すなわち、正規のメモリ
セルブロック５１に発生した欠陥Ｄ３のカラムアドレス
をヒューズブロック７１のグループＢ用部分に記憶する
には、グループＢ用のイネーブルヒューズ素子ＥＮＢＬ
Ｂを切ると共に、グループＢ用のヒューズ素子ＡＣ３
〜ＡＣ９を切らなかったり、切ったりして正規のメモリ
セルブロック５７に発生した欠陥Ｄ３のカラムアドレス
を記憶する。また正規のメモリセルブロック５７に発生
した欠陥Ｄ４のカラムアドレスをヒューズブロック７１
のグループＡ用部分に記憶するには、グループＡ用のイ
ネーブルヒューズ素子ＥＮＢＬ Ａを切ると共に、グル
ープＡ用のヒューズ素子ＡＣ３〜ＡＣ９を切らなかった
り、切ったりして正規のメモリセルブロック５７に発生
した欠陥Ｄ４のカラムアドレスを記憶する。ここで、グ
ループヒューズ素子-Ｆ０，-Ｆ１を切らなかったり、切
ったりしてグループ分けの種類１〜４から所定のグルー
プ分けを設定する。前記グループヒューズ素子-Ｆ０，-
Ｆ１の出力はグループ分割デコード回路とアドレス比較
回路よりなるグループ分けを検知する回路７２に入力さ
れ、このグループ分けを検知する回路７２にはカラムア
ドレスＡＣ０〜ＡＣ２が入力される。前記グループ分け
を検知する回路７２の出力はグループＡ，Ｂ用の論理積
回路７３，７４に入力される。前記ヒューズブロック７
１の各ヒューズ素子ＡＣ３〜ＡＣ９の出力はそれぞれ対
応してグループＡ，Ｂ用のアドレスビットの比較器７
５，７６に入力され、このアドレスビットの比較器７
５，７６にはカラムアドレスＡＣ３〜ＡＣ９がそれぞれ
対応して入力される。このアドレスビットの比較器７
５，７６はヒューズ素子ＡＣ３〜ＡＣ９からの入力とカ
ラムアドレスＡＣ３〜ＡＣ９の入力が「Ｈ」と「Ｈ」の
時及び「Ｌ」と「Ｌ」の時のみ「Ｈ」を出力し、その他
の時は「Ｌ」が出力される。このようなアドレスビット
の比較器７５，７６として、例えば排他的論理和否定回
路（Ｅｘｃｌｕｓｉｖｅ ＮＯＲ回路）がある。前記ア
ドレスビットの比較器７５，７６では、グループＡ，Ｂ
用のヒューズ素子ＡＣ３〜ＡＣ９の出力とカラムアドレ
スＡＣ３〜ＡＣ９がそれぞれ対応して比較される。前記
アドレスビットの比較器７５，７６の出力は論理積回路
７３，７４にそれぞれ対応して入力される。論理積回路
７３はアドレスビットの比較器７５及びグループ分けを
検知する回路７２からの入力が全て「Ｈ」のときマッチ
（Ｍａｔｃｈ）Ａを出力する。また前記論理積回路７４
はアドレスビットの比較器７６及びグループ分けを検知
する回路７２からの入力が全て「Ｈ」のときマッチ（Ｍ
ａｔｃｈ）Ｂを出力する。
【００２８】図８はグループ分けを検知する回路の一例
を示す回路図である。グループヒューズ素子-Ｆ０の出
力端子は、ナンド回路８１の一方の入力端子、ナンド回
路８３の一方の入力端子、インバータ８６の入力端子に
それぞれ接続され、このインバータ８６の出力端子は、
ナンド回路８２の一方の入力端子、ナンド回路８４の一
方の入力端子にそれぞれ接続される。またグループヒュ
ーズ素子-Ｆ１の出力端子は、ナンド回路８１の他方の
入力端子、ナンド回路８２の他方の入力端子、インバー
タ８５の入力端子にそれぞれ接続され、このインバータ
８５の出力端子は、ナンド回路８３の他方の入力端子、
ナンド回路８４の他方の入力端子にそれぞれ接続され
る。前記ナンド回路８１の出力端子はインバータ８７を
介してナンド回路９１の一方の入力端子に接続されると
共にナンド回路１０１の一方の入力端子に接続され、前
記ナンド回路８２の出力端子はインバータ８８を介して
ナンド回路９２の一方の入力端子に接続されると共にナ
ンド回路１０２の一方の入力端子に接続され、前記ナン
ド回路８３の出力端子はインバータ８９を介してナンド
回路９３の一方の入力端子に接続されると共にナンド回
路１０３の一方の入力端子に接続され、前記ナンド回路
８４の出力端子はインバータ９０を介してナンド回路９
４の一方の入力端子に接続されると共にナンド回路１０
４の一方の入力端子に接続される。前記ナンド回路９１
の他方の入力端子にはカラムアドレス-ＡＣ２が入力さ
れる。前記ナンド回路９２の他方の入力端子にはオア回
路２０１の出力端子が接続され、このオア回路２０１の
一方の入力端子にはアンド回路２０２の出力端子が接続
され、このアンド回路２０２の入力端子にはカラムアド
レスＡＣ０及びＡＣ１が入力され、前記オア回路２０１
の他方の入力端子にはアンド回路２０３の出力端子が接
続され、このアンド回路２０３の一方の入力端子にはオ
ア回路２０４の出力端子が接続され、このオア回路２０
４の入力端子にはカラムアドレスＡＣ０及びＡＣ１が入
力され、前記アンド回路２０３の他方の入力端子にはカ
ラムアドレス-ＡＣ２が入力される。前記ナンド回路９
３の他方の入力端子にはカラムアドレスＡＣ１が入力さ
れる。前記記ナンド回路９４の他方の入力端子にはオア
回路４０１の出力端子が接続され、このオア回路４０１
の一方の入力端子にはアンド回路４０２の出力端子が接
続され、このアンド回路４０２の入力端子にはカラムア
ドレスＡＣ０及びＡＣ１が入力され、前記オア回路４０
１の他方の入力端子にはアンド回路４０３の出力端子が
接続され、このアンド回路４０３の一方の入力端子には
オア回路４０４の出力端子が接続され、このオア回路４
０４の入力端子にはカラムアドレスＡＣ０及びＡＣ１が
入力され、前記アンド回路４０３の他方の入力端子には
カラムアドレスＡＣ２が入力される。前記ナンド回路１
０１の他方の入力端子にはカラムアドレスＡＣ２が入力
される。前記ナンド回路１０２の他方の入力端子にはイ
ンバータ１０５の出力端子が接続され、このインバータ
１０５の入力端子には前記オア回路２０１の出力端子が
接続される。前記ナンド回路１０３の他方の入力端子に
はカラムアドレス-ＡＣ１が入力される。前記ナンド回
路１０４の他方の入力端子にはインバータ１０６の出力
端子が接続され、このインバータ１０６の入力端子には
前記オア回路４０１の出力端子が接続される。前記ナン
ド回路９１〜９４の出力端子はナンド回路９５の入力端
子に接続され、このナンド回路９５の出力はグループＡ
用の論理積回路７３に入力される。前記ナンド回路１０
１〜１０４の出力端子はナンド回路１０７の入力端子に
接続され、このナンド回路１０７の出力はグループＢ用
の論理積回路７４に入力される。前記ナンド回路８１〜
８４及びインバータ８５〜９０はグループ分割デコード
回路を構成する。前記ナンド回路９１〜９４，９５，１
０７、インバータ１０５，１０６、オア回路２０１，２
０４，４０１，４０４、アンド回路２０２，２０３，４
０２，４０３回路はアドレス比較回路を構成する。
を示す回路図である。グループヒューズ素子-Ｆ０の出
力端子は、ナンド回路８１の一方の入力端子、ナンド回
路８３の一方の入力端子、インバータ８６の入力端子に
それぞれ接続され、このインバータ８６の出力端子は、
ナンド回路８２の一方の入力端子、ナンド回路８４の一
方の入力端子にそれぞれ接続される。またグループヒュ
ーズ素子-Ｆ１の出力端子は、ナンド回路８１の他方の
入力端子、ナンド回路８２の他方の入力端子、インバー
タ８５の入力端子にそれぞれ接続され、このインバータ
８５の出力端子は、ナンド回路８３の他方の入力端子、
ナンド回路８４の他方の入力端子にそれぞれ接続され
る。前記ナンド回路８１の出力端子はインバータ８７を
介してナンド回路９１の一方の入力端子に接続されると
共にナンド回路１０１の一方の入力端子に接続され、前
記ナンド回路８２の出力端子はインバータ８８を介して
ナンド回路９２の一方の入力端子に接続されると共にナ
ンド回路１０２の一方の入力端子に接続され、前記ナン
ド回路８３の出力端子はインバータ８９を介してナンド
回路９３の一方の入力端子に接続されると共にナンド回
路１０３の一方の入力端子に接続され、前記ナンド回路
８４の出力端子はインバータ９０を介してナンド回路９
４の一方の入力端子に接続されると共にナンド回路１０
４の一方の入力端子に接続される。前記ナンド回路９１
の他方の入力端子にはカラムアドレス-ＡＣ２が入力さ
れる。前記ナンド回路９２の他方の入力端子にはオア回
路２０１の出力端子が接続され、このオア回路２０１の
一方の入力端子にはアンド回路２０２の出力端子が接続
され、このアンド回路２０２の入力端子にはカラムアド
レスＡＣ０及びＡＣ１が入力され、前記オア回路２０１
の他方の入力端子にはアンド回路２０３の出力端子が接
続され、このアンド回路２０３の一方の入力端子にはオ
ア回路２０４の出力端子が接続され、このオア回路２０
４の入力端子にはカラムアドレスＡＣ０及びＡＣ１が入
力され、前記アンド回路２０３の他方の入力端子にはカ
ラムアドレス-ＡＣ２が入力される。前記ナンド回路９
３の他方の入力端子にはカラムアドレスＡＣ１が入力さ
れる。前記記ナンド回路９４の他方の入力端子にはオア
回路４０１の出力端子が接続され、このオア回路４０１
の一方の入力端子にはアンド回路４０２の出力端子が接
続され、このアンド回路４０２の入力端子にはカラムア
ドレスＡＣ０及びＡＣ１が入力され、前記オア回路４０
１の他方の入力端子にはアンド回路４０３の出力端子が
接続され、このアンド回路４０３の一方の入力端子には
オア回路４０４の出力端子が接続され、このオア回路４
０４の入力端子にはカラムアドレスＡＣ０及びＡＣ１が
入力され、前記アンド回路４０３の他方の入力端子には
カラムアドレスＡＣ２が入力される。前記ナンド回路１
０１の他方の入力端子にはカラムアドレスＡＣ２が入力
される。前記ナンド回路１０２の他方の入力端子にはイ
ンバータ１０５の出力端子が接続され、このインバータ
１０５の入力端子には前記オア回路２０１の出力端子が
接続される。前記ナンド回路１０３の他方の入力端子に
はカラムアドレス-ＡＣ１が入力される。前記ナンド回
路１０４の他方の入力端子にはインバータ１０６の出力
端子が接続され、このインバータ１０６の入力端子には
前記オア回路４０１の出力端子が接続される。前記ナン
ド回路９１〜９４の出力端子はナンド回路９５の入力端
子に接続され、このナンド回路９５の出力はグループＡ
用の論理積回路７３に入力される。前記ナンド回路１０
１〜１０４の出力端子はナンド回路１０７の入力端子に
接続され、このナンド回路１０７の出力はグループＢ用
の論理積回路７４に入力される。前記ナンド回路８１〜
８４及びインバータ８５〜９０はグループ分割デコード
回路を構成する。前記ナンド回路９１〜９４，９５，１
０７、インバータ１０５，１０６、オア回路２０１，２
０４，４０１，４０４、アンド回路２０２，２０３，４
０２，４０３回路はアドレス比較回路を構成する。
【００２９】すなわち、グループヒューズ素子Ｆ０が
「０」で-Ｆ０が「Ｈ」、グループヒューズ素子Ｆ１が
「０」で-Ｆ１が「Ｈ」のときは、ナンド回路９１及び
１０１の一方の入力端子のみが「Ｈ」になりグループ分
けの種類１が選択される。この場合、カラムアドレスＡ
Ｃ２が「０」で-ＡＣ２が「Ｈ」のときは、ナンド回路
９１の他方の入力端子のみが「Ｈ」になり、ナンド回路
９５から「Ｈ」がグループＡ用の論理積回路７３に入力
される。一方、カラムアドレスＡＣ２が「０」でＡＣ２
が「Ｈ」のときは、ナンド回路１０１の他方の入力端子
のみが「Ｈ」になり、ナンド回路１０７から「Ｈ」がグ
ループＢ用の論理積回路７４に入力される。
「０」で-Ｆ０が「Ｈ」、グループヒューズ素子Ｆ１が
「０」で-Ｆ１が「Ｈ」のときは、ナンド回路９１及び
１０１の一方の入力端子のみが「Ｈ」になりグループ分
けの種類１が選択される。この場合、カラムアドレスＡ
Ｃ２が「０」で-ＡＣ２が「Ｈ」のときは、ナンド回路
９１の他方の入力端子のみが「Ｈ」になり、ナンド回路
９５から「Ｈ」がグループＡ用の論理積回路７３に入力
される。一方、カラムアドレスＡＣ２が「０」でＡＣ２
が「Ｈ」のときは、ナンド回路１０１の他方の入力端子
のみが「Ｈ」になり、ナンド回路１０７から「Ｈ」がグ
ループＢ用の論理積回路７４に入力される。
【００３０】またグループヒューズ素子Ｆ０が「１」で
-Ｆ０が「Ｌ」、グループヒューズ素子Ｆ１が「０」で-
Ｆ１が「Ｈ」のときは、ナンド回路９２及び１０２の一
方の入力端子のみが「Ｈ」になりグループ分けの種類２
が選択される。この場合、カラムアドレスＡＣ０及びＡ
Ｃ１が共に「１」で「Ｈ」であれば、アンド回路２０２
の出力が「Ｈ」で、オア回路２０１の出力が「Ｈ」にな
ってナンド回路９２の他方の入力端子のみが「Ｈ」にな
り、ナンド回路９５から「Ｈ」がグループＡ用の論理積
回路７３に入力される。またカラムアドレスＡＣ０又は
ＡＣ１のどちらか一方のみが「１」で「Ｈ」であれば、
オア回路２０４の出力が「Ｈ」なるため、カラムアドレ
スＡＣ２が「０」で-ＡＣ２が「Ｈ」であれば、アンド
回路２０３の出力が「Ｈ」で、オア回路２０１の出力が
「Ｈ」になってナンド回路９２の他方の入力端子のみが
「Ｈ」になり、ナンド回路９５から「Ｈ」がグループＡ
用の論理積回路７３に入力される。一方、カラムアドレ
スＡＣ０及びＡＣ１が共に「０」で「Ｌ」であれば、ア
ンド回路２０２の出力は「Ｌ」、オア回路２０４の出力
は「Ｌ」、アンド回路２０３の出力は「Ｌ」、オア回路
２０１の出力は「Ｌ」になってナンド回路１０２の他方
の入力端子のみが「Ｈ」になり、ナンド回路１０７から
「Ｈ」がグループＢ用の論理積回路７４に入力される。
またカラムアドレスＡＣ０又はＡＣ１のどちらか一方の
みが「１」で「Ｈ」であっても、カラムアドレスＡＣ２
が「１」で-ＡＣ２が「Ｌ」であれば、アンド回路２０
３の出力が「Ｌ」で、オア回路２０１の出力が「Ｌ」に
なってナンド回路１０２の他方の入力端子のみが「Ｈ」
になり、ナンド回路１０７から「Ｈ」がグループＢ用の
論理積回路７４に入力される。
-Ｆ０が「Ｌ」、グループヒューズ素子Ｆ１が「０」で-
Ｆ１が「Ｈ」のときは、ナンド回路９２及び１０２の一
方の入力端子のみが「Ｈ」になりグループ分けの種類２
が選択される。この場合、カラムアドレスＡＣ０及びＡ
Ｃ１が共に「１」で「Ｈ」であれば、アンド回路２０２
の出力が「Ｈ」で、オア回路２０１の出力が「Ｈ」にな
ってナンド回路９２の他方の入力端子のみが「Ｈ」にな
り、ナンド回路９５から「Ｈ」がグループＡ用の論理積
回路７３に入力される。またカラムアドレスＡＣ０又は
ＡＣ１のどちらか一方のみが「１」で「Ｈ」であれば、
オア回路２０４の出力が「Ｈ」なるため、カラムアドレ
スＡＣ２が「０」で-ＡＣ２が「Ｈ」であれば、アンド
回路２０３の出力が「Ｈ」で、オア回路２０１の出力が
「Ｈ」になってナンド回路９２の他方の入力端子のみが
「Ｈ」になり、ナンド回路９５から「Ｈ」がグループＡ
用の論理積回路７３に入力される。一方、カラムアドレ
スＡＣ０及びＡＣ１が共に「０」で「Ｌ」であれば、ア
ンド回路２０２の出力は「Ｌ」、オア回路２０４の出力
は「Ｌ」、アンド回路２０３の出力は「Ｌ」、オア回路
２０１の出力は「Ｌ」になってナンド回路１０２の他方
の入力端子のみが「Ｈ」になり、ナンド回路１０７から
「Ｈ」がグループＢ用の論理積回路７４に入力される。
またカラムアドレスＡＣ０又はＡＣ１のどちらか一方の
みが「１」で「Ｈ」であっても、カラムアドレスＡＣ２
が「１」で-ＡＣ２が「Ｌ」であれば、アンド回路２０
３の出力が「Ｌ」で、オア回路２０１の出力が「Ｌ」に
なってナンド回路１０２の他方の入力端子のみが「Ｈ」
になり、ナンド回路１０７から「Ｈ」がグループＢ用の
論理積回路７４に入力される。
【００３１】またグループヒューズ素子Ｆ０が「０」で
-Ｆ０が「Ｈ」、グループヒューズ素子Ｆ１が「１」で-
Ｆ１が「Ｌ」のときは、ナンド回路９３及び１０３の一
方の入力端子のみが「Ｈ」になりグループ分けの種類３
が選択される。この場合、カラムアドレスＡＣ１が
「１」で「Ｈ」のときは、ナンド回路９３の他方の入力
端子のみが「Ｈ」になり、ナンド回路９５から「Ｈ」が
グループＡ用の論理積回路７３に入力される。一方、カ
ラムアドレスＡＣ１が「０」で-ＡＣ１が「Ｈ」のとき
は、ナンド回路１０３の他方の入力端子のみが「Ｈ」に
なり、ナンド回路１０７から「Ｈ」がグループＢ用の論
理積回路７４に入力される。
-Ｆ０が「Ｈ」、グループヒューズ素子Ｆ１が「１」で-
Ｆ１が「Ｌ」のときは、ナンド回路９３及び１０３の一
方の入力端子のみが「Ｈ」になりグループ分けの種類３
が選択される。この場合、カラムアドレスＡＣ１が
「１」で「Ｈ」のときは、ナンド回路９３の他方の入力
端子のみが「Ｈ」になり、ナンド回路９５から「Ｈ」が
グループＡ用の論理積回路７３に入力される。一方、カ
ラムアドレスＡＣ１が「０」で-ＡＣ１が「Ｈ」のとき
は、ナンド回路１０３の他方の入力端子のみが「Ｈ」に
なり、ナンド回路１０７から「Ｈ」がグループＢ用の論
理積回路７４に入力される。
【００３２】またグループヒューズ素子Ｆ０が「１」で
-Ｆ０が「Ｌ」、グループヒューズ素子Ｆ１が「１」で-
Ｆ１が「Ｌ」のときは、ナンド回路９４及び１０４の一
方の入力端子のみが「Ｈ」になりグループ分けの種類４
が選択される。この場合、カラムアドレスＡＣ０及びＡ
Ｃ１が共に「１」で「Ｈ」であれば、アンド回路４０２
の出力が「Ｈ」で、オア回路４０１の出力が「Ｈ」にな
ってナンド回路９４の他方の入力端子のみが「Ｈ」にな
り、ナンド回路９５から「Ｈ」がグループＡ用の論理積
回路７３に入力される。またカラムアドレスＡＣ０又は
ＡＣ１のどちらか一方のみが「１」で「Ｈ」であれば、
オア回路４０４の出力が「Ｈ」なるため、カラムアドレ
スＡＣ２が「１」で「Ｈ」であれば、アンド回路４０３
の出力が「Ｈ」で、オア回路４０１の出力が「Ｈ」にな
ってナンド回路９４の他方の入力端子のみが「Ｈ」にな
り、ナンド回路９５から「Ｈ」がグループＡ用の論理積
回路７３に入力される。一方、カラムアドレスＡＣ０及
びＡＣ１が共に「０」で「Ｌ」であれば、アンド回路４
０２の出力は「Ｌ」、オア回路４０４の出力は「Ｌ」、
アンド回路４０３の出力は「Ｌ」、オア回路４０１の出
力は「Ｌ」になってナンド回路１０４の他方の入力端子
のみが「Ｈ」になり、ナンド回路１０７から「Ｈ」がグ
ループＢ用の論理積回路７４に入力される。またカラム
アドレスＡＣ０又はＡＣ１のどちらか一方のみが「１」
で「Ｈ」であっても、カラムアドレスＡＣ２が「０」で
「Ｌ」であれば、アンド回路４０３の出力が「Ｌ」で、
オア回路４０１の出力が「Ｌ」になってナンド回路１０
４の他方の入力端子のみが「Ｈ」になり、ナンド回路１
０７から「Ｈ」がグループＢ用の論理積回路７４に入力
される。
-Ｆ０が「Ｌ」、グループヒューズ素子Ｆ１が「１」で-
Ｆ１が「Ｌ」のときは、ナンド回路９４及び１０４の一
方の入力端子のみが「Ｈ」になりグループ分けの種類４
が選択される。この場合、カラムアドレスＡＣ０及びＡ
Ｃ１が共に「１」で「Ｈ」であれば、アンド回路４０２
の出力が「Ｈ」で、オア回路４０１の出力が「Ｈ」にな
ってナンド回路９４の他方の入力端子のみが「Ｈ」にな
り、ナンド回路９５から「Ｈ」がグループＡ用の論理積
回路７３に入力される。またカラムアドレスＡＣ０又は
ＡＣ１のどちらか一方のみが「１」で「Ｈ」であれば、
オア回路４０４の出力が「Ｈ」なるため、カラムアドレ
スＡＣ２が「１」で「Ｈ」であれば、アンド回路４０３
の出力が「Ｈ」で、オア回路４０１の出力が「Ｈ」にな
ってナンド回路９４の他方の入力端子のみが「Ｈ」にな
り、ナンド回路９５から「Ｈ」がグループＡ用の論理積
回路７３に入力される。一方、カラムアドレスＡＣ０及
びＡＣ１が共に「０」で「Ｌ」であれば、アンド回路４
０２の出力は「Ｌ」、オア回路４０４の出力は「Ｌ」、
アンド回路４０３の出力は「Ｌ」、オア回路４０１の出
力は「Ｌ」になってナンド回路１０４の他方の入力端子
のみが「Ｈ」になり、ナンド回路１０７から「Ｈ」がグ
ループＢ用の論理積回路７４に入力される。またカラム
アドレスＡＣ０又はＡＣ１のどちらか一方のみが「１」
で「Ｈ」であっても、カラムアドレスＡＣ２が「０」で
「Ｌ」であれば、アンド回路４０３の出力が「Ｌ」で、
オア回路４０１の出力が「Ｌ」になってナンド回路１０
４の他方の入力端子のみが「Ｈ」になり、ナンド回路１
０７から「Ｈ」がグループＢ用の論理積回路７４に入力
される。
【００３３】以上のように、本実施形態例では、グルー
プ分けをヒューズ素子を使って変更する事が出来る様に
してある。図３に示す実施形態例の構成では、例えば、
２個の欠陥がそれぞれ、グループＡに属する領域で発生
した場合、それを一つの冗長カラムの救済単位では、置
き換えられない。これは、グループの分割を固定にして
いることが原因であり、この分割をヒューズ素子で任意
の分割に設定出来る様にすれば解決出来る。図７に示し
た様に、本実施形態例では、２つのヒューズ素子（グル
ープヒューズ素子-Ｆ０、グループヒューズ素子-Ｆ１）
を用いて分割の方法を４通りに設定できる様にした。こ
のようにすると、図５に示すように、図３に示す実施形
態例の構成では救済出来なかった欠陥を、グループ分け
の種類３にヒューズ素子で設定することにより、１つの
冗長カラムの救済単位で置き換えられる。
プ分けをヒューズ素子を使って変更する事が出来る様に
してある。図３に示す実施形態例の構成では、例えば、
２個の欠陥がそれぞれ、グループＡに属する領域で発生
した場合、それを一つの冗長カラムの救済単位では、置
き換えられない。これは、グループの分割を固定にして
いることが原因であり、この分割をヒューズ素子で任意
の分割に設定出来る様にすれば解決出来る。図７に示し
た様に、本実施形態例では、２つのヒューズ素子（グル
ープヒューズ素子-Ｆ０、グループヒューズ素子-Ｆ１）
を用いて分割の方法を４通りに設定できる様にした。こ
のようにすると、図５に示すように、図３に示す実施形
態例の構成では救済出来なかった欠陥を、グループ分け
の種類３にヒューズ素子で設定することにより、１つの
冗長カラムの救済単位で置き換えられる。
【００３４】図７に示す様に、グループ分け検知する回
路７２と通常のアドレスを比較する回路から構成されて
いる。グループ分けを検知する回路７２は、グループを
示すヒューズ素子２個の出力をデコードするグループ分
けデコード回路とＡＣ０からＡＣ２のアドレスと比較を
行う回路より構成される。この回路は、現在チップ外部
から入力されているアドレスが、どちらのグループに属
するかを判定している。具体的な実施例は、図８に示す
ように、グループ分けのヒューズ素子をデコードし、そ
のカラム救済単位がどのグループ分割を行っているかを
識別する。次に、識別した信号の各々に対し、外部から
入力されたＣＡ０からＣＡ１のアドレスを用いて、各グ
ループの識別信号と比較を行っている。
路７２と通常のアドレスを比較する回路から構成されて
いる。グループ分けを検知する回路７２は、グループを
示すヒューズ素子２個の出力をデコードするグループ分
けデコード回路とＡＣ０からＡＣ２のアドレスと比較を
行う回路より構成される。この回路は、現在チップ外部
から入力されているアドレスが、どちらのグループに属
するかを判定している。具体的な実施例は、図８に示す
ように、グループ分けのヒューズ素子をデコードし、そ
のカラム救済単位がどのグループ分割を行っているかを
識別する。次に、識別した信号の各々に対し、外部から
入力されたＣＡ０からＣＡ１のアドレスを用いて、各グ
ループの識別信号と比較を行っている。
【００３５】本実施形態例によって、カラム救済単位内
の同一カラムに置き換えなければならないカラム欠陥が
２つ存在する場合以外は、必ず２つのカラム欠陥を置き
換えることが出来る。
の同一カラムに置き換えなければならないカラム欠陥が
２つ存在する場合以外は、必ず２つのカラム欠陥を置き
換えることが出来る。
【００３６】図９は本実施形態例を用いたアレイの全体
構成図を示す。本実施形態例では、カラム救済単位の中
の分割を２つですましているが、これは別に限定したも
のではなく、更に多くの分割を行ってもかまわない。こ
の場合、救済できる欠陥の数が増えていくことになる。
また本発明は、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、
およびロジック混載メモリなどで有効である。特に、ロ
ジック混載メモリは、入出力データの数を増やすこと
で、ロジック部とメモリ部のデータのバンド幅を大きく
することが行われるため、その欠陥救済方法に対し、よ
り有効となる。
構成図を示す。本実施形態例では、カラム救済単位の中
の分割を２つですましているが、これは別に限定したも
のではなく、更に多くの分割を行ってもかまわない。こ
の場合、救済できる欠陥の数が増えていくことになる。
また本発明は、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、
およびロジック混載メモリなどで有効である。特に、ロ
ジック混載メモリは、入出力データの数を増やすこと
で、ロジック部とメモリ部のデータのバンド幅を大きく
することが行われるため、その欠陥救済方法に対し、よ
り有効となる。
【００３７】
【発明の効果】以上述べたように本発明によれば、カラ
ムの救済単位の中を複数のブロックに分割し、別々の欠
陥を救済出来る様にしたことにより、救済効率を上げる
事が出来る。
ムの救済単位の中を複数のブロックに分割し、別々の欠
陥を救済出来る様にしたことにより、救済効率を上げる
事が出来る。
【図１】本発明の一実施形態例を示す構成説明図であ
る。
る。
【図２】本発明に係る欠陥救済用の冗長メモリセルブロ
ックのカラムアドレスの一例を示す構成説明図である。
ックのカラムアドレスの一例を示す構成説明図である。
【図３】本発明に係る正規のメモリセルブロックの欠陥
を欠陥救済用の冗長メモリセルブロックに置き換える置
き換え用の制御回路の一例を示す構成説明図である。
を欠陥救済用の冗長メモリセルブロックに置き換える置
き換え用の制御回路の一例を示す構成説明図である。
【図４】本発明に係る正規のメモリセルブロックの２個
の欠陥がそれぞれグループＡに属する領域で発生した場
合の一例を示す構成説明図である。
の欠陥がそれぞれグループＡに属する領域で発生した場
合の一例を示す構成説明図である。
【図５】本発明の他の実施形態例を示す構成説明図であ
る。
る。
【図６】本発明に係る欠陥救済用の冗長メモリセルブロ
ックのグループ分けの種類の一例を示す構成説明図であ
る。
ックのグループ分けの種類の一例を示す構成説明図であ
る。
【図７】本発明に係る正規のメモリセルブロックの欠陥
を欠陥救済用の冗長メモリセルブロックに置き換える置
き換え用の制御回路の他の例を示す構成説明図である。
を欠陥救済用の冗長メモリセルブロックに置き換える置
き換え用の制御回路の他の例を示す構成説明図である。
【図８】本発明に係るグループ分けを検知する回路の一
例を示す回路図である。
例を示す回路図である。
【図９】本発明の実施形態例を用いたアレイの全体構成
を示す構成説明図である。
を示す構成説明図である。
【図１０】従来の半導体記憶装置の一例を示す構成説明
図である。
図である。
【図１１】図１０の半導体記憶装置の一部を示す回路図
である。
である。
【図１２】従来の半導体記憶装置の他の例を示す構成説
明図である。
明図である。
【図１３】図１２の半導体記憶装置の一部を示す回路図
である。
である。
【図１４】従来の半導体記憶装置の異なる例を示す構成
説明図である。
説明図である。
１１…ロウデコーダ、１２…１６組形成された６４カラ
ム単位のメモリセル、１３…４組形成された４カラム単
位の欠陥救済用冗長セル、１４…センスアンプ領域に２
組形成された２対の第２のデータ線（２ＤＱ）、１５…
リードアンプ、１６…センスアンプ領域、１７…ＦＥ
Ｔ、１８…センスアンプ、１９…第１のデータ線、２０
…メモリセル部、２１…ワード線、２２…カラム選択
線、２３…メモリセルアレイ領域、２４…ＦＥＴ、２５
…メモリセル、３１…ロウデコーダ、３２…１６組形成
された６４カラム単位のメモリセル、３３…２組形成さ
れた８カラム単位の欠陥救済用冗長セル、３４…メモリ
セルアレイ領域を第１のデータ線３９の方向に１６組形
成された８対の第２のデータ線（８ＤＱ）、３５…セン
スアンプ領域をワード線４１の方向に２組形成された４
本のカラム選択線、３６…メモリセルアレイ領域を第１
のデータ線３９の方向に２組形成された１対の第２の欠
陥救済用冗長データ線（ＲＤＱ）、３７…ＦＥＴ、３８
…センスアンプ、３９…第１のデータ線、４０…メモリ
セル部、４１…ワード線、５０…センスアンプ、５１…
第２のデータ線（ＤＱ，ＲＤＱ）、５２…第１のデータ
線、５３…ワード線（ＷＬ）、５４…メモリセル部、５
５…カラム選択線、５６…ＦＥＴ等の転送ゲート、５７
…正規のメモリセルブロック、５８…欠陥救済用の冗長
メモリセルブロック、６１，６２…ヒューズブロック、
６３−１，６３−２，６４−１，６４−２…アドレスビ
ットの比較器、６５…論理積回路、６６…論理積回路、
７１…ヒューズブロック、７２…グループ分けを検知す
る回路、７３，７４…グループＡ，Ｂ用の論理積回路、
７５，７６…グループＡ，Ｂ用のアドレスビットの比較
器、８１〜８４…前記ナンド回路、８５〜９０…インバ
ータ、９１〜９４，９５，１０７…ナンド回路、１０
５，１０６…インバータ、２０１，２０４，４０１，４
０４…オア回路、２０２，２０３，４０２，４０３…ア
ンド回路。
ム単位のメモリセル、１３…４組形成された４カラム単
位の欠陥救済用冗長セル、１４…センスアンプ領域に２
組形成された２対の第２のデータ線（２ＤＱ）、１５…
リードアンプ、１６…センスアンプ領域、１７…ＦＥ
Ｔ、１８…センスアンプ、１９…第１のデータ線、２０
…メモリセル部、２１…ワード線、２２…カラム選択
線、２３…メモリセルアレイ領域、２４…ＦＥＴ、２５
…メモリセル、３１…ロウデコーダ、３２…１６組形成
された６４カラム単位のメモリセル、３３…２組形成さ
れた８カラム単位の欠陥救済用冗長セル、３４…メモリ
セルアレイ領域を第１のデータ線３９の方向に１６組形
成された８対の第２のデータ線（８ＤＱ）、３５…セン
スアンプ領域をワード線４１の方向に２組形成された４
本のカラム選択線、３６…メモリセルアレイ領域を第１
のデータ線３９の方向に２組形成された１対の第２の欠
陥救済用冗長データ線（ＲＤＱ）、３７…ＦＥＴ、３８
…センスアンプ、３９…第１のデータ線、４０…メモリ
セル部、４１…ワード線、５０…センスアンプ、５１…
第２のデータ線（ＤＱ，ＲＤＱ）、５２…第１のデータ
線、５３…ワード線（ＷＬ）、５４…メモリセル部、５
５…カラム選択線、５６…ＦＥＴ等の転送ゲート、５７
…正規のメモリセルブロック、５８…欠陥救済用の冗長
メモリセルブロック、６１，６２…ヒューズブロック、
６３−１，６３−２，６４−１，６４−２…アドレスビ
ットの比較器、６５…論理積回路、６６…論理積回路、
７１…ヒューズブロック、７２…グループ分けを検知す
る回路、７３，７４…グループＡ，Ｂ用の論理積回路、
７５，７６…グループＡ，Ｂ用のアドレスビットの比較
器、８１〜８４…前記ナンド回路、８５〜９０…インバ
ータ、９１〜９４，９５，１０７…ナンド回路、１０
５，１０６…インバータ、２０１，２０４，４０１，４
０４…オア回路、２０２，２０３，４０２，４０３…ア
ンド回路。
Claims (7)
- 【請求項１】 欠陥救済用のカラム方向の冗長メモリセ
ルを有する半導体記憶装置において、 冗長メモリセル救済単位の中を複数のグループに分割
し、メモリセルアレイのメモリセル領域の中の欠陥を冗
長メモリセル救済単位のそれぞれのグループに独立に置
き換えられる制御回路を具備することを特徴とする半導
体記憶装置。 - 【請求項２】 アレイ状に配置された複数のメモリセル
と、 前記各メモリセルがワード線によって制御される転送ゲ
ートを介して接続される第１のデータ線と、 カラム選択線によって制御される転送ゲートで前記第１
のデータ線と接続され、物理的に隣接したカラムの間で
共有されている第２のデータ線と、 正規のメモリセルとは別に前記第２のデータ線を共有し
ている複数カラムの救済用のメモリセルと、 前記複数カラムの救済用のメモリセルを複数のグループ
に分割し、各々のグループが独立した別の第２のデータ
線に接続されたカラムの欠陥を救済できる置き換え用の
制御回路とを具備することを特徴とする半導体記憶装
置。 - 【請求項３】 カラム選択線は、センスアンプ領域をワ
ード線方向に配線され、第２のデータ線はメモリセルア
レイ上を第１のデータ線の方向に配置されている事を特
徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 欠陥救済用のカラム方向の冗長メモリセ
ルを有する半導体記憶装置において、 メモリセルアレイのメモリセル領域の中の欠陥の発生状
況に応じて、冗長セル救済単位の中を任意のグループに
分割設定し、メモリセルアレイのメモリセル領域の中の
欠陥を冗長メモリセル救済単位のそれぞれのグループに
独立に置き換えられる制御回路を具備することを特徴と
する半導体記憶装置。 - 【請求項５】 アレイ状に配置された複数のメモリセル
と、 前記各メモリセルがワード線によって制御される転送ゲ
ートを介して接続される第１のデータ線と、 カラム選択線によって制御される転送ゲートで前記第１
のデータ線と接続され、物理的に隣接したカラムの間で
共有されている第２のデータ線と、 正規のメモリセルとは別に前記第２のデータ線を共有し
ている複数カラムの救済用のメモリセルと、 前記複数カラムの救済用のメモリセルを複数のグループ
に分割し、各々のグループが独立した別の第２のデータ
線に接続されたカラムの欠陥を救済でき、且つ、前記グ
ループの分割は、欠陥の場所により任意に設定できる置
き換え用の制御回路とを具備することを特徴とする半導
体記憶装置。 - 【請求項６】 カラム選択線は、センスアンプ領域をワ
ード線方向に配線され、第２のデータ線はメモリセルア
レイ上を第１のデータ線の方向に配置されている事を特
徴とする請求項５記載の半導体記憶装置。 - 【請求項７】 グループの分割の設定は、メモリセル動
作の検査後にヒューズ素子により記憶される事を特徴と
する請求項５又は６記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26851696A JP3512957B2 (ja) | 1996-10-09 | 1996-10-09 | 半導体記憶装置 |
| US08/942,346 US6097643A (en) | 1996-10-09 | 1997-10-01 | Semiconductor storage apparatus and method of manufacturing of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26851696A JP3512957B2 (ja) | 1996-10-09 | 1996-10-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116498A true JPH10116498A (ja) | 1998-05-06 |
| JP3512957B2 JP3512957B2 (ja) | 2004-03-31 |
Family
ID=17459608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26851696A Expired - Fee Related JP3512957B2 (ja) | 1996-10-09 | 1996-10-09 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6097643A (ja) |
| JP (1) | JP3512957B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7129768B2 (en) | 2004-01-06 | 2006-10-31 | Hynix Semiconductor Inc. | Fuse circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4260247B2 (ja) * | 1998-09-02 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP5119563B2 (ja) * | 2001-08-03 | 2013-01-16 | 日本電気株式会社 | 不良メモリセル救済回路を有する半導体記憶装置 |
| KR101997623B1 (ko) | 2013-02-26 | 2019-07-09 | 삼성전자주식회사 | 메모리 장치 및 그것을 포함하는 메모리 시스템 |
| KR102204390B1 (ko) * | 2014-09-12 | 2021-01-18 | 삼성전자주식회사 | 빠른 불량 셀 구제 동작의 메모리 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0124051B1 (ko) * | 1994-12-05 | 1997-11-25 | 김광호 | 다수개의 컬럼선택라인을 가지는 반도체메모리장치 및 컬럼구동방법 |
| JP2629645B2 (ja) * | 1995-04-20 | 1997-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| KR0172393B1 (ko) * | 1995-11-22 | 1999-03-30 | 김광호 | 탄력적인 컬럼구제 기능을 가지는 반도체 메모리 장치 |
-
1996
- 1996-10-09 JP JP26851696A patent/JP3512957B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-01 US US08/942,346 patent/US6097643A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7129768B2 (en) | 2004-01-06 | 2006-10-31 | Hynix Semiconductor Inc. | Fuse circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US6097643A (en) | 2000-08-01 |
| JP3512957B2 (ja) | 2004-03-31 |
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Legal Events
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