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KR970076884A - 반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법 - Google Patents

반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법 Download PDF

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KR970076884A
KR970076884A KR1019960016885A KR19960016885A KR970076884A KR 970076884 A KR970076884 A KR 970076884A KR 1019960016885 A KR1019960016885 A KR 1019960016885A KR 19960016885 A KR19960016885 A KR 19960016885A KR 970076884 A KR970076884 A KR 970076884A
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이재형
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삼성전자 주식회사
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
다수의 멀티 입출력핀을 이용하여 그 수보다 많은 수의 메모리 셀을 억세스하여 그 메로리의 페일셀에 대한 위치정보를 파악하기 위한 멀티비트 테스트 회로 및 그 테스트 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
비트라인의 쇼트 브리지에 의해서도 페일여부 및 정확한 페일비트의 위치정보를 파악하기 위한 멀티비트 테스트 회로 및 그 테스트 방법을 제공함에 있다.
3. 발명의 해결방법의 요지
비트라인과 워드라인에 접속된 메모리 셀들로 형성된 다수의 블럭들을 활성화하는 제1과정과, 상기 활성화되는 블럭내의 메모리 셀 보다 적은 수의 멀티비트 입출력핀을 통해 상기 각각 블럭의 상기 메모리셀에 데이타를 저장하고, 그 메모리 셀에 근접하는 또 다른 메모리 셀에는 또 다른 멀티비트 입출력핀을 통해 상보데이타를 저장하는 제2과정과, 동일한 블럭에 저장된 상기 데이타들을 비교한 페일정보를 각기의 상기 멀티비트 입출력핀으로 출력하는 제3과정으로 이루어지는 것을 요지로 한다.
4. 발명의 중요한 용도
멀티비트 테스트 회로 및 그 테스트 방법에 적합하다.

Description

반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일실시예에 따른 반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법.

Claims (13)

  1. 메모리 셀어레이가 분리된 서브어레이와, 그 서브어레이가 워드라인별로 다시 분리된 다수의 블럭을 가지며 그 블럭은 다수의 비트라인과 하나의 워드라인에 접속된 메모리 셀에 대하여 동시에 테스트하며 페일셀에 대한 위치정보를 출력하는 반도체 메모리의 멀티비트 테스트 방법에 있어서; 다수의 멀티비트 입출력핀들로 각기 입력되는 데이타들을 상기 블럭별로 한 비트씩 병렬로 동시에 저장하고, 동일블럭에 저장된 데이타들을 비교하여, 대응되는 상기 멀티비트 입출력핀을 통하여 출력하는 것을 특징으로 하는 멀티비트 테스트 방법.
  2. 제1항에 있어서; 상기 동일블럭에 저장된 데이타들은 연속적으로 상보적인 전압 레벨을 가짐을 특징으로 하는 멀티비트 테스트 방법.
  3. 제1항에 있어서; 상기 동일블럭에 저장된 데이타들은 각기의 대응되는 비교부에 의해 비교되어 출력되며 그 비교부는 다수의 익스크루시브 노아 게이트와 앤드게이트로 이루어지고 멀티비트 인에이블신호에 의해 제어되는 것을 특징으로 하는 멀티비트 테스트 방법.
  4. 제1항에 있어서; 상기 블럭은 다수의 비트라인과 하나의 워드라인에 접속된 다수의 메모리 셀들로 이루어지는 것을 특징으로 하는 멀티비트 테스트 방법.
  5. 제4항에 있어서; 상기 메모리 셀은 상기 워드라인에 연속적으로 접속되고, 상기 연속적인 메모리 셀에 저장되는 상기 데이타는 각기 다른 상기 입출력핀으로부터 전송되는 것을 특징으로 하는 멀티비트 테스트 방법.
  6. 제4항에 있어서; 상기 메모리 셀에 제1상태의 데이타가 저장되었을 경우 그메모리 셀에 연속하여 인접한 다른 메모리 셀에는 제2상태의 데이타가 저장됨을 특징으로 하는 멀티비트 테스트 방법.
  7. 멀티비트 테스트 방법에 있어서; 비트라인과 워드라인과 워드라인에 접속된 메모리 셀들로 형성된 다수의 블럭들을 활성화하는 제1과정과; 상기 활성화되는 블럭의 메모리 셀들보다 적은 수의 멀티비트 입출력핀을 통해 상기 각각 블럭의 상기 메모리셀에 데이타를 저장하고, 그 메모리 셀에 근접하는 또 다른 메모리 셀에는 또 다른 멀티비트 입출력핀을 통해 상보데이타를 저장하는 제2과정과; 동일한 블럭에 저장된 상기 데이타들을 비교한 페일정보를 각기의 상기 멀티비트 입출력핀으로 출력하는 제3과정으로 이루어지는 것을 특징으로 하는 멀티비트 테스트 방법.
  8. 비트라인과 워드라인에 접속된 다수의 메모리 셀로 이루어진 다수의 블럭들과, 그블럭들의 페일정보를 출력하기 위한 멀티비트 테스트 회로에 있어서: 멀티비트 인에이블신호에 응답하여 멀티비트 입출력핀으로 입력된 데이타를 각기의 상기 블럭에 억세스된 메모리셀로 병렬로 번송하기 위한 입력버퍼부와; 상기 전송된 데이타를 증폭하여 각각의 상기 블럭의 메모리셀에 전송하고 전송된 데이타를 다시 증폭하여 읽어내기 위한 센스앰프 드라이버부와; 상기 멀티비트 인에이블 신호에 응답하여 동일 블럭에 저장된 상기 데이타를 비교하고 그 비교데이타를 상기 멀티비트 입출력핀으로 전송하기 위한 비교부로 이루어지는 것을 특징으로 하는 멀티비트 테스트 회로.
  9. 제8항에 있어서; 상기 비교부는 상기 비트라안과 접속된 다수의 익스크루시브노아 게이트 및 앤드게이트로 이루어지고, 각각의 상기 블럭의 센스앰프 드라이버부와 접속되는 것을 특징으로 하는 멀티비트 테스트 회로.
  10. 제8항에 있어서; 상기 멀티비트 입출력핀은 상기 억세스된 메모리 셀의 수보다 작음을 특징으로 하는 멀티비트 테스트 회로.
  11. 제8항에 있어서; 상기 멀티비트 입출력핀이 입력 및 출력될 때 다른 전송경로를 가짐을 특징으로 하는 멀티비트 테스트 회로.
  12. 제8항에 있어서; 상기 메모리 셀은 상기 워드라인에 연속적으로 접속되고, 상기 연속적인 메모리 셀에 저장되는 상기 데이터는 각기 다른 상기 입출력핀으로부터 전송되는 것을 특징으로 하는 멀티비트 테스트 회로.
  13. 제8항에 있어서; 상기 메모리 셀은 제1상태의 데이타가 저장되었을 경우 그메모리 셀에 연속하여 인접한 메모리 셀에는 제2상태의 데이타가 저장됨을 특징으로 하는 멀티비트 테스트 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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