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KR100892669B1 - 반도체 집적 회로 및 그의 멀티 테스트 방법 - Google Patents

반도체 집적 회로 및 그의 멀티 테스트 방법 Download PDF

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KR100892669B1
KR100892669B1 KR1020070089489A KR20070089489A KR100892669B1 KR 100892669 B1 KR100892669 B1 KR 100892669B1 KR 1020070089489 A KR1020070089489 A KR 1020070089489A KR 20070089489 A KR20070089489 A KR 20070089489A KR 100892669 B1 KR100892669 B1 KR 100892669B1
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Abstract

본 발명의 반도체 집적 회로는 리드 동작 모드에서, 업다운 정보 어드레스에 따라 업다운매트들 내 입출력 스위치들을 제어하는 업다운매트 입출력 스위치 제어 신호 중 하나의 신호를 인에이블 시키는 멀티 모드 제어 신호 생성부; 액티브 동작 모드에서, 로우 어드레스에 따라 업매트들 중 하나의 매트와 다운매트들 중 하나의 매트에 해당하는 멀티 매트 선택 신호를 동시에 활성화시키는 멀티 모드 디코더; 및 업다운매트 입출력 스위치 제어 신호 및 멀티 매트 선택 신호를 입력받아 그에 해당하는 워드라인 및 입출력 스위치를 인에이블시키는 매트 콘트롤러를 포함한다.
Figure R1020070089489
매트 컴프레스, 테스트 타임 감소, 입출력 스위치

Description

반도체 집적 회로 및 그의 멀티 테스트 방법 {Semiconductor Integrated Circuit And Multi Test Method Thereof}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 테스트 시간을 감소시킬수 있는 반도체 집적 회로 및 그의 멀티 테스트 방법에 관한 것이다.
도 1은 일반적인 반도체 집적 회로의 블록도이다.
도 1에 도시된 반도체 집적 회로는 복수의 매트(10) 및 복수의 비트라인 센스 앰프 어레이 블록(20), 복수의 입출력 스위칭부(30), 복수의 매트 콘트롤부(90), 로우 디코더(50) 및 입출력 센스 앰프(40)로 구성된다.
상기 매트(10)는 복수의 셀을 포함하고, 상기 셀들에 실린 데이터는 워드라인이 활성화되면, 비트 라인쌍으로 전송된다. 상기 비트라인 센스 앰프 어레이 블록(20)은 각각의 비트 라인쌍에 실린 데이터를 감지 및 증폭한다.
상기 입출력 스위칭부(30)는 입출력 스위치 신호(iosw<0,1,..>)를 입력받아 세그먼트 입출력 라인(SIO<0,1,..>)에 실린 데이터를 로컬 입출력 라인(LIO<n>)에 전송한다.
상기 로우 디코더(50)는 액티브 신호(Act_pre<N>)에 따라 로우 어드레 스(Xadd<0:P>)를 입력받아 디코딩하여 디코딩 신호(msb<0:M-1>) 및 상기 입출력 스위치 신호(iosw<0,1,..>)를 활성화시키기 위한 입출력 스위치 인에이블 신호(iosw_en)를 생성한다.
상기 매트 콘트롤부(90)는 상기 입출력 스위치 인에이블 신호(iosw_en) 및 상기 디코딩 신호(msb<0:M-1>)를 입력받아 센스 앰프를 활성화시키기 위한 센스 앰프 인에이블 신호, 워드라인을 활성화시키기 위한 워드라인 인에이블 신호 및 상기 입출력 스위치 신호(iosw<0,1,..>)를 출력한다.
상기 입출력 센스 앰프(40)는 상기 로컬 입출력 라인(LIO<n>)에 실린 데이터를 글로벌 입출력 라인(GIO)에 전송하고, 데이터는 데이터 패드(DQ PAD)에 전송되어 외부 반도체 집적 회로 콘트롤러(예를 들면, 디램 콘트롤러)에 전달된다.
도 1에 도시된 반도체 집적 회로의 동작을 설명하면 다음과 같다.
예를 들어, 번인 테스트시, 외부에서 입력되는 상기 로우 어드레스에 따라서, 순차적으로 뱅크 내의 워드라인과 센스 앰프를 구동하면서, 라이트 및 리드 동작 검증을 한다. 도 1에 도시한 바와 같이, 뱅크내의 세그먼트 입출력 라인은 상기 입출력 스위칭부들(30)에 의해서 하나의 로컬 입출력 라인(LIO<n>)을 공유한다. 즉, 상기 입출력 스위칭부(30) 중 인에이블되는 영역의 세그먼트 입출력 라인에 실린 데이터가 상기 로컬 입출력 라인(LIO<n>)으로 전달된다.
즉, 도 1에 도시된 반도체 집적 회로는 리드 동작시, 한번에 하나의 입출력 스위칭부(30)가 인에이블되어 해당 매트의 셀에 실린 데이터를 상기 로컬 입출력 라인(LIO<n>)으로 전송할 수 있다. 따라서, 종래 기술은 번인 테스트 중 리드 관련 테스트를 수행하려면, 상기 로컬 입출력 라인(LIO<n>)을 공유하고 있으므로 하나의 매트만을 테스트할 수 밖에 없다. 이것은 테스트 시간의 단축에 문제가 될 수 있다.
도 2는 도 1에 도시된 반도체 집적 회로에서 리드 패스의 데이터 라인들을 포함한 간략한 회로도이다.
도 2에 도시한 반도체 집적 회로는 비트라인 센스 앰프(21), 상기 비트라인 센스 앰프(21)에 의해 센싱 및 증폭된 비트 라인쌍(BL,BLB)의 데이터를 세그먼트 입출력 라인(SIO,SIOB)에 전달하는 칼럼 선택 트랜지스터(60), 상기 세그먼트 입출력 라인(SIO,SIOB)에 실린 데이터를 로컬 입출력 라인(LIO,LIOB)에 전송하는 입출력 스위칭부(31), 상기 세그먼트 입출력 라인(SIO,SIOB)을 프리차징하는 프리차징부(70), 상기 로컬 입출력 라인쌍(LIO,LIOB)의 데이터를 글로벌 입출력 라인(GIO)에 전송하는 입출력 센스 앰프(40) 및 상기 입출력 센스 앰프(40)의 데이터를 데이터 패드(DQ PAD)로 전송하는 출력 장치(80)로 구성된다.
도 2에 도시된 반도체 집적 회로의 동작 원리는 다음과 같다.
먼저 액티브 명령 신호에 의해 뱅크 내 수 많은 워드 라인 중 하나의 워드 라인이 활성화되고 상기 워드 라인에 연결되어 있던 셀들의 데이터가 차지 쉐어링에 의해 각각에 연결된 비트 라인쌍(BL,BLB)에 실린다. 그 후, 상기 비트라인 센스 앰프(21)는 상기 비트 라인쌍(BL,BLB)에 실린 데이터를 감지 및 증폭한다. 그 이후에 리드 명령 신호에 의해 워드 라인에 연결된 수 많은 비트 라인 중 칼럼 어드레스에 해당하는 비트 라인(BL)에 실린 데이터를 출력하게 되는데, 칼럼 선택 신 호(YI)가 인에이블되어 상기 비트 라인쌍(BL,BLB)에 실린 데이터를 세그먼트 입출력 라인쌍(SIO,SIOB)으로 전송한다. 그 이후, 상기 세그먼트 입출력 라인쌍(SIO,SIOB)에 실린 데이터는 로컬 입출력 라인쌍(LIO,LIOB)으로 전송되고, 상기 로컬 입출력 라인쌍(LIO,LIOB)에 실린 데이터는 상기 입출력 센스 앰프(40)에 입력되어 증폭 후 상기 데이터 패드(DQ PAD)로 출력된다.
도 3은 도 1 및 도 2에 도시된 반도체 집적 회로의 타이밍도이다.
액티브 모드에서 액티브 프리차지 신호(Act_pre)가 인에이블되고, 상기 입출력 스위칭부(31)를 구동하기 위한 입출력 스위칭부 인에이블 신호(iosw_en)가 인에이블된다. 또한, 매트 선택 신호(msb<0>)는 로우 인에이블되고, 매트 내의 워드라인이 인에이블되고, 셀에 실린 데이터는 비트라인 센스 앰프(21)에 의해 점차 증폭되어, 비트라인쌍(BL,BLB)의 전압은 코아 전압 레벨과 접지 전압 레벨에 도달한다.
리드 동작 모드에서 칼럼 선택 신호(yi)가 인에이블되고, 이때 비트 라인쌍(BL,BLB)에 실린 데이터가 상기 세그먼트 입출력 라인쌍(SIO,SIOB)에 실린다. (이로 인해 상기 비트라인의 전압이 델타 브이(Delta V)만큼 감소함을 알 수 있다)
이후, 프리차지 모드에서, 상기 비트라인쌍(BL,BLB)은 프리차지되고, 상기 세그먼트 입출력 라인쌍(SIO,SIOB) 또한 프리차지된다.
이와 같이, 종래 기술에 따른 반도체 집적 회로는 웨이퍼 번인 테스트시, 하나의 매트가 선택되고, 그에 해당하는 워드라인이 인에이블되어 리드 또는 라이트가 이루어진다. 멀티 테스트가 수행되더라도, 복수의 워드라인이 인에이블되는 테스트는 가능하지만, 워드라인 뿐 아니라 칼럼 라인의 데이터의 복수개를 동시에 테 스트 할 수 없다.
즉, 종래 기술은 반도체 집적 회로 내 뱅크의 모든 셀들을 테스트시 각각의 로우 어드레스와 칼럼 어드레스를 독립적으로 인에이블시켜주는 방식으로 테스트를 해야만 했다. 이 경우, 반도체 집적 회로의 대량 생산시, 과도한 테스트 시간을 소비하게 되어 비용 소모가 클 수 밖에 없다.
따라서, 테스트 시간의 단축시키기 위한 복수개의 매트를 활성화시켜 액티브 관련 테스트(예를 들면, 복수개의 워드라인을 활성화시키는 테스트) 뿐 아니라 리드 또는 라이트 관련 테스트(예를 들면, 복수개의 센스 앰프를 동시에 활성화시키는 테스트)가 가능한 테스트 회로의 구현이 필요하다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 테스트 시간을 감소시킬수 있는 반도체 집적 회로를 제공하는데 목적이 있다.
또한, 본 발명은 특히 번인 테스트시, 액티브 관련 테스트 뿐 아니라 리드/라이트 관련 테스트시에도 복수의 매트를 동시에 활성화시킴으로써 테스트 시간을 감소시킬수 있는 반도체 집적 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 집적 회로는 리드 동작 모드에서, 업다운 정보 어드레스에 따라 업다운매트들 내 입출력 스위치들을 제어하는 업다운매트 입출력 스위치 제어 신호 중 하나의 신호를 인에이블 시키는 멀티 모드 제어 신호 생성부;액티브 동작 모드에서, 로우 어드레스에 따라 업매트들 중 하나의 매트와 다운매트들 중 하나의 매트에 해당하는 멀티 매트 선택 신호를 동시에 활성화시키는 멀티 모드 디코더; 및 상기 업다운매트 입출력 스위치 제어 신호 및 상기 멀티 매트 선택 신호를 입력받아 그에 해당하는 워드라인 및 입출력 스위치를 인에이블시키는 매트 콘트롤러를 포함한다.
또한, 본 발명의 반도체 집적 회로의 멀티 테스트 방법은 멀티 테스트가 수행됨에 따라, 업 매트 및 다운 매트를 활성화시켜 액티브 동작을 수행하는 단계; 업다운 정보 어드레스에 따라 업 매트 입출력 스위치 인에이블 신호를 활성화시키고, 다운 매트 입출력 스위치 인에이블 신호를 비활성화시키는 단계; 상기 활성화 된 업 매트 입출력 스위치 인에이블 신호에 따라 상기 업 매트 내의 데이터를 리드하는 단계; 상기 업다운 정보 어드레스에 따라 상기 업 매트 입출력 스위치 인에이블 신호를 비활성화시키고, 상기 다운 매트 입출력 스위치 인에이블 신호를 활성화시키는 단계; 및 상기 활성화된 다운 매트 입출력 스위치 인에이블 신호에 따라 다운 매트 내의 데이터를 리드하는 단계를 포함한다.
본 발명에 따른 반도체 집적 회로는 테스트 타임을 감소시키기 위해 복수개의 매트를 동시에 활성화시키면서도 데이터의 충돌 방지가 가능하여 혁신적으로 테스트 시간을 감소시키고 비용 절감 및 양산 효율을 증가시키는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 집적 회로의 블록도이다.
도 4에 도시된 반도체 집적 회로는 멀티 모드 제어 신호 생성부(100), 멀티 모드 디코더(200) 및 매트 콘트롤부(300)를 포함한다.
상기 멀티 모드 제어 신호 생성부(100)는 멀티 테스트시 리드 동작 모드에서, 업다운 정보 어드레스(Xadd<p>)에 따라 업매트들 내 입출력 스위치들을 제어하는 업매트 입출력 스위치 제어 신호(iosw_en_up) 또는 다운매트들 내 입출력 스위치들을 제어하는 다운매트 입출력 스위치 제어 신호(iosw_en_dn) 중 하나의 신호를 인에이블시킨다.
상기 업다운 정보 어드레스(Xadd<p>)는 연속된 두번의 리드 동작을 구분하기 위해서 리드 명령시 입력되는 신호이며 칼럼 동작시 사용하지 않는 어드레스를 이용할 수 있고, 또는 DM PIN을 통해서 입력할 수 있는 신호로서 업 매트들과 다운 매트들을 구분하는데 사용되는 신호이다. 예를 들면, 상기 업다운 정보 어드레스(Xadd<p>)가 로우 레벨이면 업 매트의 구동 신호로 사용되고, 하이 레벨이면 다운 매트의 구동 신호로 사용될 수 있다.
상기 업다운 정보 어드레스(Xadd<p>)가 로우 레벨에 대응하는 매트들이 업 매트라면, 하이 레벨에 대응하는 매트들이 다운 매트가 될 수 있다. 예를 들면, 한 뱅크 내의 절반의 매트들에 해당하는 상단에 위치한 매트들이 업매트이고, 나머지 절반의 매트들에 해당하는 하단에 위치한 매트들이 다운매트가 될수 있다. 상기 업매트와 다운매트에서 서로 대응되는 매트들은 상기 업다운 정보 어드레스(Xadd<p>)만이 상이하고, 그 외의 어드레스는 동일하다.
상기 멀티 모드 제어 신호 생성부(100)는 리드 동작시, 상기 업다운 정보 어드레스(Xadd<p>)에 따라 둘 중 하나의 신호가 인에이블되도록 하는 로직 회로에 의해 구현할 수 있다. 따라서, 그 중 하나의 신호는 업매트들 내 입출력 스위치들을 제어하는 업매트 입출력 스위치 제어 신호(iosw_en_up)가 되고, 그 중 하나의 신호는 다운매트들 내 입출력 스위치들을 제어하는 다운매트 입출력 스위치 제어 신호(iosw_en_dn) 중 하나의 신호가 된다.
보다 구체적으로 설명하면, 상기 멀티 모드 제어 신호 생성부(100)는 멀티 리드 신호 생성부(110) 및 입출력 스위치 제어 신호 생성부(120)를 포함한다.
상기 멀티 리드 신호 생성부(110)는 멀티 테스트 모드 신호(tm_multi) 및 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)를 입력받아 멀티 리드 신호(multi_rd_en)를 출력한다. 상기 멀티 리드 신호 생성부(110)는, 상기 멀티 칼럼 테스트시, 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)가 하이 레벨이면 하이 레벨의 멀티 리드 신호(multi_rd_en)를 출력한다. 상기 멀티 테스트 모드 신호(tm_multi)는 멀티 칼럼 테스트시 활성화되는 신호이다.
상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)는 상기 칼럼 선택 신호(yi)를 생성하기 위한 신호이다. 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)가 인에이블되면, 일정 시간 후에 상기 칼럼 선택 신호(yi)가 인에이블된다.
상기 입출력 스위치 제어 신호 생성부(120)는 액티브 신호(act_pre), 업다운 정보 어드레스(Xadd<p>) 및 상기 멀티 리드 신호(multi_rd_en)를 입력받아 업 매트 입출력 스위치 제어 신호(iosw_en_up) 및 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 출력한다.
상기 멀티 모드 디코더(200)는 액티브 동작 모드에서, 로우 어드레스에 따라 업매트들 중 하나의 매트와 다운매트들 중 하나의 매트에 해당하는 멀티 매트 선택 신호를 활성화시킨다. 상기 멀티 모드 디코더(200)는 액티브 동작 모드에서 업 매트들 중 하나의 매트 내의 워드라인들과 다운 매트들 중 하나의 매트 내의 워드라인들, 즉 복수의 매트 내의 워드라인들을 동시에 활성화시킬 수 있다.
보다 구체적으로 설명하면, 상기 멀티 모드 디코더(200)는 매트 선택 디코더(210), 파이엑스 어드레스 디코더(220)를 포함한다.
상기 매트 선택 디코더(210)는 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)에 따라 매트 정보 어드레스(Xadd<k:P)를 입력받아 디코딩하여 멀티 매트 선택 신호(msb<0:M-1>)를 출력한다.
상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)는 액티브 모드 시와 라이트 동작 모드시 인에이블되는 신호이다. 따라서, 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 인에이블됨으로써, 상기 멀티 매트 선택 신호(msb<0:M-1>)는 업 매트 및 다운 매트에서 각각 하나씩의 상기 멀티 매트 선택 신호(msb<0:M-1>)가 인에이블되어, 업 매트 및 다운 매트에서 각각 하나씩의 매트의 워드라인이 동시에 인에이블된다. 상기 멀티 매트 선택 신호(msb<0:M-1>)는 입력되는 로우 어드레스에 따라 해당 매트를 선택하는 정보를 갖고 있다.
상기 파이엑스 어드레스 디코더(220)는 상기 액티브 신호(act_pre) 및 로우 어드레스(Xadd<1:k-1)를 입력받아 디코딩하여 파이엑스 어드레스 신호(pxadd<0:l>)를 출력한다. 상기 파이엑스 어드레스 신호(pxadd<0:l>)에 따라 해당 워드라인과 센스 앰프가 인에이블된다. 상기 파이엑스 어드레스 신호(pxadd<0:l>)는 각각의 매트 내의 워드라인의 정보를 나타내는 신호이다. 상기 파이엑스 어드레스 신호(pxadd<0:l>)에 의해 워드라인이 활성화된다.
상기 매트 콘트롤부(300)는 상기 업매트 입출력 스위치 제어 신호(iosw_en_up), 상기 다운매트 입출력 스위치 제어 신호(iosw_en_dn) 및 상기 멀티 매트 선택 신호(msb<0:M-1>)를 입력받아 그에 해당하는 워드라인 및 입출력 스위치를 인에이블시킨다.
상기 매트 콘트롤부(300)는 상기 멀티 매트 선택 신호(msb<0:M-1>) 및 상기 업 매트 입출력 스위치 제어 신호(iosw_en_up)를 입력받아 업매트를 인에이블 시키는 신호를 출력하고, 상기 멀티 매트 선택 신호(msb<0:M-1>) 및 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 입력받아 다운매트를 인에이블 시키는 신호를 출력한다. 상기 매트 콘트롤부(300)는 업 매트 콘트롤부(310) 및 다운 매트 콘트롤부(320)를 포함한다. 상기 업 매트 콘트롤부(310)는 상기 멀티 매트 선택 신호(msb<0:M-1>) 및 상기 업 매트 입출력 스위치 제어 신호(iosw_en_up)를 입력받아 업 매트를 인에이블 시키는 신호를 출력한다. 상기 다운 매트 콘트롤부(320)는 상기 멀티 매트 선택 신호(msb<0:M-1>) 및 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 입력받아 다운 매트를 인에이블 시키는 신호를 출력한다. 상기 업매트 콘트롤부(310) 및 상기 다운 매트 콘트롤부(320)는 각각의 매트에 해당하는 워드라인 인에이블 신호(WL_en<0:M-1>), 센스 앰프 인에이블 신호(SA_en<0:M-1>) 및 업매트 입출력 스위치 신호(iosw<0:M-1>)들을 출력한다.
도 4에 도시된 본 발명에 따른 반도체 집적 회로는 테스트 모드 중 액티브 모드에서는 동시에 2개의 매트를 활성화킴으로써 테스트 시간을 단축시키고, 액티브 동작 이후 데이터를 리드할때만, 2개의 매트 중 하나의 매트씩 순차적으로 리드를 수행하는 것이다. 예를 들면, Long RAS 테스트시, 긴 시간 워드라인을 활성화시킨후, 셀에 실린 데이터를 리드하는 테스트를 수행하여, 워드라인을 활성화시키는 것은 복수의 매트에 동시에 수행하고, 그 이후 리드할 때는 복수의 매트 중 하나씩 순차적으로 리드 동작을 진행한다. 워드라인이 활성화되어 있는 시간에 비해 리드 시간은 상대적으로 짧으므로 테스트 타임은 2개의 매트를 활성화시키는 경우 2분의 1로 감소될 수 있다.
도 5는 도 4에 도시된 상기 멀티 리드 신호 생성부(110)의 상세 회로도이다.
도 5에 도시된 멀티 리드 신호 생성부(110)는 제1 낸드 게이트부(ND1), 제2 낸드 게이트부(ND2) 및 지연부(111)로 구성된다.
상기 제1 낸드 게이트부(ND1)는 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en) 및 상기 멀티 테스트 모드 신호(tm_multi)를 입력받아 연산한다. 상기 지연부(111)는 상기 제1 낸드 게이트부(ND1)의 출력을 지연시킨다. 상기 지연부(111)는 복수의 인버터로 구현할 수 있다. 상기 제2 낸드 게이트부(ND2)는 상기 제1 낸드 게이트부(ND1)의 출력 및 상기 지연부(111)의 출력을 입력받아 연산한다.
상기 멀티 테스트 모드 신호(tm_multi)가 하이 레벨이 될 때, 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)가 하이 레벨이면, 하이 레벨의 상기 멀티 리드 신호(multi_rd_en)를 출력한다.
상기 멀티 테스트 모드 신호(tm_multi)가 로우 레벨이 될 때, 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)에 상관없이, 로우 레벨의 상기 멀티 리드 신호(multi_rd_en)를 출력한다.
상기 지연부(111)는 상기 멀티 리드 신호(multi_rd_en)의 펄스폭을 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)에 비해 도 8에 도시한 바와 같이, 증가시킨다.
도 6은 도 4에 도시된 상기 입출력 스위치 제어 신호 생성부(120)의 상세 회로도이다.
도 6에 도시된 입출력 스위치 제어 신호 생성부(120)는 멀티 테스트 제어부(122), 액티브 구동부(121) 및 출력부(123)를 포함한다.
상기 액티브 구동부(121)는 액티브 신호(act_pre) 및 리프래시 신호(ref)에 따라 인에이블된다. 상기 액티브 구동부(121)는 제1 인버터(IV1) 및 제1 낸드 게이트(ND1)를 포함한다. 상기 제1 인버터(IV1)는 상기 리프래시 신호(ref)를 입력받아 반전시켜 출력한다. 상기 제1 낸드 게이트(ND1)는 상기 제1 인버터(IV1)의 출력과 상기 액티브 신호(act_pre)를 입력받아 연산한다.
상기 멀티 테스트 제어부(122)는 업다운 정보 어드레스(Xadd<p>) 및 멀티 리드 신호(multi_rd_en)에 따라 인에이블된다.
상기 멀티 테스트 제어부(122)는 제2 인버터(IV2), 제3 인버터(IV3), 제1 노아 게이트(NOR1) 및 제2 노아 게이트(NOR2)를 포함한다. 상기 제2 인버터(IV2)는 업다운 정보 어드레스(Xadd<p>)를 입력받아 반전시킨다. 상기 제3 인버터(IV3)는 상기 멀티 리드 신호(multi_rd_en)를 입력받아 반전시킨다. 상기 제1 노아 게이트(NOR1)는 상기 제2 인버터(IV2) 및 상기 제3 인버터(IV3)의 출력을 입력받아 연산한다. 상기 제2 노아 게이트(NOR2)는 상기 업다운 정보 어드레스(Xadd<p>) 및 상기 제3 인버터(IV3)의 출력을 입력받아 연산한다.
상기 출력부(123)는 상기 액티브 구동부(121)의 출력 및 상기 멀티 테스트 제어부(122)의 출력을 입력받아 상기 업 매트 입출력 스위치 제어 신 호(iosw_en_up) 및 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 출력한다.
상기 출력부(123)는 제3 노아 게이트(NOR3) 및 제4 노아 게이트(NOR4)를 포함한다.
상기 제3 노아 게이트(NOR3)는 상기 제1 낸드 게이트(ND1)의 출력 및 상기 제1 노아 게이트(NOR1)의 출력을 입력받아 연산한다. 상기 제4 노아 게이트(NOR4)는 상기 제1 낸드 게이트(ND1)의 출력 및 상기 제2 노아 게이트(NOR2)의 출력을 입력받아 연산한다.
도 6에 도시된 입출력 스위치 인에이블 생성부(120)의 동작을 설명하면 다음과 같다.
상기 멀티 리드 신호(multi_rd_en)가 로우 레벨이면, 상기 제3 인버터(IV3)의 출력이 하이 레벨이므로, 상기 제1 노아 게이트(NOR1)와 상기 제2 노아 게이트(NOR2)의 출력은 상기 업다운 정보 어드레스(Xadd<p>)에 상관없이 로우 레벨이다. 따라서, 상기 액티브 신호(act_pre)가 하이 레벨이고, 상기 리프래시 신호(ref)가 로우 레벨이면, 상기 제1 낸드 게이트(ND1)는 로우 레벨의 신호를 출력한다. 따라서, 상기 제3 노아 게이트(NOR3) 및 상기 제4 노아 게이트(NOR4)의 각각의 입력 신호는 로우 레벨이므로 출력은 둘다 하이 레벨이다. 따라서, 상기 업 매트 입출력 스위치 제어 신호(iosw_en_up) 및 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)는 둘다 하이 레벨이다. 또한, 리프래시 모드에서, 상기 리프래시 신호(ref)가 하이 레벨이면, 상기 제1 낸드 게이트(ND1)의 출력은 하이 레벨이고, 상기 제3 노아 게이트(NOR3) 및 상기 제4 노아 게이트(NOR4)의 출력은 로우 레벨이다. 따라서, 상기 멀티 리드 신호(multi_rd_en)가 로우 레벨이고, 액티브 동작 모드에서 상기 업매트 입출력 스위치 제어 신호(iosw_en_up) 및 상기 다운매트 입출력 스위치 제어 신호(iosw_en_dn)는 둘다 하이 레벨이다.
상기 멀티 리드 신호(multi_rd_en)가 하이 레벨이면, 상기 제3 인버터(IV3)의 출력이 로우 레벨이므로, 상기 제1 노아 게이트(NOR1) 및 상기 제2 노아 게이트(NOR2)의 출력은 상기 업다운 정보 어드레스(Xadd<p>)에 따라 다른 값을 출력한다.
상기 업다운 정보 어드레스(Xadd<p>)가 하이 레벨이면, 제1 노아 게이트(NOR1)의 출력은 하이 레벨이고, 상기 제2 노아 게이트(NOR2)의 출력은 로우 레벨이다.
따라서, 제1 노아 게이트(NOR1)의 출력을 입력받아 상기 제3 노아 게이트(NOR3)는 상기 액티브 신호(act_pre)에 상관없이 로우 레벨의 업 매트 입출력 스위치 제어 신호(iosw_en_up)를 출력한다.
상기 제2 노아 게이트(NOR2)의 출력을 입력받는 상기 제4 노아 게이트(NOR4)는 상기 액티브 신호(act_pre)가 인에이블될 때 하이 레벨의 신호를 출력하고, 상기 액티브 신호(act_pre)가 디스에이블될 때 로우 레벨의 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 출력한다.
상기 업다운 정보 어드레스(Xadd<p>)가 로우 레벨이면, 상기 제1 노아 게이트(NOR1)의 출력은 로우 레벨이고, 상기 제2 노아 게이트(NOR2)의 출력은 하이 레 벨이다. 따라서, 상기 제4 노아 게이트(NOR4)의 출력은 상기 액티브 신호(act_pre)에 상관없이 로우 레벨의 신호이고, 상기 제3 노아 게이트(NOR3)의 출력은 상기 액티브 신호(act_pre)에 따른 값을 갖는다.
따라서, 상기 멀티 리드 신호(multi_rd_en)가 인에이블되면, 상기 업다운 정보 어드레스(Xadd<p>)에 따라 상기 제3 노아 게이트(NOR3) 또는 상기 제4 노아 게이트(NOR4)의 출력 중 하나가 인에이블된다.
도 7은 도 4에 도시된 상기 매트 선택 디코더(210)의 상세 회로도이다.
상기 매트 선택 디코더(210)는 매트 블록 프리 디코더(211) 및 메인 디코더(212)를 포함한다.
상기 매트 블록 프리 디코더(211)는 로우 어드레스(Xadd<k:p-1)를 프리디코딩하여 프리디코딩 신호(pmsb<0:M/2-1>)를 출력한다.
상기 메인 디코더(212)는 상기 멀티 테스트 액티브 라이트 신호(tm_multi_act_wt) 및 상기 업다운 정보 어드레스(Xadd<p>)에 따라 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 입력받아 디코딩한다.
상기 메인 디코더(212)는 매트 제어부(212-1) 및 디코딩부(212-2)를 포함한다.
상기 매트 제어부(212-1)는 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt) 및 상기 업다운 정보 어드레스(Xadd<p>)를 입력받아 업매트 제어 신호(ctrl1) 및 다운매트 제어 신호(ctrl2)를 출력한다.
상기 디코딩부(212-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>), 상기 업 매 트 제어 신호(ctrl1) 및 상기 다운매트 제어 신호(ctrl2)를 입력받아 디코딩 신호(msb<0:M-1>)를 출력한다.
상기 매트 제어부(212-1)는 업매트 제어부(212-1-1) 및 다운매트 제어부(212-1-2)를 포함한다.
상기 업매트 제어부(212-1-1)는 멀티 테스트 모드 시, 업매트가 선택됨에 따라 인에이블된 업매트 제어 신호(ctrl1)를 출력한다. 상기 다운매트 제어부(212-1-2)는 상기 멀티 테스트 모드 시, 다운매트가 선택됨에 따라 인에이블된 다운매트 제어 신호(ctrl2)를 출력한다.
상기 업매트 제어부(212-1-1)는 제(M+1) 인버터(IV(M+1)) 및 제(M+1) 낸드 게이트부(ND(M+1))를 포함한다.
상기 제(M+1) 인버터(IV(M+1))는 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)를 입력받아 반전시킨다. 상기 제(M+1) 낸드 게이트부(ND(M+1))는 상기 제(M+1) 인버터(IV(M+1))의 출력과 상기 업다운 정보 어드레스(Xadd<p>)를 입력받아 연산하여 상기 업매트 제어 신호(ctrl1)를 출력한다.
상기 다운매트 제어부(212-1-2)는 노아 게이트부(NOR1) 및 인버터(IV(M+2))를 포함한다.
상기 노아 게이트부(NOR1)는 상기 멀티 테스트 액티브 라이트 신호(tm_multi_act_wt) 및 상기 업다운 정보 어드레스(Xadd<p>)를 입력받아 연산하여 상기 다운매트 제어 신호(ctrl2)를 출력한다.
상기 디코딩부(212-2)는 업매트 디코딩부(212-2-1) 및 다운매트 디코딩 부(212-2-2)를 포함한다.
상기 업매트 디코딩부(212-2-1)는 상기 업매트 제어 신호(ctrl1) 및 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 입력받아 디코딩 신호(msb<0:M/2-1>)를 출력한다.
상기 다운매트 디코딩부(212-2-2)는 상기 다운매트 제어 신호(ctrl2) 및 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 입력받아 디코딩 신호(msb<M/2:M-1>)를 출력한다.
상기 업매트 디코딩부(212-2-1)는 상기 업매트 제어 신호(ctrl1)가 인에이블되면, 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<0:M/2-1>)로 출력한다.
상기 다운매트 디코딩부(212-2-2)는 상기 다운매트 제어 신호(ctrl2)가 인에이블되면, 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<M/2:M-1>)로 출력한다.
상기 업매트 디코딩부(212-2-1)는 복수의 낸드 게이트(ND1~ND(M/2)) 및 복수의 인버터(IV1~IV(M/2))를 포함한다.
상기 복수의 낸드 게이트(ND1~ND(M/2))는 상기 프리디코딩 신호(pmsb<0:M/2-1>) 중 상기 업매트에 속한 프리디코딩 신호(pmsb<0:M/2-1>)를 각각 입력받고, 상기 업매트 제어 신호(ctrl1)를 입력받아 연산한다.
상기 복수의 인버터(IV1~IV(M/2))는 상기 복수의 낸드 게이트(ND1~ND(M/2))의 출력을 각각 입력받아 반전시켜 상기 디코딩 신호(msb<0:M/2-1>)를 출력한다.
상기 다운매트 디코딩부(212-2-2)는 복수의 낸드 게이트(ND(M/2+1)~ND(M))) 및 복수의 인버터(IV(M/2+1)~IV(M))를 포함한다.
복수의 낸드 게이트(ND(M/2+1)~ND(M)))는 상기 프리디코딩 신호(pmsb<0:M/2-1>) 중 상기 다운매트에 속한 프리디코딩 신호(pmsb<0:M/2-1>)를 각각 입력받고, 상기 다운매트 제어 신호(ctrl2)를 입력받아 연산한다.
상기 복수의 인버터(IV(M/2+1)~IV(M))는 상기 복수의 낸드 게이트(ND(M/2+1)~ND(M)))의 출력을 각각 입력받아 반전시켜 상기 디코딩 신호(msb<M/2:M-1>)를 출력한다.
도 7에 도시된 매트 선택 디코더(210)의 동작을 설명하면 다음과 같다.
멀티 테스트시, 상기 멀티 테스트 액티브 라이트 신호(tm_multi_act_wt)가 하이 레벨이다. 따라서, 상기 제(M+1) 인버터(IV(M+1))의 출력은 로우 레벨이고, 상기 제(M+1) 낸드 게이트(ND(M+1))의 출력은 하이 레벨이다. 따라서, 상기 업 매트 디코딩부(212-2-1)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 상기 디코딩 신호(msb<0:M/2-1>)로 출력한다. 또한, 제1 노아 게이트(NOR1)의 출력은 로우 레벨이고, 상기 제2 인버터(IV2)의 출력은 하이 레벨이다. 따라서, 상기 다운 매트 디코딩부(212-2-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<M/2:M-1>)로 출력한다. 따라서, 상기 멀티 테스트 액티브 라이트 신호(tm_multi_act_wt)가 하이 레벨일 때 상기 다운 매트 디코딩부(212-2-2) 및 상기 업 매트 디코딩부(212-2-1)는 전부 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<0:M-1>)로 출력한다.
상기 제M+1 인버터(IV(M+1))의 출력은 하이 레벨이고, 상기 업다운 정보 어 드레스(Xadd<p>)가 하이 레벨이면, 상기 제M+1 낸드 게이트(ND(M+1)))의 출력은 로우 레벨이고, 상기 업다운 정보 어드레스(Xadd<p>)가 로우 레벨이면, 상기 제(M+1) 낸드 게이트(ND(M+1))의 출력은 하이 레벨이다. 상기 업다운 정보 어드레스(Xadd<p>)가 하이 레벨이면, 상기 제(M+1) 낸드 게이트(ND(M+1))의 출력이 로우 레벨이므로, 상기 업 매트 디코딩부(212-2-1)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)에 상관없이 전부 로우 레벨의 디코딩 신호(msb<0:M/2-1>)를 출력한다. 상기 업다운 정보 어드레스(Xadd<p>)가 로우 레벨이면, 상기 제(M+1) 낸드 게이트(ND(M+1))의 출력이 하이 레벨이므로, 상기 업 매트 디코딩부(212-2-1)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 상기 디코딩 신호(msb<0:M/2-1>)로 출력한다.
또한, 노멀 모드에서, 멀티 테스트 액티브 라이트 신호(tm_multi_act_wt)가 로우 레벨이고, 상기 업다운 정보 어드레스(Xadd<p>)가 로우 레벨이면, 상기 제1 노아 게이트(NOR1)의 출력은 하이 레벨이고, 상기 제M+2 인버터(IV(M+2))의 출력은 로우 레벨이다. 따라서, 상기 다운 매트 디코딩부(212-2-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)에 상관없이 전부 로우 레벨의 디코딩 신호(msb<M/2:M-1>)를 출력한다. 상기 멀티 테스트 액티브 라이트 신호(tm_multi_act_wt)가 로우 레벨이고, 상기 업다운 정보 어드레스(Xadd<p>)가 하이 레벨이면, 상기 제1 노아 게이트(NOR1)의 출력은 로우 레벨이고, 상기 제M+2 인버터(IV(M+2))의 출력은 하이 레벨이다. 따라서, 상기 다운 매트 디코딩부(212-2-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 상기 디코딩 신호(msb<M/2:M-1>)로서 출력한다.
즉, 상기 업다운 정보 어드레스(Xadd<p>)가 로우 레벨이면, 상기 업 매트 디 코딩부(212-2-1)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<0:M/2-1>)로 출력하고, 상기 다운 매트 디코딩부(212-2-2)는 전부 로우 레벨의 디코딩 신호(msb<M/2:M-1>)를 출력한다. 또한, 상기 업다운 정보 어드레스(Xadd<p>)가 하이 레벨이면, 상기 업 매트 디코딩부(212-2-2)는 전부 로우 레벨의 디코딩 신호(msb<0:M/2-1>)를 출력하고, 상기 다운 매트 디코딩부(212-2-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<M/2:M-1>)로서 출력한다.
따라서, 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 하이 레벨이면, 상기 멀티 테스트 동작이 수행되므로, 상기 업 매트 디코딩부(212-2) 및 상기 다운 매트 디코딩부(212-2)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<0:M-1)로써 출력한다. 그리고, 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 로우 레벨이면, 노멀 동작을 수행하여, 상기 매트 정보 어드레스(Xadd<k:P) 및 상기 업다운 정보 어드레스(Xadd<p>)에 해당하는 매트를 인에이블시키기 위한 신호를 상기 디코딩 신호(msb<0:M-1>)로서 출력한다.
도 4 내지 도 7에 도시된 반도체 집적 회로의 동작을 도 8에 도시된 타이밍도를 참조하여 설명하면 다음과 같다.
멀티 테스트 모드에서, 상기 액티브 신호(act_pre)가 인에이블되어 액티브 동작에 진입한다. 상기 멀티 테스트 모드 액티브 라이트 신호(tm_multi_act_wt)가 인에이블된다. 따라서, 상기 업다운 정보 어드레스(Xadd<p>)에 상관없이 상기 매트 선택 디코더(210)는 상기 프리디코딩 신호(pmsb<0:M/2-1>)를 디코딩 신호(msb<0:M-1>)로 출력한다. 예를 들어, 제1 매트 및 제 M/2+1 매트를 인에이블 시키는 어드레 스가 입력된 것으로 가정한다면, 복수의 업 매트 중 상기 프리디코딩 신호(pmsb<0:M/2-1>)에 대응하는 하나의 매트인 제 1 매트를 인에이블시키는 매트 선택 신호(msb<1>)가 인에이블되고, 복수의 다운 매트 중 상기 프리디코딩 신호(pmsb<0:M/2-1>)에 대응하는 하나의 매트인 제 M/2+1 매트를 인에이블시키는 매트 선택 신호(msb<M/2+1>)가 인에이블된다. 그 경우, 두 개의 매트 선택 신호(msb<1>),(msb<M/2+1>)가 인에이블되므로, 상기 두 개의 매트 내의 워드라인이 인에이블되고, 액티브 동작이 수행된다. 이로 인해 테스트 타임이 단축될 수 있다.
그 후, 리드 동작 모드에서, 먼저 제1 매트 내의 워드라인에 대응하는 셀에 실린 데이터가 리드되는 동작이 진행된다. 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)가 인에이블되면, 상기 멀티 리드 신호(multi_rd_en)는 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)에 따라 인에이블된다(도 5에 도시된 멀티 리드 신호 생성부(110)는 상기 칼럼 펄스 인에이블 신호(pre_yi_pulse_en)에 비해 좀더 폭이 넓은 신호가 인에이블된 상기 멀티 리드 신호(multi_rd_en)를 출력한다) 따라서, 상기 입출력 스위치 제어 신호 생성부(120)는 상기 인에이블된 멀티 리드 신호(multi_rd_en)를 입력받아 상기 업다운 정보 어드레스(Xadd<p>)에 따라 상기 제1 매트에 대응하는 업 매트 입출력 스위치 제어 신호(iosw_en_up)는 인에이블되고, 상기 제M/2+1 매트에 대응하는 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)는 상기 멀티 리드 신호(multi_rd_en)에 따라 로우 레벨의 펄스가 된다. 따라서, 상기 인에이블된 업 매트 입출력 스위치 제어 신호(iosw_en_up)를 입력받아 상기 업 매트 콘트롤부(310)는 인에이블된 입출력 스위치 신호를 출력하 고, 상기 로우 레벨의 펄스인 상기 다운 매트 입출력 스위치 제어 신호(iosw_en_dn)를 입력받아 상기 다운 매트 콘트롤부(320)는 디스에이블된 입출력 스위치 신호를 출력한다. 따라서, 상기 제1 매트 내의 열린 워드라인에 대응하는 셀에 실린 데이터가 리드되어 상기 입출력 스위치가 열리므로 상기 로컬 입출력 라인에 전송되고, 그 이후 상기 입출력 센스 앰프에 전송되고, 데이터 패드로 전송된다. 그리고, 상기 제M/2+1 매트 내의 워드라인에 대응하는 셀에 실린 데이터는 상기 입출력 스위치에서 전송이 차단되고 상기 로컬 입출력 라인에 실리지 않는다.
그 이후, 상기 제1 매트 내의 워드라인에 대응하는 셀에 실린 데이터가 리드되는 동작 이후, 상기 제 M/2+1 매트 내의 워드라인에 대응하는 셀에 실린 데이터가 리드되는 동작이 진행되며, 그 실시 방법은 상기 제1 매트의 경우와 같다.
그 결과, 액티브 모드에서는 상기 제1 매트와 상기 제M/2+1 매트가 동시에 활성화되고, 리드 동작 모드에서는 상기 제1 매트 내의 데이터가 먼저 리드되고, 상기 제M/2+1 매트 내의 데이터가 나중에 리드된다. 따라서, 상기 액티브 동작 시간이 단축되고, 리드 동작 시간은 상기 제1 매트와 상기 제M/2+1 매트마다 각각 소요된다. 액티브 시간이 긴 테스트 모드에서는, 본 발명에 따른 반도체 집적 회로는 그 테스트 타임이 더욱 단축될 수 있다.
도 9는 본 발명이 적용된 반도체 집적 회로의 일 실시예이다.
도 9에 도시된 반도체 집적 회로는 복수의 매트(10) 및 복수의 비트라인 센스 앰프 어레이 블록(20), 복수의 입출력 스위칭부(30), 상기 멀티 모드 제어 신호 생성부(100), 상기 멀티 모드 디코더(200), 상기 매트 콘트롤부(300) 및 입출력 센 스 앰프(40)로 구성된다.
상기 멀티 모드 제어 신호 생성부(100), 상기 멀티 모드 디코더(200) 및 상기 매트 콘트롤부(300)는 앞서 설명한 본 발명에 따른 구성과 동일하다. 따라서, 본 발명에 따른 반도체 집적 회로(1000)의 출력인 상기 입출력 스위치 신호(iosw<0:M-1>, 상기 센스 앰프 인에이블 신호(SA_en<0:M-1>) 및 상기 워드라인 인에이블 신호(WL_en<0:M-1>)를 입력받아 상기 입출력 스위칭부(30)는 상기 입출력 스위치 신호(iosw<0:M-1>)에 따라 턴온된다. 상기 매트 내의 워드라인은 상기 워드라인 인에이블 신호(WL_en<0:M-1>)에 따라 활성화된다. 상기 비트라인 센스 앰프(20)는 상기 센스 앰프 인에이블 신호(SA_en<0:M-1>)에 따라 활성화된다.
또한, 본 실시예는 동시에 2개의 매트가 활성화되어 테스트되는 경우로 설명하였지만, 2개 이상의 매트가 동시에 활성화되어 테스트되는 경우도 가능하다.
즉, 본 발명에 따른 반도체 집적 회로는 2개의 매트를 동시에 활성화시키는 경우 테스트 시간은 2분의 1로 감소될 수 있으며, 4개의 매트를 동시에 활성화시키는 경우 테스트 시간은 4분의 1로 감소될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 집적 회로의 블록도,
도 2는 도 1에 도시된 반도체 집적 회로의 데이터 라인들을 포함하는 상세 회로도,
도 3은 도 1 및 도 2에 도시된 반도체 집적 회로의 타이밍도,
도 4는 본 발명에 따른 반도체 집적 회로의 블록도,
도 5는 도 4에 도시된 멀티 리드 신호 생성부의 상세 회로도,
도 6은 도 4에 도시된 입출력 스위치 제어 신호 생성부의 상세 회로도,
도 7은 도 4에 도시된 매트 선택 디코더의 상세 회로도,
도 8은 도 4 내지 도 7에 도시된 반도체 집적 회로의 타이밍도,
도 9는 본 발명을 적용한 반도체 집적 회로의 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 매트 20 : 비트라인 센스 앰프 어레이 블록
30 : 입출력 스위칭부 40 : 입출력 센스 앰프
50 : 로우 디코더 70 : 프리차징부
100 : 멀티 모드 제어 신호 생성부 110 : 멀티 리드 신호 생성부
120 : 입출력 스위치 제어 신호 생성부200 : 멀티 모드 디코더
210 : 매트 선택 디코더 20 : 파이엑스 어드레스 디코더
221 : 매트 블록 프리 디코더 300 : 매트 콘트롤러
310 : 업 매트 콘트롤부 320 : 다운 매트 콘트롤부

Claims (32)

  1. 리드 동작 모드에서, 업다운 정보 어드레스에 따라 업다운매트들 내 입출력 스위치들을 제어하는 업다운매트 입출력 스위치 제어 신호 중 하나의 신호를 인에이블 시키는 멀티 모드 제어 신호 생성부;
    액티브 동작 모드에서, 로우 어드레스에 따라 업매트들 중 하나의 매트와 다운매트들 중 하나의 매트에 해당하는 멀티 매트 선택 신호를 동시에 활성화시키는 멀티 모드 디코더; 및
    상기 업다운매트 입출력 스위치 제어 신호 및 상기 멀티 매트 선택 신호를 입력받아 그에 해당하는 워드라인 및 입출력 스위치를 인에이블시키는 매트 콘트롤러를 포함하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 멀티 모드 제어 신호 생성부는,
    상기 업다운 정보 어드레스 및 액티브 신호를 입력받아 멀티 테스트 모드 신호 및 칼럼 펄스 인에이블 신호에 의해 제어되어 상기 업다운매트 입출력 스위치 제어 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제 1 항에 있어서,
    상기 멀티 모드 디코더는,
    멀티 테스트 모드 액티브 라이트 신호에 따라 상기 로우 어드레스를 입력받아 디코딩하여 상기 멀티 매트 선택 신호 및 파이엑스 어드레스 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제 3 항에 있어서,
    상기 매트 콘트롤러는,
    상기 업다운매트 입출력 스위치 제어 신호는 업매트 입출력 스위치 제어 신호 및 다운매트 입출력 스위치 제어 신호를 포함하고,
    상기 업매트 입출력 스위치 제어 신호에 따라 상기 멀티 매트 선택 신호 및 상기 파이엑스 어드레스 신호에 해당하는 상기 업매트 중 한 매트내의 입출력 스위치를 인에이블 시키는 신호를 출력하는 업매트 콘트롤부; 및
    상기 다운매트 입출력 스위치 제어 신호에 따라 상기 멀티 매트 선택 신호 및 상기 파이엑스 어드레스 신호를 입력받아 상기 다운매트 중 한 매트내의 입출력 스위치를 인에이블 시키는 신호를 출력하는 다운매트 콘트롤부를 포함하는 반도체 집적 회로.
  5. 제 4 항에 있어서,
    상기 업매트 콘트롤부는,
    상기 업매트 중 하나의 매트 내의 워드라인을 인에이블 시키는 워드라인 인에이블 신호 및 업 매트 중 하나의 매트 내의 센스 앰프를 인에이블 시키는 센스 앰프 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제 4 항에 있어서,
    상기 다운매트 콘트롤부는,
    상기 다운매트 중 하나의 매트 내의 워드라인을 인에이블 시키는 워드라인 인에이블 신호 및 다운 매트 중 하나의 매트 내의 센스 앰프를 인에이블 시키는 센스 앰프 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제 2 항에 있어서,
    상기 멀티 모드 제어 신호 생성부는,
    상기 멀티 테스트 모드 신호 및 상기 칼럼 펄스 인에이블 신호를 입력받아 멀티 리드 신호를 출력하는 멀티 리드 신호 생성부;
    상기 업다운 정보 어드레스 신호 및 상기 액티브 신호에 따라 상기 멀티 리드 신호를 입력받아 상기 업다운 매트 입출력 스위치 제어 신호를 출력하는 입출력 스위치 제어 신호 생성부를 포함하는 반도체 집적 회로.
  8. 제 7 항에 있어서,
    상기 멀티 리드 신호 생성부는,
    상기 칼럼 펄스 인에이블 신호가 인에이블되면 인에이블된 상기 멀티 리드 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로.
  9. 제 8 항에 있어서,
    상기 멀티 리드 신호 생성부는,
    상기 멀티 테스트 모드 신호 및 상기 칼럼 펄스 인에이블 신호를 입력받아 연산하는 제1 낸드 게이트부;
    상기 제1 낸드 게이트부의 출력을 지연시키는 지연부; 및
    상기 제1 낸드 게이트부의 출력 및 상기 지연부의 출력을 입력받아 연산하여 상기 멀티 리드 신호를 출력하는 제2 낸드 게이트부를 포함하는 반도체 집적 회로.
  10. 제 7 항에 있어서,
    상기 입출력 스위치 제어 신호 생성부는,
    상기 액티브 신호 및 리프래시 신호를 입력받아 연산하는 액티브 구동부;
    업다운 정보 어드레스 및 상기 멀티 리드 신호를 입력받아 연산하는 멀티 테스트 제어부; 및
    상기 액티브 구동부 및 상기 멀티 테스트 제어부의 출력을 입력받아 상기 업매트 입출력 스위치 제어 신호 및 상기 다운매트 입출력 스위치 제어 신호를 출력하는 출력부를 포함하는 반도체 집적 회로.
  11. 제 10 항에 있어서,
    상기 액티브 구동부는,
    상기 리프래시 신호를 반전시키는 제1 인버터; 및
    상기 액티브 신호 및 상기 제1 인버터의 출력을 입력받아 연산하는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  12. 제 11 항에 있어서,
    상기 멀티 테스트 제어부는,
    상기 업다운 정보 어드레스를 입력받아 반전시키는 제2 인버터;
    상기 멀티 리드 신호를 입력받아 반전시키는 제3 인버터;
    상기 제2 인버터의 출력 및 상기 제3 인버터의 출력을 입력받아 연산하는 제1 노아 게이트; 및
    상기 업다운 정보 어드레스 및 상기 제3 인버터의 출력을 입력받아 연산하는 제2 노아 게이트를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  13. 제 12 항에 있어서,
    상기 출력부는,
    상기 제1 노아 게이트의 출력 및 상기 제2 노아 게이트의 출력을 입력받아 연산하는 복수의 노아 게이트를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  14. 제 3 항에 있어서,
    상기 멀티 모드 디코더는,
    상기 멀티 테스트 모드 액티브 라이트 신호에 따라 상기 로우 어드레스 중 매트 정보 어드레스를 입력받아 디코딩하여 멀티 매트 선택 신호를 출력하는 매트 선택 디코더; 및
    상기 액티브 신호에 따라 로우 어드레스 중 상기 매트 정보 어드레스를 제외한 어드레스를 입력받아 디코딩하여 파이엑스 어드레스 신호를 출력하는 파이엑스 디코더를 포함하는 반도체 집적 회로.
  15. 제 14 항에 있어서,
    상기 매트 선택 디코더는,
    상기 매트 정보 어드레스 중 상기 업다운 정보 어드레스를 제외한 어드레스를 프리디코딩하여 프리디코딩 신호를 출력하는 매트 블록 프리 디코더; 및
    상기 멀티 테스트 모드 액티브 라이트 신호 및 상기 업다운 정보 어드레스에 따라 상기 프리디코딩 신호를 입력받아 디코딩하는 메인 디코더를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  16. 제 15 항에 있어서,
    상기 메인 디코더는,
    상기 멀티 테스트 모드 액티브 라이트 신호 및 상기 업다운 정보 어드레스를 입력받아 업매트 제어 신호 및 다운매트 제어 신호를 출력하는 매트 제어부; 및
    상기 프리디코딩 신호, 상기 업 매트 제어 신호 및 상기 다운매트 제어 신호 를 입력받아 디코딩 신호를 출력하는 디코딩부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  17. 제 16 항에 있어서,
    상기 매트 제어부는,
    멀티 테스트 모드 시, 업매트가 선택됨에 따라 인에이블된 업매트 제어 신호를 출력하는 업매트 제어부; 및
    상기 멀티 테스트 모드 시, 다운매트가 선택됨에 따라 인에이블된 다운매트 제어 신호를 출력하는 다운매트 제어부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  18. 제 17 항에 있어서,
    상기 업매트 제어부는,
    상기 멀티 테스트 모드 액티브 라이트 신호를 입력받아 반전시키는 제1 인버터; 및
    상기 제1 인버터의 출력과 상기 업다운 정보 어드레스를 입력받아 연산하여 상기 업매트 제어 신호를 출력하는 제1 낸드 게이트부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  19. 제 17 항에 있어서,
    상기 다운매트 제어부는,
    상기 멀티 테스트 모드 액티브 라이트 신호 및 상기 업다운 정보 어드레스를 입력받아 연산하여 상기 다운매트 제어 신호를 출력하는 노아 게이트부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  20. 제 16 항에 있어서,
    상기 디코딩부는,
    상기 업매트 제어 신호 및 상기 프리디코딩 신호를 입력받아 업매트 선택 신호들을 출력하는 업매트 디코딩부; 및
    상기 다운매트 제어 신호 및 상기 프리디코딩 신호를 입력받아 다운매트 선택 신호들을 출력하는 다운매트 디코딩부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  21. 제 20 항에 있어서,
    상기 업매트 디코딩부는,
    상기 업매트 제어 신호가 인에이블되면, 상기 업매트에 속한 프리디코딩 신호를 디코딩 신호로 출력하는 것을 특징으로 하는 반도체 집적 회로.
  22. 제 20 항에 있어서,
    상기 다운매트 디코딩부는,
    상기 다운매트 제어 신호가 인에이블되면, 상기 다운매트에 속한 프리디코딩 신호를 디코딩 신호로 출력하는 것을 특징으로 하는 반도체 집적 회로.
  23. 제 21 항에 있어서,
    상기 업매트 디코딩부는,
    상기 프리디코딩 신호 중 상기 업매트에 속한 프리디코딩 신호를 각각 입력받고, 상기 업매트 제어 신호를 입력받아 연산하는 복수의 낸드 게이트; 및
    상기 복수의 낸드 게이트의 출력을 각각 입력받아 반전시켜 상기 디코딩 신호를 출력하는 복수의 인버터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  24. 제 22 항에 있어서,
    상기 다운매트 디코딩부는,
    상기 프리디코딩 신호 중 상기 다운매트에 속한 프리디코딩 신호를 각각 입력받고, 상기 다운매트 제어 신호를 입력받아 연산하는 복수의 낸드 게이트; 및
    상기 복수의 낸드 게이트의 출력을 각각 입력받아 반전시켜 상기 디코딩 신호를 출력하는 복수의 인버터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  25. 제 4 항에 있어서,
    상기 업매트를 인에이블 시키는 신호는,
    상기 업매트에 포함된 워드라인 인에이블 신호, 센스 앰프 인에이블 신호 및 업매트 입출력 스위치 신호 중 적어도 하나 이상인 것을 특징으로 하는 반도체 집적 회로.
  26. 제 4 항에 있어서,
    상기 다운매트를 인에이블 시키는 신호는,
    상기 다운매트에 포함된 워드라인 인에이블 신호, 센스 앰프 인에이블 신호 및 업매트 입출력 스위치 신호 중 적어도 하나 이상인 것을 특징으로 하는 반도체 집적 회로.
  27. 멀티 테스트가 수행됨에 따라, 업매트들 중 하나의 매트 및 다운매트들 중 하나의 매트를 활성화시켜 액티브 동작을 수행하는 단계;
    업다운 정보 어드레스에 따라 업매트 입출력 스위치 제어 신호를 활성화시키고, 다운매트 입출력 스위치 제어 신호를 비활성화시키는 단계;
    상기 활성화된 업매트 입출력 스위치 제어 신호에 따라 상기 업매트들 중 하나의 매트 내의 데이터를 리드하는 단계;
    상기 업다운 정보 어드레스에 따라 상기 업매트 입출력 스위치 제어 신호를 비활성화시키고, 상기 다운 매트 입출력 스위치 제어 신호를 활성화시키는 단계; 및
    상기 활성화된 다운 매트 입출력 스위치 제어 신호에 따라 상기 다운매트들 중 하나의 매트내의 데이터를 리드하는 단계를 포함하는 반도체 집적 회로의 멀티 테스트 방법.
  28. 제 27 항에 있어서,
    상기 업매트들 중 하나의 매트 및 상기 다운매트들 중 하나의 매트를 활성화시키는 단계는,
    로우 어드레스를 입력받아 프리디코딩하여 프리디코딩 신호를 출력하는 단계;
    멀티 테스트 모드 액티브 라이트 신호 및 상기 업다운 정보 어드레스에 따라 인에이블된 업 매트 제어 신호 및 인에이블된 다운 매트 제어 신호를 출력하는 단계; 및
    상기 인에이블된 업 매트 제어 신호 및 상기 인에이블된 다운 매트 제어 신호를 입력받아 상기 프리디코딩 신호를 상기 업 매트 및 상기 다운 매트마다 디코딩 신호로 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 멀티 테스트 방법.
  29. 제 27 항에 있어서,
    업 매트 입출력 스위치 제어 신호를 활성화시키고, 다운 매트 입출력 스위치 제어 신호를 비활성화시키는 단계는,
    멀티 테스트 모드 신호가 인에이블됨에 따라 인에이블된 칼럼 펄스 인에이블 신호를 입력받아 인에이블된 멀티 리드 신호를 출력하는 단계; 및
    상기 인에이블된 멀티 리드 신호를 입력받아 상기 업다운 정보 어드레스에 따라 상기 업 매트 입출력 스위치 제어 신호를 활성화시키고, 상기 다운 매트 입출력 스위치 제어 신호를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 멀티 테스트 방법.
  30. 제 27 항에 있어서,
    상기 업 매트들 중 하나의 매트내의 데이터를 리드하는 단계는,
    상기 활성화된 업 매트 입출력 스위치 제어 신호에 따라 업 매트 입출력 스위치를 턴온시켜, 업 매트 데이터를 로컬 입출력 라인으로 전송하는 것을 특징으로 하는 반도체 집적 회로의 멀티 테스트 방법.
  31. 제 27 항에 있어서,
    상기 업 매트 입출력 스위치 제어 신호를 비활성화시키고, 상기 다운 매트 입출력 스위치 제어 신호를 활성화시키는 단계는,
    멀티 테스트 모드 신호가 인에이블됨에 따라 인에이블된 칼럼 펄스 인에이블 신호를 입력받아 인에이블된 멀티 리드 신호를 출력하는 단계; 및
    상기 인에이블된 멀티 리드 신호를 입력받아 상기 업다운 정보 어드레스에 따라 상기 업 매트 입출력 스위치 제어 신호를 비활성화시키고, 상기 다운 매트 입출력 스위치 제어 신호를 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 멀티 테스트 방법.
  32. 제 27 항에 있어서,
    상기 다운 매트의 데이터를 리드하는 단계는,
    상기 활성화된 다운 매트 입출력 스위치 제어 신호에 따라 다운 매트 입출력 스위치를 턴온시켜, 다운 매트 데이터를 로컬 입출력 라인으로 전송하는 것을 특징으로 하는 반도체 집적 회로의 멀티 테스트 방법.
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