JPH11144496A - Ｌｓｉセル位置情報出力装置、出力方法およびｌｓｉセル位置情報出力プログラムの記録媒体 - Google Patents
Ｌｓｉセル位置情報出力装置、出力方法およびｌｓｉセル位置情報出力プログラムの記録媒体Info
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- JPH11144496A JPH11144496A JP9307712A JP30771297A JPH11144496A JP H11144496 A JPH11144496 A JP H11144496A JP 9307712 A JP9307712 A JP 9307712A JP 30771297 A JP30771297 A JP 30771297A JP H11144496 A JPH11144496 A JP H11144496A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C2029/1806—Address conversion or mapping, i.e. logical to physical address
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5604—Display of error information
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ビットマップの出力情報を見ても不良ビット
の様子がわかりにくく、何種類かの方法でビットマップ
を表示するにはブール代数の逆変換の関数を求めること
になり、困難であった。 【解決手段】 メモリテスタ１１によって半導体メモリ
の検査を行った後、不良セルなどの位置情報を表示する
にあたり、ＰＣ１２のアドレス変換部１３は同メモリテ
スタ１１から得られた位置情報をもとに論理アドレスと
容量部のアドレスという複数のアドレス配列情報に変換
し、表示部１４がこの複数のアドレス配列情報に基づい
て表示を行うため、不良セルの状況が分かりやすく不良
解析の効率を向上させることができる。
の様子がわかりにくく、何種類かの方法でビットマップ
を表示するにはブール代数の逆変換の関数を求めること
になり、困難であった。 【解決手段】 メモリテスタ１１によって半導体メモリ
の検査を行った後、不良セルなどの位置情報を表示する
にあたり、ＰＣ１２のアドレス変換部１３は同メモリテ
スタ１１から得られた位置情報をもとに論理アドレスと
容量部のアドレスという複数のアドレス配列情報に変換
し、表示部１４がこの複数のアドレス配列情報に基づい
て表示を行うため、不良セルの状況が分かりやすく不良
解析の効率を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩセル位置情
報出力装置、出力方法およびＬＳＩセル位置情報出力プ
ログラムの記録媒体に関し、特に、メモりデバイスの不
良解析システムとして不良セルの出力するＬＳＩセル位
置情報出力装置、出力方法およびＬＳＩセル位置情報出
力プログラムの記録媒体に関する。
報出力装置、出力方法およびＬＳＩセル位置情報出力プ
ログラムの記録媒体に関し、特に、メモりデバイスの不
良解析システムとして不良セルの出力するＬＳＩセル位
置情報出力装置、出力方法およびＬＳＩセル位置情報出
力プログラムの記録媒体に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）やＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）等の半導体記録装置の不良解析
は、通常メモリテスタ等による電気的特性評価に基づ
き、不良メモリセルを特定することから始まる。従来よ
り、この不良メモリセルの位置を高速に検出、表示する
ため、物理アドレスや論理アドレスなどのビットマップ
を出力する方法が良く用いられている。ビットマップの
出力をより見やすく、また物理アドレスと論理アドレス
間のアドレス変換をより高速に容易に行うために、現在
までに様々な方法が提案されている。
クセス・メモリ）やＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）等の半導体記録装置の不良解析
は、通常メモリテスタ等による電気的特性評価に基づ
き、不良メモリセルを特定することから始まる。従来よ
り、この不良メモリセルの位置を高速に検出、表示する
ため、物理アドレスや論理アドレスなどのビットマップ
を出力する方法が良く用いられている。ビットマップの
出力をより見やすく、また物理アドレスと論理アドレス
間のアドレス変換をより高速に容易に行うために、現在
までに様々な方法が提案されている。
【０００３】ビットマップの表示をより実際のデバイス
に近づけるための方法として、例えば特開昭第５６−１
０５５４４号公報には、物理アドレスと倫理アドレスを
一対にして記録するシステム障害解析方式、特開平第１
−１３１４７０号公報にはシュミレーション結果と実デ
バイスの比較をレイアウト図面上表示するＬＳＩ故障解
析装置、特開平第４−２７８５５６号公報には外観検査
装置からの不良とビットマップを重ね合わせるＬＳＩ外
観不良解析システムなどが提案されている。
に近づけるための方法として、例えば特開昭第５６−１
０５５４４号公報には、物理アドレスと倫理アドレスを
一対にして記録するシステム障害解析方式、特開平第１
−１３１４７０号公報にはシュミレーション結果と実デ
バイスの比較をレイアウト図面上表示するＬＳＩ故障解
析装置、特開平第４−２７８５５６号公報には外観検査
装置からの不良とビットマップを重ね合わせるＬＳＩ外
観不良解析システムなどが提案されている。
【０００４】一方、論理アドレスから物理アドレスへの
変換を容易にする方法として、例えば特開平第７−４３
４２９号公報にはハードウェアでアドレス変換を行なう
物理アドレス変換回路などが提案されている。
変換を容易にする方法として、例えば特開平第７−４３
４２９号公報にはハードウェアでアドレス変換を行なう
物理アドレス変換回路などが提案されている。
【０００５】ここでは、特開平第４２８９４７７号公報
に提案されている半導体メモリ不良解析システムを例に
して、従来のＬＳＩセル位置情報出力装置について簡単
に説明する。
に提案されている半導体メモリ不良解析システムを例に
して、従来のＬＳＩセル位置情報出力装置について簡単
に説明する。
【０００６】図９は、従来のＬＳＩセル位置情報出力装
置の一例を示す概略システム構成図である。図９におい
て、１０１は大型コンピュータからなるホストＣＰＵ、
１０２はその補助メモリ装置、１０３はフェイルビット
解析システムである。ホストＣＰＵ１０１とフェイルビ
ット解析システム１０３はＬＡＮ（ローカル・エリア・
ネットワーク）１０４により相互に接続されており、補
助メモリ装置１０２には、不良解析が行われるべき半導
体メモリのレイアウト情報が記憶されている。
置の一例を示す概略システム構成図である。図９におい
て、１０１は大型コンピュータからなるホストＣＰＵ、
１０２はその補助メモリ装置、１０３はフェイルビット
解析システムである。ホストＣＰＵ１０１とフェイルビ
ット解析システム１０３はＬＡＮ（ローカル・エリア・
ネットワーク）１０４により相互に接続されており、補
助メモリ装置１０２には、不良解析が行われるべき半導
体メモリのレイアウト情報が記憶されている。
【０００７】フェイルビット解析システム１０３は、メ
モリテスタ１０５、不良メモリセル位置情報部１０６、
実体アドレス配列変換部１０７により構成されている。
メモリテスタ１０５は不良解析メモリセルの電気的な位
置情報を検出し、不良メモリセル位置情報部１０６はそ
れを論理アドレス空間に記憶する。実体アドレス配列変
換部１０７では、上記論理アドレス空間により特定され
た不良メモリセルを半導体メモリの実際のレイアウトに
準拠した実体アドレス情報に変換する。
モリテスタ１０５、不良メモリセル位置情報部１０６、
実体アドレス配列変換部１０７により構成されている。
メモリテスタ１０５は不良解析メモリセルの電気的な位
置情報を検出し、不良メモリセル位置情報部１０６はそ
れを論理アドレス空間に記憶する。実体アドレス配列変
換部１０７では、上記論理アドレス空間により特定され
た不良メモリセルを半導体メモリの実際のレイアウトに
準拠した実体アドレス情報に変換する。
【０００８】実体アドレス配列変換部１０７は、論理ア
ドレス情報から実体アドレス情報への変換を行うため
に、上記ホストＣＰＵ１０１を介して補助メモリ装置１
０２から読み出されたレイアウト情報のうちの一部を用
いている。
ドレス情報から実体アドレス情報への変換を行うため
に、上記ホストＣＰＵ１０１を介して補助メモリ装置１
０２から読み出されたレイアウト情報のうちの一部を用
いている。
【０００９】
【発明が解決しようとする課題】上述した従来のＬＳＩ
セル位置情報出力装置においては、次のような課題があ
った。第一に、ビットマップの出力情報を見ても不良ビ
ットの様子がわかりにくい点である。その理由は、通
常、ビットマップの出力は物理アドレスのみであること
にある。例えば、ＤＲＡＭの場合、折り返しビット線方
式を用いるとセンスアンプとワード線の配置による物理
アドレスとメモリセルの情報を蓄積している容量部の配
列が異なるために物理アドレス一種類の出力方式では不
良ビットの様子が分かりにくい。さらに不良原因によっ
ては論理アドレスで表示した方が不良の様子が分かりや
すいこともある。
セル位置情報出力装置においては、次のような課題があ
った。第一に、ビットマップの出力情報を見ても不良ビ
ットの様子がわかりにくい点である。その理由は、通
常、ビットマップの出力は物理アドレスのみであること
にある。例えば、ＤＲＡＭの場合、折り返しビット線方
式を用いるとセンスアンプとワード線の配置による物理
アドレスとメモリセルの情報を蓄積している容量部の配
列が異なるために物理アドレス一種類の出力方式では不
良ビットの様子が分かりにくい。さらに不良原因によっ
ては論理アドレスで表示した方が不良の様子が分かりや
すいこともある。
【００１０】第二に、何種類かの方法でビットマップを
表示することができない点である。このような何種類か
の方法で表示するためには、あらかじめ互いのアドレス
変換式を用意しておく必要があるが、通常、アドレス変
換はブール代数で表現されるため、一般にその逆変換の
関数を求めることは困難である。
表示することができない点である。このような何種類か
の方法で表示するためには、あらかじめ互いのアドレス
変換式を用意しておく必要があるが、通常、アドレス変
換はブール代数で表現されるため、一般にその逆変換の
関数を求めることは困難である。
【００１１】本発明は、上記課題にかんがみてなされた
もので、半導体記憶装置の不良解析時におけるビットマ
ップの出力による不良ビットの様子の理解をよりわかり
やすくするとともに、ビットマップのアドレス変換のた
めにあらかじめ用意しなくてはならない変換式の数を少
なくすることが可能なＬＳＩセル位置情報出力装置、出
力方法およびＬＳＩセル位置情報出力プログラムの記録
媒体の提供を目的とする。
もので、半導体記憶装置の不良解析時におけるビットマ
ップの出力による不良ビットの様子の理解をよりわかり
やすくするとともに、ビットマップのアドレス変換のた
めにあらかじめ用意しなくてはならない変換式の数を少
なくすることが可能なＬＳＩセル位置情報出力装置、出
力方法およびＬＳＩセル位置情報出力プログラムの記録
媒体の提供を目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、半導体メモリの電気的検
査を経て不良を発見されたセルの位置情報を出力するＬ
ＳＩセル位置情報出力装置であって、一のアドレス配列
情報から他のアドレス配列情報へと変換するアドレス変
換手段を備え、セルの位置情報を複数のアドレス配列情
報で出力可能とした構成としてある。
め、請求項１にかかる発明は、半導体メモリの電気的検
査を経て不良を発見されたセルの位置情報を出力するＬ
ＳＩセル位置情報出力装置であって、一のアドレス配列
情報から他のアドレス配列情報へと変換するアドレス変
換手段を備え、セルの位置情報を複数のアドレス配列情
報で出力可能とした構成としてある。
【００１３】上記のように構成した請求項１にかかる発
明においては、半導体メモリの電気的検査を経て不良を
発見されたセルの位置情報を出力するにあたり、アドレ
ス変換手段が一のアドレス配列情報から他のアドレス配
列情報へと変換するため、セルの位置情報を少なくとも
変換前のアドレス配列情報と変換後のアドレス配列情報
とにもとづいて複数で出力する。
明においては、半導体メモリの電気的検査を経て不良を
発見されたセルの位置情報を出力するにあたり、アドレ
ス変換手段が一のアドレス配列情報から他のアドレス配
列情報へと変換するため、セルの位置情報を少なくとも
変換前のアドレス配列情報と変換後のアドレス配列情報
とにもとづいて複数で出力する。
【００１４】もちろん、アドレス変換手段が一のアドレ
ス配列情報から複数のアドレス配列情報に変換する場合
にはこれらを出力して複数のアドレス配列情報を出力す
るようにしても良い。
ス配列情報から複数のアドレス配列情報に変換する場合
にはこれらを出力して複数のアドレス配列情報を出力す
るようにしても良い。
【００１５】例えば、物理アドレスから論理アドレスへ
の変換式、物理アドレスからメモリセルの情報を蓄積し
ている容量部のアドレスへの変換式が用意され、アドレ
ス変換手段は、上記変換式を用いて、ユーザーの望む種
類のアドレスで不良セルの位置情報を表示出力する。
の変換式、物理アドレスからメモリセルの情報を蓄積し
ている容量部のアドレスへの変換式が用意され、アドレ
ス変換手段は、上記変換式を用いて、ユーザーの望む種
類のアドレスで不良セルの位置情報を表示出力する。
【００１６】変換するアドレス配列情報は各種のものを
採用可能であり、その一例として、請求項２にかかる発
明は、請求項１に記載のＬＳＩセル位置情報出力装置に
おいて、上記アドレス変換手段は、セルの情報を蓄積し
ている容量部のアドレス配列情報へ変換する構成として
ある。
採用可能であり、その一例として、請求項２にかかる発
明は、請求項１に記載のＬＳＩセル位置情報出力装置に
おいて、上記アドレス変換手段は、セルの情報を蓄積し
ている容量部のアドレス配列情報へ変換する構成として
ある。
【００１７】上記のように構成した請求項２にかかる発
明においては、セルの位置情報を複数のアドレス配列情
報として出力するにあたり、アドレス変換手段はセルの
情報を蓄積している容量部のアドレス配列情報へ変換
し、この容量部のアドレス配列情報を出力する。
明においては、セルの位置情報を複数のアドレス配列情
報として出力するにあたり、アドレス変換手段はセルの
情報を蓄積している容量部のアドレス配列情報へ変換
し、この容量部のアドレス配列情報を出力する。
【００１８】容量部のアドレス配列情報はこ必ずしも直
交座標であるとは限らないため、請求項３にかかる発明
は、請求項２に記載のＬＳＩセル位置情報出力装置にお
いて、上記アドレス変換手段は、上記セルの情報を蓄積
している容量部のアドレス配列情報を出力するにあたっ
て実際のデバイスのメモリセル配置形態を反映して出力
する構成としてある。上記のように構成した請求項３に
かかる発明においては、アドレス変換手段がセルの情報
を蓄積している容量部のアドレス配列情報を出力するに
あたり、実際のデバイスのメモリセル配置形態を反映
し、形態に応じて出力する。
交座標であるとは限らないため、請求項３にかかる発明
は、請求項２に記載のＬＳＩセル位置情報出力装置にお
いて、上記アドレス変換手段は、上記セルの情報を蓄積
している容量部のアドレス配列情報を出力するにあたっ
て実際のデバイスのメモリセル配置形態を反映して出力
する構成としてある。上記のように構成した請求項３に
かかる発明においては、アドレス変換手段がセルの情報
を蓄積している容量部のアドレス配列情報を出力するに
あたり、実際のデバイスのメモリセル配置形態を反映
し、形態に応じて出力する。
【００１９】ここで実際のデバイスのメモリセル配置形
態については各種のものがあり、その一例として請求項
４にかかる発明は、請求項３に記載のＬＳＩセル位置情
報出力装置において、上記メモリセル配置形態が平行四
辺形で構成してある。
態については各種のものがあり、その一例として請求項
４にかかる発明は、請求項３に記載のＬＳＩセル位置情
報出力装置において、上記メモリセル配置形態が平行四
辺形で構成してある。
【００２０】上記のように構成した請求項４にかかる発
明においては、メモリセル配置形態が平行四辺形である
ので、アドレス変換手段も平行四辺形の形態を反映して
アドレス配置情報を出力する。
明においては、メモリセル配置形態が平行四辺形である
ので、アドレス変換手段も平行四辺形の形態を反映して
アドレス配置情報を出力する。
【００２１】また、他の一例として請求項５にかかる発
明は、請求項３に記載のＬＳＩセル位置情報出力装置に
おいて、上記メモリセル配置形態がハニカム形状で構成
してある。
明は、請求項３に記載のＬＳＩセル位置情報出力装置に
おいて、上記メモリセル配置形態がハニカム形状で構成
してある。
【００２２】上記のように構成した請求項５にかかる発
明においては、メモリセル配置形態がハニカム形状であ
るので、アドレス変換手段もハニカム形状の形態を反映
してアドレス配置情報を出力する。
明においては、メモリセル配置形態がハニカム形状であ
るので、アドレス変換手段もハニカム形状の形態を反映
してアドレス配置情報を出力する。
【００２３】アドレス変換手段がアドレス情報を変換す
る手法は各種のものを採用可能であり、その一例とし、
請求項６にかかる発明は、請求項１〜５に記載のＬＳＩ
セル位置情報出力装置において、上記アドレス変換手段
は、一のアドレス配列情報から他のアドレス配列情報へ
と変換する一方向の変換式からの逆変換に相当するアド
レスを自動生成する構成としてある。
る手法は各種のものを採用可能であり、その一例とし、
請求項６にかかる発明は、請求項１〜５に記載のＬＳＩ
セル位置情報出力装置において、上記アドレス変換手段
は、一のアドレス配列情報から他のアドレス配列情報へ
と変換する一方向の変換式からの逆変換に相当するアド
レスを自動生成する構成としてある。
【００２４】上記のように構成した請求項６にかかる発
明においては、アドレス変換手段が、一のアドレス配列
情報から他のアドレス配列情報へと変換するにあたっ
て、当該方向の変換式からの逆変換に相当するアドレス
を自動生成する。
明においては、アドレス変換手段が、一のアドレス配列
情報から他のアドレス配列情報へと変換するにあたっ
て、当該方向の変換式からの逆変換に相当するアドレス
を自動生成する。
【００２５】この逆変換に相当するアドレスを自動生成
する手法も各種のものを採用可能であるが、請求項７に
かかる発明は、請求項６に記載のＬＳＩセル位置情報出
力装置において、上記アドレス変換手段は、上記逆変換
に相当するアドレスを自動生成するにあたり、アドレス
の変換先における出力状態から入力状態を推定する構成
としてある。
する手法も各種のものを採用可能であるが、請求項７に
かかる発明は、請求項６に記載のＬＳＩセル位置情報出
力装置において、上記アドレス変換手段は、上記逆変換
に相当するアドレスを自動生成するにあたり、アドレス
の変換先における出力状態から入力状態を推定する構成
としてある。
【００２６】上記のように構成した請求項７にかかる発
明においては、上記アドレス変換手段がアドレスの変換
先における出力状態から入力状態を推定することによ
り、上記逆変換に相当するアドレスを自動生成する。
明においては、上記アドレス変換手段がアドレスの変換
先における出力状態から入力状態を推定することによ
り、上記逆変換に相当するアドレスを自動生成する。
【００２７】すなわち、論理アドレスから物理アドレ
ス、または、容量部のアドレスから物理アドレスへの変
換は上記変換式を用いて、組み合わせ回路における出力
状態から入力状態を推定するアルゴリズムを用いること
により自動的に生成できるため、予め準備しておく必要
はない。
ス、または、容量部のアドレスから物理アドレスへの変
換は上記変換式を用いて、組み合わせ回路における出力
状態から入力状態を推定するアルゴリズムを用いること
により自動的に生成できるため、予め準備しておく必要
はない。
【００２８】このようにして出力されるアドレス配置情
報は、後段の装置などにおいて実際に表示したり利用し
ても良いが、請求項８にかかる発明は、請求項１〜請求
項７のいずれかに記載のＬＳＩセル位置情報出力装置に
おいて、上記アドレス配列情報に基づいてウェハの所望
部分を拡大・縮小表示する表示手段を備える構成として
ある。上記のように構成した請求項８にかかる発明にお
いては、表示手段が上記アドレス配列情報に基づいてウ
ェハの所望部分を拡大・縮小表示する。
報は、後段の装置などにおいて実際に表示したり利用し
ても良いが、請求項８にかかる発明は、請求項１〜請求
項７のいずれかに記載のＬＳＩセル位置情報出力装置に
おいて、上記アドレス配列情報に基づいてウェハの所望
部分を拡大・縮小表示する表示手段を備える構成として
ある。上記のように構成した請求項８にかかる発明にお
いては、表示手段が上記アドレス配列情報に基づいてウ
ェハの所望部分を拡大・縮小表示する。
【００２９】また、複数のアドレス情報を配置すること
に鑑み、請求項９にかかる発明は、請求項８に記載のＬ
ＳＩセル位置情報出力装置において、上記表示手段は、
上記複数のアドレス配列情報に基づいてウエハの所望部
分を並べて表示する構成としてある。
に鑑み、請求項９にかかる発明は、請求項８に記載のＬ
ＳＩセル位置情報出力装置において、上記表示手段は、
上記複数のアドレス配列情報に基づいてウエハの所望部
分を並べて表示する構成としてある。
【００３０】上記のように構成した請求項９にかかる発
明においては、表示手段が複数のアドレス配列情報に基
づいてウエハの所望部分を並べて表示する。このような
アドレス配列情報は各種の半導体メモリにおいて採用可
能であるが、請求項１０にかかる発明は、請求項１〜請
求項９のいずれかに記載のＬＳＩセル位置情報出力装置
において、上記半導体メモリが折り返しビット線方式を
用いたＤＲＡＭで構成してある。
明においては、表示手段が複数のアドレス配列情報に基
づいてウエハの所望部分を並べて表示する。このような
アドレス配列情報は各種の半導体メモリにおいて採用可
能であるが、請求項１０にかかる発明は、請求項１〜請
求項９のいずれかに記載のＬＳＩセル位置情報出力装置
において、上記半導体メモリが折り返しビット線方式を
用いたＤＲＡＭで構成してある。
【００３１】上記のように構成した請求項１０にかかる
発明においては、上記半導体メモリが折り返しビット線
方式を用いたＤＲＡＭであり、折り返しビット線方式を
用いるとセンスアンプとワード線の配置による物理アド
レスとメモリセルの情報を蓄積している容量部の配列が
異なるが、複数のアドレス配列情報によって不良ビット
の様子が分かりやすくなる。
発明においては、上記半導体メモリが折り返しビット線
方式を用いたＤＲＡＭであり、折り返しビット線方式を
用いるとセンスアンプとワード線の配置による物理アド
レスとメモリセルの情報を蓄積している容量部の配列が
異なるが、複数のアドレス配列情報によって不良ビット
の様子が分かりやすくなる。
【００３２】このように複数のアドレス配列情報によっ
てセルの位置情報を出力する手法は、実体のある装置に
限定される必要はなく、その方法としても機能すること
は容易に理解できる。このため、請求項１１にかかる発
明は、半導体メモリの電気的検査を経て不良を発見され
たセルの位置情報を出力するＬＳＩセル位置情報出力方
法であって、一のアドレス配列情報から他のアドレス配
列情報へと変換し、セルの位置情報を複数のアドレス配
列情報で出力する構成としてある。すなわち、必ずしも
実体のある装置に限らず、その方法としても有効である
ことに相違はない。
てセルの位置情報を出力する手法は、実体のある装置に
限定される必要はなく、その方法としても機能すること
は容易に理解できる。このため、請求項１１にかかる発
明は、半導体メモリの電気的検査を経て不良を発見され
たセルの位置情報を出力するＬＳＩセル位置情報出力方
法であって、一のアドレス配列情報から他のアドレス配
列情報へと変換し、セルの位置情報を複数のアドレス配
列情報で出力する構成としてある。すなわち、必ずしも
実体のある装置に限らず、その方法としても有効である
ことに相違はない。
【００３３】ところで、このようなＬＳＩセル位置情報
出力装置は単独で存在する場合もあるし、ある機器に組
み込まれた状態で利用されることもあるなど、発明の思
想としてはこれに限らず、各種の態様を含むものであ
る。従って、ソフトウェアであったりハードウェアであ
ったりするなど、適宜、変更可能である。発明の思想の
具現化例として画像処理装置のソフトウェアとなる場合
には、かかるソフトウェアを記録した記録媒体上におい
ても当然に存在し、利用され得る。
出力装置は単独で存在する場合もあるし、ある機器に組
み込まれた状態で利用されることもあるなど、発明の思
想としてはこれに限らず、各種の態様を含むものであ
る。従って、ソフトウェアであったりハードウェアであ
ったりするなど、適宜、変更可能である。発明の思想の
具現化例として画像処理装置のソフトウェアとなる場合
には、かかるソフトウェアを記録した記録媒体上におい
ても当然に存在し、利用され得る。
【００３４】その一例として、請求項１２にかかる発明
は、半導体メモリの電気的検査を経て不良を発見された
セルの位置情報を出力するＬＳＩセル位置情報出力プロ
グラムを記録した媒体であって、一のアドレス配列情報
から他のアドレス配列情報へと変換するステップし、セ
ルの位置情報を複数のアドレス配列情報で出力するステ
ップとを有する構成としてある。
は、半導体メモリの電気的検査を経て不良を発見された
セルの位置情報を出力するＬＳＩセル位置情報出力プロ
グラムを記録した媒体であって、一のアドレス配列情報
から他のアドレス配列情報へと変換するステップし、セ
ルの位置情報を複数のアドレス配列情報で出力するステ
ップとを有する構成としてある。
【００３５】もちろん、その記録媒体は、磁気記録媒体
であってもよいし光磁気記録媒体であってもよいし、今
後開発されるいかなる記録媒体においても全く同様に考
えることができる。また、一次複製品、二次複製品など
の複製段階については全く問う余地無く同等である。そ
の他、供給方法として通信回線を利用して行なう場合で
も本発明が利用されていることにはかわりない。
であってもよいし光磁気記録媒体であってもよいし、今
後開発されるいかなる記録媒体においても全く同様に考
えることができる。また、一次複製品、二次複製品など
の複製段階については全く問う余地無く同等である。そ
の他、供給方法として通信回線を利用して行なう場合で
も本発明が利用されていることにはかわりない。
【００３６】さらに、一部がソフトウェアであって、一
部がハードウェアで実現されている場合においても発明
の思想において全く異なるものはなく、一部を記録媒体
上に記憶しておいて必要に応じて適宜読み込まれるよう
な形態のものとしてあってもよい。
部がハードウェアで実現されている場合においても発明
の思想において全く異なるものはなく、一部を記録媒体
上に記憶しておいて必要に応じて適宜読み込まれるよう
な形態のものとしてあってもよい。
【００３７】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は本発明の第１の実施形態を
示すブロック図により示している。同図において、メモ
リテスタ１１は、半導体メモリが半導体ウェハ状態の場
合には主にプロービング工程において、半導体メモリが
パッケージされたチップ状態の場合には主に選別工程に
おいて、テストパターンに従った一連の書き込み・読み
出し動作により不良メモリセルの位置情報を検出する。
実施形態を説明する。図１は本発明の第１の実施形態を
示すブロック図により示している。同図において、メモ
リテスタ１１は、半導体メモリが半導体ウェハ状態の場
合には主にプロービング工程において、半導体メモリが
パッケージされたチップ状態の場合には主に選別工程に
おいて、テストパターンに従った一連の書き込み・読み
出し動作により不良メモリセルの位置情報を検出する。
【００３８】このメモリテスタ１１は不良メモリセルの
位置情報を検出して出力し、ＰＣ（パーソナル・コンピ
ュータ）１２は、このメモリテスタ１１から受け取った
情報を解析する。同ＰＣ１２は、上記メモリテスタ１１
からえた位置情報をユーザの所望のアドレス情報に変換
するアドレス変換部１３と、変換されたアドレス情報を
ディスプレイに表示する表示部１４とともに、ＣＰＵ１
５やハードディスクなどの周辺機器１６を備えている。
位置情報を検出して出力し、ＰＣ（パーソナル・コンピ
ュータ）１２は、このメモリテスタ１１から受け取った
情報を解析する。同ＰＣ１２は、上記メモリテスタ１１
からえた位置情報をユーザの所望のアドレス情報に変換
するアドレス変換部１３と、変換されたアドレス情報を
ディスプレイに表示する表示部１４とともに、ＣＰＵ１
５やハードディスクなどの周辺機器１６を備えている。
【００３９】本実施形態において、上記アドレス変換部
１３はソフトウェアとして構成されており、あらかじめ
物理アドレス、論理アドレス、メモリセルの情報を蓄積
している容量部のアドレスという３種類のアドレス情報
との間でのアドレス変換式が記憶されている。このアド
レス変換部１３は磁気ディスクや半導体メモリその他の
記録媒体として備えれられている。
１３はソフトウェアとして構成されており、あらかじめ
物理アドレス、論理アドレス、メモリセルの情報を蓄積
している容量部のアドレスという３種類のアドレス情報
との間でのアドレス変換式が記憶されている。このアド
レス変換部１３は磁気ディスクや半導体メモリその他の
記録媒体として備えれられている。
【００４０】上記メモリテスタ１１からの出力位置情報
は、用いるテストパターンによって異なるが、論理アド
レスの場合と物理アドレスの場合がある。説明を簡単に
するためにここでは出力位置情報が物理アドレスの場合
について説明する。上記アドレス変換部１３は、論理ア
ドレスから物理アドレスへ、あるいは物理アドレスから
論理アドレスへというどちらのアドレス変換も可能であ
るので、本仮定は発明の実施の形態になんらの制限を加
えるものではないことはいうまでもない。
は、用いるテストパターンによって異なるが、論理アド
レスの場合と物理アドレスの場合がある。説明を簡単に
するためにここでは出力位置情報が物理アドレスの場合
について説明する。上記アドレス変換部１３は、論理ア
ドレスから物理アドレスへ、あるいは物理アドレスから
論理アドレスへというどちらのアドレス変換も可能であ
るので、本仮定は発明の実施の形態になんらの制限を加
えるものではないことはいうまでもない。
【００４１】図２は、上記アドレス変換部１３の動作を
説明するための機能ブロック図である。アドレス変換部
１３は、まず、上記メモリテスタ１１から受け取った不
良メモリセルの物理アドレス情報をビットマップとして
記憶し、次に、アドレス変換式に従って論理アドレスの
ビットマップと容量部のアドレスのビットマップをそれ
ぞれ作成する。
説明するための機能ブロック図である。アドレス変換部
１３は、まず、上記メモリテスタ１１から受け取った不
良メモリセルの物理アドレス情報をビットマップとして
記憶し、次に、アドレス変換式に従って論理アドレスの
ビットマップと容量部のアドレスのビットマップをそれ
ぞれ作成する。
【００４２】図３は、上記表示部１４が表示する画面イ
メージを示している。ＰＣ１２においてはこの表示部１
４により、物理アドレス、論理アドレス、容量部のアド
レスという３種類のウェハ状態のビットマップを表示可
能となっている。従って、ユーザーは必要に応じてそれ
ぞれのアドレスのビットマップのみを表示することもで
きるし、またウェハ上の任意の一部分を拡大して表示す
ることも可能である。さらに注目する１チップのみを並
べて表示することもできるし、その任意の一部分を拡大
して表示することも可能である。
メージを示している。ＰＣ１２においてはこの表示部１
４により、物理アドレス、論理アドレス、容量部のアド
レスという３種類のウェハ状態のビットマップを表示可
能となっている。従って、ユーザーは必要に応じてそれ
ぞれのアドレスのビットマップのみを表示することもで
きるし、またウェハ上の任意の一部分を拡大して表示す
ることも可能である。さらに注目する１チップのみを並
べて表示することもできるし、その任意の一部分を拡大
して表示することも可能である。
【００４３】同図においては、半導体メモリが半導体ウ
ェハ状態の場合について説明している。半導体メモリが
パッケージされたチップ状態の場合は、半導体メモリが
半導体ウェハ状態の場合の注目する１チップを表示した
場合に相当する。
ェハ状態の場合について説明している。半導体メモリが
パッケージされたチップ状態の場合は、半導体メモリが
半導体ウェハ状態の場合の注目する１チップを表示した
場合に相当する。
【００４４】また、ＰＣ１２はビットマップを表示部１
４に表示するだけでなく、任意の画像をハードディスク
やプリンタなどの周辺機器１６に記録、表示することも
できるし、データとして記録媒体や通信回線を介して他
のＰＣ１２に出力することもできる。
４に表示するだけでなく、任意の画像をハードディスク
やプリンタなどの周辺機器１６に記録、表示することも
できるし、データとして記録媒体や通信回線を介して他
のＰＣ１２に出力することもできる。
【００４５】図４は、折り返しビット線方式を用いたＤ
ＲＡＭの場合のイメージ図であり、同図（ａ）は物理ア
ドレスを、同図（ｂ）は容量部のアドレスを表示してい
る。本図は、チップの拡大イメージ図で、縦方向にワー
ド線８本、横方向８本（センスアンプ４台）分の領域が
示されている。
ＲＡＭの場合のイメージ図であり、同図（ａ）は物理ア
ドレスを、同図（ｂ）は容量部のアドレスを表示してい
る。本図は、チップの拡大イメージ図で、縦方向にワー
ド線８本、横方向８本（センスアンプ４台）分の領域が
示されている。
【００４６】同図において、不良ビットは黒く塗りつぶ
されており、物理アドレスの表示だけでは、容量部の配
列で隣同士のセルが不良になっていることに気づくこと
が困難である。
されており、物理アドレスの表示だけでは、容量部の配
列で隣同士のセルが不良になっていることに気づくこと
が困難である。
【００４７】図５は、メモリセルアレイの形状が平行四
辺形である場合に適用したときの画面イメージである。
特開平第８−１７９４２号公報には、オープンビット線
方式で１セルあたりの面積を小さくするためにビット線
をワード線に対して斜めに形成した半導体記憶装置が提
案されている。この場合、メモリセルアレイの形状は平
行四辺形となる。
辺形である場合に適用したときの画面イメージである。
特開平第８−１７９４２号公報には、オープンビット線
方式で１セルあたりの面積を小さくするためにビット線
をワード線に対して斜めに形成した半導体記憶装置が提
案されている。この場合、メモリセルアレイの形状は平
行四辺形となる。
【００４８】同図（ａ）は物理アドレスを、同図（ｂ）
は容量部のアドレスの拡大画面依メードであり、縦方向
にワード線８本、横方向にビット線４本（センスアンプ
４台）分の領域が示されており、不良ビットは黒く塗り
つぶされている。図からわかるように、この場合も物理
アドレスの表示だけでは、容量部の配列で隣同士のセル
が不良になっていることに気づくことが困難である。
は容量部のアドレスの拡大画面依メードであり、縦方向
にワード線８本、横方向にビット線４本（センスアンプ
４台）分の領域が示されており、不良ビットは黒く塗り
つぶされている。図からわかるように、この場合も物理
アドレスの表示だけでは、容量部の配列で隣同士のセル
が不良になっていることに気づくことが困難である。
【００４９】図６は、容量部の配列がハニカム形状であ
る場合に適用したときの画面イメージ図である。特開平
第４−６５８７２号公報には、折り返しビット線方式で
素子領域の間隔を広くするために、メモリセルを１／４
ピッチで配列する半導体記憶装置が提案されている。こ
の場合、容量部の配列はハニカム形状となる。
る場合に適用したときの画面イメージ図である。特開平
第４−６５８７２号公報には、折り返しビット線方式で
素子領域の間隔を広くするために、メモリセルを１／４
ピッチで配列する半導体記憶装置が提案されている。こ
の場合、容量部の配列はハニカム形状となる。
【００５０】同図（ａ）は物理アドレスを、同図（ｂ）
は容量部のアドレスの拡大画面イメージであり、縦方向
にワード線８本、横方向にビット線８本（センスアンプ
４台）分の領域が示されており、不良ビットは黒く塗り
つぶされている。図からわかるように、この場合も物理
アドレスの表示だけでは、容量部の配列で隣同士のセル
が不良になっていることに気づくことが困難である。
は容量部のアドレスの拡大画面イメージであり、縦方向
にワード線８本、横方向にビット線８本（センスアンプ
４台）分の領域が示されており、不良ビットは黒く塗り
つぶされている。図からわかるように、この場合も物理
アドレスの表示だけでは、容量部の配列で隣同士のセル
が不良になっていることに気づくことが困難である。
【００５１】次に、本発明の第２の実施形態について、
図面を用いて説明する。本第２の実施形態においても、
ＬＳＩセル位置情報出力装置の概略構成は第１の実施形
態と同様であるので詳しい説明は省略する。
図面を用いて説明する。本第２の実施形態においても、
ＬＳＩセル位置情報出力装置の概略構成は第１の実施形
態と同様であるので詳しい説明は省略する。
【００５２】図７は、本発明の第２の実施形態のアドレ
ス変換部１３の動作を説明するための機能ブロック図で
ある。第１の実施形態では、予め３種類のビットマップ
を作成、記憶してから表示を行っていたが、第２の実施
形態では１種類のビットマップを作成、記憶して、必要
な部分のみのアドレス変換を行う。すなわち、第２の実
施形態では記憶しておく必要があるのは３つのうち１種
類のビットマップだけであり、他のアドレスは画面に表
示するときに計算する。この方法を用いることにより、
メモリ容量やハードディスクの容量を約１／３に節約す
ることができる。
ス変換部１３の動作を説明するための機能ブロック図で
ある。第１の実施形態では、予め３種類のビットマップ
を作成、記憶してから表示を行っていたが、第２の実施
形態では１種類のビットマップを作成、記憶して、必要
な部分のみのアドレス変換を行う。すなわち、第２の実
施形態では記憶しておく必要があるのは３つのうち１種
類のビットマップだけであり、他のアドレスは画面に表
示するときに計算する。この方法を用いることにより、
メモリ容量やハードディスクの容量を約１／３に節約す
ることができる。
【００５３】アドレス変換を行う際には、前述したよう
に予め異なるアドレス間のアドレス変換式が必要であ
る。通常アドレス変換は、プール代数によって表現され
ているため、一般にはその逆変換を求めることは困難で
ある。従って、例えば物理アドレスから論理アドレス、
論理アドレスから物理アドレスの両方が必要なとき、ユ
ーザーは予め２種類のアドレス変換式を用意しなけれは
ぜならない。
に予め異なるアドレス間のアドレス変換式が必要であ
る。通常アドレス変換は、プール代数によって表現され
ているため、一般にはその逆変換を求めることは困難で
ある。従って、例えば物理アドレスから論理アドレス、
論理アドレスから物理アドレスの両方が必要なとき、ユ
ーザーは予め２種類のアドレス変換式を用意しなけれは
ぜならない。
【００５４】IEEE Press, New York, pp.186-189,1990.
には、組み合わせ回路の内部の未知の論理状態を既知の
論理状態を基にして、仮定と合意操作ょ繰り返して求め
る方法が記述されている。この方法は、そのままではＬ
ＳＩセル位置情報出力装置に適用することはできない。
しかしながら本発明において、この方法をアドレス変換
の逆変換を求める方法に転用できることが発見された。
には、組み合わせ回路の内部の未知の論理状態を既知の
論理状態を基にして、仮定と合意操作ょ繰り返して求め
る方法が記述されている。この方法は、そのままではＬ
ＳＩセル位置情報出力装置に適用することはできない。
しかしながら本発明において、この方法をアドレス変換
の逆変換を求める方法に転用できることが発見された。
【００５５】その方法とは、直に逆関数を求めるのでは
なく、あるアドレスを出力状態とみなして、その出力ア
ドレスを満たす入力アドレスを推定する方法である。こ
の場合、逆関数は求まらないが、それぞれの出力アドレ
スに対して似アドレスを求めることができる。ここで組
み合わせ回路の場合と大きく異なるのは、アドレス変換
の場合、求まられる入力アドレスは唯一であることが予
め確定していることである。その理由は、アドレス変換
の場合、入力アドレスと出力アドレスは必ず１：１の対
応にあるからである。
なく、あるアドレスを出力状態とみなして、その出力ア
ドレスを満たす入力アドレスを推定する方法である。こ
の場合、逆関数は求まらないが、それぞれの出力アドレ
スに対して似アドレスを求めることができる。ここで組
み合わせ回路の場合と大きく異なるのは、アドレス変換
の場合、求まられる入力アドレスは唯一であることが予
め確定していることである。その理由は、アドレス変換
の場合、入力アドレスと出力アドレスは必ず１：１の対
応にあるからである。
【００５６】本発明において、上記のように組み合わせ
回路における出力状態から入力状態を推定するアルゴリ
ズムを用いることにより、人手のかかるアドレス変換式
作成の手間を半減することができる。
回路における出力状態から入力状態を推定するアルゴリ
ズムを用いることにより、人手のかかるアドレス変換式
作成の手間を半減することができる。
【００５７】図８は、本発明の第３の実施形態を概略ブ
ロック図により示している。同図において、１１はメモ
リテスタ、１７は前記メモリテスタ１１から受け取った
情報を解析するためのＰＣ（パーソナル・コンピュー
タ）である。本第３の実施形態で、第１の実施形態と異
なるのは、アドレス変換部１３がハードウェアである回
路を含むシステムとして独立している点である。
ロック図により示している。同図において、１１はメモ
リテスタ、１７は前記メモリテスタ１１から受け取った
情報を解析するためのＰＣ（パーソナル・コンピュー
タ）である。本第３の実施形態で、第１の実施形態と異
なるのは、アドレス変換部１３がハードウェアである回
路を含むシステムとして独立している点である。
【００５８】第１、２の実施形態においては、アドレス
変換をソウトウェアで行うため、永い処理時間が必要で
あるという問題点があった。本第３の実施の形態では、
専用のハードウェアを用いるため、アドレス変換を高速
に行うことができる。従って、ユーザーは必要なビット
マップをより高速に表示することができ、不良解析の効
率も上がる。
変換をソウトウェアで行うため、永い処理時間が必要で
あるという問題点があった。本第３の実施の形態では、
専用のハードウェアを用いるため、アドレス変換を高速
に行うことができる。従って、ユーザーは必要なビット
マップをより高速に表示することができ、不良解析の効
率も上がる。
【００５９】このように、メモリテスタ１１によって半
導体メモリの検査を行った後、不良セルなどの位置情報
を表示するにあたり、ＰＣ１２のアドレス変換部１３は
同メモリテスタ１１から得られた位置情報をもとに論理
アドレスと容量部のアドレスという複数のアドレス配列
情報に変換し、表示部１４がこの複数のアドレス配列情
報に基づいて表示を行うため、不良セルの状況が分かり
やすく不良解析の効率を向上させることができる。
導体メモリの検査を行った後、不良セルなどの位置情報
を表示するにあたり、ＰＣ１２のアドレス変換部１３は
同メモリテスタ１１から得られた位置情報をもとに論理
アドレスと容量部のアドレスという複数のアドレス配列
情報に変換し、表示部１４がこの複数のアドレス配列情
報に基づいて表示を行うため、不良セルの状況が分かり
やすく不良解析の効率を向上させることができる。
【発明の効果】以上説明したように本発明は、次のよう
な効果を奏することが可能なＬＳＩセル位置情報出力装
置、出力方法およびＬＳＩセル位置情報出力プログラム
の記録媒体を提供することができる。
な効果を奏することが可能なＬＳＩセル位置情報出力装
置、出力方法およびＬＳＩセル位置情報出力プログラム
の記録媒体を提供することができる。
【００６０】すなわち、半導体メモリの不良解析をより
高速に精度よく行うことができる。その理由は、ユーザ
ーが希望する数種類のビットマップを表示出力すること
ができ、そのため不良ビットの様子を一目で判断するこ
とができるからである。
高速に精度よく行うことができる。その理由は、ユーザ
ーが希望する数種類のビットマップを表示出力すること
ができ、そのため不良ビットの様子を一目で判断するこ
とができるからである。
【００６１】また、ビットマップのアドレス変換のため
にあらかじめ用意しなくてはならない変換式の数を少な
くすることができる。その理由は、いわゆる逆変換を予
め一方の変換式を用いて、組み合わせ回路における出力
状態から入力状態を推定するアルゴリズムを用いること
により自動的に生成でき、予め準備しておく必要はない
からである。
にあらかじめ用意しなくてはならない変換式の数を少な
くすることができる。その理由は、いわゆる逆変換を予
め一方の変換式を用いて、組み合わせ回路における出力
状態から入力状態を推定するアルゴリズムを用いること
により自動的に生成でき、予め準備しておく必要はない
からである。
【図１】本発明の第１の実施形態を説明するためのＬＳ
Ｉセル位置情報出力装置の概略構成図である。
Ｉセル位置情報出力装置の概略構成図である。
【図２】同ＬＳＩセル位置情報出力装置におけるアドレ
ス変換部の動作を説明するための機能ブロック図であ
る。
ス変換部の動作を説明するための機能ブロック図であ
る。
【図３】同ＬＳＩセル位置情報出力装置における表示部
の画面イメージ図である。
の画面イメージ図である。
【図４】実際のウエハについての画面イメージ図であ
る。
る。
【図５】メモリセルアレイの形状が平行四辺形である場
合の画面イメージ図である。
合の画面イメージ図である。
【図６】メモリセルアレイの形状がハニカム形状である
場合の画面イメージ図である。
場合の画面イメージ図である。
【図７】本発明の第２の実施形態にかかるＬＳＩセル位
置情報出力装置の概略ブロック図である。
置情報出力装置の概略ブロック図である。
【図８】本発明の第３の実施形態にかかるＬＳＩセル位
置情報出力装置の概略ブロック構成図である。
置情報出力装置の概略ブロック構成図である。
【図９】従来のＬＳＩセル位置情報出力装置の概略構成
図である。
図である。
１１ メモリテスタ １２ ＰＣ １３ アドレス変換部 １４ 表示部 １５ ＣＰＵ １６ 周辺機器 １７ ＰＣ １０１ ホストＣＰＵ １０２ 補助メモリ装置 １０３ フェイルビット解析システム １０４ ＬＡＮ １０５ メモリテスタ １０６ 不良メモリセル位置情報部 １０７ 実体アドレス配列変換部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242
Claims (12)
- 【請求項１】 半導体メモリの電気的検査を経て不良を
発見されたセルの位置情報を出力するＬＳＩセル位置情
報出力装置であって、 一のアドレス配列情報から他のアドレス配列情報へと変
換するアドレス変換手段を備え、セルの位置情報を複数
のアドレス配列情報で出力可能としたことを特徴とする
ＬＳＩセル位置情報出力装置 - 【請求項２】 上記請求項１に記載のＬＳＩセル位置情
報出力装置において、上記アドレス変換手段は、セルの
情報を蓄積している容量部のアドレス配列情報へ変換す
ることを特徴とするＬＳＩセル位置情報出力装置。 - 【請求項３】 上記請求項２に記載のＬＳＩセル位置情
報出力装置において、上記アドレス変換手段は、上記セ
ルの情報を蓄積している容量部のアドレス配列情報を出
力するにあたって実際のデバイスのメモリセル配置形態
を反映して出力することを特徴とするＬＳＩセル位置情
報出力装置。 - 【請求項４】 上記請求項３に記載のＬＳＩセル位置情
報出力装置において、上記メモリセル配置形態が平行四
辺形であることを特徴とするＬＳＩセル位置情報出力装
置。 - 【請求項５】 上記請求項３に記載のＬＳＩセル位置情
報出力装置において、上記メモリセル配置形態がハニカ
ム形状であることを特徴とするＬＳＩセル位置情報出力
装置。 - 【請求項６】 上記請求項１〜５に記載のＬＳＩセル位
置情報出力装置において、上記アドレス変換手段は、一
のアドレス配列情報から他のアドレス配列情報へと変換
する一方向の変換式からの逆変換に相当するアドレスを
自動生成することを特徴とするＬＳＩセル位置情報出力
装置。 - 【請求項７】 上記請求項６に記載のＬＳＩセル位置情
報出力装置において、上記アドレス変換手段は、上記逆
変換に相当するアドレスを自動生成するにあたり、アド
レスの変換先における出力状態から入力状態を推定する
ことを特徴とするＬＳＩセル位置情報出力装置。 - 【請求項８】 上記請求項１〜請求項７のいずれかに記
載のＬＳＩセル位置情報出力装置において、上記アドレ
ス配列情報に基づいてウェハの所望部分を拡大・縮小表
示する表示手段を備えることを特徴とするＬＳＩセル位
置情報出力装置。 - 【請求項９】 上記請求項８に記載のＬＳＩセル位置情
報出力装置において、上記表示手段は、上記複数のアド
レス配列情報に基づいてウエハの所望部分を並べて表示
することを特徴とするＬＳＩセル位置情報出力装置。 - 【請求項１０】 上記請求項１〜請求項９のいずれかに
記載のＬＳＩセル位置情報出力装置において、上記半導
体メモリが折り返しビット線方式を用いたＤＲＡＭであ
ることを特徴とするＬＳＩセル位置情報出力装置。 - 【請求項１１】 半導体メモリの電気的検査を経て不良
を発見されたセルの位置情報を出力するＬＳＩセル位置
情報出力方法であって、 一のアドレス配列情報から他のアドレス配列情報へと変
換し、セルの位置情報を複数のアドレス配列情報で出力
することを特徴とするＬＳＩセル位置情報出力方法。 - 【請求項１２】 半導体メモリの電気的検査を経て不良
を発見されたセルの位置情報を出力するＬＳＩセル位置
情報出力プログラムを記録した媒体であって、 一のアドレス配列情報から他のアドレス配列情報へと変
換するステップし、セルの位置情報を複数のアドレス配
列情報で出力するステップとを有することを特徴とする
ＬＳＩセル位置情報出力プログラムの記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307712A JPH11144496A (ja) | 1997-11-10 | 1997-11-10 | Ｌｓｉセル位置情報出力装置、出力方法およびｌｓｉセル位置情報出力プログラムの記録媒体 |
| US09/189,022 US6363500B1 (en) | 1997-11-10 | 1998-11-10 | Device and method for outputting positional information for LSI cells and recording medium for positional information output program for LSI cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307712A JPH11144496A (ja) | 1997-11-10 | 1997-11-10 | Ｌｓｉセル位置情報出力装置、出力方法およびｌｓｉセル位置情報出力プログラムの記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11144496A true JPH11144496A (ja) | 1999-05-28 |
Family
ID=17972338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9307712A Pending JPH11144496A (ja) | 1997-11-10 | 1997-11-10 | Ｌｓｉセル位置情報出力装置、出力方法およびｌｓｉセル位置情報出力プログラムの記録媒体 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6363500B1 (ja) |
| JP (1) | JPH11144496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097231A1 (fr) * | 2000-06-13 | 2001-12-20 | Advantest Corporation | Analyseur de defaut |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6601205B1 (en) * | 2000-09-29 | 2003-07-29 | Infineon Technologies Ag | Method to descramble the data mapping in memory circuits |
| CN100437832C (zh) * | 2000-11-28 | 2008-11-26 | 株式会社艾德温特斯特 | 故障分析装置 |
| US7110303B2 (en) * | 2004-02-25 | 2006-09-19 | Analog Devices, Inc. | Memory cell testing feature |
| KR101199771B1 (ko) * | 2005-12-19 | 2012-11-09 | 삼성전자주식회사 | 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트장치 및 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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