KR100621761B1 - 멀티비트 테스트 모드 비교기를 가지는 반도체 메모리 장치 - Google Patents

Abstract

개시된 반도체 메모리 장치는, 데이터 출력버퍼들의 데이터 패스들을 통해 제공되는 복수개의 데이터를 데이터 출력 드라이버들과 공통으로 수신하고 제어신호에 응답하여 멀티비트 테스트를 행한 후, 그 결과를 직접적으로 상기 데이터 출력 드라이버들에 제공하는 비교기를 구비하는 것에 의해, 데이터 리드에 대한 속도 딜레이를 최소하는 동시에 테스트 타임을 단축하는 것을 특징으로 한다.

반도체 메모리 장치 테스트, 데이터 라인, 머지 데이터 출력, 아웃 인에이블 신호,

Description

멀티비트 테스트 모드 비교기를 가지는 반도체 메모리 장치{semiconductor memory device having multi bit test mode comparator}

도 1은 통상적(컨벤셔널)인 반도체 메모리 장치의 리드관련부의 블록도

도 2는 도 1에 관련한 MDQ 동작 타이밍도

도 3은 도 1내의 데이터 출력 드라이버의 상세회로도

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리드관련부의 블록도

도 5는 도 4중 비교기의 상세회로도

도 6은 도 4에 관련된 MDQ 동작 타이밍도

도 7은 도 4내의 데이터 출력 드라이버의 상세회로도

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속의 테스트에 적합한 비교기를 가지는 반도체 메모리 장치에 관한 것이다.

컴퓨터, 통신 및 산업부문에 이용되는 전자적 시스템이 대용량화 및 고도화됨에 따라 보다 저장능력이 크면서 고속동작기능을 갖는 메모리가 필요하게 된다. 따라서, 그러한 시스템에 사용되는 반도체 메모리는 보다 높은 집적율과 높은 데이터 전송율을 가져야 한다. 그러한 반도체 메모리 장치의 변화추세에 대응하여 전형적인 메모리 테스트 방식도 다양하게 변화되어 왔으나 메모리 테스터에서 한번에 테스트될 수 있는 칩의 개수는 한계가 있기 때문에 획기적인 발전이 이루어지기 어려웠다. 그러나, 근래에 반도체 메모리의 멀티비트화에 대응하고 테스트 타임을 줄이기 위해 메모리 내부에 설계 기법을 활용하여 특정모드에서는 4,8,16등의 비트의 데이터를 한 개의 데이터로 환산하는 멀티비트 테스트 방식이 본 분야에서 개시되었다. 그러한 멀티비트 테스트 방식은 멀티비트화에 따른 테스터 장비의 제한을 최소화하고 새로운 장비구입에 대한 부담을 줄일 수 있는 방식으로서, 그러한 방식중에는 한번에 테스트할 수 있는 비트수를 최대로 할 수 있게 해주는 머지드 데이터 출력(Merged DQ)이 있다.

도 1에는 상기 머지드 데이터 출력에 관한 설명을 하기 위해 제시된 종래의 블록도가 도시된다. 도 1에서는 복수의 데이터 출력버퍼(10-13)와 데이터 출력드라이버(30-33)사이에 로직 게이트들로 이루어진 MDQ 제어부들 (20-23)및 데이터 비교기(40)를 연결한 구성이 보여진다. 테스트 모드에서 상기 데이터 출력버퍼들(10-13)에서 출력되는 복수개의 데이터는 데이터 비교기(40)에 인가된다. 데이터 비교기(40)는 인가되는 복수개의 데이터의 논리가 모두 같은지 또는 다른지를 비교하여 그 결과신호를 MDQ제어부들(20-23)에 인가한다. 이에 따라, 논리가 모두 같은 경우 에는 데이터 출력드라이버(30)는 MDQ 제어부들(20-23)에서 제공되는 데이터를 수신하여 자신의 출력단(IO1)을 통해 출력할 수 있게 되고, 논리가 서로 다른 경우에는 데이터 출력드라이버(30)의 출력은 하이 임피던스 상태가 된다. 결국, 도면의 경우에 상기 데이터 출력단(IO1)에 나타나는 데이터는 4개의 데이터 출력버퍼에서 제공되는 결과임을 알 수 있는데 이 것이 바로 머지드 데이터 출력방식이다. 또한, 상기 머지드 데이터 출력방식에서 도 1의 구성을 달리할 경우에 하나의 입출력단을 통해 8비트 또는 16비트의 데이터를 라이트하고 리드하는 것이 가능하게 된다. 상기 도 1의 동작에 관련된 동작 타이밍은 도 2를 참조시 보다 명확하게 이해될 수 있다. 도 2에서, 구간 A 이전의 타임에서 데이터 DOU가 모두 같이 하이레벨을 가질 경우에 입출력단 IO1의 논리는 하이이고, 구간 A에서는 데이터 DOU가 모두 같이 로우 레벨을 가질 경우에 입출력단 IO1의 논리는 로우가 된다. 상기 IO1의 논리가 로우로 되는 경우에, 데이터 DOD는 모두 하이 레벨을 가지게 된다. 한편, 구간 B는 상기 구간 A 직전의 경우와 같고, 구간 C에서는 데이터 DOU가 모두 같은 레벨이 아니고 서로 다른 경우 또는 데이터 DOD가 서로 다른 경우에 입출력단 IO1의 논리가 하이 임피던스 상태로 되는 것을 보여준다.

도 1내에서 상기 데이터 입출력단 IO1을 가지는 데이터 출력드라이버(30)의 상세는 도 3에 도시된다. 도 3을 참조하면, 데이터 DOUn은 인버터(I1)에 의해 반전되어 PMOS 트랜지스터(PM1)의 게이트에 인가되고, 데이터 DODn은 NMOS 트랜지스터(NM1)의 게이트에 인가된다. 데이터 출력 IOn은 상기 트랜지스터들(PM1,NM1)의 드레인들이 연결된 공통노드에서 생성된다.

따라서, 상기한 바와 같은 종래의 머지드 데이터 출력방식은 데이터 패스에 다수의 로직 게이트로 이루어진 MDQ 제어부들을 가지게 되므로 상기 데이터의 리드 속도가 로직 게이트를 거친 만큼에 비례하여 저하되는 문제점이 있다. 그러한 문제는 보다 고속의 메모리 제품인 경우에 더욱 심각하게 되므로 이에 대한 바람직한 해결이 요망되는 실정이다.

따라서, 본 발명의 목적은 상기한 문제를 해소할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 테스트모드에서 데이터 리드 속도를 개선할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 멀티 비트 테스트시 테스트 타임을 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.

상기한 목적들 및 타의 목적을 달성하기 위한 본 발명은, 데이터 출력버퍼들의 데이터 패스들을 통해 제공되는 복수개의 데이터를 데이터 출력 드라이버들과 공통으로 수신하고 제어신호에 응답하여 멀티비트 테스트를 행한 후, 그 결과를 직접적으로 데이터 출력 드라이버들에 제공하는 비교기를 구비하는 것에 의해, 데이터 리드에 대한 속도 딜레이를 최소하는 동시에 테스트 타임을 단축하는 것을 특징으로 한다.

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 리드관련부의 블록도가 도시된다. 도면에서, 데이터 비교기(50)는 데이터 출력버퍼들(10-13)의 데이터 패스들을 통해 제공되는 복수개의 데이터를 데이터 출력 드라이버들(30-33)과 공통으로 수신하고 멀티비트 테스트를 행한 결과(DOU_MDQ,DOD_MDQ)를 직접적으로 상기 데이터 출력 드라이버들(30-33)중의 하나에 제공한다. 도 4를 도 1과 대비시, 데이터 출력버퍼들(10-13)과 데이터 출력드라이버(30-33)사이에 로직 게이트들로 이루어진 MDQ 제어부들 (20-23)이 제거됨을 알 수 있다. 이와 같이, 본 발명에서는 비교기를 데이터 패스와 병렬로 연결하고 상기 MDQ 제어부들을 제거하여 리드 스피드 딜레이를 최대한 줄이는 것이다. 상기 비교기(50)의 구체적 구성 및 연결관계를 일예를 들어 명확하게 하기 위해 이하에서는 도 5를 참조하여 설명한다.

도 5는 도 4중 비교기의 상세회로도로서, 복수개의 데이터를 수신하여 비교하기 위한 비교부(52), 데이터를 저장하기 위한 데이터 래치부(56), 비교 데이터가 상기 데이터 래치부(56)에 저장되게 하기 위한 저장 제어부(54), 및 상기 래치 데이터를 클리어하기 위한 리셋부(58)로 이루어진다. 상기 비교부(52)는 다수의 게이 트들(NAN1-NAN4,IN1,NOR1,NOR2)로 구성되고, 상기 데이터 래치부(56)는 인버터들(IN5,IN6, IN7,IN8)로 이루어진 2개의 래치(L1,L2)로 구성되며, 저장 제어부(54)는 노아 게이트(NOR3) 및 인버터들(IN2,IN3), 그리고 전송 게이트들(PG1,PG2)로 이루어져 있다. 리셋부(58)는 노아 게이트(NOR4), 인버터(IN4), 엔형 모오스 트랜지스터들(NM1.NM2)로 구성된다.

n개의 데이터 DOUn의 논리레벨이 모두 하이("1")로서 같을 경우 상기 비교부(52)의 상위출력 데이터 "UA"는 논리 "하이"가 되고, 하위출력 데이터 "DA"는 논리 "로우(0)"가 된다. 반대로, n개의 데이터 DODn의 논리레벨이 모두 하이로서 같을 경우 상기 비교부(52)의 하위출력 데이터 "DA"는 논리 "하이"가 되고, 상위출력 데이터 "UA"는 논리 "로우(0)"가 된다. 상기 저장 제어부(54)는 출력 인에이블 신호(OEb)와 머지드 제어신호(MDQb)를 노아 게이팅하는 노아 게이트(NOR3)의 출력으로써, 패스 게이트들(PG1,PG2)의 패싱동작을 콘트롤 한다. 상기 출력 인에이블 신호(OEb)가 논리 로우인 경우에 상기 패스 게이트들(PG1,PG2)이 열려, 상기 상하위출력 데이터(UA,DA)가 래치들(L1,L2)에 인가된다. 이 경우에 패싱된 데이터는 편의상 데이터 "UB,DB"로 명명되었다. 한편, 상기 출력 인에이블 신호(OEb)가 논리 하이인 경우에 상기 패스 게이트들(PG1,PG2)은 닫히고, 상기 상하위출력 데이터(UA,DA)는 래치들(L1,L2)에 인가되지 못한다. 이 때, 상기 래치들(L1,L2)에는 이전의 데이터가 래치되어 있게 된다. 리셋부(58)는 MDQ 라이트 혹은 MDQ 리드의 초기동작을 위해 필요한 것으로서, 라이트 시 또는 테스트 모드에서 데이터를 비교하기 직전에 래치 데이터 출력신호들(DOU_MDQ,DOD_MDQ)을 모두 로우가 되게 한 다. 이는 라이트 인에이블 신호(WE)와 머지드 제어신호(MDQb)를 노아 게이팅하는 노아 게이트(NOR4)의 출력으로써, 엔형 모오스 트랜지스터들(NM1.NM2)의 게이트를 제어하는 것에 의해 달성된다. 리셋을 필요로 하는 시점에서 상기 인버터(IN4)의 출력은 하이가 되며, 테스트 동작수행시 로우로 된다.

상기 비교기(50)는 멀티비트 테스트 모드 진입신호인 상기 MDQb 가 로우 인에이블 될 경우에 동작을 시작한다. 상기 회로의 동작에서 각 모드별 진리표는 하기의 표-1과 같이 될 수 있다.

모 드	DOU(D)-n	UA	UB	DOU(D)_MDQ	IO
노말	X	0	0	0	데이터리드
MDQ	모두 하이	1	1	1
	서로 다름	0	0	0	하이-z

상기 MDQb가 로우이면, 상기 비교부(52)에서는 다 비트의 데이터를 비교하게 되고 그 결과 데이터는 데이터 래치부(56)에 저장되고, 비교기(50)의 최종 출력데이터(DOU_MDQ,DOD_MDQ)는 직접적으로 상기 데이터 출력 드라이버(30)에 제공된다. 이 경우에 상기 비교기에 인가되는 데이터가 하이 레벨로서 모두 같으면, 상기 데이터 출력드라이버(30)의 출력도 하이가 되고, 상기 데이터가 로우 레벨로서 모두 같으면, 상기 데이터 출력드라이버(30)의 출력은 로우가 된다. 따라서, 이러한 경우에는 칩 내부의 메모리 셀이 모두 정상으로 되어 있는 것으로 간주된다. 한편, 상기 비교기에 인가되는 데이터가 1비트라도 서로 다른 경우에는 상기 최종 출력데이터(DOU_MDQ,DOD_MDQ)는 로우레벨로 디스에이블되므로, 데이터 출력 드라이버(30)의 출력은 하이 임피던스 상태로 간다. 이 경우에 메모리 셀은 페일된 것으로 테스 트되어 리페어를 받게 된다.

도 6은 도 4에 관련된 MDQ 동작 타이밍도를 보여준다. 구간 A에서 데이터 DODn가 모두 하이이나 출력 인에이블 신호(OEb)가 디세이블 되지 아니한 상태이므로 비교기내의 래치에서는 DOD1이 출력되고, 구간 A1에서는 상기 구간 A의 DOD1 신호가 디세이블되고, 비교기의 출력인 DOD_MDQ가 출력된다. 구간 B에서는 데이터 DOUn 이 모두 하이로서 같을 경우에 비교기내의 래치에서는 DOU1이 출력된다. 구간 B1에서는 상기 출력 인에이블 신호(OEb)가 디세이블 되면서 상기 데이터 DOU1 이 디세이블되고 비교기의 출력인 DOU_MDQ가 출력된다. 구간 C에서는 데이터 DOU, DOD 가 서로 다르지만 출력은 DOD1이 되고 구간 C1에서는 데이터 DOU, DOD 가 서로 다르므로 출력데이터는 없고, 그에 따라, IO1은 하이 임피던스상태가 된다.

도 7은 도 4내의 데이터 출력 드라이버의 상세회로도로서, 도 3의 회로와는 달리 트랜지스터들 (PM11,NM11)과 인버터(I11)가 추가된 것이 보여진다.

이와 같이, 데이터 비교기를 데이터 패스에 병렬로 두고, 출력 인에이블 신호를 토글링하는 것에 의해 멀티비트 테스트를 속도 지연없이 고속으로 행할 수 있게 된다. 그럼에 의해, 노말 리드 데이터 패스의 스피드 푸시를 경감시킨다.

상기한 바와 같이, 본 발명은 도면을 기준으로 예를들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 비교기내의 게이트 소자들의 구성을 달리하거나 개수를 가감할 수 있은 물론이다.

상술한 바와 같이, 본 발명에 따르면, 데이터 리드에 대한 속도 딜레이를 최소하는 동시에 테스트 타임을 단축하는 효과가 있어, 보다 고속의 반도체 장치에 유리한 이점을 갖는다.

Claims (3)

1. 반도체 메모리 장치의 비교기에 있어서:

   복수개의 데이터를 수신하여 비교하기 위한 비교부;

   상기 비교부에서 출력되는 데이터를 저장하기 위한 데이터 래치부;

   상기 비교부의 출력 데이터가 상기 데이터 래치부에 저장되게 제어하기 위한 저장 제어부; 및

   상기 데이터 래치부에 저장된 래치 데이터를 클리어하기 위한 리셋부를 구비하여,

   데이터 출력버퍼들의 데이터 패스들을 통해 제공되는 복수개의 데이터를 데이터 출력 드라이버들과 공통으로 수신하고 제어신호에 응답하여 멀티비트 테스트를 행한 후, 그 결과를 직접적으로 상기 데이터 출력 드라이버들의 하나에 제공하는 것을 특징으로 하는 비교기.
2. (삭제)
3. 제1항에 있어서, 상기 제어신호는 출력인에이블 신호임을 특징으로 하는 비교기.

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