KR100542470B1

KR100542470B1 - 멀티뱅크메모리소자를위한뱅크인터로크설계와관련테스트모드수행을위한장치및방법

Info

Publication number: KR100542470B1
Application number: KR1019980040205A
Authority: KR
Inventors: 군나르 하. 크라우제; 올리버 키일
Original assignee: 지멘스 악티엔게젤샤프트
Priority date: 1997-09-29
Filing date: 1998-09-28
Publication date: 2006-04-06
Anticipated expiration: 2018-09-28
Also published as: KR19990030193A; EP0907184A2; CN1218962A; EP0907184A3; CN1144232C; JPH11162196A; TW396345B; US5959911A

Abstract

본원 발명은 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하는 방법에 관한 것으로서,

상기 테스트에 관여하기 위해 상기 다수의 메모리 뱅크 중 2개 이상을 구동하는 단계;

각각의 구동된 뱅크내의 메모리 셀에 대응하는 적어도 하나의 공통 메모리 어드레스를 선택하는 단계;

상기 각각의 구동된 뱅크의 선택된 메모리 셀내에 테스트 데이터를 동시에 기록하는 단계;

상기 각각의 구동된 뱅크의 선택된 메모리 셀내에 미리 기록된 테스트 데이터를 동시에 판독하는 단계; 및

상기 각각의 구동된 뱅크로부터 판독된 테스트 데이터와 상기 각각의 다른 구동된 뱅크로부터 판독된 테스트 데이터를 비교하는 단계를 포함하며, 매칭이 존재한다고 결정되는 경우 통과 상태를 표시하고, 그렇지 않은 경우 결함 상태를 표시하는 것을 특징으로 한다.

Description

멀티 뱅크 메모리 소자를 위한 뱅크 인터로크 설계와 관련 테스트 모드 수행을 위한 장치 및 방법{APPARATUS AND METHOD FOR IMPLEMENTING A BANK INTERLOCK SCHEME AND RELATED TEST MODE FOR MULTIBANK MEMORY DEVICES}

본 발명은 멀티 뱅크 메모리 소자에 관한 것으로서, 특히 멀티 뱅크 메모리 소자를 위한 뱅크 인터로크 설계 및 테스트 모드에 관한 것이다.

멀티 뱅크 메모리 소자내의 전체 메모리 어레이는 기능적으로 동일한 메모리 뱅크로 분할된다는 것이 공지되어 있다. 각각의 뱅크는 전형적으로 각각의 다른 뱅크와 독립적으로 구동될 수 있는 동일한 수의 워드 라인과 비트 라인을 가진다. 이런 결과로서, 하나의 뱅크를 구동하는데 사용되는 행 어드레스는 다른 뱅크를 구동하는데 사용되는 다른 행 어드레스와 동일할 필요는 없다.

또한, 행 어드레스를 통한 워드 라인의 구동은 구동된 워드 라인과 연관된 모든 메모리 셀이 각각의 대응하는 비트 라인에 대한 개별 센스 증폭기로 래칭되게 한다는 것이 공지되어 있다. 종래의 표준 동작 모드에서, 각각의 판독 또는 기록 명령은 뱅크의 구동된 워드 라인의 특별한 비트 라인을 선택하기 위하여 뱅크 선택 정보와 열 어드레스를 제공한다. 즉, 우선 뱅크 선택 정보가 하나의 뱅크를 선택하는데 사용되고, 단지 그 뱅크내의 열 어드레스만이 대응하는 센스 증폭기의 데이터 출력(또는 데이터 기록)을 선택하는데 사용된다. 그러나, 단지 하나의 공유된 데이터 경로가 있기 때문에, 다만 하나의 뱅크만이 연관된 시스템 기록 데이터 라인으로부터의 데이터를 저장하거나 시스템 판독 데이터 라인상의 데이터를 드라이브할 수 있다.

이런 결과로서, 종래의 멀티 뱅크 메모리 소자의 테스트는 한번에 하나의 뱅크에서 수행되어야 한다. 이런 방식은 결국 메모리 뱅크의 테스트에 귀착되더라도, 연속하는 뱅크에서 뱅크까지의 테스트를 수행하기 위한 시간은 엄청나고, 그러므로 엄두를 내지 못한다.

본 발명의 목적은 멀티 뱅크 DRAM 소자의 모든 뱅크의 테스트와 연관된 전체 테스트 시간을 감소시키는 멀티 뱅크 DRAM 소자 테스트 모드, 및 테스트 모드와 정상 동작 모드 동안 뱅크에 대한 데이터 경로 록킹 특징을 제공하는 뱅크 인터로크 방식을 제공하는 것이다.

본 발명의 한 특징에서, 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하는 방법에 있어서, 상기 테스트에 관여하기 위해 상기 다수의 메모리 뱅크 중 2개 이상을 구동하는 단계; 각각의 구동된 뱅크내의 메모리 셀에 대응하는 적어도 하나의 공통 메모리 어드레스를 선택하는 단계; 상기 각각의 구동된 뱅크의 선택된 메모리 셀내에 테스트 데이터를 동시에 기록하는 단계; 상기 각각의 구동된 뱅크의 선택된 메모리 셀내에 미리 기록된 테스트 데이터를 동시에 판독하는 단계; 및 상기 각각의 구동된 뱅크로부터 판독된 테스트 데이터와 상기 각각의 다른 구동된 뱅크로부터 판독된 테스트 데이터를 비교하는 단계를 포함하며, 매칭이 존재한다고 결정되는 경우 통과 상태를 표시하고, 그렇지 않은 경우 결함 상태를 표시하는 것을 특징으로 한다.

본 발명의 다른 특징에서, 다수의 메모리 뱅크들에 동작적으로 결합된 공통 내부 데이터 경로를 가지는 멀티 뱅크 메모리 소자의 메모리 뱅크에 선택적으로 액세스하기 위한 방법에 있어서,

내부 뱅크 구동 신호를 제공하는 단계로서, 상기 내부 뱅크 구동 신호는 상기 다수의 메모리의 메모리 뱅크들이 구동됨을 표시하는 내부 뱅크 구동 신호 제공 단계;

상기 공통 내부 데이터 경로를 통해 상기 구동되지 않은 메모리 뱅크로부터 데이터의 순차적 내부 판독 및 구동되지 메모리 뱅크로의 순차적 내부 기록 중 하나를 허용하는 단계; 및

상기 공통 내부 데이터 경로를 통해 상기 구동된 메모리 뱅크로부터/상기 구동된 메모리 뱅크로의 데이터의 순차적 내부 판독 및 순차적 내부 기록 중 하나를 거절하는 단계를 포함하는 멀티 뱅크 메모리 소자의 메모리 뱅크들에 선택적으로 액세스하기 위한 방법을 제공한다.

유리하게, 본 발명은 멀티 뱅크 DRAM 소자의 모든 뱅크의 테스트와 연관된 전체 테스트 시간을 감소시키는 멀티 뱅크 DRAM 소자 테스트 모드, 및 테스트 모드와 정상 동작 모드 동안 뱅크와 관련한 데이터 경로 록킹 특징을 제공하는 뱅크 인터로크 방식을 제공한다.

본 발명의 목적, 특징 및 장점들은 첨부된 도면을 참조하여 다음의 예시적 실시예의 상세한 설명으로부터 명백해질 것이다.

도 1을 참조하면, 멀티 뱅크 메모리 소자(10)의 관련된 부분을 배경으로 본 발명의 실행이 도시된다. 이런 메모리 소자는 예를 들어 랜덤 액세스 메모리(RAM), 다이내믹 랜덤 액세스 메모리(DRAM), 동기(synchronous) DRAM(SDRAM), 판독전용 메모리(ROM) 또는 병합(merged) DRAM 로직 회로(엠베디드(embeded) DRAM)를 포함한다. 본 일실시예에서 메모리 소자는 DRAM으로 구성된다. 명료함을 위하여, 단지 하나의 비트 데이터 경로가 도시되었지만, 본 발명의 실행은 다수의 병렬 데이터 비트(예를 들어 8, 16, 32, 64 비트 데이터 버스 또는 그 이상)를 가지는 더욱 실용적인 데이터 버스 구성으로 명백히 확장될 수 있다고 이해하여야 한다.

도시된 바와 같이, 멀티 뱅크 DRAM 소자(10)는 N개의 뱅크를 포함한다. 상기 멀티 뱅크 DRAM 소자는 다른 타입의 멀티 뱅크 DRAM 소자가 본 발명의 기술을 수행할 수 있더라도 바람직하게 멀티 뱅크 SDRAM 소자가 될 것이다. 각각의 뱅크: 뱅크 0(블록 12), 뱅크 1(블록 14) 내지 뱅크 N(블록 16)은 개별 선택 신호 뱅크 라인(MX0, MX1 내지 MXN)을 통해 데이터 경로 뱅크 선택 로직(20)에 동작적으로 결합된다. 더욱이, 각각의 뱅크는 시스템 판독 데이터 라인, 즉 이후에 설명되고 오프 칩 드라이버(OCD)(24)에 동작적으로 결합되는 테스트 모드 통과/결함(pass/fail) 로직(22)에 동작적으로 결합되는 시스템 판독 진수 데이터 라인(SRDLT : system read data line true)과 시스템 판독 보수 데이터 라인(SRDLC : system read data line complement)에 동작적으로 결합된다. 유사하게, 각각의 뱅크는 시스템 기록 라인, 즉 데이터 수신기(26)에 동작적으로 결합되는 시스템 기록 진수 데이터 라인(SWDLT : system write data line true)과 시스템 기록 보수 데이터 라인(SWDLC : system write data line complement)에 동작적으로 결합된다. 외부 데이터 입/출력 라인(DQ 라인)은 상기 OCD(24)와 데이터 수신기(26)에 동작적으로 결합된다. 부가적으로, 각각의 뱅크는 알 수 있는 바와 같이 어드레스 버스(28)와 제어 신호 버스(30)에 동작적으로 결합된다. 버스(28)상의 어드레스 신호는 어드레스 로직(17)을 통해 기존 방식으로 발생될 수 있고, 제어 신호(예를 들어, 판독/기록 명령)는 제어 로직(18)을 통해 기존 방식으로 발생될 수 있다. 어드레스 신호와 제어 신호는 오프 칩 DRAM 제어기 회로로부터 어드레스 로직(17)과 제어 로직(18)에 각각 외부적으로 제공된다.

외부 제어 신호(예를 들어, 도시되지 않은 DRAM 제어기)에 응답하여, 상기 제어 로직(18)은 뱅크 구동(BA0 : N) 신호, 뱅크 선택 (BS) 신호, 및 압축 테스트 모드(TMC : compression test mode) 신호를 발생시킨다. 이런 3개의 신호는 데이터 경로 뱅크 선택 로직(20)에 인가된다. 부가적으로, 상기 통과/결함 로직(22)은 상기 TMC 신호뿐만 아니라 제어 로직(18)에 의해 발생되는 출력 인에이블(OE : output enable) 신호를 수신한다. 당업자는 상술된 본 발명의 기술이 주어진다면 이런 로직 제어 회로(제어 로직 18)를 실행할 수 있을 것이므로 추가 설명은 제공되지 않는다.

개별 데이터 라인으로서 설명되었더라도, SRDLT와 SWDLT는 임의의 쌍방향 데이터 라인이 될 수 있다. 마찬가지로, SRDLC와 SWDLC는 다른 쌍방향 데이터 라인이 될 수 있다. 더욱이, 진/보수 데이터 라인 배열이 사용된다는 것은 본 발명에서 중요치않다. 오히려, 데이터 유효 신호를 사용한 단일 판독 데이터 라인과 단일 기록 데이터 라인 배열이 사용될 수 있다.

일반적으로, 본 발명은 멀티 뱅크 DRAM 소자의 뱅크 테스트와 연관된 시간을 상당히 감소시키는 고유한 테스트 모드를 제공한다. 본 발명에 따르면, 실시예에 의해 설명되는 바와 같이, 상기 테스트 모드는 데이터 비트를 병렬로 기록하고 판독함으로써 동시에 메모리 셀 결함에 대해 모든 구동된 뱅크를 테스트한다. 결과적으로, 기록 명령은 N개의 서로 다른 뱅크에 대한 N개의 순차적 기록 명령에 대응하고, 판독 명령은 모든 N개의 뱅크를 판독한 압축 결과로서 통과/결함 정보를 제공한다. 예를 들면, 상기 테스트 패턴이 각각의 뱅크에 대해 동일한 경우, 각 뱅크의 구동 동안 행 어드레스는 동일하다. 이런 경우에, 모든 뱅크의 판독된 데이터가 거기에 기록된 데이터와 동일하다면, 상기 테스트 결과는 “통과”이다. 상기 데이터가 동일하지 않다면, “결함”이 검출되고 상기 소자는 교체될 수 있고, 또는 프리퓨즈(prefuse) 테스팅(이후에 설명될)에서 메모리의 결함 부분은 수리되거나 여분의 부분으로 교체될 수 있다.

본 발명의 테스트 모드가 각 뱅크에서 동일한 로컬 테스트 패턴을 사용할 수 있고, 결과적으로 구동 동안의 각각의 뱅크에 대한 행 어드레스가 같더라도, 상기 테스트 모드는 또한 일치하지 않는 워드 라인을 압축할 수 있다. 두드러지게, 압축되는 데이터가 칩에서 멀리 떨어진 영역으로부터 오는 경우, 멀티-비트 에러가 잘못된 테스트 결과를 초래할 가능성이 실질적으로 감소된다. 이것은 이후에 추가로 설명될 것이다.

도 2를 참조하면, 본 발명의 고유한 테스트 모드와 록킹 기능의 바람직한 실행이 상기 소자(10)(도 1)의 데이터 경로 뱅크 선택 로직(20)으로의 입력 신호(BS, BA, TMC) 및 데이터 경로 뱅크 선택 로직(20)으로부터의 출력 신호(MX)와 관련하여 설명되어진다. 열(C)과 행(R) 번호가 표와 설명 사이의 참조를 용이하도록 표에 삽입되어 있다. 열 1은 본 발명의 테스트 모드를 인에이블하고 디스에이블하는 테스트 모드 신호(TMC)를 나타낸다. 그러므로, 디스에이블 상태로서 로직 0과 인에이블 상태로서 로직 1을 사용함으로써, 행 1-6(TMC=0)은 소자(10)의 정상 동작(테스트 모드가 아니거나 테스트 모드가 인에이블되지 않는다)을 나타내는 반면, 행 7(TMC=1)은 테스트 모드에서의 소자의 동작을 나타낸다는 것을 알 수 있다. 물론, 다른 로직 지정, 예를 들어 어떤 기능을 인에이블하는 로직 0과 상기 기능을 디스에이블하는 로직 1이 사용될 수 있다고 예측될 것이다. 이런 지정은 본 발명에 특히 중요한 것은 아니다.

더욱이, 열 2-5는 상기 뱅크 선택(BS : bank select) 신호의 개별 비트를 나타낸다. 2개의 비트가 최상위 비트(열 2)와 최하위 비트(열 5)를 나타내더라도, 상기 BS 신호는 선택될 뱅크 수에 따라 더많거나 적은 비트를 가질 수 있다. 추가로, 열 6-9는 개별 뱅크 구동(BA : bank activation) 신호를 나타내는데, 뱅크 0(BA0 신호)의 구동을 나타내는 열 6, 뱅크 1(BA1 신호)의 구동을 나타내는 열 7 내지 뱅크 N(BAN 신호)의 구동을 나타내는 열 9를 가진다. 열 8은 단지 뱅크 1과 뱅크 N 사이에서 구동되는 모든 가능한 뱅크를 나타낸다. 마찬가지로, 열 10-13은 상기 BA 신호를 위해 도시된 바와 같은 유사한 방식으로 개별 선택 뱅크(MX) 신호를 나타낸다.

이제 정상 동작(테스트 모드가 아닌)의 예가 설명될 것이다. 행 1은 뱅크 0의 선택과 구동을 나타낸다. 상기 BS 신호의 비트는 상기 뱅크 0이 외부 제어 회로(DRAM 제어기)에 의해 선택되어진다는 것을 나타내는 모든 로직 0이다. 다음에, 상기 BA0 신호(열 6)가 로직 1로 설정되므로 상기 뱅크 0이 구동되었다는 것을 나타낸다. 상기 BA 신호의 나머지는 상기 BS 신호의 조건에 기인하여 단지 뱅크 0 만이 선택되기 때문에 이런 시점에서 다른 뱅크가 구동되든지 관계없기 때문에 “don't cares"(X)이다. 따라서, 도 1에 도시된 바와 같이 상기 MX0 신호(열 10)도 1로 설정되고 그러므로 내부적으로 뱅크 0을 선택한다. 모든 다른 MX 신호는 선택되지 않은(예를 들어, BS 신호를 통해 어드레싱되지 않은) 뱅크를 내부적으로 선택하지 않도록 하는 로직 0이다. 그러므로, 행 1은 뱅크 0 판독 또는 기록 데이터 액세스를 나타낸다. 상기 동작이 판독 또는 기록 동작인지의 여부에 따른 결정은 종래 방식으로 상기 외부 DRAM 제어기에 의해 결정된다.

다음에, 행 2는 상기 BS 신호에 의해 뱅크 0의 선택 시도를 설명한다. 그러나, 상기 BA0 신호가 구동되지 않고 상기 BA0 신호가 로직 0라는 결과로서, 상기 MX0 신호는 설정되지 않으므로 뱅크 0은 내부적으로 선택되지 않는다. 그러므로, 뱅크가 적당한 BA 신호에 의해 구동되지 않는다면, 상기 뱅크는 상기 BS 신호의 상태에 상관없이 결코 선택되지 않는다.

행 3과 4는 각각 행 1과 2에 도시된 바와 같이 동일하지만 뱅크 1에 대한 조건을 설명한다. 즉, 행 3은 뱅크 1 판독 또는 기록 데이터 액세스이고 행 4는 뱅크 1이 판독/기록 동작을 수행할 수 없다는 것을 나타낸다. 유사하게, 행 5와 6은 뱅크 N에 대해 동일한 것을 나타낸다.

그러므로, 상기 BA 신호의 조작이 본 발명에 따른 고유한 인터록킹 특성을 제공하기 위해 사용될 수 있다는 것이 예측될 것이다. 행 2, 4 및 6과 관련하여 도시되고 설명된 바와 같이, 상기 뱅크 선택 신호(BS)가 개별 뱅크를 선택하기 위하여 1로 설정되더라도, 적당한 뱅크 구동(BA) 신호가 설정되지 않는다면 상기 뱅크는 사실상 적당한 선택 뱅크(MX) 신호에 의해 내부적으로 선택되지 않을 것이다. 따라서, 본 발명은 멀티 뱅크 DRAM 소자내의 뱅크 및/또는 뱅크 세트를 로크 및 언로크하는 능력을 제공한다. 즉, 특정 뱅크가 구동되지 않는다면, 이들은 상기 소자의 내부 데이터 라인에 액세스하지 않으므로 판독/기록 동작을 수행하지 않는다. 이런 고유한 뱅크 인터로크 설계는 이미 설명된 바와 같이 정상 동작에서 또는 아래에 설명되는 바와 같이 테스트 모드에서 사용될 것이다.

도 2의 표에서 행 7을 참조하면, 상기 테스트 모드(TMC) 신호는 로직 1로 설정되고, 그 결과 본 발명의 테스트 모드를 인에이블 한다는 것을 알 수 있다. 결과적으로, 상기 소자에 인가된 뱅크 선택(BS) 신호의 상태는 문제되지 않는다(즉, don't care). 그러나, 상기 뱅크 구동(BA) 신호는 뱅크가 상기 테스트에 포함되는지를 결정한다. 열 6-9는 뱅크 0 내지 N이 구동되었다는 것을 나타내지만, 보다 소수의 뱅크(하나의 뱅크까지)가 상기 테스트 모드에서 구동될 수 있다. 상기 MX 신호는 상기 BA 신호에 대응하도록 설정된다. 상기 표에 도시된 바와 같이, MX0 내지 MXN이 설정되고 그 결과 내부적으로 뱅크 0 내지 뱅크 N을 선택한다. 상기 열 6-13(BA0, BA1 ... BAN)에 사용된 명칭은 상기 BA 신호와 MX 신호 사이의 대응을 강조하는데 사용된다. 그러나, 여기에 사용된 로직 지정에 따르면, 각각의 신호는 신호가 인에이블 되었다는 것을 나타내기 위하여 로직 1로서 표현될 수 있다. 물론, 이미 언급된 바와 같이, 로직 0이 인에이블 상태를 나타내고 로직 1이 디스에이블 상태를 나타내는데 사용될 수 있다.

따라서, 테스트 모드가 인에이블되고 요구된 뱅크가 구동되고(상기 BA 신호에 의해) 선택되어(상기 MX 신호에 의해), 단일 기록(또는 기록 버스트) 명령이 발생될 수 있고(다시, 상기 외부 DRAM 제어기를 통해), 다음에 테스트 패턴이 구동되는 (열 어드레스를 제공하는 어드레스 버스(28)를 사용하여) 각 뱅크의 메모리 셀(예를 들어, 뱅크당 하나 이상의 셀이 기록되는 경우에 기록 버스트 명령이 발생되지 않는다면 뱅크당 하나의 메모리 셀)내에 병렬 기록된다. 언급된 바와 같이, 상기 단일 기록 명령은 N개의 서로 다른 뱅크에 대한 N개의 연속되는 기록 명령에 상응하며, 여기서 N은 구동된 뱅크의 수가 된다. 다시, 상기 BA 신호는 이때 테스트될 수 있도록 선택되지 않는 뱅크를 위한 데이터 라인으로의/데이터 라인으로부터의 액세스를 로크하는데 사용될 것이다. 상기 테스트 패턴 데이터가 구동 데이터로 기록된 후, 판독 명령이 인가되고, 다음에 통과 또는 결함 정보가 동시에 모든 N개의 뱅크로부터의 데이터 판독, 및 비교의 압축 결과로서 획득된다.

상기 테스트 모드에 사용된 정확한 테스트 패턴은 본 발명에 중요하지 않으며 당업자는 사용된 테스트 패턴에 따라 통과/결함 상태를 결정하기 위한 수용가능한 방법을 실행할 수 있다고 이해하여야 한다. 그러나, 이제 도 3을 참조하면, 상기 오프 칩 드라이버(24)(도 1)와 관련하여 통과/결함 로직(22)(도 1)의 수행과 연관된 가능한 결과의 예를 설명하는 진리표가 도시되어 있다. 상기 통과/결함 로직의 정확한 수행은 데이터 라인의 타입에 의존할 수 있고, 이는 본 발명에 중요하지 않으며, 결과적으로 도 3의 표는 단지 본 발명의 뱅크 인터로크 설계와 테스트 모드에 의해 제공된 고유한 병렬 기록/판독 동작으로부터 얻어지는 하나의 처리예를 나타낸다.

다시, 열과 행 번호가 표와 설명 사이의 대응을 용이하도록 제공된다. 열 1-4는 상기 테스트 모드가 디스에이블될 때(TMC=0) 상기 시스템 판독 진/보수 데이터 라인(SRDLT와 SRDLC), 출력 인에이블(OE)신호 및 소자 외부 입/출력 데이터(DQ) 라인의 로직 상태의 예를 나타낸다. 열 5-8은 테스트 모드가 인에이블될 때(TMC=1)의 로직 상태를 나타낸다.

그러므로, 먼저 열 1-4를 참조하면, 정상 동작(테스트 모드가 아닌)에서, SRDLT와 SRDLC는 상기 오프 칩 드라이버(24)로 데이터를 운반한다는 것을 알 수 있다. 그래서, 열 1에 도시된 바와 같이, SRDLT가 로직 0일 때, 상기 보수 라인 (SRDLC)은 로직 1이다. 공지된 바와 같이, 상기 OE 신호가 설정되는 경우, 다음에 상기 DQ 라인상의 출력 데이터 비트는 로직 0이 된다. 대안적으로, SRDLT가 로직 1일 때, SRDLC는 로직 0이고, 상기 OE 신호가 설정된다고 가정하여 상기 DQ라인은 로직 1이 된다.

열 3에서, SRDLT와 SRDLC는 둘다 로직 1로 프리차징되며, 결과적으로 상기 DQ 라인은 하이 임피던스(HiZ) 상태가 되고 상기 오프 칩 드라이버로부터 외부로 나오는 데이터는 없다. 열 4는 유효하지 않은, 더욱 엄밀하게 정상 모드에서 정확히 동작하는 경우 소자에서 가능하지 않은 상태를 나타낸다. 즉, SRDLT와 SRDLC는 둘다 로직 0이다. 이런 상태는 정상 모드에서 한번에 단지 하나의 뱅크가 선택되고 다른 뱅크가 구동되지 않기 때문에 SRDLT와 SRDLC가 둘다 동시에 방전될 것을 요구할 것이다. 따라서, 열 4의 DQ는 무효 또는 불가능으로 표시된다. 물론, 반대되는 로직 지정이 사용된다면, 로직 1이 되는 SRDLT와 SRDLC의 상태는 무효/불가능할 것인 반면, 로직 0이 되는 SRDLT와 SRDLC의 상태는 HiZ 출력을 표시할 것이다.

이미 언급한 바와 같이, 본 발명을 설명하기 위한 진/보수 데이터 라인의 사용은 임의적인 선택이다. 진/보수 데이터 라인의 공지된 장점은 둘다의 라인이 로직 1로 프리차징된 후 하나 또는 둘다의 프리차징된 라인이 메모리 셀에 의해 로직 0으로 떨어질 때, DQ 라인상의 출력이 될 수 있는 유효 데이터를 얻을 수 있다는 것이다. 단일 데이터 신호를 사용하면, 데이터 유효 신호는 유효 데이터가 사실상 소자로부터 출력되도록 하는데 유용할 때를 표시하도록 제공되어야 한다. 그러나, 둘 중의 어떤 방법도 본 발명과 관련하여 수행될 수 있다.

이제 열 5-8을 참조하면, 본 발명의 테스트 모드가 설명된다. 미리 결정된 테스트 패턴이 먼저 SWDLT와 SWDLC 상의 구동된 데이터 뱅크에 병렬로 기록된다고 이해하여야 한다. 예를 들면, 상기 뱅크 구동 신호(BA0 : N)는 뱅크가 테스트될 것이라는 것을 지시한다. TMC가 테스트 모드로 진입하기 위해 로직 1로 가는데, 이런 경우에 상기 BS 신호는 무시된다(도 2에 도시된 바와 같이 don't care). 상기 OE 신호는 기록 동작을 나타내기 위해 로직 0이 될 것이다. 다음에, 열 어드레스는 상기 어드레스 로직(17)에 의해 디코딩되어 어드레스 버스(28)에 제공되고 기록 명령이 상기 제어 로직(18)에 의해 디코딩되어 제어 신호 버스(30)에 제공된다. 로직 1이 우선 각각의 뱅크에 대해 동일한 열 어드레스에 기록될 경우, SWDLT는 로직 1이 될 것이므로(SWDLC는 로직0이 될 것이다) 로직 1이 상기 열 어드레스에 대응하는 각 뱅크의 각 메모리 셀에 병렬로 기록된다. 다음에, 상기 열 어드레스가 충전 또는 증가되고 SWDLT상의 다음 데이터 값(로직 0 또는 다른 로직 1)이 상기 다음 열 어드레스에 대응하는 각 뱅크의 각 메모리 셀에 병렬로 기록된다. 그러므로, 전체 테스트 패턴은 이런 방식으로 상기 뱅크에 기록될 수 있다.

이제, 상기 구동된 뱅크로부터 데이터를 판독할 때, 판독 명령이 상기 제어 로직(18)에 의해 디코딩되어 상기 제어 신호 버스(30)에 제공되고 상기 OE 신호는 로직 1로 간다. 다음에, 상기 디코딩된 열 어드레스에 대응하는 각각의 뱅크내의 각 메모리내의 데이터 비트는 병렬로 판독되고 상기 통과/결함 로직(22)(도 1)에 제공된다. 모든 메모리 셀이 동일한 데이터(로직 1 또는 로직 0)를 가진다면, 예를 들어 매칭한다면, 테스트 통과 상태가 얻어진다. 그러나, 적어도 하나의 뱅크가 동일한 값을 출력하지 않는다면 테스트 결함 상태가 표시된다.

도 3의 표는 이런 내용을 설명한다. 열 5는 SRDLT가 로직 0을 드라이브하고 SRDLC가 로직 1에 남아 있다는 것을 표시한다. 이것은 각각의 열 어드레스에 대응하는 모든 메모리 셀이 로직 0을 저장하고 있다는 것을 나타낸다. 이러한 값이 기록 동작 동안 이런 셀에 기록되었다고 가정하면, 통과 상태가 상기 테스트의 일부를 위해 존재한다. 이것은 상기 DQ 라인에 출력되는 로직 0로서 도시된다. 한편, 열 6은 SRDLC가 로직 0을 구동하고 SRDLT가 로직 1에 남아 있다는 것을 표시한다. 이것은 다음의 개별 열 어드레스에 대응하는 모든 메모리 셀이 로직 1을 저장한다는 것을 의미한다. 다시, 상기 값이 기록 동작 동안 이런 셀에 기록되었다고 가정하면, 통과 상태가 또한 상기 테스트 일부를 위해 존재한다. 열 5에서의 상황과 유사하게, 상기 결과는 상기 DQ 라인에서 로직 0으로서 표시된다. 상기 표에 도시된 바와 같이, 상기 DQ 라인상의 로직 레벨 출력은 임의적이고 다양한 방식 중 하나로 수행될 수 있다고 이해되어야 한다. 즉, 상기 통과/결함 로직(22)은 상기 표에 도시된 바와 같이 로직 0이라기보다는 로직 1이 통과 상태를 나타내기 위하여 상기 DQ 라인에서 출력되도록 형성될 수 있다. 또한, 상기 판독 데이터 라인 상의 실제 데이터 값은 통과 또는 결함 상태의 표시로서 상기 DQ 라인에 출력될 수 있는데, 예를 들어 열 5에서의 DQ는 로직 0이 되고 열 6에서의 DQ는 로직 1이 될 것이다.

열 7은 SRDLT 및 SRDLC 어느 것도 구동 데이터가 아닌 상황을 보여주는데, 즉 이용가능한 데이터가 없거나 구동된 뱅크가 없고, 본 발명의 록킹 특징에 따르면 데이터 경로에 액세스하는 뱅크가 없다. 그러므로, SRDLT와 SRDLC는 둘다 로직 1에 남아 있고 이런 경우에 상기 DQ 라인은 하이 임피던스(HiZ) 상태에 있다. 이제 열 8을 참조하면, SRDLT와 SRDLC가 둘다 로직 0이다. 이런 상태는 예를 들어 관심있는 열 어드레스를 갖는 메모리 셀들에 기록된 데이터 값이 로직 0일 경우 존재할 것이다. 보통, 상기 경우라면, SRDLT는 로직 0이 될 것이지만(실제로는), SRDLC는 로직 1로 유지된다. 또한 SRDLC가 로직 0이 될 수 있는 유일한 경우는 로직 0이 기록되어 있는 주(subject) 메모리 셀 중 적어도 하나가 이제 로직 1을 표시하게 되는어 SRDLC를 로직 0이 되도록 하는 경우이다. 이것은 로직 0이 본래 거기에 기록되었지만 이제 로직 1이 거기로부터 판독되기 때문에 상기 메모리 셀에 대한 결함 또는 문제를 나타낼 것이다. 그러므로, 상기 표의 행 5에 도시된 통과/결함 상태를 위한 로직 레벨 출력에 따르면, 로직 1이 결함 상태를 표시하기 위해 DQ 라인에 출력된다. 또, 다른 로직 또는 데이터 라인 상태가 테스트 결함 상태를 나타내는데 사용될 수 있어, 예를 들어 상기 DQ 라인이 HiZ 상태가 되게 한다.

끝으로, 상기 표의 열 9는 기록 명령이 발생되고 테스트 모드가 적용될 수 없을 때 무엇이 일어나는가를 설명한다. 상기 OE 신호는 로직 0으로 가고, 결과적으로 테스트 결과를 판독하지 않게 되므로 SRDLT와 SRDLC는 don't care(X)가 된다.

새로운 테스트 모드가 전체 어레이의 뱅크 중 하나가 결함을 가지고 있다는 것을 표시하는 간단한 통과/결함 결과를 제공하기 위해 실행될 수 있다고 이해하여야 한다. 이것은 테스트 패턴이 전체 어레이(또는 그것의 일부)에 기록되는 메모리 소자를 일반적으로 테스트하는데 유용할 것인데, 상기 메모리 소자는 일부 시간 동안 전력이 인가된 상태에 있고, 다음에 상기 저장된 테스트 패턴은 판독되어 미리 기록된 데이터 패턴과 비교된다. 또한, 메모리 소자가 무익하게 방치되도록 하는 대신에, 상기 소자는 칩내로 전도성 및/또는 방사 노이즈를 유도함으로써 교란될 수 있으며, 다음에 상기 데이터는 상기 노이즈에 의해 초래된 데이터에 어떤 네거티브 효과가 있는지를 알아보기 위해 판독되고 비교된다. 프리퓨즈 테스팅의 경우에, 간단한 통과/결함 표시를 얻기 위한 단일의 판독 주기는 결함의 소스를 분리하는데 충분하지 않을 수 있고, 이런 경우에 고정 결함의 수에 달하는 N 이상의 판독 주기(N+1)가 뱅크가 결함을 가진다는 것을 식별하는데 요구될 수 있다. 그러므로, 결함 뱅크가 분리될 때, 상기 결함 워드 라인 또는 비트 라인은 여분의 워드 라인 또는 비트 라인으로 각각 대체될 수 있다.

더욱이, 이전에 언급된 바와 같이, 본 발명의 테스트 모드는 대응하지 않는 워드 라인의 압축을 허용한다. 즉, 각 뱅크의 대응하는 워드 라인은 판독될(또는 상기 문제 때문에 기록될) 필요가 없다. 그러므로, 예를 들어 상기 제 1 워드 라인은 제 2 구동 뱅크로부터 제 15 워드 라인과 함께, 상기 제 3 구동 뱅크로부터 제 13 워드 라인과 함께 상기 제 1 구동 뱅크로부터 판독될 수 있다. 이런 능력이 주어진다면, 즉 압축된 데이터가 칩의 멀리 떨어진 영역에 배치되어 있는 소자의 대응하지 않는 워드 라인으로부터 온다면, 멀티 에러가 잘못된 테스트 결과를 초래할 것이라는 가능성은 최소화된다. 다시 말해서, 상기 테스트 패턴에 의존하여, 멀티 에러가 통과 상태로서 잘못 해석될 수 있는 기회는 실질적으로 감소된다.

본 발명의 압축 테스트 모드는 소정의 뱅크내의 소정의 워드 라인으로부터의 수개의 데이터 비트가 소정의 워드 라인에 필요한 연속하는 열 액세스 명령의 수를 감소하는 것을 보조하기 위해 테스트 모드에서 압축될 수 있는 공지된 압축 테스트 동작과는 대비되어야 한다. 이런 경우에, 로직 1과 로직 0의 위치와 거리가 압축 설계에 적합해야 할 때 사용될 수 있는 테스트 패턴은 제한된다.

더욱이, 여기에 기술된 테스트 모드 동안, 어떤 기록 또는 판독 명령의 뱅크 선택(BS) 신호가 매스크되고, 모든 구동된 뱅크 및 그것의 데이터 경로가 내부적으로 선택될 수 있다. 그러므로, 상기 테스트 모드에 관여하는 뱅크의 수는 뱅크 활성 및 프리차징 명령을 사용하는 사용자에 의해 언제라도 변경될 수 있다. 언급된 바와 같이, 구동되지 않은 뱅크는 데이터를 저장할 수도 데이터를 제공할 수도 없으므로 이들의 데이터 경로는 선택되지 않는다.

종래의 메모리 소자 회로(어드레스 디코더 등과 같은)는 어드레스 로직(17)과 제어 로직(18)의 일부가 될 수 있거나 간결함을 위해 도시되지 않았다고 예측될 수 있을 것이다. 또한, 명백하게 언급되지는 않았더라도, 도시되지 않은 모든 종래 제어 신호(이를테면 데이터 경로 클록)가 제어 신호 버스상에 제공될 수 있다. 당업자는 이런 종래 소자와 신호가 공지된 방식으로 제공될 수 있다는 것을 예측할 것이다.

이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.

데이터 비트를 병렬로 기록하고 판독함으로써 동시에 메모리 셀 결함에 대해 모든 구동된 뱅크를 테스트하여, DRAM 소자의 뱅크 테스트와 연관된 시간을 상당히 감소시킨다.

도 1은 본 발명에 따른 뱅크 인터로크 설계와 테스트 모드를 실행하는 멀티 뱅크 DRAM 소자를 도시하는 블록도.

도 2는 본 발명에 따른 데이터 경로 뱅크 선택 로직 배열을 위한 바람직한 로직 진리표를 나타내는 도면.

도 3은 본 발명에 따른 통과/결함 로직과 오프 칩 드라이버 블록을 위한 바람직한 로직 진리표를 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 멀티 뱅크 DRAM 소자 18 : 제어 로직

20 : 데이터 경로 뱅크 선택 로직 22 : 테스트 모드 통과/결함 로직

24 : 오프 칩 드라이버 26 : 데이터 수신기

28 : 어드레스 버스 30 : 제어 신호 버스

Claims

다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하는 방법에 있어서,

상기 테스트에 관여하기 위해 상기 다수의 메모리 뱅크 중 2개 또는 그 이상의 메모리 뱅크들을 구동하는 단계;

각각의 구동된 뱅크내의 메모리 셀에 대응하는 적어도 하나의 공통 메모리 어드레스를 선택하는 단계;

상기 각각의 구동된 뱅크의 선택된 메모리 셀내에 테스트 데이터를 동시에 기록하는 단계;

상기 각각의 구동된 뱅크의 선택된 메모리 셀내에 미리 기록된 테스트 데이터를 동시에 판독하는 단계; 및

상기 각각의 구동된 뱅크로부터 판독된 테스트 데이터와 상기 각각의 다른 구동된 뱅크로부터 판독된 테스트 데이터를 비교하는 단계를 포함하며, 매칭이 존재한다고 결정되는 경우 통과 상태를 표시하고, 그렇지 않은 경우 결함 상태를 표시하는 것을 특징으로 하는 멀티 뱅크 메모리 소자 테스트 방법.
제 1항에 있어서, 상기 각각의 구동된 뱅크내의 공통 선택된 다수의 메모리 셀내에 테스트 패턴이 각각 동시에 기록되는 것을 특징으로 하는 멀티 뱅크 메모리 소자 테스트 방법.
제 2항에 있어서, 상기 공통 선택된 다수의 메모리 셀내에 미리 기록된 상기 테스트 패턴의 적어도 일부가 일련의 통과 및 결함 상태 중 하나를 결정하기 위해 동시에 상기 구동된 뱅크로부터 판독되고 비교되는 것을 특징으로 하는 멀티 뱅크 메모리 소자 테스트 방법.
제 2항에 있어서, 상기 각각의 구동된 뱅크내의 다수의 선택된 메모리 셀은 다수의 워드 라인으로 구성되고, 대응하지 않는 워드 라인에 저장된 상기 테스트 패턴의 일부가 통과 및 결함 상태 중 하나를 결정하기 위하여 동시에 상기 구동된 뱅크로부터 판독되고 비교되는 것을 특징으로 하는 멀티 뱅크 메모리 소자 테스트 방법.
다수의 메모리 뱅크에 동작적으로 결합된 공통 내부 데이터 경로를 가지는 멀티 뱅크 메모리 소자의 메모리 뱅크에 선택적으로 액세스하기 위한 방법에 있어서,

뱅크 구동 신호를 제공하는 단계로서, 상기 뱅크 구동 신호는 상기 다수의 메모리 뱅크들의 메모리 뱅크가 구동된다는 것을 표시하는 뱅크 구동 신호 제공 단계;

상기 공통 내부 데이터 경로를 통해 상기 구동된 메모리 뱅크로부터/상기 구동된 메모리 뱅크로의 데이터의 순차적 내부 판독 및 순차적 내부 기록 중 하나를 허용하는 단계; 및

상기 공통 내부 데이터 경로를 통해 구동되지 않는 메모리 뱅크로부터 데이터의 순차적 내부 판독 및 구동되지 않는 메모리 뱅크로의 순차적 내부 기록 중 하나를 거절하는 단계를 포함하는 것을 특징으로 하는 멀티 뱅크 메모리 소자의 메모리 뱅크에 선택적으로 액세스하기 위한 방법.
다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하기 위한 장치에 있어서,

상기 테스트에 관여하기 위해 상기 다수의 메모리 뱅크 중 2개 또는 그 이상의 메모리 뱅크들을 구동하기 위한 수단;

각각의 구동된 뱅크내의 메모리 셀에 대응하는 적어도 하나의 공통 메모리 어드레스를 선택하기 위한 수단;

각각의 구동된 뱅크의 상기 선택된 메모리 셀에 테스트 데이터를 동시에 기록하기 위한 수단;

각각의 구동된 뱅크의 상기 선택된 메모리 셀내의 미리 기록된 테스트 데이터를 동시에 판독하기 위한 수단; 및

각각의 구동된 뱅크로부터 판독된 상기 테스트 데이터를 각각의 다른 구동된 뱅크로부터 판독된 테스트 데이터와 비교하기 위한 수단을 포함하며, 매칭이 존재한다고 결정되는 경우 통과 상태를 표시하고, 그렇지 않은 경우 결함 상태를 표시하는 것을 특징으로 하는 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하기 위한 장치.
제 6항에 있어서, 상기 각각의 구동된 뱅크내의 공통 선택된 다수의 메모리 셀에 테스트 패턴이 각각 동시에 기록되는 것을 특징으로 하는 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하기 위한 장치.
제 7항에 있어서, 상기 공통 선택된 다수의 메모리 셀에 미리 기록된 테스트 패턴이 일련의 통과 및 결함 상태 중 하나를 결정하도록 동시에 판독되고 비교되는 것을 특징으로 하는 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하기 위한 장치.
제 7항에 있어서, 상기 각각의 구동된 뱅크내의 상기 선택된 다수의 메모리 셀은 다수의 워드 라인으로 구성되고, 대응하지 않는 워드 라인에 저장된 테스트 패턴의 일부는 통과 및 결함 상태 중 하나를 결정하기 위해 동시에 상기 구동된 뱅크로부터 판독되고 비교되는 것을 특징으로 하는 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하기 위한 장치.
제 6항에 있어서, 상기 구동 수단은 뱅크 구동 신호에 응답하고 상기 다수의 메모리 뱅크에 각각 대응하는 다수의 선택 뱅크 신호를 발생시키는 데이터 경로 뱅크 선택 로직 유니트를 포함하고, 상기 선택 뱅크 신호는 상기 뱅크 구동 신호에 응답하여 상기 메모리 뱅크를 선택적으로 구동시키는 것을 특징으로 하는 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하기 위한 장치.
제 6항에 있어서, 상기 비교 수단은 테스트 모드 신호와 내부 데이터 라인에 응답하고 상기 통과/결함 상태를 나타내는 테스트 결과 신호를 발생시키는 통과/결함 로직 유니트를 포함하는 것을 특징으로 하는 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하기 위한 장치.
다수의 메모리 뱅크에 동작적으로 결합된 공통 내부 데이터 경로를 가지는 멀티 뱅크 메모리 소자의 메모리 뱅크에 선택적으로 액세스하기 위한 장치에 있어서,

뱅크 구동 신호를 제공하기 위한 수단으로서, 상기 뱅크 구동 신호는 상기 다수의 메모리 뱅크중 하나의 메모리 뱅크가 구동되었다는 것을 표시하는 뱅크 구동 신호 제공 수단;

상기 공통 내부 데이터 경로를 통해 상기 구동된 메모리 뱅크로부터/상기 구동된 메모리 뱅크로의 데이터의 순차적 내부 판독 및 순차적 내부 기록중 하나를 허용하기 위한 수단; 및

상기 공통 내부 데이터 경로를 통해 구동되지 않는 메모리 뱅크로부터 데이터의 순차적 내부 판독 및 구동되지 않는 메모리 뱅크로의 순차적 내부 기록 중 하나를 거절하기 위한 수단을 포함하는 것을 특징으로 하는 멀티 뱅크 메모리 소자의 메모리 뱅크에 선택적으로 액세스하기 위한 장치.
다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하는 방법에 있어서,

상기 테스트에 관여하기 위해 상기 다수의 메모리 뱅크 중 2개 또는 그 이상의 메모리 뱅크들을 구동하는 단계;

상기 구동된 뱅크내의 메모리 셀에 대응하는 적어도 하나의 공통 메모리 어드레스를 선택하는 단계;

상기 구동된 뱅크의 상기 선택된 메모리 셀에 병렬로 테스트 데이터를 기록하는 단계;

상기 구동된 뱅크의 상기 선택된 메모리 셀에 미리 기록된 테스트 데이터를 병렬로 판독하는 단계; 및

상기 구동된 뱅크로부터 판독된 테스트 데이터를 다른 구동된 뱅크로부터 판독된 테스트 데이터와 비교하는 단계를 포함하며, 매칭이 존재한다고 결정되는 경우 통과 상태를 표시하고, 그렇지않은 경우 결함 상태를 표시하는 것을 특징으로 하는 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하는 방법.
제 13항에 있어서, 테스트 패턴이 상기 구동된 뱅크내의 공통 선택된 다수의 메모리 셀에 각각 병렬로 기록되는 특징으로 하는 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하는 방법.
제 14항에 있어서, 상기 공통 선택된 다수의 메모리 셀에 미리 기록된 테스트 패턴의 적어도 일부는 일련의 통과 및 결함 상태 중 하나를 결정하기 위해 병렬로 판독되고 비교되는 것을 특징으로 하는 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하는 방법.
제 14항에 있어서, 상기 구동된 뱅크의 상기 다수의 선택된 메모리 셀은 다수의 워드 라인으로 구성되고, 대응하지않는 워드 라인에 저장된 테스트 패턴의 일부는 통과 및 결함 상태 중 하나를 결정하기 위해 상기 구동된 뱅크로부터 병렬로 판독되고 비교되는 것을 특징으로 하는 다수의 메모리 뱅크를 가지는 멀티 뱅크 메모리 소자를 테스트하는 방법.