KR950001293B1 - 반도체 메모리칩의 병렬테스트 회로 - Google Patents

Abstract

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Description

반도체 메모리칩의 병렬테스트 회로

제1도는 종래 기술의 메모리칩 병렬 테스트 회로.

제2도는 병렬 테스트 인에이블 신호(ØFTE)발생 타이밍도.

제3도는 일반적인 2비트 컴퍼레이터(comparator) 논리회로도.

제4도는 본 발명에 따른 메모리칩 병렬 테스트 회로도.

제5도는 본 발명에 따른 웨이퍼 테스트 인에이블 신호(ØWTE)발생 회로도.

본 발명은 반도체 메모리칩에 관한 것으로, 특히 반도체 메모리칩의 성능을 검사하는 병렬 테스트회로에 관한 것이다. 일반적인 반도체 메모리칩의 제조방법은 웨이퍼상에 복수개의 메모리칩을 제작한 후 웨이퍼상의 메모리칩을 각각으로 분리한 후에 패키지(package) 공정을 수행하게 된다. 반도체 메모리칩의 제작시에는 메모리칩의 동작성능을 테스트하게 되며, 이러한 목적의 테스트 회로가 메모리칩 내부에 내장되어 있다.

일반적으로 반도체 메모리칩의 테스트는 두가지로 나누어진다. 먼저 웨이퍼(wafer)상태에서의 테스트를 실시한다. 이러한 테스트는 웨이퍼상에 메모리칩의 집적회로 제작을 완료한후 메모리칩의 분리공정이전에 실시한다. 웨이퍼상 테스트의 목적은 불량칩을 찾아내어 리페어(repair)를 실시하거나 제거하기 위함이다. 웨이퍼상 테스트시에는 외부 검지단자와 웨이퍼의 표면에 노출된 메모리칩의 테스트회로에 있는 출력패드에 직접 접촉하는 방법이 사용된다. 웨이퍼상 테스트를 통과한 메모리칩들은 다음 공정인 패키지공정을 거쳐 최종 제품으로 만들어진다. 메모리칩의 패키지 공정중 또는 패키지 공정 완료후 패키지 테스트를 실시하며, 이는 패키지 공정중 발생되는 불량 메모리칩을 제거하기 위함이다. 패키지 테스트시에는 메모리칩의 입/출력 핀에 테스트회로의 출력패드가 연결되어 있으므로, 테스트 보드(test board)를 이용하여 입/출력 핀(pin)과 외부 검지단자를 접촉시켜 테스트를 실시한다. 통상적인 테스트 방법으로, 웨이퍼상태 테스트나 패키지상태 테스트 공히 복수개의 메모리칩을 동시에 테스트하는 병렬 테스트방법이 사용되고 있다.

제1도는 종래의 메모리칩 병렬 테스트 회로도이다. 제1도에 도시된 병렬 테스트 회로는 2메가(MEGA)×8(즉, 16메가) 디램(DRAM)에서 사용하고 있는 16비트 병렬 테스트 회로로서, 데이타의 출력 패스가 16개의 액세스(access)된 데이타를 전송하는 데이타 라인(DBi/, i=0∼15)과, 병렬 테스트 인에이블 신호 ØFTE에 제어되는 8개의 2비트 컴퍼레이터(Comparator)와, 2비트 컴퍼레이터의 출력에 각각 접속하는 8개의 출력버퍼와, 출력버퍼에 각각 접속하는 8개의 출력패드로 구성된다.

제2도는 제1도에 도시된 병렬 테스트 회로가 병렬테스트를 수행하도록 인가되는 병렬 테스트 인에이블 신호ØFTE의 동작 타이밍도이다. 칼럼 어드레스 스트로브(column address strobe)신호와 라이트 인에이블(write enable) 신호가 논리 ＂로우＂ 상태로 인가된 후 로우 어드레스 스트로브(row address strobe)신호가 논리 ＂하이＂ 상태에서 논리 ＂로우＂ 상태로 천이하면 병렬 테스트 인에이블 신호 ØFTE가 논리 ＂로우＂ 상태에서 논리 ＂하이＂상태로 트리거된다. 이때 메모리칩 내의 테스트 데이타출력이 8개의 2비트 컴퍼레이터에 병렬로 입력되어 테스트가 진행된다. 2비트 컴퍼레이터에 인가되는 병렬 테스트 인에이블 신호 ØFTE는 2비트 컴퍼레이터의 인에이블(enable) 신호로 작용한다. 2비트 컴퍼레이터의 출력은 출력버퍼를 통하여 출력패드에 전달된다. 따라서 모든 출력패드에 데이타가 출력된다.

제3도는 일반적인 2비트 컴퍼레이터의 논리회로도이다. 제3도의 회로에서는 두개의 입력이 동일한 레벨이면 출력이 ＂하이＂로 나타나고, 두개의 입력이 서로 다른 레벨이면 그 출력은 ＂로우＂로 나타난다.

그런데 종래의 병렬 테스트 회로인 제1도에서는, 웨이퍼상태나 패키지상태가 마찬가지로, 테스트된 결과가 메모리칩의 모든 출력패드에 나타나게 되므로 모든 출력패드를 검지해야 한다. 웨이퍼상태의 테스트시에는 불량칩의 주소(address)를 파악해야만 불량칩의 리페어가 가능하므로 테스트 출력이 나타나는 출력패드를 모두 검사해야 한다. 그러나 이미 웨이퍼 상태의 검사를 거친 패키지 상태의 테스트시에는 메모리칩 전체의 동작여부를 테스트하기 때문에, 모든 출력패드를 꼭 테스트할 필요성이없다. 그러나 종래 기술에서는 모든 출력패드에 출력이 분산되어 나타나기 때문에 모든 출력패드를 검지하여야 한다. 따라서, 여러개의 패키지를 동시에 병렬로 테스트하여야 하는 대량의 테스트 경우에는, 사용되는 데이타 출력핀이 너무 많기 때문에, 동시에 사용할 수 있는 데이타 출력핀이 한정되어 있는 테스트 장비에서는 동시에 테스트할 수 있는 메모리칩의 갯수가 한정된다. 그러므로 테스트에 따른 비용부담이 커지고 테스트 시간이 오래 걸리는 큰 단점을 유발한다.

따라서 본 발명의 목적은 동시에 병렬로 테스트하는 메모리칩의 수가 대폭 증가된 병렬 테스트 회로를 제공함에 있다.

본 발명의 다른 목적은 웨이퍼 상태에서나 패키지 상태에서 모두 동일하게 사용하면서, 패키지 상태일때에는 출력핀의 수가 자동적으로 일정수로 감소되어서, 동시에 병렬테스트를 할 수 있는 패키지수가 증가하는 병렬 테스트 회로를 제공하는데 있다.

이러한 목적을 달성하기 위하여 본 발명은 메모리칩의 병렬 테스트회로에 있어서, 테스트회로의 출력이 나타나는 출력패드를 제한하는 수단을 구비하고 상기 수단의 제어입력을 구비함으로써, 상기 출력패드에 모두 출력이 나타나야 하는 웨이퍼 상태의 테스트와 상기 출력패드이 감소가 요구되는 패키지 테스트에 동일하게 적용할 수 있는 메모리칩 병렬테스트 회로를 제공한다.

제4도는 본 발명에 따른 메모리칩 병렬 테스트 회로이다. 제4도의 병렬 테스트 회로는 2메가(MEGA)×8(즉, 16메가) 디램(DRAM)에 적용가능한 16비트 병렬 테스트 회로이다. 제4도에 있어서, 데이타의 출력 패스가 16개의 액세스된 데이타를 전송하는 데이타 라인(DBi/, i=0∼15)과, 두개의 데이타 라인에 각각 접속하고 병렬 테스트 인에이블 신호에 ØFTE에 제어되는 8개의 1차 2비트 컴퍼레이터와, 반전된 웨이퍼 테스트 인에이블 신호에 의해 제어되는 4개의 2차 2비트 컴퍼레이터와, 제2차 2비트 컴퍼레이터의 출력을 바이패스(by-pass)시키는 4개의 스위치수단(일례로 엔모오스트랜지스터)와 제1차 2비트 컴퍼레이터들에 각각 접속되고 웨이퍼 테스트 인에이블 신호 ØWTE신호에 의해 제어되는 4개의 출력버퍼와, 제2차 2비트 컴퍼레이터에 접속된 4개의 출력버퍼와, 출력버퍼들에 각각 연결된 8개의 출력패드로 구성된다.

제5도는 본 발명에 따른 제어입력이 웨이퍼 테스트 인에이블(Wafet Test Enable) 신호 ØWTE의 발생회로이다. 제5도에 도시된 웨이퍼 테스트 인에이블(Wafer Test Enable) 신호 ØWTE의 발생회로는 양단자가 전원전압 Vcc와 입력노드 N1에 접속하고 게이트가 전원전압 Vcc에 접속된 제1엔모오스트랜지스터(41)와, 양단자가 입력노드 N1 및 출력노드 N2와 접속하고 게이트가 전원전압 Vcc에 접속되는 제 1피모오스트랜지스터(42)와, 한쪽단자가 출력노드 N2와 접속하고 게이트가 전원전압 Vcc에 접속되는 제2엔모오스트랜지스터(43)와, 양단자가 제2엔모오스트랜지스터(43)의 다른 한쪽단자와 접지단 사이에 접속하고 게이트가 전원전압 Vcc에 접속하는 제3엔모오스트랜지스터(44)와, 출력노드 N2에 연결되고 두개의 인버터가 직렬접속하여 이루어진 버퍼회로를 가지는 출력단과, 외부에서 인가하는 전압을 입력받은 입력패드와, 입력패드에 한쪽단자가 접속하고 다른 한쪽단자가 입력노드 N1에 접속하며 게이트가 입력패드와 접속하는 제4엔모오스트랜지스터(45)로 이루어져 있다.

제5도에 도시된 웨이퍼 테스트 인에이블 신호 발생회로를 더욱 상세하게 설명한다. 입력패드에 전원전압 Vcc보다 높은 수퍼전압(super voltage)인 Vcc+3Vt를 인가하면 제1엔모오스 트랜지스터(41)은 턴-오프(turn-off)되고 제5엔모오스트랜지스터(45)는 턴-온(turn-on)되므로, 입력노드 N1에는 Vcc+2Vt의 전압이 설정된다. 따라서, 제1피모오스트랜지스터(12)가 턴온된다. 이때 출력노드 N2의 전압은 제2 및 제3 엔모오스트랜지스터(43), (44)의 사이즈에 한정을 받기 때문에 전원전압 Vcc레벨에 근사한 전압이 설정되므로 출력노드에는 논리 ＂하이＂상태의 웨이퍼 테스트 인에블 신호 ØWTE가 출력된다.

반대로, 입력패드에 전압이 인가되지 않을 때에는 입력노드 N1에는 전원전압 Vcc에서 엔모오스트랜지스터(41)의 드레쉬홀드 전압 Vt 를 제외한 나머지 Vcc-Vt가 공급되므로, 제1P엔모오스트랜지스터(42)가 턴-오프된다. 이때 제3 및 제4엔모오스트랜지스터(43), (44)는 전원전압 Vcc에 의하여 턴-온되므로, 출력노드에는 논리 ＂로우＂상태의 웨이퍼 테스트 인에이블 신호 ØWTE가 출력된다. 입력 패드에 공급되는 전압은 웨이퍼 상태에서만 외부에서 직접적인 접촉에 의해 인가되며, 메모리칩의 외부연결핀에는 연결되지 않는다. 따라서 웨이퍼상태의 테스트시에는 입력패드에 전압을 인가할 수 있으나, 패키지상태의 테스트시에는 외부 연결핀에 연결되지 않으므로 입력패드에 전압을 인가할 수 없게 된다.

제4도 및 제5도를 참조하여 본 발명에 따른 병렬 테스트 회로의 동작을 더욱 상세하게 설명한다. 첫째, 웨이퍼상태에서 테스트하는 경우를 설명한다. 이때에는 제5도의 입력 패드에 전원전압보다 높은 Vcc+3Vt정도의 전압이 인가되어 웨이퍼 테스트 신호 ØWTE가 논리 ＂하이＂상태로 인가된 후 병렬 테스트조건이 만족되면 병렬 테세트 인에이블 신호 ØFTE가 논리 ＂하이＂상태로 인가된다. 따라서 1차 2비트 컴퍼레이터들이 동작한다. 이때 논리 ＂하이＂ 상태로 웨이퍼 테스트 신호 ØWTE는 인버터 Ⅰ1에 의하여 반전된 후 논리 ＂로우＂상태의 웨이퍼 테스트 신호가 제2차 2비트 컴퍼레이터들에 공급되어 제2차 2비트 컴퍼레이터들은 모두 턴-오프되고 4개의 스위치는 모두 턴온된다. 따라서 턴-온 스위치가 접속된 제1차 2비트 컴퍼레이터들의 출력이 바이패스되어 해당 출력버퍼에 전달된다. 그러므로 모든 제1차 2비트 컴퍼레이터들의 출력이 출력버퍼로 전달되어 출력패드에는 모두 출력이 나타난다.

다음에, 패키지상태의 테스트 경우를 살펴 본다. 이때에는 제5도의 입력패드에 외부핀이 연결되지 않아 전압이 인가되지 않으므로, 웨이퍼 테스트 신호 ØWTE는 논리 ＂로우＂상태가 된다. 병렬 테세트 인에이블 신호 ØFTE신호가 ＂하이＂로 입력되면 1차 2비트 컴퍼레이터들이 동작한다. 이때 제2차 2비트 컴퍼레이터들이 공급되는 제어입력 ØWTE는 인버터를 거쳐 논리 ＂하이＂상태가 되므로 제2차 2비트 컴퍼레이터들은 턴-온되고, 4개의 스위치들은 모두 턴-오프된다. 이때, 제1차 2비트 컴퍼레이터들에 접속된 출력버퍼들은 제어입력 ØWTE가 ＂로우＂로 인가되기 때문에 액티브되지 않는다. 그러므로 액티브되지 않는 출력버퍼에 접속된 출력패드에는 출력이 나타나지 않는다. 따라서 제2차 2비트 컴퍼레이터의 출력에 연결된 4개의 출력패드에만 출력이 나타난다.

상술한 바와 같이, 본 발명에 따른 제4도의 병렬 테스트회로에서는 데이타가 출력되는 출력패드의 수를 제한하는 제2차 2비트 컴퍼레이터를 구비하고, 제2차 2비트를 컴퍼레이터를 선택적으로 바이패스시키는 스위치를 구비하므로서, 웨이퍼 상태의 테스트 및 패키지 상태의 병렬 테스트가 가능하다. 특히 패키지 상태의 테스트시에는 출력핀이 대폭 줄어들게 되므로, 동시에 테스트할 수 있는 패키지수가 대량 증가된다. 또한 동일한 테스트회로에서, 패키지 상태에서는 자동적으로 웨이퍼상태의 병렬테스트 제어신호 ØWTE신호가 ＂로우＂가 되므로, 별도의 조작없이 패키지 상태의 병렬테스트가 가능하다.

본 발명의 실시예인 제4도에서는 출력패드가 4개로 줄어든 케이스를 설명하였다. 그러나, 만일 출력패드를 더 감소시키는 경우 최소 1개 패드까지 감소할 수 있다. 이때에는 제4도의 제1차 및 제2차 2비트 컴퍼레이터 및 스위치를 순차적으로 계속하여 필요한 단수만큼 접속하면 된다. 또한 본 발명의 또다른 실시예로, 입/출력핀이 많은 바이트/워드 와이드(byte/word wide) 메모리장치의 경우(예를들어, ×16 또는 ×32 등), 제2차 비교수단에 다(多)비트 컴퍼레이터(예를 들어, 4비트 컴퍼레이터 또는 8비트 컴퍼레이터등)를 이용하여 패키지상태의 테스트출력핀수를 원하는 갯수로 감소시킴으로써, 동시에 병렬테스트를 실시할 수 있는 패키지의 수가 대폭 늘어나게 되므로 테스트에 따른 비용을 대폭 절감할 수 있다.

Claims (8)

1. 복수개의 데이타를 전송하는 데이타 라인과, 상기 데이타 라인들에 접속하며 제1제어입력에 의해 제어되는 제1비교수단들과, 데이타 출력패스를 통하여 상기 제1비교수단들의 출력에 각각 접속된 출력버퍼들과, 상기 출력버퍼들에 각각 접속된 출력패드들을 구비하는 반도체 메모리칩의 병렬 테스트회로에 있어서, 상기 제1비교수단들의 출력을 선택적으로 입력하여 비교출력하는 제2비교수단 및 상기 제2비교수단과 상보적으로 액티브되어 상기 제2비교수단의 출력이 접속되는 출력패스를 차단하는 스위치수단을 가지는 적어도 한개 이상의 선택수단과, 상기 선택수단과 상기 출력버퍼의 접속을 제어하며 제2제어입력에 의하여 동작하는 제어수단을 구비함을 특징으로 하는 메모리칩 병렬테스트 회로.
2. 제1항에 있어서, 상기 제2제어입력이 상기 제2비교수단의 출력과 비접속된 상기 출력버퍼에 접속하고, 상기 제2제어입력의 반전입력이 상기 제2비교수단들에 접속됨을 특징으로 하는 메모리칩 병렬테스트 회로.
3. 제1항에 있어서, 상기 제2비교수단이 다비트 비교기임을 특징으로 하는 메모리칩 병렬 테스트 회로.
4. 제2항에 있어서, 상기 제2제어입력은 메모리칩의 외부에서 직접 인가됨을 특징으로 하는 메모리칩 병렬테스트 회로.
5. 제2항에 있어서, 상기 제2제어입력은 웨이퍼 상태의 병렬 테스트시에는 외부에서 인가되는 외부입력 전압에 대응하여 발생하며, 패키지 상태의 병렬 테스트시에는 상기 외부입력전압의 차단에 대응하여 발생하며, 메모리칩 내부에 내장되는 소정의 제어입력발생회로로부터 공급됨을 특징으로 하는 메모리칩 병렬 테스트 회로.
6. 제5항에 있어서, 상기 제어입력발생회로는 양단자가 상기 전원전압과 상기 입력노드에 접속하고 게이트가 상기 전원전압에 접속된 제1엔모오스트랜지스터와, 양단자가 상기 입력노드 및 출력노드와 접속하고 게이트가 상기 전원전압에 접속된 제1피모오스트랜지스터와, 한쪽 단자가 상기 출력노드와 접속하고 게이트가 상기 전원전압에 접속되는 제2엔모오스트랜지스터와, 양단자가 상기 제2엔모오스트랜지스터의 다른 한쪽 단자와 접지단 사이에 접속하고 게이트가 상기 전원전압에 접속하고 제3엔모오스트랜지스터와, 상기 출력노드에 연결되고 두개의 인버터가 직렬접속하여 이루어진 버퍼회로를 가지는 출력단과, 상기 외부입력전압을 입력받는 입력패드와, 상기 입력패드에 한쪽단자가 접속하고 다른 한쪽단자가 상기 입력노드에 접속하며 게이트가 상기 입력패드와 접속하는 제4엔모오스트랜지스터로 이루어짐을 특징으로 하는 메모리칩 병렬 테스트 회로.
7. 제6항에 있어서, 상기 입력패드에 인가되는 상기 외부입력전압은 웨이퍼상태 테스트시에 상기 메모리칩의 외부로부터 직접 인가되며, 상기 메모리칩의 상기 전원전압보다 높은 전압임을 특징으로 하는 메모리칩 병렬테스트 회로.
8. 제7항에 있어서, 상기 외부전압의 전압 레벨은 적어도 전원전압+3Vt의 크기를 가짐을 특징으로 하는 메모리칩 병렬테스트 회로.