KR0164397B1 - 데이타 변경회로를 구비한 반도체 메모리장치의 멀티 비트 테스트 회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

반도체 메모리장치의 칩 테스트 회로

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 동시에 병렬 테스트하는 메모리 칩의 수를 증가시키면서 테스트 커버리지를 향상시키고, 통합된 입출력핀들에 대해서 메모리 쎌 내부의 데이타를 임의로 변경할 수 있는 데이타 변경회로를 구비한 멀티 비트 테스트 회로를 제공한다.

3. 발명의 해결방법의 요지

본 발명은 칩 내부의 데이타와 칩 외부의 데이타를 교환하기 위한 복수개의 데이타 입출력 핀 또는 패드를 구비하는 반도체 메모리장치의 멀티 비트 테스트 회로에 있어서, 상기 칩 내부의 입출력 라인에 접속되어 상기 칩 내부의 데이타를 칩 외부로 전송하기 위하여 상기 데이타를 센싱하여 증폭하는 입출력 센스앰프와, 상기 칩 외부의 데이타를 칩 내부에 전송하여 저장하기 위하여 상기 데이타를 버퍼링하고 구동시키는 데이타 입력 수단과, 상기 데이타 입출력 핀으로 상기 데이타를 전송하거나 독출할때 입출력되는 데이타를 통합하여 통합된 상기 데이타 입출력 핀만으로 통합된 상기 데이타를 입출력하고 변경할수 있는 리이드 데이타 변경회로와, 상기 데이타 입출력 핀으로 상기 데이타를 전송하거나 쓰기를 할때 입출력되는 데이타를 통합하여 통합된 상기 데이타 입출력 핀만으로 통합된 상기 데이타를 입출력하고 변경할 수 있는 라이트 데이타 변경회로를 포함한다.

4. 발명의 중요한 용도

반도체 메모리장치에 적합하게 사용된다.

Description

데이타 변경회로를 구비한 반도체 메모리장치의 멀티 비트 테스트 회로

제1도는 종래기술에 의한 멀티 비트 테스트 회로의 데이타 경로를 도시한 도면.

제2도는 본 발명에 따른 멀티 비트 테스트 회로의 데이타 경로를 도시한 도면.

제3도는 제2도의 동작 타이밍도.

제4도는 제2도의 라이트 데이타 변경회로의 일실시예를 나타낸 도면.

제5도는 제2도의 리이드 데이타 변경회로의 일실시예를 나타낸 도면.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동시에 병렬 테스트하는 칩의 수를 증가시켜 충분히 불량칩을 스크린할 수 있는 멀티 비트 테스트 회로에 관한 것이다.

버스 폭이 넓은 반도체 메모리 장치의 성능을 테스트할때, 테스트 비용을 절감시키기 위해서 테스트 장비의 로드 보드(Load Board)에 웨이퍼(Wafer)상태를 테스트 하는 여러개의 프루브 팁(Probe Tip)혹은 패키지(Package)상태를 테스트하는 소켓(Socket)을 만들어 놓고서 여러개의 칩(chip)을 동시에 테스트하는 병렬 테스트를 사용한다. 이때, 테스트 장비에서 동시에 테스트할 수 있는 칩의 수가 많을 수록 제조원가는 절감되는 것이다. 그러나, 동시에 테스트할 수 있는 칩의 수는 무한대로 늘릴수 있는 것이 아니고 테스트 장비의 하드웨어(Hardware)인 신호(clock)및 어드레스(Address)를 발생시키는 구동핀(Drive Pin)과 데이타 발생 및 소망하는 데이타를 비교하는 입출력 핀(IO Pin)의 수가 한정되어 있기 때문에 테스트할 칩은 신호및 어드레스를 발생하는 핀수와 입출력핀수에 의해서 결정된다. 보통의 메모리 테스터(Memory Tester)의 구동핀(Drive Pin)수는 120∼320개이고, 입출력핀(IO Pin)수는 40∼144개 정도이다. 메모리칩 예를들면, 8메가 동기 그래픽 램(8Mega Synchronous Graphic RAM : 8M SGRAM)의 경우 신호핀(clock Pin)수는 11개이고, 어드레스 핀(Address Pin)수는 10개, 입출력 핀(IO Pin)은 32개로 바이트 와이드(Byte-Wide)화되면서 동시에 테스트할 수 있는 칩수의 제한은 입출력 핀(IO Pin)의 수에 의해서 결정되므로 동시에 테스트할 수 있는 칩의 수를 증가시키기 위해서 테스트 장비의 하드웨어인 입출력핀의 숫자를 늘리는 것은 고가의 포메터(Formatter)및 추가 로직(Logic)으로 테스트 장비의 값이 크게 상승한다. 그러므로, 반도체 메모리 칩의 제작시 테스트 회로를 메모리 칩내부에 내장시킨다. 따라서, 칩 외부의 동작 타이밍(Timing)은 로우 어드레스 스트로우브(Row Address Strobe:)신호가 논리 하이에서 논리 로우로 인에이블(Enable)되기 이전에 컬럼 어드레스 스트로우브(Column Address Strobe:)신호와 라이트 인에이블(Write Enable:)신호가 논리 로우로 인에이블(Enable)되면 멀티 비트 테스트(Multi-Bit-Test:MBT)모드(Mode)로 인식되어 여러개의 입출력(IO)이 통합되어 라이트(Write)및 리이드(Read)동작이 수행된다.

제1도는 입출력 핀수가 32개인 메모리 칩의 멀티 비트 테스트 회로의 데이타 경로를 도시한 도면이다. 제1도를 참조하면, 입출력 핀 또는 입출력 패드 0∼31과 상기 입출력핀을 4개씩 통합하여 테스트하는 8개의 테스트 회로 A로 구성되며 상기 테스트회로 A는 비교기를 포함한 리이드(Read)경로와 라이트(Write)경로를 가진다. 그리하여, 입출력핀 0∼3, 4∼7, 8∼11, 12∼15, 16∼19, 20∼23, 24∼27, 28∼31을 각각 하나씩의 테스트회로 A에 연결함으로써 8개의 입출력핀으로 통합하여 8개의 테스트회로 A만으로 테스트하여 한번에 테스트할 수 있는 칩의 수는 증가되어 테스트 비용을 줄일 수 있다. 즉, 외부에서 한개의 입출력핀에만 테이타를 라이트(Write)하거나 리이드(Read) 하여도 통합된 입출력핀은 내부적으로 같은 데이타가 사용된다. 메모리 장치의 입출력핀수는 앞으로도 계속 증가할 추세이고 증가하는 입출력핀수 만큼의 비율로 입출력핀수를 통합시키면 동시에 테스트할 수 있는 칩의 수는 증가시킬수 있으나 통합된 입출력핀간에 항상 같은 데이타가 라이트(Write)혹은 리이드(Read)된다. 따라서, 입출력핀 간이 단락(Short)된 경우, 같은 데이타가 라이트(Write) 혹은 리이드(Read) 되어 메모리 쎌(Memory Cell)에 불량이 발생하여도 스크린(Screen)할 수 없는 문제점이 있다. 또한 통합된 입출력핀들에 대해서는 메모리 쎌(Memory Cell)내부의 데이타를 임의로 바꿀 수 없으므로 패턴감도(Pattern Sensitivity)관련 테스트 커버리지(Test Coverage)가 입출력핀을 통합시키지 않고 모든 입출력핀에 독립적으로 기능 테스트를 하는 노멀 테스트(Normal Test)에 비해서 처리속도가 느리고, 집적도가 증가함에 따라서 장대한 입출력선의 마이크로 결함(Micro defect)을 검사할 수 없으므로 현재의 메모리 칩 테스트 방법은 멀티 비트 테스트만으로 충분히 불량을 스크린(Screen)못하는 문제점이 있다. 그 때문에 최종적으로 노멀 테스트(Normal test)를 하여 두번의 스텝(Step)으로 검사를 진행해야 하는 문제점이 있다. 이러한 종래 기술의 문제점은 결국 통합된 입출력핀에는 항상 같은 테이타 밖에 라이트(Write)및 리이드(Read)를 할 수 없어서 생기는 문제점이다.

따라서, 본 발명의 목적은 동시에 병렬 테스트하는 메모리 칩의 수를 증가시키면서 테스트 커버리지를 향상시키는 멀티 비트 테스트 회로를 제공함에 있다.

본 발명의 다른 목적은 통합된 입출력핀들에 대해서 메모리 쎌 내부의 데이타를 임의로 변경할 수 있는 데이타 변경회로를 구비한 멀티 비트 테스트 회로를 제공함에 있다.

본 발명의 또다른 목적은 교란성 노이즈를 검사하는 멀티 비트 테스트 회로를 제공함에 있다.

본 발명의 또다른 목적은 멀티 비트 테스트만으로도 충분한 테스트 커버리지를 갖게하여, 노멀 테스트를 하지 않아도 되므로 테스트 스텝의 단순화로 테스트 비용을 절감하는 멀티 비트 테스트 회로를 제공함에 있다.

이와같은 본 발명의 목적들을 달성하기 위한 본 발명은 칩 내부의 데이타와 칩 외부의 데이타를 교환하기 위한 복수개의 테이타 입출력 핀 또는 패드를 구비하는 반도체 메모리장치의 멀티 비트 테스트 회로에 있어서, 상기 칩 내부의 입출력 라인에 접속되어 상기 칩 내부의 데이타를 칩 외부로 전송하기 위하여 상기 데이타를 센싱하여 증폭하는 입출력 센스앰프와, 상기 칩 외부의 데이타를 칩 내부에 전송하여 저장하기 위하여 상기 데이타를 버퍼링하고 구동시키는 데이타 입력 수단과, 상기 데이타 입출력 핀으로 상기 데이타를 전송하거나 독출할때 입출력되는 데이타를 통합하여 통합된 상기 데이타 입출력 핀만으로 통합된 상기 데이타를 입출력하고 변경할 수 있는 리이드 데이타 변경회로와, 상기 데이타 입출력핀으로 상기 데이타를 전송하거나 쓰기를 할때 입출력되는 데이타를 통합하여 통합된 상기 데이타 입출력 핀만으로 통합된 상기 데이타를 입출력하고 변경할 수 있는 라이트 데이타 변경회로를 가지는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 이하 설명에서는 본 발명과 특별히 관련이 없는 특정부분들에 대해서는 제외시키고 멀티 비트 테스트 모드가 인에이블 되었을때의 데이타 경로를 중심으로 설명한다. 이들 특정 부분들의 설명없이도 본 발명이 실시될 수 있다는 것은 이 기술 분야에서 통상의 지식을 가진자에게 자명할 것이다.

제2도는 본 발명에 따른 멀티 비트 테스트 회로의 데이타 경로를 도시한 도면이다. 제2도는 제1도에 도시된 32개의 데이타 입출력핀이 멀티 비트 테스트 모드가 인에이블 즉, 논리 하이 가 되면 외부에서 8개의 입출력핀 A에 데이타를 라이트(Write)및 리이드(Read)하여 내부적으로 32개의 입출력핀에 데이타가 라이트 혹은 리이드 되어서 동시에 테스트할 수 있는 칩의 수를 증가시키는 종래의 테스트 방법에 추가적으로 라이트 데이타 변경회로와 리이드 데이타 변경회로를 추가시켜서 통합된 입출력선의 데이타를 임의로 바꿀수 있는 수단을 구비시켰다.

제3도는 제2도에 도시된 멀티 비트 테스트 회로가 동작하도록 인가되는 외부신호들의 동작 타이밍을 나타낸 것이다. 로우 어드레스 스트로우브 신호가 논리 하이에서 로우로 인에이블 되기 이전에 컬럼 어드레스 스트로우브 신호와 라이트 인에이블 신호가 논리 로우로 인에이블 되어 추가적으로 어드레스 단자를 통합된 입출력핀과 같이 연결시키고 4개의 통합된 입출력핀의 경우는 도시되지 아니한 어드레스 핀(Address Pin)들 A0, A1, A2, A3에 같이 연결시켜 다시말하면, 상기 어드레스 핀 A0에는 입출력핀 0, 4, 8, 12, 16, 20, 24, 28을 그리고 어드레스 핀 A1에는 입출력핀 1, 5, 9, 13, 17, 21, 25, 29를 그리고 어드레스 핀 A2에는 입출력핀 2, 6, 10, 14, 18, 22, 26, 30을 그리고 어드레스 핀 A3에는 입출력핀 3, 7, 11, 15, 19, 23, 27, 31을 연결시켜 데이타 변경을 제어할 수 있도록 연결시켰다. 또한 통합시키는 입출력핀수를 증가시켜 최대 모든 입출력핀을 통합시킬 수 있으며 이때 데이타 변경제어를 위해서 어드레스 조합 또는 사용안되는 핀(Pin)을 이용할 수 있다. 어드레스 핀의 신호가 논리 로우 이면 통합된 데이타가 그대로 바이 패스(by pass)되고, 어드레스 핀의 신호가 논리 하이 이면 통합된 데이타가 반전(Inversion)되어서 들어가게 된다. 전술한 바와같은 동작 타이밍이 메모리 장치에 입력되면 멀티 비트 테스트 모드로 입력되어서 멀티 비트 테스트 모드 인에이블 신호 MDQEN이 논리 하이 로 작용하여 멀티 비트 테스트 회로가 작동하고 각각의 어드레스 정보는 어드레스 래치 신호 MRAi로 예를들면, 어드레스 핀 A0은 어드레스 래치 신호 MRA0, 어드레스 핀 A1은 어드레스 래치 신호 MRA1, 어드레스 핀 A2는 어드레스 래치 신호 MRA2, 어드레스 핀 A3은 어드레스 래치 신호 MRA3로 래치(Latch)되어 있으면서 상기 멀티 비트 테스트 모드 인에이블 신호 MDQEN이 리셋(Reset)되기 전까지 계속 가지고 있으며, 어드레스 정보는 필요에 따라서, 위와같은 멀티 비트 테스트 모드 인에이블 동작 타이밍을 다시 인가시키면서 바꿔줄 수 있다.

제4도는 제2도의 라이트 데이타 변경회로의 일실시예이다. 라이트 데이타 경로에서 외부의 입출력핀 또는 패드의 티티엘 버퍼(TTL Buffer)와 테이타 입력 버퍼 및 구동단 사이에는 멀티 비트 테스트 모드를 위한 추가 회로가 구성되어 있으며 입출력핀 수 만큼 존재함을 미리 밝혀둔다. 제4도의 구성을 살펴보면, 데이타 입력신호 DQi를 입력하는 두개의 직렬연결된 피모오스 트랜지스터와 두개의 직렬로 연결된 엔모오스트랜지스터가 서로 직렬로 연결구성된 데이타 입력 버퍼 90과 상기 데이타 입력 버퍼 90의 출력단과 인버터 3이 접속되며 상기 인버터 3은 스위치 5의 입력단과 접속된다. 상기 스위치 5의 출력단은 인버터 11, 15, 17과 직렬로 연결된다. 멀티 비트 테스트 인에이블 신호 MDQEN을 일측의 입력신호로 하고 컬럼 어드레스 스트로우브 지연 신호 øCD를 타측의 입력신호로 하는 노아게이트 35는 인버터 7및 스위치 5, 9와 각각 접속되며, 상기 인버터 11의 출력단과 인버터 13의 입력단이 접속되고 상기 인버터 13의 출력단은 상기 스위치 9와 접속된다. 노드 20에는 상기 스위치 5, 9와 상기 인버터 7의 출력단이 접속된다. 상기 멀티 비트 테스트 인에이블 신호 MDQEN를 입력신호로 하는 인버터 33의 출력단은 스위치 31의 일측에 접속되고 상기 스위치 31의 타측은 노드 40에 접속된다. 또한 상기 스위치 31은 데이타 입력신호 DINM를 입력으로 하여 노드 50에 접속된다. 노아게이트 27 및 낸드게이트 29의 입력단은 일측이 노드 50에 접속되고 타측이 어드레스 래치신호 MRAi를 입력으로 받는다. 상기 노아게이트 27의 출력단은 인버터 25의 입력단에 접속되고 상기 낸드게이트 29와 인버터 25의 출력단은 낸드게이트 23의 입력단에 접속된다. 상기 낸드게이트 23의 출력단은 인버터 21의 입력단에 접속되고 상기 인버터 21의 출력단은 상기 노드 30에 접속된다. 본 발명에 따른 새로운 구성으로 외부에 대표로 연결된 입출력핀 0, 4, 8, 12, 16, 20, 24, 28에 의해서 통합 테이타 입력신호 DINM과 데이타 버퍼 입력 신호 DINi사이에 멀티 비트 테스트 모드로 인에이블 시키는 라이트 카스 비포어 라스(Write CAS Before RAS:WCBR)동작 타이밍에서 어드레스 정보를 래치시킨 어드레스 래치신호 MRAi가 논리 로우 인 경우는 상기 데이타 입력신호 DINM을 그대로 바이패스 시키고, 상기 어드레스 래치신호 MRAi가 논리 하이 인 경우는 상기 데이타 입력신호 DINM을 반전시켜서 상기 데이타 버퍼 입력 신호 DINi로 보내는 회로를 가지고 있으며 메모리 쎌에 데이타를 라이트할 시 사용된다.

제5도는 제2도의 리이드 데이타 변경회로의 일실시예이다. 제5도의 구성을 살펴보면, 데이타 입력신호 RDQ0, RDQ1, RDQ2, RDQ3 각각은 노드 10, 20, 30, 40 각각에 접속되고 어드레스 래치신호 MRA0, MRA1, MRA2, MRA3 각각은 노드 50, 60, 70, 80에 각각 접속된다. 상기 데이타 입력신호 RDQ0, RDQ1, RDQ2, RDQ3 각각은 노아게이트 3, 7, 11, 15 및 낸드게이트 5, 9, 13, 17의 입력단의 일측에 각각 입력되고 상기 어드레스 래치신호 MRA0, MRA1, MRA2, MRA3 각각은 노아게이트 3, 7, 11, 15 및 낸드게이트 5, 9, 13, 17의 입력단의 타측에 각각 입력된다. 상기 노아게이트 3, 7, 11, 15의 출력단은 각각은 인버터 19, 21, 23, 25의 입력단 각각에 접속되고 낸드게이트 27, 29, 31, 33의 입력단중 일측에는 상기 인버터 19, 21, 23, 25의 출력단이 접속되고 타측에는 낸드게이트 5, 9, 13, 17의 출력단이 접속된다. 상기 낸드게이트 27, 29, 31, 33의 출력단은 인버터 35, 37, 39, 41의 입력단에 접속된다. 상기 인버터 35의 출력단은 노아게이트 43과 낸드게이트 45 각각의 제1입력단에 접속되고, 상기 인버터 37의 출력단은 노아게이트 43과 낸드게이트 45 각각의 제2입력단에 접속되고, 상기 인버터 39의 출력단은 노아게이트 43과 낸드게이트 45 각각의 제3입력단에 접속되고, 상기 인버터 41의 출력단은 노아게이트 43과 낸드게이트 45 각각의 제4입력단에 접속된다. 상기 노아게이트 43의 출력단은 인버터 47의 입력단에 접속되며 낸드게이트 47의 출력단과 상기 인버터 47의 출력단은 낸드게이트 49의 입력단에 접속된다. 상기 낸드게이트 49의 출력단은 인버터 51의 입력단에 접속된다.

리이드 데이타 경로에서 각각의 입출력핀의 메모리 쎌에 저장된 데이타가 워드선(Word Line)이 인에이블 되고 비트선(Bit Line)이 인에이블되어서 입출력선에 데이타가 실리면 입출력선 센싱(Sensing)이루어진다. 그후 데이타가 출력버퍼로 가기전에 통합된 데이타를 비교하는 회로인 비교기 10를 통과한다. 상기 비교기는 통합된 입출력핀에 한개씩 존재한다. 입출력 센스앰프(IO Sense Amplifier)및 통합된 데이타를 비교하는 비교기 10사이에 각각의 입출력선의 데이타와 멀티 비트 테스트 모드로 인에이블 시키는 WCBR동작 타이밍에서의 어드레스 정보를 래치시킨 상기 어드레스 래치신호 MRAi를 입력 신호로 하여 상기 어드레스 래치신호 MRAi가 논리 로우 인 경우는 상기 입출력선의 데이타를 그대로 바이패스 시키고, 상기 MRAi가 논리 하이 인 경우는 입출력선의 데이타를 반전시켜 비교기 10에 입력하게 된다. 제2도의 동작설명을 제3도, 제4도, 제5도를 참조하여 부연설명하면, 먼저 멀티 비트 테스트 모드로 인에이블 시키는 WCBR동작 타이밍의 입력이 없는 경우 상기 멀티 비트 테스트 인에이블 신호 MDQEN이 논리 로우 로 계속 유지되어 메모리 칩은 통상의 노멀 동작을 수행하여 각각의 입출력핀 별 데이타가 분리되어서 라이트 및 리이드가 이루어진다. 예를들면, 라이트 동작이 수행되는 경우 제4도에서와 같이 각각의 데이타 입력버퍼에 외부 입출력핀에서 들러온 데이타가 상기 멀티 비트 테스트 인에이블 신호 MDQEN이 논리 로우 이므로 통합 데이타 입력 신호 DINM이 끊기고 컬럼 어드레스 스트로우브 신호에 의해 지연된 신호 øCD가 논리 로우 인 경우 데이타 입력버퍼와 구동단의 출력신호 DINi로 출력되어 정상적인 라이트(Write)동작이 이루어진다. WCBR동작 타이밍이 입력되어 상기 멀티 비트 테스트 인에이블 신호 MDQEN이 논리 하이 가 계속유지되고 어드레스 핀의 입력을 받아서 상기 어드레스 래치신호 MRAi가 입력되면 상기 멀티 비트 테스트 인에이블 신호 MDQEN에 의해서 노멀 라이트 데이타 경로(Normal Write Data path)는 끊기고 상기 통합 데이타 입력 신호 DINM이 데이타 입력 버퍼와 구동단의 출력신호 DINi로 출력되게 된다. 이때 상기 어드레스 래치신호 MRAi의 입력에 의해서 상기 통합 데이타입력 신호 DINM은 바이패스 되거나 반전되어 출력되게 된다. 만약 WCBR동작 타이밍에서 어드레스 정보가 담긴 어드레스 핀 A0, A1, A2, A3이 논리 로우 이면 어드레스 래치 신호 MRA0, MRA1, MRA2, MRA3이 논리 로우 가 되어서 모든 입출력핀의 통합된 데이타가 그대로 바이패스되어 들어가게 되고, 어드레스 핀 A0의 어드레스만이 논리 하이 이고 어드레스 핀 A1, A2, A3이 논리 로우 이면 상기 신호 MRA0은 논리 하이, 상기 어드레스 래치신호 MRA1, MRA2, MRA3은 논리 로우 가 되어서 입출력핀 0, 1, 3, 12, 16, 20, 24, 28의 데이타 입력 버퍼에는 상기 통합 데이타 입력신호 DINM이 반전되어 들어가게 되고 다른 입출력핀에는 상기 통합 데이타 입력신호 DINM이 그대로 바이패스되어 데이타 입력버퍼로 들어가 데이타가 데이타가 구동되어 메모리 쎌에 라이트 된다. 전술한 바와 마찬가지로 입출력핀 별로 원하는 데이타를 어드레스 정보와 외부에 대표로 연결된 입출력핀 0, 4, 8, …, 28을 조합하여 원하는 형태의 데이타를 메모리 쎌에 구동할 수 있다.

제4도의 라이트 데이타 변경회로에 의해서 데이타를 임의로 변경시켜 메모리 쎌내에 데이타를 라이트한 후 리이드 하기 위해서 정상적인 리이드 경로에 의해 입출력 센스 앰프를 거친후 데이타를 비교하는 비교기 10로 가기전에 제5도의 리이드 데이타 변경회로에서 각각의 입출력핀의 데이타 RDQ0, RDQ1, RDQ2, RDQ3은 상기 WCBR동작 타이밍에서 어드레스 정보에 의해 래치된 어드레스 래치신호 MRA0의 입력 에의해서 입출력핀의 데이타가 그대로 바이패스 되거나, 반전되어서 통합된 데이타를 비교하는 비교기 10에 들어가게 된다. 만약 WCBR동작 티이밍에서 어드레스 정보가 담긴 어드레스 핀 A0, A2가 논리 로우 이고, A1, A3이 논리 하이이면 상기 어드레스 래치신호 MRA0, MRA2가 논리 로우가 되고 MRA1, MRA3이 논리 하이 가 되어서 입출력핀의 데이타 RDQ0, RDQ2는 그대로 바이패스 되고 RDQ1, RDQ2는 그대로 바이패스되고 RDQ1, RDQ2은 반전되어 비교기에 들어가서 모든 입출력핀의 데이타가 같으면 비교기의 출력이 논리 로우가 되고 한개의 입출력핀의 데이타가 틀리면 비교기의 출력이 논리 하이 가 되어 데이타 출력 버퍼를 통하여 출력된다. 전술한 바와 같은 실시예를 토대로 하면, 통합된 입출력핀의 데이타가 외부 연결된 대표 입출력핀의 데이타 입력신호 DINM과 틀리게 임의로 조정할 수 있음이 이 기술분야의 통상의 지식을 가진자에게는 용이하게 예측되어질 수 있을 것이다. 제2도에 도시된 본 발명에 의한 멀티 비트 테스트 회로는 본 발명에 의한 기술적 사상에 입각하여 실현한 최적의 실시예임은 자명한 사실이다. 그러나, 본 발명에 의한 리이드 데이타 변경회로와 라이트 데이타 변경회로의 구성에 있어서 제4도와 제5도의 구성외의 다른 변형이 이루어질 수도 있음에 주목하여야 한다. 또한, 통합된 입출력핀의 데이타를 변경하기 위한 어드레스 신호 입력 방법외에도 다양한 실시예가 이루어질 수도 있다.

상술한 바와 같이 본 발명에 의한 멀티 비트 테스트회로를 구비하는 반도체 집적회로 및 통합 데이타 변경회로에 의해 동시에 병렬 테스트하는 메모리 칩의 수를 증가시키면서 테스트 커버리지를 각각의 입출력핀을 독립적으로 테스트하는 노멀 테스트 수준으로 모든 결함을 스크린(Screen)할 수 있도록 하였고, 통합된 입출력핀의 단락여부를 검사할 수 있으며 통합된 입출력핀들에 대해서 쎌 내부의 데이타를 입으로 바꿀수 있는 효과를 얻을 수 있으며 메모리 제품의 고집적화로 인하여 장대한 입출력선의 마이크로 결함을 스크린 할 수 있는 효과가 있다. 그리고, 멀티 비트 테스트만으로도 충분히 불량을 스크린 할 수 있으므로 노멀 테스트 방식을 완전히 멀티 비트 테스트 모드로 구현하여 대체할 수 있으며 모든 입출력핀을 통합시켜서 한번에 테스트할 수 있는 칩의수(병렬된 칩의수)를 최대로 증가시켜 충분히 불량을 스크린할 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 발명분야의 숙련된 자에게 있어 명백할 것이다.

Claims (8)

1. 칩 내부의 데이타와 칩 외부의 데이타를 교환하기 위한 복수개의 데이타 입출력 핀 또는 패드를 구비하는 반도체 메모리장치의 멀티 비트 테스트 회로에 있어서, 상기 칩 내부의 입출력 라인에 접속되어 상기 칩 내부의 데이타를 칩 외부로 전송하기 위하여 상기 데이타를 센싱하여 증폭하는 입출력 센스앰프와, 상기 칩 외부의 데이타를 칩 내부에 전송하여 저장하기 위하여 상기 데이타를 버퍼링하고 구동시키는 데이타 입력 수단과, 상기 데이타 입출력 핀으로 상기 데이타를 전송하거나 독출할때 입출력되는 데이타를 통합하여 통합된 상기 데이타 입출력 핀만으로 통합된 상기 데이타를 입출력하고 변경할 수 있는 리이드 데이타 변경회로와, 상기 데이타 입출력 핀으로 상기 데이타를 전송하거나 쓰기를 할때 입출력되는 데이타를 통합하여 통합된 상기 데이타 입출력 핀만으로 통합된 상기 데이타를 입출력하고 변경할 수 있는 라이트 데이타 변경회로를 구비함을 특징으로 하는 반도체 메모리장치의 멀티 비트 테스트 회로.
2. 제1항에 있어서, 상기 라이트 데이타 변경회로는 데이타 입력시 상기 칩 외부에서 통합된 데이타를 임의로 변경하여 쓰기가 가능함을 특징으로 하는 반도체 메모리장치의 멀티 비트 테스트 회로.
3. 제1항에 있어서, 상기 라이트 데이타 변경회로는 데이타 출력시 임의로 상기 데이타 출력을 변경시켜 독출할 수 있는 비교기를 구비함을 특징으로 하는 반도체 메모리장치의 멀티 비트 테스트 회로.
4. 제1항에 있어서, 상기 멀티 비트 테스트 회로는 통합된 데이타를 임으로 변경하기 위한 제어회로를 더 구비함을 특징으로 하는 반도체 메모리장치의 멀티 비트 테스트 회로.
5. 제1항에 있어서, 상기 리이드 데이타 변경회로는 소정의 동작타이밍이나 여분의 입출력 핀 또는 전기 휴즈를 이용하여 통합된 데이타를 변경함을 특징으로 하는 반도체 메모리장치의 멀티 비트 테스트 회로.
6. 제1항에 있어서, 상기 라이트 데이타 변경회로는 소정의 동작타이밍이나 여분의 입출력 핀 또는 전기 휴즈를 이용하여 통합된 데이타를 변경함을 특징으로 하는 반도체 메모리장치의 멀티 비트 테스트 회로.
7. 제1항 내지 제4항에 있어서, 상기 제어수단은 상기 통합된 데이타를 연속적으로 변경함을 특징으로 하는 반도체 메모리장치의 멀티 비트 테스트 회로.
8. 제1항에 있어서, 상기 멀티 비트 테스트 회로는 상기 통합된 데이타를 연속적으로 변경하면서 병렬 테스트함을 특징으로 하는 반도체 메모리장치의 멀티 비트 테스트 회로.