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JPH11219146A - アクティブマトリックス発光ダイオード画素構造およびその方法 - Google Patents

アクティブマトリックス発光ダイオード画素構造およびその方法

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JPH11219146A
JPH11219146A JP31156998A JP31156998A JPH11219146A JP H11219146 A JPH11219146 A JP H11219146A JP 31156998 A JP31156998 A JP 31156998A JP 31156998 A JP31156998 A JP 31156998A JP H11219146 A JPH11219146 A JP H11219146A
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ハロルド アサトン ジェームズ
Roger Green Stewart
グリーン スチュアート ロジャー
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パウル キュオモ フランク
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Mitsubishi Chemical Corp
Sarnoff Corp
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Abstract

(57)【要約】 【課題】画素構造の発光ダイオードにおける電流の不均
一性を低減することによって、輝度の不均一性を改善す
るＬＥＤ画素構造と方法とを提供する。 【解決手段】少なくとも一つの画素を備えるディスプレ
イであって、上記画素は、第１トランジスタと、キャパ
シタと、第２トランジスタと、第３トランジスタと、第
４トランジスタと、第５トランジスタと、光要素とから
成り、それらの構成要素を特定に接続することにより構
成されていることを特徴とするディスプレイ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
ックス発光ダイオード画素（ピクセル）構造に関する。
本発明は、詳しくは、画素構造の発光ダイオードにおい
て電流の不均一性を低減して輝度の均一性を改善する画
素構造と、前記アクティブマトリックス発光ダイオード
画素構造の作動方法に関する。尚、本出願は1997年9月2
9日出願の米国仮出願第 60/060,386 号および1997年9月
29日出願の米国仮出願第 60/060,387 号の優先権を主張
すると供に、本出願に引用する。
【０００２】
【従来の技術】図１に示すようなマトリックスアドレッ
シングを使用して画素を点灯するマトリックスディスプ
レイは、当該技術分野において周知である。典型的なデ
ィスプレイ１００は、行と列に構成された画面要素すな
わち表示要素（ピクセル）１６０を有する。このディス
プレイは、列データ発生装置１１０と行データ発生装置
１２０を内蔵している。作動にあたっては、各行は行ラ
イン１３０を介して順次通電されるとともに、対応する
列ラインを使用して対応する画素が通電される。パッシ
ブマトリックスディスプレイにおいては、各行の画素は
順次１個ずつ点灯されるが、アクティブマトリックスデ
ィスプレイにおいては、各列の画素に順次データがロー
ドされる。すなわち、パッシブマトリックスディスプレ
イの各列は全フレーム時間のほんの一部分で「通電状態
である」に過ぎないが、アクティブマトリックスディス
プレイの各列はフレーム時間の全体にわたって「通電状
態とする」ことが出来る。
【０００３】ポータブルディスプレイ、例えばラップト
ップコンピュータの普及にともなって、さまざまなプレ
イ技術、例えば液晶ディスプレイ（ＬＣＤ）および発光
ダイオードディスプレイ（ＬＥＤ）が使用されるように
なった。一般的に、ポータブルディスプレイにおいて
は、ディスプレイを使用するポータブルシステムの電力
を節約し、それによってポータブルシステムの「使用時
間」を延長できる様にすることが重要である。
【０００４】ＬＣＤにおいては、ディスプレイの使用中
の全期間にわたってバックライトがオンになっている。
すなわち、ＬＣＤ内のすべての画素が点灯され、ある画
素を「暗く」するには、画素を通る光を偏光層でさえぎ
る。これに対して、ＬＥＤディスプレイは、通電された
画素のみが点灯され、暗い画素を点灯する必要をなくし
て省電力を図っている。
【０００５】図２に、２個のＮＭＯＳトランジスタＮ１
とＮ２を有する従来技術のアクティブマトリックスＬＥ
Ｄ画素構造２００を示す。この画素構造においては、ト
ランジスタＮ１に通電することによりコンデンサＣにデ
ータ（電圧）が先ず保存され、次に「駆動トランジス
タ」Ｎ２に通電してＬＥＤを点灯する。画素構造２００
を使用したディスプレイでも節電は可能であるが、この
画素構造では、いくつかの原因により不均一な輝度レベ
ルを呈する。
【０００６】第一に、ＬＥＤの輝度はそこを通る電流に
比例することが観測されている。使用中、「駆動トラン
ジスタ」Ｎ２の閾値電圧がドリフトするためＬＥＤを通
る電流が変化する可能性がある。この電流の変化がディ
スプレイの輝度の不均一性の一因となる。
【０００７】第二に、ディスプレイの輝度の不均一性の
もう一つの原因は、「駆動トランジスタ」Ｎ２の製造に
おいて見いだすことが出来る。いくつかの場合に、「駆
動トランジスタ」Ｎ２は、トランジスタの初期閾値電圧
の均一性の確保が困難な材料で作られ、その結果、画素
ごとに変動する。
【０００８】第三に、ＬＥＤの電気的パラメータも不均
一性を呈することがある。例えば、バイアス温度ストレ
ス条件下では、ＯＬＥＤ（有機発光ダイオード）のター
ンオン電圧の増加が予想される。
【０００９】従って、画素構造の「駆動トランジスタ」
における閾値電圧の変動に起因する電流の不均一性を低
減する画素構造と、それに関連する方法が当該技術分野
において必要となっている。
【００１０】
【発明が解決しようとする課題】本発明は、画素構造の
発光ダイオードにおける電流の不均一性の低減によって
輝度の均一性を改善するＬＥＤ（またはＯＬＥＤ）画素
構造と方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明者らは鋭意検討した結果、５個のＮＭＯＳト
ランジスタ、コンデンサ、およびＬＥＤから成る画素構
造が上記課題を解決できることを見出し、本発明を完成
するに至った。
【００１２】すなわち、本発明の第一の要旨は、少なく
とも一つの画素を備えるディスプレイであって、当該画
素は、（１）第１選択ラインへの接続用であるゲート
と、ソースと、ドレインとを有する第１トランジスタ
と、（２）当該第１トランジスタのドレインが接続され
ている第１端子と、第２端子とを有するキャパシタと
（３）オートゼロラインへの接続用であるゲートと、ソ
ースと、当該第１トランジスタの当該ドレインが接続さ
れているドレインとを有する第２トランジスタと、
（４）第２選択ラインへの接続用であるゲートと、当該
第２トランジスタのドレインに接続されたソースと、ド
レインとを有する第３トランジスタと、（５）当該第１
トランジスタのソースに接続されたゲートと、ソース
と、当該第２トランジスタの当該ソースに接続されたド
レインとを有する第４トランジスタと、（６）当該第１
トランジスタのソースに接続されたゲートと、ソース
と、当該第３トランジスタの当該ドレインに接続された
ドレインとを有する第５トランジスタと、（７）当該第
４トランジスタのソースと当該第５トランジスタのソー
スとが、一方の端子に接続されている２個の端子を有す
る光要素とから成ることを特徴とするディスプレイに存
する。
【００１３】第１の要旨の好ましい態様において、画素
構造は３個のトランジスタと１個のダイオードから成
る。
【００１４】第１の要旨の他の好ましい態様において、
画素構造は５個のトランジスタを有する異なる画素構造
である。
【００１５】第１の要旨の他の好ましい態様において、
画素構造はオートゼロ化電圧範囲を拡張する追加のライ
ンを１本備える。
【００１６】本発明の第２の要旨は、画素パラメータを
測定し、それを使用して入力画素データを調節する、一
つの外部測定モジュールと種々の測定方法に存する。
【００１７】
【発明の実施の形態】以下、本発明を図面を使用して詳
しく説明する。尚、理解を容易にするため、各図に共通
の要素は可能な限り同一の符号を付した。
【００１８】図３は、本発明によるアクティブマトリッ
クスＬＥＤ画素構造３００の略図である。好ましい実施
態様において、アクティブマトリックスＬＥＤ画素構造
は、薄膜トランジスタ（ＴＦＴ）、すなわちポリシリコ
ンまたはアモルファスシリコンを使用して作られたトラ
ンジスタを使用して実施される。同様に、好ましい実施
態様において、アクティブマトリックスＬＥＤ画素構造
は、有機発光ダイオード（ＯＬＥＤ）を使用する。この
画素構造は薄膜トランジスタと有機発光ダイオードを使
用して実施しているが、本発明は他のタイプのトランジ
スタや発光ダイオードを使用しても実施できる。
【００１９】この画素構造３００は、トランジスタ閾値
電圧（Ｖt）の不均一性が大きくかつＯＬＥＤターンオ
ン電圧の不均一性が大きい場合でも、均一な電流駆動を
提供する。すなわち、ＯＬＥＤを通る電流を均一に保
ち、それによってディスプレイの輝度の均一性を確保す
ることが望ましい。
【００２０】図３を参照すると、画素構造３００は、５
個のＮＭＯＳトランジスタＮ１（３１０）、Ｎ２（３２
０）、Ｎ３（３３０）、Ｎ４（３４０）およびＮ５（３
５０）、コンデンサ３０２、およびＬＥＤ（ＯＬＥＤ）
（光要素）３０４（光要素）から成る。選択ライン３７
０はトランジスタ３５０のゲートに接続されている。デ
ータライン３６０はコンデンサ３０２の一方の端子に接
続されている。オートゼロライン３８０はトランジスタ
３４０のゲートに接続されている。ＶＤＤライン３９０
がトランジスタ３２０、３３０のドレインに接続されて
いる。画素アレイ内の前の行からのオートゼロライン３
８２が、トランジスタ３３０のゲートに接続されてい
る。
【００２１】前行からのオートゼロライン３８２は第２
の選択ラインとして実施可能であることに注目すべきで
ある。すなわち、現在の画素のタイミングは、前行から
のオートゼロライン３８２が第２の選択ラインを必要と
せずに利用でき、それによって現在の画素の複雑さとコ
ストを低減するようになっている。
【００２２】コンデンサ３０２の一つの端子は（ノード
Ａにおいて）トランジスタ３３０のソースと、トランジ
スタ３４０、３５０のドレインに接続されている。トラ
ンジスタ３５０のソースは（ノードＢにおいて）トラン
ジスタ３１０と３２０のゲートに接続されている。トラ
ンジスタ３１０のドレインはトランジスタ３４０のソー
スに接続されている。最後に、トランジスタ３１０と３
２０のソースはＬＥＤ３０４の一方の端子に接続されて
いる。
【００２３】前述のように、有機ＬＥＤディスプレイの
駆動には種々の不均一性による問題が多い。本発明は、
これらの問題を対象とする有機ＬＥＤディスプレイの構
造に関する。すなわち、各ＬＥＤ画素は、ＬＥＤターン
オン電圧の変動やＴＦＴ閾値電圧の変動に鈍感な方法で
駆動される。すなわち、現在の画素は、ＬＥＤターンオ
ン電圧やＴＦＴ閾値電圧の変動に対処するために使用さ
れるオートゼロ化方法を使用して、オフセット電圧パラ
メータを求めることが出来る。
【００２４】更に、従来のアクティブマトリックス液晶
ディスプレイにおいて使用された方法に極めて類似する
方法によって、各画素にデータがデータ電圧として供給
される。その結果、本発明のディスプレイ構造は、従来
の行と列のスキャナに対し、外付けでも内蔵でも使用す
ることが出来る。
【００２５】本発明の画素は、５個のＴＦＴと、１個の
コンデンサと、ＬＥＤとを使用する。ＴＦＴの接続は、
ＬＥＤのカソードにではなく、アノードに接続されるこ
とに注目すべきであり、このことは従来の有機ＬＥＤに
おいてはＩＴＯがホールエミッタであるという事実によ
って必要とされる。従って、ＬＥＤはＴＦＴのドレイン
にではなく、ソースに接続される。各ディスプレイの列
は、２本の行ライン（オートゼロラインと選択ライン）
と、１−１／２列ライン（データラインと、隣の列と共
有する＋ＶＤＤライン）を有する。各ライン上の波形も
図４に示す。画素３００の作動を以下３フェーズ、すな
わち３段階で詳述する。
【００２６】第一フェーズはプリチャージフェーズであ
る。前行３８２のオートゼロ（ＡＺ）ライン上の正のパ
ルスがトランジスタ３３０を「オン」にし、画素のノー
ドＡをＶdd、例えば＋１０Ｖまでプリチャージする。次
にデータラインが、前行の画素へデータを書き込むた
め、そのベースライン値から変化し、そのベースライン
へ戻る。これは考慮中の画素への正味効果を持たない。
【００２７】第二フェーズはオートゼロフェーズであ
る。現在の行のＡＺラインとＳＥＬＥＣＴラインが高く
なり、トランジスタ３４０、３５０を「オン」にし、ト
ランジスタＮ１ ３１０のゲートを落とし、ターンオン
電圧へと自己バイアスをかけ、ＬＥＤに極くわずかな電
流を流す。このフェーズにおいて、ＬＥＤのターンオン
電圧とＮ１の閾値電圧の合計がＮ１のゲートに保存され
る。Ｎ１とＮ２とはごく接近して配置できるので、それ
らの初期閾値電圧は極めて類似している。更に、これら
２個のトランジスタのソースに対するゲート電圧Ｖgsは
同じはずである。ＴＦＴの閾値電圧のドリフトはＴＦＴ
の全寿命にわたってＶgsのみに依存するので、これらデ
バイスの閾値電圧はＴＦＴの全寿命にわたって追従する
と見なすことが出来る。従って、Ｎ２の閾値電圧もその
ゲート上に保存される。オートゼロ化の完了後、オート
ゼロラインはロー（low）に戻る一方、選択ラインはハ
イ（high）のままである。
【００２８】第三フェーズはデータ書き込みフェーズで
ある。データはベースライン電圧を超える電圧としてデ
ータラインへ印加され、コンデンサを介して画素に書き
込まれる。次に選択ラインがローに戻り、データ電圧、
プラスＬＥＤターンオン電圧、プラスＮ２の閾値電圧の
合計が、残りのフレームに関してノードＢに保存され
る。保存されたデータがリークによって失われないよう
に、ノードＢから＋Ｖddまでのコンデンサを使用できる
ことに注目すべきである。
【００２９】要するに、オートゼロフェーズの間、細電
流（trickle current）を使用して、ＬＥＤのターンオ
ン電圧とＮ２の閾値電圧が「測定」され、ノードＢに保
存される。このオートゼロフェーズは、本質的には駆動
電流が極めて小さい電流駆動モードの作動である。オー
トゼロフェーズの後の書き込みフェーズになって初め
て、印加されたデータ電圧を使用してＬＥＤに増分が与
えられる。従って、本発明は、電圧駆動または電流駆動
よりはむしろ、「ハイブリッド駆動」を有するというこ
とが出来る。ハイブリッド駆動方法は、電圧駆動および
電流駆動における欠点がなく、両者の長所を組み合わせ
るものである。ＬＥＤのターンオン電圧とＴＦＴの閾値
電圧の変動は、電流駆動における場合と全く同様に補正
される。同時に、ディスプレイ上のすべてのラインは電
圧によって駆動されるので、高速で駆動することが出来
る。
【００３０】注目べきことに、データライン３６０に印
加されるデータ電圧の増分は、ＬＥＤ３０４全体にわた
って直接現れるのではなく、Ｎ２（３２０）とＬＥＤの
Ｖgs間に分割される。このことは単に、データ電圧から
ＬＥＤ電圧への非線型のマッピングがあることを意味す
る。このマッピングは、ＬＥＤ電圧からＬＥＤ電流への
非線型のマッピングと組み合わされて、データ電圧から
ＬＥＤ電圧への全体の伝達関数を発生するが、これは単
調で、上記のようにディスプレイの全寿命にわたって安
定している。
【００３１】現在の画素構造３００の利点は、閾値が補
正されない画素におけるトランジスタ（Ｎ３、Ｎ４およ
びＮ５）がフレームあたり１列時間のみオンとなるため
デューティサイクルが極めて短く、認識できるほどには
シフトしないと予想されることである。更に、Ｎ２は、
ＬＥＤの現在パスにおける唯一のトランジスタである。
このパス上で直列接続されたトランジスタは、ディスプ
レイ効率を劣化させるか、あるいは未補正のＴＦＴ閾値
シフトによる問題を発生する可能性があり、もしも一つ
の列上の全部の画素によって共有されると、縦方向の著
しいクロストークをもたらす可能性がある。
【００３２】選択パルスとオートゼロ（ＡＺ）パルスは
行スキャナによって形成される。列データはＡＺパルス
同士間のタイムスロットにおいて（任意の）一定ベース
ライン電圧に加えて印加される。選択信号の下降エッジ
は、データライン上でデータが有効である間に発生す
る。直接サンプル・タイプまたはチョップト・ランプ・
タイプのいずれかの各種の外付けまたは内蔵の列スキャ
ナが、このタイミングによってデータを発生することが
出来る。
【００３３】上記の画素構造によれば、有機ＬＥＤを使
用して大型の直視ディスプレイを造ることが出来る。も
ちろん、現在の画素構造は、駆動電流を必要とするディ
スプレイ要素を使用する任意のディスプレイ技術にも、
特にディスプレイ要素またはＴＦＴのターンオン電圧が
シフトするかまたは不均一である場合、適用可能であ
る。
【００３４】図５は、本発明によるアクティブマトリッ
クスＬＥＤ画素構造５００の好ましい実施態様の略図で
ある。この画素構造５００は、図３の画素構造３００に
類似であるが、ここでは２個のトランジスタの代わりに
ショットキダイオード１個を使用している。
【００３５】画素構造３００が有する可能性のある欠点
の一つとして、１画素あたり５個のトランジスタを使用
していることが挙げられる。すなわち、各画素に多数の
トランジスタを使用しているので、画素のフィルファク
タ（fill factor）（アクティブプレートを通るボトム
側放出を想定して）およびその収率（yield）にも影響
を及ぼす可能性がある。従って、画素構造３００は、各
画素に１個のショットキダイオードのみを使用してトラ
ンジスタ数を５個から３個に減らしつつ、且つ上記と同
じ機能を果たす。
【００３６】図５において、画素５００は３個のＮＭＯ
ＳトランジスタＮ１（５１０）、Ｎ２（５２０）、Ｎ３
（５３０）、１個のコンデンサ５０２、１個のショット
キダイオード５４０、およびＬＥＤ（ＯＬＥＤ）５５０
（光要素）から成る。選択ライン５７０はトランジスタ
５３０のゲートに接続されている。データライン５６０
はコンデンサ５０２の一方の端子に接続されている。オ
ートゼロライン５８０はトランジスタ５２０のゲートに
接続されている。点灯ライン（ＶＤＤラインに類似）５
９０はショットキダイオード５４０の一方の端子に接続
されている。
【００３７】コンデンサ５０２の一方の端子は（ノード
Ａにおいて）トランジスタ５２０と５３０のドレインに
接続されている。トランジスタ５３０のソースは（ノー
ドＢにおいて）トランジスタ５１０のゲートに接続され
ている。トランジスタ５１０のドレインはトランジスタ
５２０のソースと、ショットキダイオード５４０の一方
の端子に接続されている。
【００３８】画素構造５００も、下記のように、プリチ
ャージフェーズ、オートゼロフェーズ、およびデータ書
き込みフェーズの３フェーズで作動する。すべての点灯
ラインはディスプレイの周囲で相互に結合されていて、
プリチャージフェーズが始まる前に、これら点灯ライン
は、約＋１５Ｖのプラスの電圧ＶILLに保持される。以
下の説明においては、考慮中の行を「行ｉ」と呼ぶ。各
ライン上の波形も図６に示す。
【００３９】第一フェーズはプリチャージフェーズであ
る。プリチャージは、オートゼロ（ＡＺ）ラインがトラ
ンジスタＮ２をオンにし、選択ラインがトランジスタＮ
３をオンにすると開始される。このフェーズは、データ
ラインがリセットレベルにあるとき行なわれる。ノード
ＡとＢにおける電圧はトランジスタＮ１のドレインと同
じ電圧まで上昇するが、これはＶILLより低いダイオー
ド降下である。
【００４０】第二フェーズはオートゼロフェーズであ
る。次に、点灯ラインがアースに落ちる。このフェーズ
中、アレイ上のすべての画素は短時間暗くなる。ここ
で、ショットキダイオード５４０がトランジスタＮ１の
ドレインを、アースされた点灯ラインから絶縁して、Ｎ
１のオートゼロ化が始まる。ノードＢがトランジスタＮ
１の閾値電圧プラスＬＥＤ５５０のターンオン電圧にほ
ぼ等しい電圧に達すると、ＡＺラインを使用してトラン
ジスタＮ２を「オフ」にし、点灯ラインはＶILLに戻
る。選択されなかった行のすべての画素が再び点灯す
る。
【００４１】第三フェーズはデータ書き込みフェーズで
ある。次に、行ｉに関するデータがデータラインに印加
される。ノードＡとＢにおける電圧上昇が、データライ
ンのリセット電圧レベルとデータ電圧レベル間の差を等
しくする。このようにして、トランジスタＮ１の閾値電
圧とＬＥＤのターンオン電圧の変動が補正される。ノー
ドＢにおける電圧が落ち着いた後、行ｉに関する選択ラ
インを使用してトランジスタＮ３をオフにし、データラ
インがリセットされる。これで次のフレームまで適切な
データ電圧が画素に保存される。
【００４２】以上、先に述べた５トランジスタ画素の利
点を持ちつつも、トランジスタ数の少ない、ＯＬＥＤデ
ィスプレイ用３トランジスタ画素について説明した。更
なる利点として、５トランジスタ画素には、オートゼロ
化とＬＥＤ駆動とに別々のトランジスタを使用されるこ
とである。画素３００が適切に作動するには、これら２
個のトランジスタの初期閾値が一致し、寿命の全期間に
わたって同じようにドリフトすることが必要である。最
近の実験データが示唆するところによれば、（これらト
ランジスタのように）ＴＦＴ同士のドレイン電圧が互い
に異なると、両ＴＦＴは同様にはドリフトしない。従っ
て、画素５００は、適切なオートゼロ化が保証されるよ
うに、ＬＥＤを駆動する同じトランジスタ上でオートゼ
ロ化を行なう。
【００４３】図７は、本発明によるアクティブマトリッ
クスＬＥＤ画素構造７００の代替実施態様の略図であ
る。この画素構造７００は、図３の画素構造３００に類
似するが、更に正確なオートゼロ電圧を発生する。
【００４４】すなわち、図３において、オートゼロ化
は、各プリチャージサイクルが図３に示すように大きな
プラス電荷ＱPCを画素３００のノードＡに注入するとい
う事実から生ずる。プリチャージフェーズ中、ノードＡ
上のキャパシタンスのほとんどすべてはコンデンサＣ
dataからであり、ノードＡに注入される電荷は式（１）
で表される。
【００４５】
【数１】
【００４６】ここでＶAは、プリチャージフェーズが始
まる前のノードＡにおける電圧である。ＶAは、画素３
００に予め与えられたデータ、Ｎ３（３００）の閾値電
圧、およびＬＥＤ３０４のターンオン電圧に左右され
る。Ｃdataが大きなキャパシタンス（約１ｐＦ）である
ので、ＱPCも１０ピコクーロン（picocoulomb）程度と
大きい。
【００４７】画素３００が安定したオートゼロレベルに
あるとき、ＱPCはオートゼロフェーズ中、Ｎ１（３０
０）とＬＥＤ３０４とを通って流れる。オートゼロ間隔
（インタバル）は短いので（約１０μsec）、Ｎ１には
その閾値電圧より高いゲート対ソースオートゼロ電圧が
残る可能性があり、同様にＬＥＤもそのターンオン電圧
を上回ってオートゼロ化する。このように、オートゼロ
化プロセスにおいては、ノードＡとノードＢで、真のゼ
ロ電流オートゼロ電圧ではなく、その近似値を発生する
可能性がある。
【００４８】注目すべきことは、Ｎ１とＬＥＤを通る正
確なゼロ電流に対応する真のゼロ電流オートゼロ電圧を
発生させる必要がないという点である。本発明におい
て、微弱な電流（約１０ナノアンペア）をＮ１ ３００
とＬＥＤ ３０４とを通って流すことの出来るオートゼ
ロ電圧を得ることが望ましい。オートゼロ間隔（インタ
バル）は約１０μsecであるので、ＱPCは約０．１ピコ
クーロン程度のはずである。上記のように、ＱPCは約１
０ピコクーロンである。
【００４９】このように大きなＱPCの効果として、画素
の安定オートゼロ電圧が閾値電圧とターンオン電圧の合
計をはるかに上回る可能性がある。この状態そのもの
は、もしも過剰なオートゼロ電圧がディスプレイ全体に
わたって均一であれば、問題にはならない。すなわち、
すべてのデータ電圧を相応にオフセットすることによっ
て、この効果に対処することが出来る。
【００５０】しかし、もしもＱPCが大きいのみならず、
前のデータ電圧とオートゼロ電圧そのものに左右される
場合、問題を生ずる可能性がある。この状態がもしもデ
ィスプレイ内で発生すると、すべての画素のオートゼロ
電圧が大幅に過剰になるのみならず、過剰電圧の大きさ
が画素ごとに異なる可能性がある。実際、そのような条
件下では、画素３００のオートゼロ化によって均一なデ
ィスプレイを作ることが出来ない。
【００５１】この問題に対処するため、画素７００はプ
リチャージＱPCを極めて小さい値に下げることが出来
る。また、オートゼロ化に実際に必要な電荷に応じてＱ
PCを変化させることの出来る「可変プリチャージ」方法
を開示する。要するに、現在のオートゼロ電圧が低すぎ
る場合、、オートゼロ電圧を所望の値にまで上げるた
め、ＱPCはその最小値、約０．１ピコクーロンとなる。
しかし、現在のオートゼロ電圧が高すぎると、ＱPCは実
質的にゼロになり、オートゼロ電圧が急速に下がること
を可能にする。
【００５２】図７を参照すると、画素７００は、５個の
ＮＭＯＳトランジスタ、Ｎ１（７１０）、Ｎ２（７２
０）、Ｎ３（７３０）、Ｎ４（７４０）、Ｎ５（７５
０）と、コンデンサ７０２と、ＬＥＤ（ＯＬＥＤ）７０
４（光要素）とから成る。選択ライン７７０はトランジ
スタ７１０のゲートに接続されている。データライン７
６０はコンデンサ７０２の一方の端子に接続されてい
る。オートゼロライン７８０はトランジスタ７４０のゲ
ートに接続されている。ＶＤＤライン７９０はトランジ
スタ７２０と７５０のドレインに接続されている。画素
アレイ内の前の行からのオートゼロライン７８２はトラ
ンジスタ７５０のゲートに接続されている。
【００５３】本発明において、前の行からのオートゼロ
ラインを第二選択ラインとすることが出来ることが特徴
である。すなわち、現在の画素のタイミングを、第二選
択ラインを必要とせずに前の行からのオートゼロライン
７８２を利用できるようなタイミングにして、現在の画
素の複雑さとコストを低減することが出来る。
【００５４】コンデンサ７０２の一方の端子は（ノード
Ａにおいて）トランジスタ７１０のドレインに接続され
ている。トランジスタ７１０のソースは（ノードＢにお
いて）トランジスタ７２０、７３０のゲートに接続さ
れ、トランジスタ７４０のソースに接続されている。ト
ランジスタ７４０のドレインは（ノードＣにおいて）ト
ランジスタ７５０のソースとトランジスタ７３０のドレ
インに接続されている。最後に、トランジスタ７３０、
７２０のソースはＬＥＤ７０４の一方の端子に接続され
ている。
【００５５】更に具体的に、画素７００は、トランジス
タＮ３（７３０）のドレインであるノードＣにプリチャ
ージ電圧が印加されること以外は、画素３００に類似す
る。更に、図８に示すようないくつかのタイミング変更
もある。以下に、画素７００の作動を３フェーズの段階
に分けて説明する。
【００５６】第一フェーズは前のラインタイム中、すな
わちデータが前の行の画素に印加される前に行なわれる
プリチャージフェーズである。選択ライン上のプラスの
パルスがＮ１を「オン」にし、これによってノードＡと
Ｂが互いにショートされ、画素７００の状態が、直前の
オートゼロフェーズの後の状態に戻る。すなわち、画素
は、画素の適切なオートゼロ電圧の最近の推測値であ
る、データに依存しない電圧に戻る。Ｎ１が「オン」で
ある間、前の行ラインからのオートゼロライン７８２上
の正のパルスがトランジスタＮ５を「オン」にし、これ
によってノードＣをＶddにプリチャージする。次に、ト
ランジスタＮ１とＮ５が「オフ」とされる。
【００５７】トランジスタＮ１とＮ５のオン、オフの相
対的タイミングは、あまり重要ではないが、トランジス
タＮ１は、トランジスタＮ５がオフになる前にオンとし
なければならない。そうしないと、トランジスタＮ３が
旧データ電圧に応じて依然としてオンのままとなり、ノ
ードＣへ注入された電荷がトランジスタＮ３を経てリー
クしてしまう可能性がある。
【００５８】プリチャージフェーズの後、電荷ＱPCはノ
ードＣにおいて、トランジスタＮ３、Ｎ４、Ｎ５のゲー
ト対ソース／ドレインのキャパシタンス上に保存され
る。これらキャパシタンスの合計は極めて小さく（約１
０ｆＦ）、また、プリチャージ間隔がノードＣを約１０
Ｖ上昇させるので、ＱPCは当初、約０．１ピコクーロン
である。しかしこの電荷は、前のオートゼロ電圧の真の
オートゼロ電圧に対する近似精度によって変化する割合
で、オートゼロフェーズの前にノードＣからリークす
る。従って、オートゼロ化のためにはどれ程の電荷量が
必要かということ次第で、ＱPC≦０．１ピコクーロンの
関係はより精確に示されることになる。これは可変プリ
チャージ特徴である。直前のオートゼロ電圧が低すぎる
場合、Ｎ３はプリチャージフェーズ後、非導通となり、
ＱPCはその最大値に留まるはずであり、オートゼロフェ
ーズ中、オートゼロ電圧をその要求レベルに向かって上
昇させる。直前のオートゼロ電圧が高すぎる場合、Ｎ３
は導通し、ＱPCはオートゼロフェーズが始まるまでには
リークし、オートゼロ電圧の急低下が可能になる。
【００５９】トランジスタＮ１とＮ５の相対的タイミン
グは重要ではないが、好ましいタイミングを図８に示
す。プリチャージに要する時間を最短にするため、２個
のトランジスタＮ１とＮ５は同時にオンとされる。Ｎ１
はＮ５より前にオフとされるが、これにより、ノードＣ
からのＱPCの（意図的な）リークは、Ｎ１をオフにする
ことによって容量的に押し下げられたノードＢ電圧に対
応する。これにより、ノードＣからのＱPCのリークは、
画素にゼロデータが印加されたときに等しいノードＢ電
圧に確実に対応する。
【００６０】要するに、画素７００は、画素３００に比
してより効果的なオートゼロ化を可能にする画素のプリ
チャージ手段を提供する。具体的には、画素７００のオ
ートゼロ化は、より正確、迅速、かつデータに対して独
立性である。コンピュータシミュレーションによる確認
では、画素７００は、オートゼロ化が良好であり、１
０，０００時間の作動寿命の全期間にわたってほぼ一定
のＯＬＥＤ電流対データ電圧特性を維持することが出来
る。
【００６１】図９は、本発明の他の実施態様であるアク
ティブマトリックスＬＥＤ画素構造９００の略図であ
る。画素構造９００は、図７の画素構造７００に類似し
ているが、追加のＶprechargeライン９９２を備え、Ｌ
ＥＤ供給電圧Ｖddを上げずにオートゼロ電圧範囲を拡張
することが出来る点が異なる。画素のこの追加修正は、
画素の寿命と効率を改善する。
【００６２】以上説明した画素（２００、３００、７０
０）は、Ｖddがプリチャージ電圧であるので、オートゼ
ロ電圧がＶddを超えることが出来ないという制限があ
る。しかし、トランジスタＮ２とＮ３の閾値電圧がトラ
ンジスタの寿命期間にわたってドリフトし、ＴＦＴドリ
フト電圧とＯＬＥＤターンオン電圧のドリフトを補正す
るため、オートゼロ電圧をＶddより高くする必要が生じ
る点に到達する。オートゼロ電圧は、より高い電圧に到
達することは出来ないので、ディスプレイの均一性は急
速に劣化し、ディスプレイの有用寿命の終りを告げる。
Ｖddを高くすれば、より高いオートゼロ電圧を達成でき
るが、ＶddはＯＬＥＤ駆動電源でもあるので、パワー効
率が犠牲になる。
【００６３】更に、パワー効率の改善のため、Ｖddを下
げてトランジスタＮ２をライン形領域で作動させると、
オートゼロ電圧の範囲は更に制限される。（もちろん、
そのようにすると飽和状態で作動させた場合よりＮ２を
大きくする必要がある。）この場合、短時間の作動の
後、オートゼロ電圧はＶddより高いレベルに到達する必
要があるので、駆動寿命は極めて短くなる。
【００６４】図９を参照すると、画素７００に、オート
ゼロ電圧に対する制限をなくし、それによってＶddを十
分に上回ることを可能にするオプションの変更が組込ま
れている。画素９００は、列ライン９９２が追加され、
それがトランジスタ９５０のドレインに接続されている
以外は、画素７００と同じである。
【００６５】列ライン９９２は、ＤＣ電圧Ｖprecharge
をすべての画素に運ぶため、アレイに追加されている。
これらすべての列ラインは、ディスプレイの端で相互接
続されている。ＶprechargeをＶddより高いレベルに上
げることによって、画素９００は、Ｖprechargeより高
い電圧にプリチャージを行ない、オートゼロ化すること
が出来る。の高い値は、ディスプレイ効率にほとんど影
響を及ぼさない。
【００６６】各Ｖprechargeライン９９２は、画素の隣
接する列との共有が可能であることに注目すべきであ
る。このＶprechargeラインはまた、行ラインとして走
らせ、隣接する行との共有が可能である。
【００６７】要するに、オートゼロ電圧の範囲をＶddを
超えて拡張するため、追加の電圧ラインを備えたＯＬＥ
Ｄ画素を開示する。これによってＯＬＥＤ駆動トランジ
スタは、パワー効率上必要な低い電圧で、場合によって
はライン形領域においてすら、オートゼロ電圧を制限す
ることなく、作動することが出来る。従って、長い作動
寿命と高効率が達成できる。この変更を画素７００につ
いて説明したが、最終的には、このオプション変更は、
上記画素２００、３００を含み、それらに限らない他の
オートゼロ画素構造にも実施可能である。
【００６８】上記各画素構造は、ＯＬＥＤディスプレイ
用として、画素におけるトランジスタ閾値電圧変動とＯ
ＬＥＤターンオン電圧変動が補正されるように設計され
ているが、これら画素構造は、画素の外部で発生する不
均一性に対処するようには設計されていない。この画素
は、ディスプレイプレートの外部からでも、ディスプレ
イに一体化した状態でも、従来の列駆動回路に使用可能
であることが指摘された。
【００６９】残念ながら、一体型データドライバは、外
付けドライバほど精度がよくないのが普通である。市販
の外付けドライバでは±１２ｍＶの精度を達成できる
が、一体型ドライバでは±５０ｍＶの精度を達成できな
いことが判明している。一体型ドライバに特有なタイプ
の誤差は、オフセット誤差、すなわち、すべてのデータ
電圧に加えられる、データ非依存性のＤＣレベルであ
る。このオフセット誤差は不均一、すなわちＤＣレベル
の値はデータドライバごとに変動する。液晶ディスプレ
イはオフセット誤差を許容する傾向がある。その理由
は、フレームが順次反対極性で駆動され、あるフレーム
でオフセット誤差が液晶をわずかに暗くし、次のフレー
ムで明るくするが、平均的にはほぼ正確で、交互の誤差
は目で認識できないからである。しかし、ＯＬＥＤ画素
は単一極性データによって駆動される。従って、オフセ
ット誤差の二極消去は発生せず、一体型スキャナを使用
すると深刻な不均一性問題が発生する可能性がある。
【００７０】図１０は、列トランジスタ１０２０を介し
てデータドライバ１０１０に接続された本発明のアクテ
ィブマトリックスＬＥＤ画素構造３００の略図である。
本発明は、ＯＬＥＤディスプレイ用の一体型データスキ
ャナにおけるオフセット誤差の消去方法を説明する。す
なわち、この方法は、画素がデータラインに容量的に接
続され、例えば上記の画素２００、３００、５００およ
び７００のようなオートゼロフェーズを有する任意の画
素とともに作動するように設計されている。
【００７１】図１０を参照すると、上記の画素３００
は、ＯＬＥＤ要素の輝度を確定するため画素にアナログ
レベルを供給するデータラインに接続されている。図１
０において、データラインは、データライン上に電圧を
設定するためのチョップト・ランプ技法（chopped ramp
technique）を使用するデータドライバによって駆動さ
れる。このアプローチ（技法）には、データライン上に
オフセット誤差を発生させる種々の誤差源が存在する。
例えば、電圧比較器が切り替わる時間は、比較器の最大
スルーレート（slew rate）次第で変動する可能性があ
る。また、最大スルーレートは大幅に変動することが、
実験によって観察されている。オフセット誤差は、画素
に保存されている電圧に影響を及ぼす。オフセット誤差
はまた、不均一であるので、ディスプレイ全体にわたっ
て輝度の変動をもたらす。
【００７２】本発明においては、画素がそれ自体の内部
閾値誤差を消去するためのオートゼロ化の期間を、デー
タスキャナのオフセット誤差のキャリブレーションにも
使用する。種々のラインの波形を図１１に示す。
【００７３】すなわち、これは実際のデータ電圧を印加
するのと同じ列ドライバを使用してデータライン上に基
準ブラックレベルを設定することによって達成される。
画素のオートゼロフェーズ中に印加されるこの基準ブラ
ックレベルは、実際のデータ電圧が設定されるのと全く
同じやり方でデータライン上に設定される。すなわち、
データランプ（data ramp）は電圧比較器によって定め
られる時間においてチョップされる。従って、画素のコ
ンデンサＣを横切る電圧は画素のターンオン電圧と、ブ
ラックレベルにオフセット誤差電圧をプラスした組合せ
によって定まる。基準ブラックレベルは、オートゼロフ
ェーズの全期間、維持される。実際のデータが画素に印
加されると、データスキャナオフセット誤差は画素のコ
ンデンサ上に保存された電圧によって消去される。
【００７４】この技法は、チョップト・ランプを使用す
る一体型スキャナのみならず、列上へ直接サンプリング
を使用するスキャナにも適用可能である。直接サンプリ
ングの場合、誤差は、（大きな）列トランジスタがオフ
にされるとき、ゲート信号のデータラインへの不均一容
量フィードスルーによって発生する。このトランジスタ
の閾値電圧変動は、チョップト・ランプ・データ・スキ
ャナによって生じる不均一オフセット誤差と全く同様
に、不均一オフセット誤差を生じる。
【００７５】従って、これは同様に補正できる。ブラッ
ク基準電圧は、画素のオートゼロフェーズ中、列に書き
込まれる。一行のすべての画素が同時にオートゼロ化す
るので、このブラックレベルは、ラインタイム開始時に
すべてのデータ列に同時に書き込まれる。ブラックレベ
ルはオートゼロフェーズの全期間中、維持される。チョ
ップト・ランプ・スキャナの場合のように、実際のデー
タが画素に印加されると、オフセット誤差は画素キャパ
シタに保存されている電圧によって消去される。しか
し、オフセット誤差の補正に必要な時間オーバーヘッド
は、チョップト・ランプ技法を使用するよりも、直接サ
ンプリング技法を使用する方が少ないように思われる。
【００７６】データドライバ誤差を補正するための本発
明の方法は、別の方法よりも輝度の均一性のはるかに良
好な有機ＬＥＤディスプレイの作成を可能にするはずで
ある。ここに説明した方法と、上記いずれかのオートゼ
ロ化画素を使用して、ディスプレイの全寿命にわたって
均一性に目立った劣化のない、８ビットの輝度均一性が
達成可能である。
【００７７】上記開示では、ディスプレイの輝度の不均
一性に対処するため使用することの出来る複数の画素構
造を記述したが、代替のアプローチ（技法）として、外
付け手段によって不均一性を補正することが出来る。よ
り具体的には、下記の開示は、ディスプレイの輝度の不
均一性に対処するための方法と外付けキャリブレーショ
ン回路を説明する。要するに、すべての画素について不
均一性を測定し保存し、測定した不均一性を使用して、
データ（例えばデータ電圧）のキャリブレーションを行
なうことが出来る。
【００７８】このように、以下の説明においては、図２
の従来の画素構造を使用するが、本発明の外付けキャリ
ブレーション回路と方法は、上記の画素３００、５０
０、７００を含み、これらに限らない他の画素構造にも
使用することが出来る。しかし、本発明の外付けキャリ
ブレーション回路と方法によって不均一性に対処すれ
ば、より簡単な画素構造をディスプレイに採用でき、そ
れによってディスプレイの収率とフィルファクタ（fill
-factor）を増加させることが出来る。
【００７９】図１２は、画素２００のアレイ（集合）を
相互接続して画素ブロック１２００とした状態の略図で
ある。図２を参照すると、動作の際、データは、アクテ
ィブマトリックスディスプレイで普通に行なわれる方法
で、画素アレイに書き込まれる。すなわち、選択ライン
を高く駆動することによって画素の一行が選ばれ、それ
によってアクセストランジスタＮ１がオンとなる。各デ
ータラインにデータ電圧を印加することによって、この
行の各画素にデータが書き込まれる。ノードＡにおける
電圧が安定した後、選択ラインを低く駆動することによ
って、この行が選択から解除される。このデータ電圧
は、次のフレームでこの行が選択されるまで、ノードＡ
に保存される。Ｎ１がオフにされている間に、ノードＡ
から多少の電荷リークの可能性があるので、不適当なレ
ベルの電圧降下を防ぐため、ノードＡに蓄電コンデンサ
が必要になるかも知れない。図中の破線は、電圧降下に
対処するための、コンデンサの接続方法を示す。しか
し、そのような追加のコンデンサを不要にするほど十分
なキャパシタンスがＮ２のゲートに関連して存在するか
もしれない。
【００８０】注目すべきことに、ＯＬＥＤの輝度Ｌは、
その電流Ｉにほぼ比例し、比例定数はディスプレイ全面
にわたってかなり安定している。従って、良好に確定さ
れたＯＬＥＤ電流を発生させれば、ディスプレイは視覚
的に均一になる。
【００８１】しかし、プログラムによって画素へ供給さ
れるのは、ＯＬＥＤ電流ではなくＮ２上のゲート電圧で
ある。ＴＦＴ閾値電圧と相互コンダクタンス（transcon
ductance）は、ＯＬＥＤの電気的パラメータが呈するよ
うに、ディスプレイ全体にわたる多少の初期不均一性を
呈する可能性がある。更に、ＴＦＴ閾値電圧は、ＯＬＥ
Ｄターンオン電圧と同様に、バイアス温度ストレス条件
下で増加することが周知である。従って、これらのパラ
メータは、当初不均一であり、各画素の個々のバイアス
履歴に依存する態様で、画素の全寿命にわたって変化す
るものと期待される。これらパラメータを補正せずにＮ
２のゲート電圧のプログラムを作成すると、ディスプレ
イは当初から不均一で、ディスプレイの全寿命にわたっ
て不均一性が次第に増大する。
【００８２】本発明は、ＴＦＴとＯＬＥＤの電気的パラ
メータが補正され、それによって良好に確定されたＯＬ
ＥＤ電流が画素アレイ内に生じるような方法である。Ｎ
２に印加されるデータ電圧を補正するための方法を以下
に説明する。
【００８３】図２と図１２は、データラインに並列に配
置されたＶＤＤ供給ラインを有する画素アレイを示す。
（好ましい実施態様において、ＶＤＤラインは選択ライ
ンに並列に配線することが出来る。）このようにして、
画素が２個またはそれ以上の隣接する列で各ＶＤＤライ
ンを共有して、ＶＤＤラインの本数を減らすことが出来
る。図１２は、ＶＤＤラインがディスプレイの周囲で結
束されてブロック化された状態を示す。各画素ブロック
１２００に含まれるＶＤＤラインの数は、１本と少なく
ても、ディスプレイ上のＶＤＤラインの全数のように多
くてもよい。しかし、好ましい実施態様において、各画
素ブロック１２００は、約２４本のＶＤＤライン、すな
わち約４８の画素列を含む。
【００８４】図１３は、ディスプレイ１３１０とディス
プレイコントローラ１３２０との相互接続の略図であ
る。ディスプレイ１３１０は複数の画素ブロック１２０
０から成る。ディスプレイコントローラ１３２０は、Ｖ
ＤＤコントロールモジュール１３５０、測定モジュール
１３３０、および種々のＩ／Ｏデバイス、例えばＡ／Ｄ
コンバータや、画素パラメータを保存するためのメモリ
ーから成る。
【００８５】各画素ブロックは、図１２、１３に示すよ
うに、ディスプレイの端において検知ピン（ＶＤＤ／Ｓ
ＥＮＳＥ）１２１０に接続されている。通常のディスプ
レイ作動中、検知ピン１２１０は、例えば１０ないし１
５ボルトの外部Ｖdd電源に切り替えられ、これによって
ＯＬＥＤエレメントを点灯するための電流をディスプレ
イに供給する。更に具体的には、各ＶＤＤ／ＳＥＮＳＥ
ピン１２１０は、ディスプレイコントローラ１３２０に
おいて、一対のｐチャンネルトランジスタＰ１（１３５
２）とＰ２（１３３２）および電流検知回路１３３４に
接続されている。通常の作動中、ディスプレイコントロ
ーラからのＩＬＬＵＭＩＮＡＴＥ信号がＰ１を作動させ
てＶＤＤ／ＳＥＮＳＥピンをＶdd電源に接続する。典型
的な実施態様において、Ｐ１を通る電流は約１ｍＡ／列
と予想される。
【００８６】ＴＦＴとＯＬＥＤのパラメータを補正する
ため、特別測定サイクル中、各画素のパラメータに関す
る情報を収集するため、ＭＥＡＳＵＲＥ信号を介して外
付け電流検知回路１３３４を作動させる。収集された情
報は、通常のディスプレイ作動中、必要なＯＬＥＤ電流
を実現するのに適したデータ電圧の計算および調整に使
用される。
【００８７】更に具体的には、特定の画素の測定サイク
ル中、画素ブロック内の他のすべての画素は、それらに
低いデータ電圧（例えばゼロ以下）を印加することによ
って、オフにされ、それによって、「オフ」画素からの
電流の引き出しを確実に無視できるようにする。次に、
対象とする画素によって引き出された電流が、１個以上
の印加データ電圧に応じて測定される。各測定サイクル
中、データパターン（すなわち、あるブロック中で、１
個の画素のみがオンで、その他すべての画素がオフ）
が、通常の方法で画素に印加され、データドライバ回路
によってデータがＤＡＴＡラインに印加され、行が一つ
ずつ選択される。このようにして、ディスプレイが複数
の画素ブロックに区画されるので、各画素ブロック内の
少なくとも１個の画素をオンにすることによって、複数
の画素を測定することが出来る。
【００８８】各画素ブロック内の対象画素によって引き
出された電流は、ＩＬＬＵＭＩＮＡＴＥラインとＭＥＡ
ＳＵＲＥラインを、ＶＤＤ／ＳＥＮＳＥピン１２１０を
ＶＤＤ電源から切り離すとともに検知ピンをＰ２経由で
電流検知回路１３３４のインプットに接続するレベルに
駆動することによって外部からＰ２において測定され
る。画素電流は１ないし１０μＡと予想される。電流検
知回路１３３４は図１３に相互インピーダンス増幅器と
して示してあるが、電流検知回路を他の形態で実施する
ことも出来る。本発明においては、増幅器は入力端にお
ける電流に比例した電圧を出力端に発生する。この測定
された情報は、Ｉ／Ｏデバイス１３４０によって収集さ
れ、そこでこの情報はディジタル形式に変換され、デー
タ電圧のキャリブレーション用に保存される。電流検知
回路１３３４内の抵抗器は約１メガオームである。
【００８９】複数の電流検知回路１３３４が画素ブロッ
クと一対一の対応で示してあるが、マルチプレックサ
（multi-plexer、不図示）を使用すれば、電流検知回路
の数を減らすことが出来る。すなわち、複数のＶＤＤ／
ＳＥＮＳＥピンを単一の電流検知回路１３３４に多重化
することが出来る。極端な場合、単一の電流検知回路を
全ディスプレイ用に使用することが出来る。ＶＤＤ／Ｓ
ＥＮＳＥピンをこのように検知回路に多重化すると、外
付け回路の複雑さは低減できるが、ディスプレイ測定時
間は長くなる。
【００９０】画素測定サイクルを行なうためには、通常
のディスプレイ作動を中断しなければならないので、画
素測定は、見る人を出来るだけ邪魔しないようにタイミ
ングを図らねばならない。画素パラメータは徐々に変化
するので、特定の画素を頻繁に測定する必要はなく、測
定サイクルは長期間にわたって分散することが出来る。
【００９１】すべての画素を同時に測定する必要はない
が、可変測定ラグ（遅延）に基づく不均一性を避けるた
めには、同時測定が有利である。これは、ディスプレイ
モジュールが「オン」または「オフ」されるとき、すべ
ての画素を迅速に測定することによって達成可能であ
る。ディスプレイモジュールが「オフ」のとき画素を測
定すれば、通常の作動の邪魔にはならないが、長い「オ
フ」期間後、保存された画素パラメータはもはや均一性
を保証しないかも知れないという欠点がある。しかし、
中断しない電源が利用可能であれば（例えばスクリーン
セイバーモードにおいて）、ディスプレイが（ユーザー
の観点から）「オフ」である間に測定サイクルを周期的
に行なうことが出来る。もちろん、ディスプレイモジュ
ールが「オン」のときすべての画素の迅速測定を含まな
い任意のオプションでは、パワーが「オフ」のとき測定
情報を保存するための不揮発性メモリーが利用可能であ
ることが必要である。
【００９２】もしも画素測定情報が利用可能であれば、
ディスプレイの不均一性の種々の原因を補正するため、
データ電圧の補正またはキャリブレーションをディスプ
レイに適用することが出来る。例えば、トランジスタの
閾値電圧変動とＯＬＥＤターンオン電圧変動に対処する
ため、データ電圧の補正を行なうことが出来る。従っ
て、上記およびその他のディスプレイ不均一性を補正す
ることの出来る複数の方法を以下に説明する。これらの
方法を使用すれば、ディスプレイに数個の、そのうちの
いくつかは大きな不均一性の原因があっても、均一な高
画質ディスプレイを提供することが出来る。
【００９３】この補正方法を説明するため、ディスプレ
イには図２の画素構造を使用するものと仮定する。しか
し、この補正方法は、他の任意の画素構造を使用したデ
ィスプレイにも適用できる。
【００９４】図２を参照すると、ノードＡに保存された
電圧はＮ２のゲート電圧であり、従ってＮ２とＬＥＤと
を通る電流を確定する。Ｎ２上の電圧を変化させること
によって、ＬＥＤ電流を変化させることが出来る。Ｎ２
上のゲート電圧とＬＥＤを通る電流との関係を考慮す
る。ゲート電圧Ｖgは、以下の式（２）の様に、Ｎ２の
ゲート対ソース電圧Ｖgsと、ＬＥＤを横切る電圧Ｖ
diodeの二つに分割することが出来る。
【００９５】
【数２】
【００９６】飽和状態のＭＯＳトランジスタのドレイン
電流は以下の式（３）で表される。
【００９７】
【数３】
【００９８】ここで、ｋはデバイスの相互コンダクタン
スパラメータ、Ｖtは閾値電圧である（ライン形領域に
おける作動は下記参照）。従って、以下の式（４）が得
られる。
【００９９】
【数４】
【０１００】ＯＬＥＤを通る前向き電流は以下の式
（５）で表される。
【０１０１】
【数５】
【０１０２】ここで、Ａとｍは定数である（Burrows 他
の J. Appl. Phys. 79(1996)参照）。従って、以下の式
（６）が得られる。
【０１０３】
【数６】
【０１０４】従って、ゲート電流とダイオード電流との
全体的関係は、以下の式（７）で表される。
【０１０５】
【数７】
【０１０６】ＯＬＥＤのＩ−Ｖ特性を表すため、他の関
数形式を使用することも出来るが、上記の式によれば、
ゲート電流とダイオード電流との間の異なる関数関係を
もたらすことに注目すべきである。しかし、本発明は、
上記のＯＬＥＤのＩ−Ｖ特性の詳細な関数形に限定され
ず、従って、任意のダイオード的特性に関して作動する
ように適応させることが出来る。
【０１０７】ＯＬＥＤの輝度Ｌは、その電流Ｉにほぼ比
例し、比例定数は、ディスプレイ全面にわたって安定か
つ均一である。良好に確定されたＯＬＥＤ電流を発生さ
せることが出来れば、ディスプレイは視覚的に均一とな
る。しかし、以上説明したように、画素は電流Ｉではな
く、電圧Ｖgを使用してプログラムされている。問題
は、ＯＬＥＤのパラメータＡとｍの他に、ＴＦＴのパラ
メータＶtとｋがディスプレイ全面にわたって、ある程
度の初期不均一性を呈するという点である。更に、Ｖt
がバイアス温度ストレス条件下で増加することは周知で
ある。ＯＬＥＤパラメータＡは、ＯＬＥＤのターンオン
電圧に直接関連し、バイアスストレス下で減少すること
が知られている。ＯＬＥＤパラメータｍは、オーガニッ
ク・バンド・ギャップ内のトラップの分布に関連があ
り、ＯＬＥＤの全寿命にわたって変化する。従って、こ
れらのパラメータは初期に不均一であり、各画素の個々
のバイアス履歴に依存してディスプレイの全寿命にわた
って変化するものと予想される。これらのパラメータの
変動を補正せずにゲート電圧をプログラムすると、ディ
スプレイは初期に不均一で、その全寿命にわたって不均
一性が増大する。
【０１０８】実際に、不均一性の原因は他にもある。ゲ
ート電圧Ｖgは、意図したデータ電圧Ｖdataに必ずしも
等しくない。むしろ、データドライバにおけるゲイン誤
差とオフセット誤差、およびＮ１の選択解除から発生す
る（データ依存性の）フィードスルーが、これら二つの
電圧に差異を生じさせる。これらの誤差原因も、不均一
であり、かつ、ディスプレイの全寿命にわたって変動す
る。上記およびその他のゲイン誤差とオフセット誤差
を、以下の式（８）で表す。
【０１０９】
【数８】
【０１１０】ここで、ＢとＶ0はそれぞれゲイン係数と
オフセット電圧であり、ともに不均一であり得る。式
（７）と（８）を組み合わせて整理すると以下の式
（９）が得られる。
【０１１１】
【数９】
【０１１２】ここで、Ｖoff、Ｃ、Ｄは前出のパラメー
タの組合せである。
【０１１３】本発明は、Ｖoff、Ｃ、Ｄ、およびｍの変
動を補正するため、意図する（入力）データ電圧を補正
する種々の補正方法を提供し、それによって画素アレイ
内における良好に確定されたＯＬＥＤ電流の発生を可能
にする。パラメータＶoff、Ｃ、Ｄ、およびｍの変動を
補正するため、上記の外付け電流検知回路が、各画素に
関する情報、すなわち単一の画素によって引き出された
電流を外部から測定することが出来る。パラメータＶ
off、Ｃ、Ｄ、およびｍに関して測定された情報を使用
して、本発明は、通常のディスプレイ作動中、必要なＯ
ＬＥＤ電流を確定するため、式（９）に従って適切なデ
ータ電圧Ｖdataを計算する。
【０１１４】また、電流の測定値から４個のパラメータ
Ｖoff、Ｃ、Ｄ、およびｍを正確に計算することは、コ
ンピュータでは高価になり、複雑な繰り返し計算が必要
になる。しかし、効果的な補正を維持しつつ計算の複雑
さを低減する良好な近似を使用することが出来る。
【０１１５】好ましい実施態様において、上記のように
４個ではなく、わずか２個のパラメータを使用して画素
の不均一特性を表すことが出来る。式（９）の画素の電
流電圧特性を参照すると、通常の点灯レベルにおいて、
Ｎ２のＶgsに関するＣ√Ｉ項と、Ｖdiodeに関するＤm√
Ｉ項とは、ほぼ同じ大きさである。しかし、それらの画
素電流への依存性は大きく異なる。ｍの値は約１０であ
るので、普通の点灯レベルにおいては、Ｄm√ＩはＣ√
Ｉに比してはるかに弱いＩの関数である。例えば、Ｉを
１００倍に増加させると、Ｃ√Ｉは１０倍になるが、Ｄ
m√Ｉは（ｍを１０と仮定すると）１．５８倍にしかな
らない。すなわち、普通の点灯電流レベルにおいては、
ＯＬＥＤのＩ−Ｖ曲線はＴＦＴのＩ−Ｖgs曲線よりはる
かに急勾配となる。
【０１１６】従って、普通の電流レベルにおいて、Ｄm
√Ｉは電流に対して独立であり、その画素ごとの変動は
単に一つのオフセット誤差として処理可能であるという
近似が行なわれる。この近似は多少の誤差を持ち込む
が、ディスプレイ全体の外観は大幅には劣化しない。従
って、かなりの精度で、すべてのディスプレイの不均一
性を、オフセットとゲインの変動として処理することが
出来る。従って、（９）式は以下の式（１０）の様に近
似することが出来る。
【０１１７】
【数１０】
【０１１８】ここで、Ｖoffset ＝ Ｖoff ＋ Ｄm√
ＩはＤm√Ｉを含み、ＶoffsetとＣは画素ごとに変動す
る。
【０１１９】図１４は、全画素のパラメータの測定によ
ってディスプレイを初期化する方法１４００のフローチ
ャートである。方法１４００は、ステップ１４０５から
始まり、ステップ１４１０に進み、そこで、画素ブロッ
ク内の対象とする画素以外のすべての画素に、「オフ」
データ電圧を印加する。
【０１２０】ステップ１４２０において、対象とする特
定の画素のＶoffsetとＣを求めるため、方法１４００は
二つのデータ電圧（Ｖ１とＶ２）を印加し、各データ電
圧について電流を測定する。
【０１２１】ステップ１４３０において、電流Ｉ１とＩ
２の平方根が計算される。好ましい実施態様において、
この計算のために平方根表が使用される。
【０１２２】ステップ１４４０において、ＶoffsetとＣ
とが求められる。すなわち、二つの変数を求めるのに二
つの式を使用することが出来る。次に、特定の対象画素
の求められたＶoffsetとＣを記憶装置、例えばメモリー
に保存する。全部の画素の測定が終ると、メモリーはア
レイ内の各画素について二つのパラメータＶoffsetとＣ
とを保存している。これらの値は、後に式（１０）を使
用してＶdataのキャリブレーションまたは調整に使用す
ることが出来る。方法１４００は次にステップ１４５５
において終了する。
【０１２３】測定される画素を通る電流は、Ｄm√Ｉが
二つの測定点においてほぼ等しくなるように、十分に高
くなければならないことに注目すべきである。この条件
は、一方の測定を、システムが発生可能な最高データ電
圧において行ない、次に他方の測定をわずかに低いデー
タ電圧において行なうことによって満足させ得ることが
望ましい。
【０１２４】ディスプレイの初期化が行なわれると、デ
ィスプレイモジュールに供給された生の入力ビデオデー
タを修正することが出来る。入力ビデオデータは、例え
ば（１）画素電圧、（２）ガンマ補正された画素輝度、
または（３）画素電流といった種々のフォーマットで存
在することが出来ることに注目すべきである。従って、
入力ビデオデータのキャリブレーションまたは補正を行
なうための、保存されたパラメータＶoffsetとＣの使用
は、各特定のフォーマットに依存する。
【０１２５】図１５は、画素電圧を表す入力ビデオデー
タの修正方法１５００のフローチャートである。方法１
５００は、ステップ１５０５から始まり、ステップ１５
１０へ進み、そこで対象画素に関して保存されたパラメ
ータ、例えばＶoffsetとＣが取出される。
【０１２６】ステップ１５２０において、方法１５００
は、入力ビデオデータのキャリブレーションを行なうた
め、取出したパラメータを印加する。より具体的には、
入力ビデオデータにはバイアスがかかっていない、すな
わち、ゼロボルトはゼロ輝度を表し、ゼロより大きいデ
ータはゼロより大きい輝度レベルを表すものと期待され
る。従って、電圧はＣ0√Ｉに等しいと見なすことが出
来る。ここで、Ｉは必要電流、Ｃ0は定数、例えば典型
的な値は１０３Ｖ／√Ａである。入力ビデオデータがデ
ィスプレイモジュールに入る際の画素変動を補正するた
め、各画素についてＶoffset ＝ Ｖoff ＋ Ｃ√Ｉ
を、保存されたＶoffsetとＣに基づいて計算する。この
計算は、ビデオデータにＣ／Ｃ0を掛けることと、その
結果にＶo ffsetを加えることとから成る。Ｃ0による除
法は、ビデオデータＶdataが既に一定の係数１／Ｃ0に
よって縮小されていれば不要である。Ｃによる乗法は、
ディジタルロジックで直接、またはルックアップテーブ
ルを使用して行なうことが出来る。例えば、後者の場
合、Ｃの各値は、ビデオデータの値がインデックスであ
るとともにテーブルエントリーが乗法の結果であるテー
ブルを指定する。（あるいは、ルックアップテーブル内
の入力ビデオデータとＣの役割を逆にすることも出来
る。）乗法が行なわれた後、ディジタルロジックにより
Ｖoffsetの急速加算が行なわれる。
【０１２７】ステップ１５３０において、得られた電圧
Ｖdata、すなわち修正または調整された入力データは、
画素アレイのデータドライバに送られる。方法１５００
は次にステップ１５３５で終了する。
【０１２８】ガンマ補正された輝度データの場合、入力
ビデオデータは、Ｌ0.45に比例する。ここで、Ｌは輝度
である。これは、ＣＲＴ輝度-電圧特性に関して予め補
正されたビデオデータでは典型的である。Ｌ0.45＝√Ｌ
であり、また、ＯＬＥＤ輝度はその電流に比例するの
で、データは√Ｉに比例するものとして処理することが
出来る。従って、計算は先に説明したゼロオフセット電
圧に関する方法と同様な方法で行なうことが出来る。
【０１２９】図１６は、画素電流、すなわち輝度を表す
入力ビデオデータの補正方法１６００のフローチャート
である。方法１６００は、ステップ１６０５から始ま
り、ステップ１６１０に進み、そこで測定された電流の
平方根の値が求められる。すなわち、方法１６００は、
Ｉを表すビデオデータが√Ｉを発生するように処理され
ねばならないこと以外は、上記の方法１５００と同じで
ある。上記のように、この演算は、図１４に示すよう
に、画素電流測定値から画素パラメータＶoffsetとＣを
求めるのに必要な平方根の値を与える表を使用して行な
うことが出来る。ここで再びこの表を使用してビデオデ
ータから√Ｉを発生させる。
【０１３０】次にデータ補正ステップ１６１０ないし１
６４５は、ステップ１６３０において入力データにＣを
掛け、次にＶoffsetを加えて補正されたデータ電圧を求
めること以外は、上記の方法１５００と同一である。
【０１３１】あるいは、別の実施態様において、上記の
ように２個または４個のパラメータではなく、１個のみ
のパラメータを使用して画素の不均一特性を表すことが
出来る。すなわち、単一のパラメータを使用して画素の
不均一特性を表すようにして更に単純化を行なう。
【０１３２】更に具体的には、多くの場合、画素ごとの
ゲイン係数Ｃの変動は小さく、Ｖof fsetのみが不均一性
の有意の原因として残る。これは、ＴＦＴ相互コンダク
タンスパラメータｋと電圧ゲイン係数Ｂが均一のとき発
生する。この場合、各画素のＶoffsetのみを求めれば十
分である。そうすると、データ補正は乗法を行なわず
（ゲイン係数が均一であると見なされるので）、オフセ
ットパラメータの加算のみを行なう。
【０１３３】この単一パラメータ手法は、上記のオート
ゼロ化ＯＬＥＤ画素構造に類似である。この単一パラメ
ータ補正方法は、コンピュータ費用を低減するととも
に、満足すべきディスプレイ均一性を生み出すはずであ
る。しかし、ディスプレイの均一性保持が非常に重要な
特定のディスプレイの使用に於ては、コンピュータの複
雑さと費用が増しても、上記の２個または４個パラメー
タ方法を使用することが出来る。
【０１３４】ここでも、単一パラメータ抽出とデータ補
正に関して、ディスプレイ初期化プロセスはデータのフ
ォーマット（形式）に左右される。単一パラメータ手法
は、ビデオデータが、（１）画素電圧、（２）画素電
流、および（３）ガンマ補正された画素輝度、を表す場
合に、ディスプレイの初期化とビデオデータの補正に使
用することが出来る。
【０１３５】図１７は、全画素のパラメータの測定によ
るディスプレイの初期化方法のフローチャートを示す。
方法１７００は、ステップ１７０５から始まってステッ
プ１７１０へ進み、そこで、画素ブロック内の対象画素
以外のすべての画素に「オフ」データ電圧が印加され
る。 ステップ１７２０において、対象とする特定の画
素に関するＶoffsetとＣを求めるため、方法１７００
は、２個のデータ電圧（Ｖ１とＶ２）を印加し、各デー
タ電圧ごとに電流を測定する。
【０１３６】ステップ１７３０において、電流Ｉ１とＩ
２の平方根を計算する。好ましい実施態様において、こ
の計算に平方根表を使用する。
【０１３７】Ｃの値は均一であると考えられるので、そ
れは理想的には、ディスプレイ内の任意の場所で２点測
定を行なうことによって、求め得ることに注目すべきで
ある。しかしこれは、対象画素が異常であるかも知れな
いので、問題を有するかもしれない。従って、２点測定
は、各画素ごとに行なわれる。
【０１３８】ステップ１７４０において、Ｃの平均値が
求められる。すなわち、各電流測定値に関する√Ｉを計
算するための表を使用して、ディスプレイのＣの平均値
が計算できる。
【０１３９】ステップ１７５０において、各画素の電流
測定値から平均値Ｃを使用して、各画素のＶoffsetが求
められる。このようにして、ディスプレイ全体にわたる
Ｃの小変動がＶoffsetの計算によって部分的に補正され
る。上記理由により、各画素の電流の測定は、可能な最
高データ電圧において測定することが望ましい。
【０１４０】最後にステップ１７６０において、各画素
のＶoffsetが記憶装置、例えばメモリーに保存される。
次に、方法１７００はステップ１７６５において終了す
る。
【０１４１】図１８は、画素電圧を表す入力ビデオデー
タの補正方法１８００のフローチャートである。方法１
８００は、ステップ１８０５から始まり、ステップ１８
１０へ進み、そこで、対象画素に関して保存されている
パラメータＶoffsetを取り出す。
【０１４２】ステップ１８２０において、方法１８００
は、取出したパラメータＶoffsetを使用して入力ビデオ
データのキャリブレーションを行なう。より具体的に
は、保存されたＶoffsetの値に基づいて、各画素に関す
るＶdata ＝ Ｖoffset ＋ Ｖ data の値を計算する。
【０１４３】ステップ１８３０において、得られたＶ
data、すなわち補正された、または調整された入力デー
タは画素アレイのデータドライバへ送られる。方法１８
００は次に、ステップ１８３５において終了する。
【０１４４】図１９は、ビデオデータが画素電流を表す
状況に関する全画素のパラメータの測定によるディスプ
レイの初期化方法１９００のフローチャートである。方
法１９００は上記方法１７００に酷似している。上記方
法１７００との相違は、方法１９００が追加のステップ
１９５０を取り入れて計算されたＣの平均値を使用し
て、ゼロ・オフセットデータ電圧対画素電流の表を作成
する場合である。この点から先の初期化とデータ補正プ
ロセスにおいては、この表を使用することにより、平方
根演算を行わない。この表は、平方根関数より高い精度
で、画素の電流-電圧特性を表すものと期待される。こ
の表は次に、後で使用するため、記憶装置、例えばメモ
リーに保存される。次に、個々の画素電流測定値を、こ
の表に入れるためのインデックスとして使用して、個々
の画素オフセットＶoffsetを求める。
【０１４５】図２０は、画素電流、すなわち輝度を表す
入力ビデオデータの補正方法２０００のフローチャート
である。方法２０００は、ステップ２００５から始ま
り、ステップ２０１０へ進み、そこで現在対象とする画
素のＶoffsetを記憶装置から取出す。
【０１４６】ステップ２０２０において、ゼロ・オフセ
ットデータ電圧対画素電流の表を使用して入力ビデオデ
ータ電流からゼロ・オフセットデータ電圧を求める。ス
テップ２０３０において、このゼロ・オフセットデータ
電圧を、取出されたＶoffsetに加える。最後に、ステッ
プ２０４０において、補正または調整された入力ビデオ
データを画素アレイのデータドライバへ送る。
【０１４７】要するに、ビデオデータがディスプレイモ
ジュールに導入されると、各電流に対応するゼロ・オフ
セットデータ電圧がＶ−Ｉ表内で検索される。次に、保
存されている画素オフセットをゼロ・オフセット電圧に
加算し、その結果がデータドライバへの入力となる。方
法２０００は次にステップ２０４５において終了する。
【０１４８】図２１は、ビデオデータがガンマ補正され
た輝度データを表す状況に関する全画素のパラメータの
測定によるディスプレイの初期化方法２１００のフロー
チャートである。方法２１００は、上記方法１９００に
酷似している。方法２１００と上記方法１９００との相
違は、ステップ２１５０において、計算されたＣの平均
値を使用してゼロ・オフセットデータ電圧対画素電流の
平方根の表を作成するときである。すなわち、ビデオデ
ータは、√Ｉを表すものとして近似させることが出来
る。従って、Ｃの平均値を使用してＶdata対√Ｉのゼロ
・オフセット表を作成し、この表をメモリーなどの記憶
装置に保存する。
【０１４９】図２２は、ガンマ補正された輝度データを
表す入力ビデオデータの補正方法２２００のフローチャ
ートである。方法２２００は、上記方法２０００に酷似
している。上記方法２０００との相違は、Ｖdata対√Ｉ
のゼロ・オフセット表において発生する。従って、要す
るに、入ってくるビデオデータを使用してゼロ・オフセ
ットデータ電圧を探し、保存された画素オフセットをこ
れらの電圧に加える。
【０１５０】上記説明において、ＯＬＥＤ駆動トランジ
スタＮ２が飽和状態で作動するものと見なしている。Ｎ
２がライン形領域で作動するならば、類似の補正方法を
使用することが出来る。その場合、画素の電流電圧特性
は以下の式（１１）で表される。
【０１５１】
【数１１】
【０１５２】ここで、Ｃ（Ｉ）はＩの弱い関数である。
ここでも、上記のように、オフセット項とゲイン係数の
みを求めればよい程度に、電流が十分に高ければ、Ｄm
√Ｉ項をＶoff項に含めることが出来る。しかし、オフ
セット電圧のみを不均一と見なす単一パラメータ近似
は、ゲイン係数Ｃ（Ｉ）が不均一なＯＬＥＤパラメータ
Ａとｍを含むので、上記の飽和の場合に関する単一パラ
メータ近似ほど精度がよいとは予想されない。従って、
Ｎ２がライン形領域で作動するならば、２個パラメータ
補正方法の方が単一パラメータ補正方法よりもはるかに
性能がよいと思われる。
【０１５３】図２３は、本発明の複数のアクティブマト
リックスＬＥＤ画素構造３００、５００、または７００
を備えたディスプレイ２３２０を使用したシステム２３
００のブロックダイヤグラムである。システム２３００
は、ディスプレイコントローラ２３１０とディスプレイ
２３２０とから成る。
【０１５４】更に具体的には、ディスプレイコントロー
ラは、中央処理装置ＣＰＵ（２３１２）、メモリー２３
１４、および複数のＩ／Ｏ装置（例えばマウス、キーボ
ード、磁気装置や光装置などの記憶装置、モデム、Ａ／
Ｄコンバータ、上記の測定モジュール１３３０などの各
種モジュール）を有する汎用コンピュータとすることが
出来る。ディスプレイ２３２０を作動させるためのソフ
トウェア命令（例えば上記種々の方法）は、例えば記憶
媒体からメモリー２３１４へロードし、ＣＰＵ２３１２
によって実行することが出来る。従って、本発明のソフ
トウェア命令は、コンピュータで読むことの出来る媒体
に保存することが出来る。
【０１５５】ディスプレイ２３２０は、画素インターフ
ェイス２３２２と、複数の画素（画素構造３００、５０
０、または７００）とから成る。画素インターフェイス
２３２２は画素３００、５００、または７００の駆動に
必要な回路を含む。例えば、画素インターフェイス２３
２２は、図１に示したようなマトリックス・アドレッシ
ング・インターフェイスとすることが出来、また、オプ
ションとして追加の上記の信号ライン／制御ラインを含
むことが出来る。
【０１５６】従って、システム２３００は、ラップトッ
プコンピュータとして実施することが出来る。あるい
は、ディスプレイコントローラ２３１０は、マイクロコ
ントローラとして、または特定用途の集積回路（ＡＳＩ
Ｃ）として、またはハードウェアとソフトウェア命令と
の組合せとして、実施することが出来る。要するに、シ
ステム２３００は、本発明を組込んだ大きなシステム内
において実施することが出来る。
【０１５７】本発明を、ＮＭＯＳトランジスタを使用す
るものとして説明したが、本発明は、関連電圧が逆転し
たＰＭＯＳトランジスタを使用しても実現可能である。
【０１５８】以上、本発明の種々の実施態様を本明細書
に示しかつ詳細に説明したが、本発明の要旨を超えない
限りにおいて多くの態様を取り得ることが出来る。
【０１５９】
【発明の効果】本発明のディスプレイは輝度の均一性が
大幅に改善されており、その工業的価値は高い。
【図面の簡単な説明】
【図１】マトリックスアドレッシングインターフェイス
のブロック図
【図２】従来技術のアクティブマトリックスＬＥＤ画素
構造の略図
【図３】本発明のアクティブマトリックスＬＥＤ画素構
造の略図
【図４】図３のアクティブマトリックスＬＥＤ画素構造
のためのタイミング図
【図５】本発明の代替実施態様のアクティブマトリック
スＬＥＤ画素構造の略図
【図６】図５のアクティブマトリックスＬＥＤ画素構造
のためのタイミング図
【図７】本発明の代替実施態様のアクティブマトリック
スＬＥＤ画素構造の略図
【図８】図７のアクティブマトリックスＬＥＤ画素構造
のためのタイミング図
【図９】本発明の代替実施態様のアクティブマトリック
スＬＥＤ画素構造の略図
【図１０】本発明の代替実施態様のアクティブマトリッ
クスＬＥＤ画素構造の略図
【図１１】図１０のアクティブマトリックスＬＥＤ画素
構造のためのタイミング図
【図１２】画素アレイを相互接続して画素ブロックとし
た略図
【図１３】ディスプレイとディスプレイコントローラと
の相互接続の略図
【図１４】全画素のパラメータの測定によってディスプ
レイを初期化する方法のフローチャート
【図１５】画素電圧を表す入力データの補正方法のフロ
ーチャート
【図１６】画素電流すなわち輝度を表す入力ビデオデー
タの補正方法のフローチャート
【図１７】ビデオデータが画素電圧を表す場合、全画素
のパラメータの測定によってディスプレイを初期化する
方法のフローチャート
【図１８】画素電圧を表す入力ビデオデータの補正方法
のフローチャート
【図１９】ビデオデータが画素電流を表す場合、全画素
のパラメータの測定によってディスプレイを初期化する
方法のフローチャート
【図２０】画素電流すなわち輝度を表す入力ビデオデー
タの補正方法のフローチャート
【図２１】ビデオデータがガンマ補正された輝度データ
を表す場合、全画素のパラメータの測定によってディス
プレイを初期化する方法のフローチャート
【図２２】ガンマ補正された輝度データで表された入力
ビデオデータの補正方法のフローチャート
【図２３】本発明による複数のアクティブマトリックス
ＬＥＤ画素構造を有するディスプレイを使用したシステ
ムのブロック図
【符号の説明】
１００：ディスプレイ １１０：列データ発生装置 １２０：行データ発生装置 １３０：行ライン １６０：表示要素（画素） ２００：従来技術のアクティブマトリックスＬＥＤ画素
構造 ３００：本発明の画素構造 ３０２：コンデンサ ３０４：ＬＥＤ（ＯＬＥＤ）（光要素） ３１０：第１トランジスタ ３２０：第２トランジスタ ３３０：第３トランジスタ ３４０：第４トランジスタ ３５０：第５トランジスタ ３６０：データライン ３７０：選択ライン ３８０：オートゼロライン ３８２：前の行からのオートゼロライン ３９０：ＶＤＤライン ５００：本発明の好ましい画素構造 ５１０：第１トランジスタ ５２０：第２トランジスタ ５３０：第３トランジスタ ５０２：コンデンサ ５４０：ショットキダイオード ５５０：ＬＥＤ（ＯＬＥＤ）（光要素） ５７０：選択ライン ５６０：データライン ５８０：オートゼロライン ５９０：点灯ライン ７００：本発明の好ましい画素構造 ７０２：コンデンサ ７０４：ＬＥＤ（ＯＬＥＤ）（光要素） ７１０：第１トランジスタ ７２０：第２トランジスタ ７３０：第３トランジスタ ７４０：第４トランジスタ ７５０：第５トランジスタ ７６０：データライン ７７０：選択ライン ７８０：オートゼロライン ７８２：前の行からのオートゼロライン ７９０：ＶＤＤライン ９００：本発明の好ましい画素構造 ９９２：Ｖprecharge ９５０：第５トランジスタ １０００：本発明の画素構造 １０１０：データドライバ １０２０：列トランジスタ １２００：画素ブロック １２１０：検知ピン（ＶＤＤ／ＳＥＮＳＥ） １３１０：ディスプレイ １３２０：ディスプレイコントローラ １３３０：測定モジュール １３３２：トランジスタＰ２ １３３４：電流検知回路 １３５０：ＶＤＤコントロールモジュール １３５２：トランジスタＰ１ ２３００：システム ２３１０：ディスプレイコントローラ ２３１２：中央処理装置ＣＰＵ ２３１４：メモリー ２３１６：Ｉ／Ｏ装置 ２３２０：ディスプレイ ２３２２：画素インターフェイス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 33/00 Ｈ０１Ｌ 33/00 Ｊ (72)発明者 ジェームズ ハロルド アサトン アメリカ合衆国、ニュージャージー州・ 08551、リンゴーズ、エヴェリットス ロ ード 45 (72)発明者 ロジャー グリーン スチュアート アメリカ合衆国、ニュージャージー州・ 08853、ネシャニック ステーション、ス キー ドライブ ３ (72)発明者 フランク パウル キュオモ アメリカ合衆国、ニュージャージー州・ 08540、プリンストン、リーヴィット レ ーン 74

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つの画素を備えるディスプ
    レイであって、当該画素は、（１）第１選択ラインへの
    接続用であるゲートと、ソースと、ドレインとを有する
    第１トランジスタと、（２）当該第１トランジスタのド
    レインが接続されている第１端子と、第２端子とを有す
    るキャパシタと（３）オートゼロラインへの接続用であ
    るゲートと、ソースと、当該第１トランジスタの当該ド
    レインが接続されているドレインとを有する第２トラン
    ジスタと、（４）第２選択ラインへの接続用であるゲー
    トと、当該第２トランジスタのドレインに接続されたソ
    ースと、ドレインとを有する第３トランジスタと、
    （５）当該第１トランジスタのソースに接続されたゲー
    トと、ソースと、当該第２トランジスタの当該ソースに
    接続されたドレインとを有する第４トランジスタと、
    （６）当該第１トランジスタのソースに接続されたゲー
    トと、ソースと、当該第３トランジスタの当該ドレイン
    に接続されたドレインとを有する第５トランジスタと、
    （７）当該第４トランジスタのソースと当該第５トラン
    ジスタのソースとが、一方の端子に接続されている２個
    の端子を有する光要素とから成ることを特徴とするディ
    スプレイ。
  2. 【請求項２】 前記光要素が有機発光ダイオード（ＯＬ
    ＥＤ）である請求項１に記載のディスプレイ。
  3. 【請求項３】 前記各トランジスタが非晶質シリコンか
    ら造られた薄膜トランジスタである請求項１又は２に記
    載のディスプレイ。
  4. 【請求項４】 前記第２選択ラインが前行からのオート
    ゼロラインである請求項１〜３の何れかに記載のディス
    プレイ。
  5. 【請求項５】 少なくとも一つの画素を備えたディスプ
    レイであって、当該画素は、（１）一つの選択ラインへ
    の接続用であるゲートと、ソースと、ドレインとを有す
    る第１トランジスタと、（２）当該第１トランジスタの
    ドレインが接続されている第１端子と、第２端子とを有
    するキャパシタと、（３）オートゼロラインへの接続用
    であるゲートと、ソースと、当該第１トランジスタの当
    該ドレインが接続されているドレインとを有する第２ト
    ランジスタと、（４）当該第２トランジスタのソースに
    接続された第１端子と、点灯ラインへの接続用の第２端
    子とを有するダイオードと、（５）第１トランジスタの
    ソースに接続されたゲートと、ソースと、当該ダイオー
    ドの第１端子に接続されたドレインとを有する第３トラ
    ンジスタと、（６）当該第３トランジスタのソースが、
    一方の端子に接続されている２個の端子を有する光要素
    とから成ることを特徴とするディスプレイ。
  6. 【請求項６】 前記ダイオードがショットキダイオード
    である請求項５に記載のディスプレイ。
  7. 【請求項７】 少なくとも一つの画素を備えたディスプ
    レイであって、当該画素は、（１）第１選択ラインへの
    接続用であるゲートと、ソースと、ドレインとを有する
    第１トランジスタと、（２）当該第１トランジスタのド
    レインが接続されている第１端子と、第２端子とを有す
    るキャパシタと、（３）オートゼロラインへの接続用で
    あるゲートと、当該第１トランジスタの当該ソースが接
    続されているソースと、ドレインとを有する第２トラン
    ジスタと、（４）第２選択ラインへの接続用であるゲー
    トと、当該第２トランジスタのドレインに接続されたソ
    ースと、ドレインとを有する第３トランジスタと、
    （５）当該第１トランジスタのソースに接続されたゲー
    トと、ソースと、当該第３トランジスタの上記ソースに
    接続されたドレインとを有する第４トランジスタと、
    （６）当該第１トランジスタのソースに接続されたゲー
    トと、ソースと、当該第３トランジスタの当該ドレイン
    に接続されたドレインとを有する第５トランジスタと、
    （７）当該第４トランジスタのソースと当該第５トラン
    ジスタのソースとが、一方の端子に接続されている２個
    の端子を有する光要素とから成ることを特徴とするディ
    スプレイ。
  8. 【請求項８】 前記光要素が有機発光ダイオード（ＯＬ
    ＥＤ）である請求項７に記載のディスプレイ。
  9. 【請求項９】 前記第２選択ラインが前行からのオート
    ゼロラインである請求項７又は８に記載のディスプレ
    イ。
  10. 【請求項１０】 （１）少なくとも一つのオートゼロ化
    画素構造と、（２）当該オートゼロ化画素構造にオート
    ゼロ化の実行を可能にするため、当該オートゼロ化画素
    構造に接続されたオートゼロラインと、（３）オートゼ
    ロ電圧の範囲を拡張するため、一つの電圧を当該オート
    ゼロ化画素構造に運ぶように、当該オートゼロ化画素構
    造に接続された第２ラインとから成るディスプレイ。
  11. 【請求項１１】 光要素への印加エネルギーを制御する
    回路を含む少なくとも１個の画素を有するディスプレイ
    を点灯する方法であって、（ａ）画素をオートゼロ化す
    るステップと、（ｂ）データライン経由でデータを当該
    画素へロードするステップと、（ｃ）保存されたデータ
    に基づいて当該光要素を点灯するステップとから成るこ
    とを特徴とする方法。
  12. 【請求項１２】 前記オートゼロ化ステップ（ａ）の前
    に前記画素をプリチャージするステップを更に含む請求
    項１１に記載の方法。
  13. 【請求項１３】 前記オートゼロ化ステップ（ａ）が基
    準ブラックレベルを印加するステップを含む請求項１１
    又は１２に記載の方法。
  14. 【請求項１４】 少なくとも１個の画素を有するディス
    プレイを点灯する方法であって、（ａ）当該画素の画素
    パラメータを測定するステップと、（ｂ）測定された画
    素パラメータに基づいて入力画素データを調整するステ
    ップと、（ｃ）調整された入力画素データに基づいて当
    該画素を点灯するステップとから成ることを特徴とする
    方法。
  15. 【請求項１５】 前記測定ステップ（ａ）が前記画素に
    よって引き出された電流を外部的に測定する請求項１４
    に記載の方法。
  16. 【請求項１６】 前記調整ステップ（ｂ）が、電圧オフ
    セット（Ｖoffset）パラメータを求めるため、前記測定
    された画素パラメータを使用して前記画素データを補正
    する請求項１４又は１５に記載の方法。
  17. 【請求項１７】 前記調整ステップ（ｂ）が、更に、ゲ
    イン係数（Ｃ）パラメータを求めるため、前記測定され
    た画素パラメータを使用して前記画素データを補正する
    請求項１６に記載の方法。
  18. 【請求項１８】 ディスプレイコントローラと当該ディ
    スプレイコントローラに接続されると供に複数の画素か
    ら成るディスプレイとから成るシステムであって、当該
    各画素が、（１）第１選択ラインへの接続用ゲートと、
    ソースと、およびドレインとから成る第１トランジスタ
    と、（２）当該第１トランジスタの当該ドレインに接続
    された第１端子と、第２端子とを有するキャパシタと、
    （３）オートゼロラインへの接続用ゲートと、当該第１
    トランジスタの当該ソースに接続されたソースと、ドレ
    インとを有する第２トランジスタと、（４）第２選択ラ
    インへの接続用ゲートと、当該第２トランジスタの当該
    ドレインに接続されたソースと、ドレインとを有する第
    ３トランジスタと、（５）当該第１トランジスタの当該
    ソースに接続されたゲートと、ソースと、当該第３トラ
    ンジスタの当該ソースに接続されたドレインとを有する
    第４トランジスタと、（６）当該第１トランジスタの当
    該ソースに接続されたゲートと、ソースと、当該第３ト
    ランジスタの当該ドレインに接続されたドレインとを有
    する第５トランジスタと、（７）当該第４トランジスタ
    のソースと当該第５トランジスタのソースとが、一方の
    端子に接続されている２個の端子を有する光要素とから
    成ることを特徴とするシステム。
  19. 【請求項１９】 （１）画素の画素パラメータを測定す
    るための測定モジュールと、（２）当該測定された画素
    パラメータを保存するための記憶装置とを有するディス
    プレイコントローラと、（３）当該保存された画素パラ
    メータに基づいて調整された入力画素データを表示する
    ため、当該ディスプレイコントローラに接続されたディ
    スプレイとから成るシステム。
  20. 【請求項２０】 前記測定モジュールが前記画素によっ
    て引き出される電流を測定するための電流検知回路を有
    する請求項１９に記載のシステム。
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