JP4757388B2 - 画像表示装置およびその駆動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は特に歩留り及び画質の向上が可能な、画像表示装置に関する。
【０００２】
【従来の技術】
以下、図１０を用いて従来の技術に関して説明する。
【０００３】
図１０は従来の技術を用いた、ＴＦＴ液晶表示パネルの構成図である。液晶容量２０２と画素スイッチ２０１を有する表示画素２１３がマトリクス状に配置され、画素スイッチ２０１のゲートはゲート線２０３を介してゲート線シフトレジスタ２０４に接続されている。また画素スイッチ２０１の一端は信号線２０５を介してソースフォロア回路２０６に接続されている。ソースフォロア回路２０６にはＤＡ変換器２０７が接続されており、ＤＡ変換器２０７にはラインメモリ２０９が、ラインメモリ２０９にはデータラッチ２１０が、データラッチ２１０には水平シフトレジスタ２１２が入力している。なおＤＡ変換器２０７にはこの他にも基準電圧線２０８が、データラッチ２１０には表示データ線２１１が入力している。なおここでソースフォロア回路２０６は、poly−Ｓｉ ＴＦＴを用いて構成されている。
【０００４】
以下、本従来例の動作を説明する。表示データ線２１１を介して入力された表示データは、水平シフトレジスタ２１２によってデータラッチ２１０に順次ラッチされる。次いでこのラッチされた表示データは水平入力期間毎にラインメモリ２０９に転送され、ＤＡ変換器２０７に入力される。ＤＡ変換器２０７は基準電圧線２０８より入力される基準電圧を基に、この表示データをデジタル入力としたアナログ画像信号電圧をソースフォロア回路２０６を介して信号線２０５に出力する。このときゲート線シフトレジスタ２０４によって選択された所定の表示画素行の画素スイッチ２０１がターンオンすると、上記のアナログ画像信号電圧は選択された表示画素の液晶容量２０２に書き込まれる。以上の動作によって、本ＴＦＴ液晶パネルは入力された表示データに基づく画像表示が可能となる。なおここで上記ソースフォロア回路２０６には、容量とスイッチから構成されるオフセットキャンセル機能が付与されている。
【０００５】
このような従来技術に関しては、例えば特開平１１−７３１６５号等に詳しく記載されている。
【０００６】
【発明が解決しようとする課題】
上記従来技術における全体構成は、オフセットキャンセラを有するバッファアンプにソースフォロア回路構成を採用してはいるものの、基本的にはアモルファスＳｉ ＴＦＴパネルで工業的に用いられてきたものと同一のものである。しかしながらこのような全体構成を多結晶Ｓｉ ＴＦＴを用いて実現することには、以下のような大きな課題が存在する。
【０００７】
まず第一に、バッファアンプのようなアナログ能動回路を信号線の本数分作り込むことは、歩留りを低下させる原因になるという問題である。アモルファスＳｉ ＴＦＴパネルではバッファアンプを特性の均一性に優れた単結晶Ｓｉ トランジスタで構成するが、多結晶Ｓｉ ＴＦＴはチャネル中に分布する多数の欠陥準位に起因する特性ばらつきが大きいため、バッファアンプの特性ばらつきも必然的に大きくなり、これが歩留りを低下させる原因になるのである。
【０００８】
第二には多結晶Ｓｉ ＴＦＴを用いたオフセットキャンセラの能力は、単結晶Ｓｉ トランジスタで構成されたものほど高くないという点である。多結晶ＳｉＴＦＴは単結晶Ｓｉ トランジスタほどの微細加工が困難であるため、必然的にオフセットキャンセラの各スイッチが有する寄生容量が大きくなり、かつ寄生容量値のばらつきも大きくなる。これはそのまま、オフセットキャンセラのキャンセル出力誤差の増大をもたらし、これはそのまま画質のＳ／Ｎ低下をもたらしてしまう。
【０００９】
【課題を解決するための手段】
本出願の画像表示装置の一実施態様によれば、画像表示を行う表示部と、この表示部を駆動する駆動部が複数の信号線により接続されている画像表示装置で、表示部はマトリクス状に配置した複数の表示画素により構成され、駆動部はラダー抵抗とこのラダー抵抗に接続されたインピーダンス変換手段と、このインピーダンス変換手段からの出力線である階調電圧配線と、この階調電圧配線に接続された階調電圧選択手段とを有している。
【００１０】
さらに、階調電圧選択手段は、複数の信号線と接続されているというものである。
【００１１】
また、本出願の他の一実施態様によれば、画像表示を行うためにマトリクス状に配置された複数の表示画素と、アナログ画像信号を伝達するために各列毎に設けられ、表示画素に接続された信号線群と、表示画素と信号線群を所定のタイミングで駆動するための駆動回路部を有し、入力された画像表示データを基に、所定のシーケンスに従って該表示画素に画像を表示させるための手段を有する画像表示端末システムで、駆動回路部はラダー抵抗とこのラダー抵抗に接続される複数本の階調電圧配線を有し、信号線群は階調電圧配線に階調電圧選択手段を介して接続されており、各階調電圧配線はインピーダンス変換手段を介して該ラダー抵抗に接続されており、少なくとも表示画素，信号線群，階調電圧選択手段，階調電圧配線は単一基板上に設けられているというものである。
【００１２】
このような実施形態によれば、インピーダンス変換手段のようなアナログ能動回路は信号線の本数分ではなく、階調電圧配線の本数分形成すれば良い。これはＣＩＦ（Common Intermediate Format）、表示データ４bit の共通画素電極交流駆動のパネルで計算すれば、（３５２×ＲＧＢ＝１０５６）個から（２の４乗＝１６）個への低減になり、著しい歩留り向上効果が得られる。
【００１３】
【発明の実施の形態】
（実施例１）
以下図１〜図５を用いて、本発明の実施例１に関して説明する。
【００１４】
始めに本実施例１の全体構成に関して述べる。
【００１５】
図１は本実施例１であるpoly Ｓｉ−ＴＦＴ液晶表示パネルの構成図である。
【００１６】
液晶容量２とpoly Ｓｉ−ＴＦＴからなる画素スイッチ１を有する表示画素１３がマトリクス状に配置され、画素スイッチ１のゲートはゲート線３を介してゲート線シフトレジスタ４に接続されている。また画素スイッチ１の一端は信号線５を介してＤＡ変換器７に接続されている。ＤＡ変換器７にはラインメモリ９が入力しており、またラインメモリ９にはデータラッチ１０が、データラッチ１０には水平シフトレジスタ１２が接続されている。なおここでＤＡ変換器７には基準電圧線８が共通に入力しており、基準電圧線８はバッファアンプ１４を介してラダー抵抗１５に接続されている。またデータラッチ１０には表示データ線１１が共通に入力している。なおここでは液晶の共通電極、カラーフィルタやバックライト構成等、カラーＴＦＴパネルの構築に必要な一般的な構造や表示データ線１１の入力部は一般的な構成のため、図面の簡略化のために記載を省略している。また、複数の表示画素１３により、表示画素マトリクス(若しくは表示部)を構成している。また、水平シフトレジスタ１２，データラッチ１０，ＤＡ変換器７を有する構成により水平駆動回路８６を構成している。ゲート線シフトレジスタ４を含むゲート線選択回路８４及び水平駆動回路８６を有する構成として駆動回路部と称しても良い。
【００１７】
次に本実施例１の全体の動作を説明する。なお各部分の詳細な構造及びその動作に関しては、この後に個々の構成要素の説明の中で順次述べて行くことにする。
【００１８】
表示データ線１１を介して入力された表示データは、水平シフトレジスタ１２によってデータラッチ１０に順次ラッチされる。次いでこのラッチされた表示データは水平入力期間毎にラインメモリ９に転送され、ＤＡ変換器７に入力される。ＤＡ変換器７は基準電圧線８より入力される基準電圧を基に、この表示データをデジタル入力としたアナログ画像信号電圧を信号線５に出力する。このときゲート線シフトレジスタ４によって選択された所定の表示画素行の画素スイッチ１がターンオンすると、信号線５に出力された上記のアナログ画像信号電圧は選択された表示画素の液晶容量２に書き込まれる。以上の動作によって、本ＴＦＴ液晶パネルは入力された表示データに基づく画像表示を行う。なおここで基準電圧線８に入力される基準電圧は、ラダー抵抗１５で生じる基準電圧を基に、バッファアンプ１４を必要に応じて用いることにより生成される。
【００１９】
以下、本実施例の各部の構成要素及びその動作に関して順を追って説明を行う。
【００２０】
水平シフトレジスタ１２,データラッチ１０,ラインメモリ９,ＤＡ変換器７：
以下図２を用いて、水平シフトレジスタ１２，データラッチ１０，ラインメモリ９，ＤＡ変換器７に関してその構成及び動作を説明する。
【００２１】
図２は一本の信号線５に対応する水平シフトレジスタ１２，データラッチ１０，ラインメモリ９，ＤＡ変換器７の構成図である。水平シフトレジスタ１２からは互いに反転するラッチ信号配線３１，３２がデータラッチ１０に延びている。データラッチ１０は表示データビット毎にクロックトインバータ３３，３５、及びインバータ３４で構成されており、表示データ線１１がその入力に接続される。なお表示データビットは実際は６bit であるが、ここでは図面の簡略化のために表示データビットを３bit として図示してある。データラッチ１０の出力は更に表示データビット毎に、クロックトインバータ３６，３８、及びインバータ３７で構成されるラインメモリ９に入力しており、各ラインメモリは互いに反転するラインラッチ配線３９，４０で制御される。更にラインメモリ９の出力は、電圧選択型のＤＡ変換器７に入力する。ここで被選択電圧はアナログ階調の本数に相当する基準電圧線８を介して供給されており、ラインメモリ９から出力された表示データはレベルシフト回路４１を介して、階調選択用トランジスタ４２，４３，４４に入力される。なお本図では、階調選択用トランジスタ４２はＭＳＢ（最大量子化ビット，Most Significant Bit）、階調選択用トランジスタ４４はＬＳＢ(最小量子化ビット，Least Significant Bit）に対応する。図示のように階調選択用トランジスタ４２，４３，４４は、ＤＡ変換特性に合わせてそのオン，オフ特性が反転するように、ｎＭＯＳ，ｐＭＯＳを意識的に選択して構成されている。ＤＡ変換器７の出力は信号線５に直接接続される。
【００２２】
以下に水平シフトレジスタ１２，データラッチ１０，ラインメモリ９，ＤＡ変換器７の動作を説明する。水平シフトレジスタ１２は表示データ線１１に入力される表示データに同期する駆動信号により、所定のタイミングでデータラッチ１０にラッチ信号配線３１，３２を介してラッチパルスを入力する。これによりデータラッチ１０は表示データ線１１に入力されている表示データをサンプリングし、クロックトインバータ３５及びインバータ３４で構成されるラッチ回路に表示データを取り込む。この表示データは、所定のタイミングで駆動されるラインラッチ配線３９，４０により、１行書込み期間（１水平入力期間）毎にラインメモリ９に転送され、更にラッチされる。このラッチデータはレベルシフト回路４１によって振幅変調を受けた後、階調選択用トランジスタ４２，４３，４４で構成される電圧選択マトリクスのゲートに入力され、この結果選択された基準電圧が信号線５に出力される。
【００２３】
なお本実施例では各クロックトインバータやインバータを多結晶Ｓｉ ＴＦＴを用いたＣＭＯＳ回路で構成しているが、同様な機能を有するその他の回路構成が可能であることは言うまでもない。また低消費電力化のために水平シフトレジスタ１２，データラッチ１０，ラインメモリ９を５Ｖ振幅の低電圧駆動回路で構成したために、階調選択用トランジスタ４２，４３，４４のゲート部との間にレベルシフト回路４１を設けて電圧振幅を１０Ｖに増幅しているが、水平シフトレジスタ１２，データラッチ１０，ラインメモリ９等を当初から１０Ｖ程度の大電圧振幅で駆動すれば、レベルシフト回路４１が不要であることは明らかである。また階調選択用トランジスタ４２，４３，４４のマトリクスをＣＭＯＳのアナログスイッチ構成とすることも可能であり、この場合もレベルシフト回路４１の電圧低減や、レベルシフト回路４１を不要にすることが可能である。
【００２４】
バッファアンプ１４，ラダー抵抗１５：
以下図３を用いて、バッファアンプ１４及びラダー抵抗１５に関してその構成及び動作を説明する。
【００２５】
図３はバッファアンプ１４及びラダー抵抗１５と、その周辺の回路構成図である。ラダー抵抗１５には９個の外部回路接続端子１６が設けられており、各外部回路接続端子１６にはＳｉ−ＬＳＩ（Large Scale Integrated Circuit）である基準電圧発生回路１７の基準電圧発生アンプ１８からの出力が接続されている。ラダー抵抗１５には、各外部回路接続端子１６間に８個ずつバッファアンプ１４が設けられており、バッファアンプ１４の出力はそれぞれ基準電圧線８に接続されている。バッファアンプ１４は合計で６４個設けられているが、これは前述のように表示データビットが６bit であることに対応している。
【００２６】
ここでラダー抵抗１５は、エラーによる階調反転を生じることなく６４階調の基準電圧を生成するために用いられるが、基準電圧発生回路１７は６４階調の基準電圧値を調整するために用いられる。またバッファアンプ１４はラダー抵抗１５に対する、基準電圧線８に接続された信号線５に起因する負荷容量の影響を抑制する目的で用いられているが、これに関しては後述することにする。
【００２７】
なお本実施例においては表示データビットを６bit としたために６４階調の基準電圧線８が必要となっているが、表示データビットをｎbit とすれば、基準電圧線８は２ⁿ階調とすれば良いことは言うまでもない。また本実施例では基準電圧発生回路１７をＳｉ−ＬＳＩで構成したが、個別部品で構成する等、本発明の主旨を損ねない範囲で種々の形態をとることが可能である。なおここで基準電圧発生回路１７を後述のバッファアンプ１４同様に多結晶Ｓｉ ＴＦＴ回路で一体型構成すれば、外部回路接続端子１６が不要になることは明らかである。
【００２８】
バッファアンプ１４詳細：
以下図４及び図５を用いて、バッファアンプ１４に関してその具体的な構成及び動作を説明する。
【００２９】
図４はバッファアンプ１４の回路構成図である。アンプの本体はドレイン接地接続されたｎチャネルＴＦＴ２１であり、そのドレインは定電圧電源Ｖｄｄに接続されている。ＴＦＴ２１のゲートはスイッチ１（ＳＷ１）２３及びオフセットキャンセル容量，Ｃｃ２２に接続され、スイッチ１（ＳＷ１）２３の他端はスイッチ２（ＳＷ２）２４の一端と共にバッファアンプ１４の入力部，Ｖｉｎにつながっている。オフセットキャンセル容量，Ｃｃ２２の他端とスイッチ２(ＳＷ２)２４の他端とは共通にスイッチ３（ＳＷ３）２５の一端に入力しており、スイッチ３（ＳＷ３）２５の他端はバッファアンプ１４の出力部，Ｖｏｕｔである。またＴＦＴ２１のソースはスイッチ４（ＳＷ４）２６を介してやはりバッファアンプ１４の出力部，Ｖｏｕｔに接続されている。なおバッファアンプ１４の出力部，Ｖｏｕｔには、この他にリセットスイッチ２７が設けられている。なおここでＴＦＴ２１、上記の各スイッチ２３，２４，２５，２６，２７は全て多結晶ＳｉＴＦＴ素子を用いて構成されている。
【００３０】
次に図５を用いてバッファアンプ１４の動作を述べる。図５はバッファアンプ１４の動作タイミングチャートであり、説明の都合上、ｎ行目と（ｎ＋１）行目のゲート線３の動作もそれぞれgate（ｎ），gate（ｎ＋１）として合わせて示してある。またリセットスイッチ２７，スイッチ１（ＳＷ１）２３，スイッチ２（ＳＷ２）２４，スイッチ３（ＳＷ３）２５，スイッチ４（ＳＷ４）２６の動作はそれぞれ図中ではreset(２７），ＳＷ１（２３），ＳＷ２（２４），ＳＷ３（２５），ＳＷ４（２６）として記載した。なお本図における波形は、上が各スイッチ或いはゲートがオン状態、下がオフ状態であることを示すものとする。１行の書込み期間（１水平入力期間）の始めのリセット期間にゲート線３がオンすると、同時にリセットスイッチ２７がオンし、基準電圧線８とこれに接続された信号線５はりセット電圧レベルにリセットされる。次いで１次プリチャージフェーズになると、リセットスイッチ２７はオフし、スイッチ１（ＳＷ１）２３とスイッチ４（ＳＷ４）２６がオンする。このとき入力部，Ｖｉｎに印加されている電圧がＴＦＴ２１のゲートに入力し、ＴＦＴ２１はドレイン接地トランジスタとして動作する。この結果、ＴＦＴ２１のしきい値電圧をＶｔｈとおくと、出力部，Ｖｏｕｔの電圧はほぼ(Ｖｉｎ−Ｖｔｈ)にプリチャージされることになる。ここでこのとき、オフセットキャンセル容量，Ｃｃ２２の両端には電圧Ｖｔｈが充電される。次に２次プリチャージフェーズになると、スイッチ１(ＳＷ１)２３はオフ、スイッチ２(ＳＷ２）２４がオンし、スイッチ３(ＳＷ３）２５がオフする。このときＴＦＴ２１のゲートには、オフセットキャンセル容量，Ｃｃ２２を介することによって（Ｖｉｎ＋Ｖｔｈ）の電圧が入力するため、出力部，Ｖｏｕｔの電圧はほぼＶｉｎにプリチャージされることになる。ここで上記オフセットキャンセルの動作を確実にするためには、スイッチ１（ＳＷ１）２３のオフを一歩先に行うことが望ましく、更にスイッチ１（ＳＷ１）２３にはスイッチフィードスルー等の非理想特性はあってはならない。しかし実際には本スイッチは前述のように多結晶Ｓｉ ＴＦＴを用いて実現されているため、このようなスイッチフィードスルーは単結晶Ｓｉトランジスタよりも大きく、かつばらつくことは避けられない。これは多結晶Ｓｉで構成されたチャネル内には、多数の欠陥準位が分布しているためである。このために現実には、２次プリチャージフェーズの終わりになっても、Ｖｏｕｔの値はＶｉｎよりも数十ｍＶ程度ずれてしまっている。そこで本実施例においては、この後の直接入力フェーズにおいて、スイッチ３（ＳＷ３）２５をオンし、スイッチ４（ＳＷ４）２６をオフさせる直接書込みを行う。このときＴＦＴ２１はソースが遮断されるために動作を停止し、これに代わってスイッチ２（ＳＷ２）２４とスイッチ３（ＳＷ３）２５を介してＶｉｎの電圧がＶｏｕｔに直接書き込まれる。この直接入力のフェーズにおいては、バッファアンプは動作しない訳であるから、基準電圧線８に接続される全ての容量に対する充電はラダー抵抗１５を介して行われなければならない。しかしバッファアンプ１４が始めから全く存在しない場合にはラダー抵抗１５を介した充電は液晶を駆動するために必要な数Ｖのオーダーであるのに比較して、本発明の場合の上記充電は２次プリチャージフェーズで生じた書き込み誤差である数十ｍＶ程度と、１／１００程度の電荷量なのである。この比率の分だけラダー抵抗１５の電流駆動能力は低く設計することも可能であり、直接入力フェーズにおけるラダー抵抗１５貫通電流の増大、あるいは時定数の問題は回避される。また本実施例においては直接入力フェーズの採用によって、バッファアンプ１４のオフセット誤差は言うに及ばず、オフセットキャンセル誤差に関してもその低減が可能である。加えて本実施例においては、上記の効果を生じせしむるために必要な能動トランジスタは、わずか６４個のＴＦＴ２１で十分である。
【００３１】
さて本実施例の動作に関しては、特に図示していないが、他には各画素の液晶容量２が接続されている共通電極の交流駆動が必要である。本実施例においてはＤＡコンバータ７は各信号線５に対して同等の構成を有しているために、このままでは液晶に対する行毎、或いはフレーム毎の極性反転ができない。そこで本実施例においては、このような液晶に対する反転駆動を行うために、共通電極を行毎、或いはフレーム毎に選択的に交流駆動できるようにしている。ここで行毎の交流駆動には表示画面上のフリッカを抑制する効果があり、フレーム毎の交流駆動には共通電極駆動時の消費電力を低減する効果がある。
【００３２】
なお本実施例においては特に記載していないものに関しては、各スイッチ及びトランジスタはガラス基板上に設けられた多結晶Ｓｉ ＴＦＴを用いて実現されている。この多結晶Ｓｉ ＴＦＴの作成に際しては、一般に低温多結晶Ｓｉプロセスとして良く知られている製造プロセスを用いた。しかしながら本実施例の本質は製造方法やデバイス構造にはなく、高温多結晶Ｓｉ ＴＦＴやアモルファスＳｉ ＴＦＴ等のその他のデバイスや石英基板，プラスチック基板，Ｓｉ基板等のその他の基板を用いても、上記に準じた効果が得られることは明らかである。また電圧関係を調整すれば、本実施例におけるＴＦＴのチャネル極性をｎ型からｐ型に変更することや、その他の回路構成を採用することも可能である。更に本実施例の各スイッチは特にことわらない限り、ＴＦＴを用いたＣＭＯＳアナログスイッチを用いているが、これを単チャネルのスイッチにして本実施例に準じた特性を得ることも可能である。
【００３３】
なお本実施例においては、２８８×３５２画素のＣＩＦ(Common IntermediateFormat）画素構成を採用しているが、本実施例の適用は基本的には画素数の制約は受けない。
（実施例２）
以下、本発明における実施例２について、図６を用いて説明する。
【００３４】
図６は本実施例２におけるpoly−Ｓｉ ＴＦＴ液晶表示パネルの構成図である。
【００３５】
実施例２の主な構成および動作は、実施例１のそれと同様であるので説明を省略する。本実施例における実施例１との差異は、ＤＡコンバータ７，基準電圧線８，バッファアンプ１４，ラダー抵抗１５からなるアナログ系回路が切替えスイッチ６１，６２，６３，６４を介して二重に設けられていることであり、更に図示していないが、各画素の液晶容量２が接続されている共通電極を直流電圧に保持していることである。
【００３６】
本実施例においては、ＤＡコンバータ７ａ，基準電圧線８ａ，バッファアンプ１４ａ，ラダー抵抗１５ａからなるアナログ系回路と、ＤＡコンバータ７ｂ，基準電圧線８ｂ，バッファアンプ１４ｂ，ラダー抵抗１５ｂからなるアナログ系回路は、奇数列と偶数列の信号線５に対して、切替えスイッチ６１，６３と、切替えスイッチ６２，６４を介して切替え可能に接続されている。ここでラダー抵抗１５ａ，１５ｂに印加される基準電圧はそれぞれ液晶の極性反転駆動に相当する電圧であり、本実施例は切替えスイッチ６１，６３と、切替えスイッチ６２，６４の切替えタイミングによって、液晶表示画面の列毎反転駆動ないしドット反転駆動を選択することが可能である。列毎反転駆動の場合には切替えスイッチ６１，６３と、切替えスイッチ６２，６４の駆動パルスが簡単になるという長所があるが、ドット反転駆動の場合には画面上のクロストークが抑制されて画質が向上するという効果がある。
（実施例３）
以下、本発明における実施例３について、図７を用いて説明する。
【００３７】
実施例３であるpoly−Ｓｉ ＴＦＴ液晶表示パネルの主な構成および動作は、実施例１のそれと同様であるので構成図及びその説明は省略する。しかし実施例１と比較した場合の本実施例の差異は、バッファアンプ１４の構成である。以下本実施例におけるバッファアンプ１４の構成に関して説明する。
【００３８】
図７は本実施例におけるバッファアンプ１４の構成図であり、実施例１における図４に対応している。実施例１と比較した場合の本実施例の差異は、実施例１のバッファアンプ１４がドレイン接地されたｎチャネルＴＦＴと、オフセットキャンセラ、及びバッファアンプの出力を遮断しかつ入出力部を短絡する機能を有していることに対して、本実施例のバッファアンプ１４は負帰還をかけた差動増幅回路で構成されており、オフセットキャンセラや入出力部の短絡機能は有していないことである。
【００３９】
上記差動増幅回路は、ｎチャネルＴＦＴであるドライバＴＦＴ７１，７２、ｐチャネルＴＦＴである負荷ＴＦＴ７３，７４、電流源ＴＦＴ７５からなる差動回路部と、差動回路出力電圧のＤＣシフト及びインピーダンス変換を目的とした、２つのｎチャネルＴＦＴであるドライバＴＦＴ７６，電流源ＴＦＴ７７からなるソースフォロア回路部とから構成されている。入力部Ｖｉｎは上記差動回路部の一方の入力端子に接続されており、更にその出力部Ｖｏｕｔが上記差動回路部の他方の入力端子に帰還することにより、バッファアンプ１４全体はボルテージフォロアとして動作する。
【００４０】
本実施例においては、バッファアンプ１４の構成は複雑になり能動デバイスとして動作するＴＦＴの数も実施例１よりは増えてしまうが、前記従来例に比較すればそれでも能動デバイスの数は激減しており、歩留りの向上効果は大きい。更に本実施例においてはオフセットキャンセル動作を行わないために、実施例１に比較して駆動が簡単になるという長所を有する。
【００４１】
なお本実施例に関しては、本発明の効果を失わない範囲内で種々の回路的変形が可能であることは言うまでもない。例えば差動回路部やソースフォロア回路部にカスコード構成を適用してボルテージフォロアの入出力電圧特性を向上させることや、更に開放利得を向上させるためにもう一段新たな増幅回路部を設けることなどが考えられる。或いはバッファアンプ１４の特性をより向上させるために、この部分に単結晶ＬＳＩを適用することも可能である。
（実施例４）
以下、本発明における実施例４について、図８を用いて説明する。
【００４２】
本実施例の主な構成および動作は実施例１のそれと同様であるので、全体構成図を含めその説明は省略する。実施例１と比較した場合の本実施例の差異は、表示画素８０の構成として、液晶表示セルに代えて電界発光効果（Electro-luminescence，以下ＥＬと表記する）表示セルを用いていることである。
【００４３】
図８は本実施例における表示画素の構成図である。
【００４４】
表示画素８０は画素容量８１と画素スイッチ１を有し、画素スイッチ１のゲートはゲート線３に、また画素スイッチ１の一端は信号線５に接続されているところまでは、第一の実施例の画素１３の構成と類似している。しかし本実施例においては、画素スイッチ１と画素容量８１はそのまま電流駆動ＴＦＴ８２のゲートに入力されており、電流駆動ＴＦＴ８２のドレイン側はＥＬダイオード８３を介して定電圧Ｖｄが印加された定電圧線８４に接続されている。また画素容量８１の対向電極は、所定の電圧に接地されている。
【００４５】
本実施例の画素部の動作を以下に説明する。ゲート線３が選択されてオン状態になると、信号線５に印加されていたアナログ画像信号電圧が画素スイッチ１を介して画素容量８１に書き込まれ、ゲート線３によって画素スイッチ１が再びオフ状態になった後も、書き込まれたアナログ画像信号電圧が画素容量８１に保持されるところまでは、実施例１の画素１３の動作とほぼ同様である。しかし本実施例においては、上記アナログ画像信号電圧は電流駆動ＴＦＴ８２のゲートに入力されるため、ＥＬダイオード８３には上記アナログ画像信号電圧の値に応じた駆動電流が流れる。この駆動電流によってＥＬダイオード８３は上記アナログ画像信号電圧に対応した輝度で発光するため、本実施例は信号線５に印加されるアナログ画像信号電圧に応じた自発光表示を行うことができる。
【００４６】
本実施例においても実施例１と同様に、歩留りと画質の向上を同時に図ることができる。
【００４７】
なお本実施例は自発光型ディスプレイパネルであるため、実施例１で述べた液晶層やバックライトが不要なこと、また液晶を有さないために液晶容量のようなアナログ画像信号電圧の交流化を図る必要が無いことは言うまでもない。
（実施例５）
以下図９を用いて、本発明における実施例５に関して説明する。
【００４８】
図９は実施例５である画像表示システムにおける、画像表示端末２０１の全体構成図である。
【００４９】
無線インターフェース（Ｉ／Ｆ）回路２０２には、圧縮された画像データが外部からbluetooth 規格に基づく無線データとして入力し、無線インタフェース回路２０２の出力はＩ／Ｏ回路２０３を介してバス２０６に接続される。バス206にはこの他にマイクロプロセサ２０４，タイミングコントローラ２０７，フレームメモリ２０８等が接続されている。更にタイミングコントローラ２０７の出力はpoly−Ｓｉ ＴＦＴ液晶表示パネル８８に入力しており、poly−Ｓｉ ＴＦＴ液晶表示パネル８８には基準電圧生成回路８７，水平駆動回路８６，ゲート線選択回路８４，表示画素マトリクス８５が設けられている。なお画像表示端末201には上記の他に、２次電池２０９および照明２０５が設けられており、照明205はＩ／Ｏ回路２０３により制御されている。なおここでpoly−Ｓｉ ＴＦＴ液晶表示パネル８８は、先に延べた実施例１と同様の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。
【００５０】
以下に本実施例５の動作を説明する。始めに無線インタフェース回路２０２は圧縮された画像データを外部から取り込み、この画像データをＩ／Ｏ回路２０３を介してマイクロプロセサ２０４及びフレームメモリ２０８に転送する。マイクロプロセサ２０４はユーザからの操作を受けて、必要に応じて画像表示端末201を表示駆動、或いは圧縮された画像データのデコード処理を行う。デコードされた画像データはフレームメモリ２０８内に一時的に蓄積される。ここで表示駆動が選択された場合には、マイクロプロセサ２０４の指示に従ってフレームメモリ２０８からタイミングコントローラ２０７を介してpoly−Ｓｉ ＴＦＴ液晶表示パネル８８に画像データが入力され、表示画素マトリクス８５は入力された画像を１行毎に順次表示する。このときタイミングコントローラ２０７は同時に、画像を表示するために必要な所定のタイミングパルスを出力する。なおpoly−ＳｉＴＦＴ液晶表示パネル８８が、これらの信号を用いて表示画素マトリクス８５に画像を表示する過程に関しては、実施例１で既に述べたとおりである。なおこのときＩ／Ｏ回路２０３は必要に応じて照明２０５を点灯させる。なおここで二次電池２０９は、これらの装置全体を駆動する電源を供給する。
【００５１】
本実施例５によれば、圧縮された画像データを高品位表示可能な画像表示端末を、歩留り良く低価格で提供することができる。
【００５２】
【発明の効果】
本発明によれば、画像表示装置における高品位な画像表示と低消費電力化を両立させることができる。
【図面の簡単な説明】
【図１】実施例１であるpoly Ｓｉ−ＴＦＴ液晶表示パネルの構成図。
【図２】実施例１における信号線に対応する水平シフトレジスタ，データラッチ，ラインメモリ，ＤＡ変換器の構成図。
【図３】実施例１におけるバッファアンプ及びラダー抵抗とその周辺の回路構成図。
【図４】実施例１におけるバッファアンプの回路構成図。
【図５】実施例１におけるバッファアンプの動作タイミングチャート。
【図６】実施例２におけるpoly−Ｓｉ ＴＦＴ液晶表示パネルの構成図。
【図７】実施例３におけるバッファアンプの構成図。
【図８】実施例４における表示画素の構成図。
【図９】実施例５である画像表示システムにおける、画像表示端末の全体構成図。
【図１０】従来の技術を用いた液晶表示パネルの構成図。
【符号の説明】
１…画素スイッチ、２…液晶容量、３…ゲート線、４…ゲート線シフトレジスタ、５…信号線、７…ＤＡコンバータ、８…基準電圧線、１４…バッファアンプ、１５…ラダー抵抗。

Claims (11)

1. 画像表示を行う表示部と、該表示部を駆動する駆動部が複数の信号線により接続されている画像表示装置において、
   前記表示部は、マトリクス状に配置した複数の表示画素により構成され、
   前記駆動部は、ラダー抵抗と、該ラダー抵抗に接続されたインピーダンス変換手段と、該インピーダンス変換手段からの出力線である階調電圧配線と、該階調電圧配線を選択的に信号線に接続する階調電圧選択手段とを有し、特に該インピーダンス変換手段の数が該信号線に印加される電圧階調の数と等しく、
   前記表示画素、前記階調電圧選択手段、及び前記インピーダンス変換手段は、多結晶Ｓｉ ＴＦＴ（薄膜トランジスタ，Thin Film Transistor）を用いて構成されたものであり、
   前記ラダー抵抗、前記インピーダンス変換手段及び前記階調電圧配線は、液晶の極性反転駆動に合わせ、それぞれ正電圧出力用と反転電圧出力用の２組を有し、
   前記階調電圧配線の前記２組のそれぞれは、前記信号線の１列おきに交互に設けられた前記階調電圧選択手段に接続され、列毎の前記階調電圧選択手段と前記信号線の接続の組合せはスイッチにより切替えることができる、ことを特徴とする画像表示装置。
2. 前記階調電圧選択手段は、前記複数の信号線と接続されていることを特徴とする請求項１の画像表示装置。
3. 前記表示部、前記階調電圧選択手段、及び前記階調電圧配線は同じ基板上に配置されていることを特徴とする請求項１又は２の画像表示装置。
4. 前記インピーダンス変換手段は、ドレイン接地された電界効果トランジスタで構成されていることを特徴とする請求項１から３のいずれかに記載の画像表示装置。
5. 前記インピーダンス変換手段は、電界効果トランジスタを用いた差動増幅回路で構成されていることを特徴とする請求項１から３のいずれかに記載の画像表示装置。
6. 前記インピーダンス変換手段は、入出力間のオフセット電圧を検出し、除去するオフセット電圧キャンセル手段を有していることを特徴とする請求項１〜５のいずれかに記載の画像表示装置。
7. 前記インピーダンス変換手段は、該インピーダンス変換手段の機能を停止させる手段、及び該インピーダンス変換手段の入出力端子間を短絡させる手段を有していることを特徴とする請求項１〜６のいずれかに記載の画像表示装置。
8. 前記表示画素は、対向電極と、該画素電極と該対向電極との間の液晶領域を有する液晶表示画素であることを特徴とする請求項１〜７のいずれかに記載の画像表示装置。
9. 前記階調電圧選択手段は、電界効果トランジスタを用いたアナログスイッチで構成されていることを特徴とする請求項１〜８のいずれかに記載の画像表示装置。
10. 前記ラダー抵抗は、不純物をドープした多結晶Ｓｉ薄膜で構成されていることを特徴とする請求項１〜９のいずれかに記載の画像表示装置。
11. 前記表示画素、前記階調電圧選択手段、及び前記インピーダンス変換手段は、同じ基板上に構成されたものであることを特徴とする請求項１〜１０のいずれかに記載の画像表示装置。

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