JP6721328B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。特に、画素に設けられる発光素子を電流駆動する表示装置に関する。

有機エレクトロルミネッセンス（以下、有機ＥＬと呼ぶ。）表示装置は、各画素に発光素子が設けられ、個別に発光を制御することで画像を表示する。発光素子は、一方をアノード電極、他方をカソード電極として区別される一対の電極間に有機ＥＬ材料を含む層（以下、「発光層」ともいう）を挟んだ構造を有している。有機ＥＬ表示装置は、一方の電極が画素ごとに画素電極として設けられ、他方の電極は複数の画素に跨がって共通の電位が印加される共通電極として設けられている。有機ＥＬ表示装置は、この共通電極の電位に対し、画素電極の電位を画素毎に印加することで、画素の発光を制御している。

表示装置の各画素に設けられた発光素子には駆動トランジスタが接続されている。これらの複数の駆動トランジスタが閾値電圧のばらつきを有すると、表記装置の輝度に反映され、表示不良が生じる場合がある。このような駆動トランジスタの閾値電圧のばらつきによる表示不良を補うために、例えば特許文献１では、駆動トランジスタの閾値補償を行う表示装置及びその駆動方法が開示されている。

特開２０１５−０４９３３５

しかしながら、この従来技術においては、駆動トランジスタの閾値電圧を補償するために一画素に対して少なくとも６個のトランジスタが要求される。表示装置の更なる高精細化のためには、更に一画素あたりのトランジスタ数を低減した回路が要求される。

本発明は、上記実情に鑑み、一画素あたりのトランジスタ数を低減した回路を用いた表示装置を提供することを目的の一つとする。

本発明による表示装置の一態様は、複数の走査信号線と、複数の初期化制御信号線と、複数の発光制御信号線と、複数の走査信号線、複数の初期化制御信号線及び複数の発光制御信号線に交差して配置された複数の映像信号線と、各々が複数の走査信号線のいずれか及び複数の映像信号線のいずれかに接続された複数の画素回路を備え、複数の画素回路の各々は、制御端子が走査信号線に接続され、第１端子が映像信号線に接続された第１トランジスタ、制御端子が第１ノードに接続され、第１端子が第１トランジスタの第２端子に接続された第２トランジスタ、第１端子が第１ノードに接続され、第２端子が第２トランジスタの第２端子に接続され、制御端子が走査信号線に接続された第３トランジスタ、第１端子が第２トランジスタの第２端子に接続され、制御端子が発光制御信号線に接続された第４トランジスタ、第１端子が第２トランジスタの第１端子に接続され、第２端子が電源電位線に接続され、制御端子が発光制御信号線に接続された第５トランジスタ、第１端子が第１ノードに接続され、第２端子が初期化制御信号線に接続された保持容量、及び、アノードが第４トランジスタの第２端子に接続された発光素子を含む。

本発明による表示装置の一態様は、複数の第１走査信号線と、複数の第２走査信号線と、複数の初期化制御信号線と、複数の発光制御信号線と、複数の第１走査信号線、複数の第２走査信号線、複数の初期化制御信号線及び複数の発光制御信号線に交差して配置された複数の映像信号線と、各々が複数の画素回路を含み、複数の第１走査信号線のいずれか、複数の第２走査信号線いずれか、複数の初期化制御信号線いずれか、複数の発光制御信号線いずれか、及び複数の映像信号線のいずれかに接続された複数の画素回路群を備え、複数の画素回路群の各々は、制御端子が発光制御信号線に接続され、第１端子が電源電位線に接続された第１トランジスタ、及び、制御端子が第１走査信号線に接続され、第１端子が映像信号線に接続された第５トランジスタを更に含み、複数の画素回路群の各々に含まれる複数の画素回路の各々は、制御端子が第１ノードに接続され、第１端子が第１トランジスタの第２端子及び第５トランジスタの第２端子に接続された第２トランジスタ、第１端子が第１ノードに接続され、第２端子が第２トランジスタの第２端子に接続され、制御端子が第２の走査信号線に接続された第３トランジスタ、第１端子が第２トランジスタの第２端子に接続され、制御端子が発光制御信号線に接続された第４トランジスタ、第１端子が第１ノードに接続され、第２端子が初期化制御信号線に接続された保持容量、及び、第４トランジスタの第２端子に接続された発光素子を含む。

本発明の一実施形態に係る表示装置の概略構成を説明する斜視図である。 本発明の一実施形態に係る表示装置の回路構成を説明する図である。 本発明の一実施形態に係る画素回路の回路図である。 本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。 本発明の一実施形態に係る表示装置の初期化期間の動作を説明する回路図である。 本発明の一実施形態に係る表示装置の書き込み及び閾値補償期間の動作を説明する回路図である。 本発明の一実施形態に係る表示装置の発光期間の動作を説明する回路図である。 本発明の一実施形態に係る表示装置の回路構成を説明する回路図である。 本発明の一実施形態に係る表示装置に含まれる複数の画素回路群の各々の回路構成を説明する図である。 本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。 本発明の一実施形態に係る表示装置の初期化期間の動作を説明する回路図である。 本発明の一実施形態に係る表示装置の書き込み及び閾値補償期間の動作を説明する回路図である。 本発明の一実施形態に係る表示装置の書き込み及び閾値補償期間の動作を説明する回路図である。 本発明の一実施形態に係る表示装置の発光期間の動作を説明する回路図である。

以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

＜第１実施形態＞
図面を用いて本実施形態に係る表示装置１００の構成、及びその駆動方法について説明する。

［概略構成］
図１は、本実施形態に係る表示装置１００の概略構成を説明する斜視図である。本実施形態に係る表示装置１００は、第１基板１０２と、第２基板１０４と、複数の画素１０８と、シール材１１０と、端子領域１１４と、接続端子１１６とを有している。

第１基板１０２上には、表示領域１０６が設けられている。表示領域１０６には、第１基板１０２上に、各々が少なくとも一つの発光素子を有する複数の画素１０８が配列されている。

表示領域１０６の上面には第１基板１０２と対向する第２基板１０４が設けられている。第２基板１０４は表示領域１０６を囲むシール材１１０によって、第１基板１０２に固定されている。第１基板１０２に形成された表示領域１０６は、第２基板１０４とシール材１１０によって大気に晒されないように封止されている。このような封止構造により画素１０８に設けられる発光素子の劣化を抑制している。

第１基板１０２には、一端部に端子領域１１４が設けられている。端子領域１１４は第２基板１０４の外側に配置されている。端子領域１１４は、複数の接続端子１１６によって構成されている。接続端子１１６には、映像信号を出力する機器や電源などと表示パネル（図１では表示装置１００）とを接続する配線基板が配置される。配線基板と接続する接続端子１１６の接点は、外部に露出している。第１基板１０２には接続端子１１６から入力された映像信号を表示領域１０６に出力するドライバＩＣ１１２が設けられている。

［回路構成］
図２は、本実施形態に係る表示装置１００の回路構成を説明する回路図である。

本実施形態に係る表示装置１００は、複数の画素回路１１８、走査線駆動回路１２０、信号線駆動回路１２２を有する。表示装置１００は更に、走査信号線ＳＧ、初期化制御信号線ＲＧ、発光制御信号線ＥＧ、映像信号線Ｖｓｉｇ及び電源電位線ＰＶＤＤをそれぞれ複数有する。

走査線駆動回路１２０は、複数の走査信号線ＳＧにそれぞれ信号ＳＧ１〜ＳＧｍを、複数の初期化制御信号線ＲＧにそれぞれ信号ＲＧ１〜ＲＧｍを、複数の発光制御信号線ＥＧにそれぞれ信号ＥＧ１〜ＥＧｍを出力する。

信号線駆動回路１２２は、複数の映像信号線Ｖｓｉｇに映像信号Ｖｓｉｇ１〜Ｖｓｉｇｎを出力する。また、信号線駆動回路１２２は、図示のように、複数の電源電位線ＰＶＤＤに電源電位ＶＤＤを出力してもよい。複数の映像信号線Ｖｓｉｇ及び複数の電源電位線は、複数の走査信号線ＳＧ、複数の初期化制御信号線ＲＧ及び複数の発光制御信号線ＥＧに交差して配置されている。

複数の画素回路１１８は、表示装置１００の表示領域１０６において行列状に配置されている。複数の画素回路１１８の各々は、複数の走査信号線ＳＧのいずれか及び複数の映像信号線Ｖｓｉｇのいずれかに接続されている。更に、初期化制御信号線ＲＧのいずれか、複数の発光制御信号線ＥＧのいずれか及び複数の電源電位線ＰＶＤＤのいずれかに接続されている。複数の画素回路１１８の配置は、行列状に限定されるものではないが、本実施形態においては、ｍ行ｎ列（ｍ及びｎは整数）の行列状に配置されるものとして説明する。

次いで、本実施形態に係る表示装置１００が有する複数の画素回路１１８の各々の回路構成について詳細に説明する。

画素回路１１８の各々は複数のトランジスタを含むが、以下の説明ではトランジスタのゲート端子を「制御端子」と呼ぶことがある。また、便宜上、トランジスタのソース端子又はドレイン端子のいずれか一方を「第１端子」と呼び、他方を「第２端子」と呼ぶことがある。つまり、トランジスタの第１端子は、トランジスタの各端子に印加される電位の条件によってはソース端子として機能する場合もあり、ドレイン端子として機能する場合もある。第２端子についても同様である。

図３は、本実施形態に係る表示装置１００に含まれる複数の画素回路１１８の各々の回路構成を説明する図である。本実施形態に係る表示装置１００が有する画素回路１１８の各々は、第１〜第５トランジスタＴＲ１〜ＴＲ５、保持容量Ｃｓｔ及び発光素子１２４を含んでいる。

第１トランジスタＴＲ１は、制御端子が走査信号線ＳＧに接続されている。また、第１トランジスタＴＲ１は、第１端子が映像信号線Ｖｓｉｇに接続されている。つまり、第１トランジスタＴＲ１は、所謂選択トランジスタとして機能する。

第２トランジスタＴＲ２は、制御端子が第１ノードＮ１に接続されている。また、第２トランジスタＴＲ２は、第１端子が第１トランジスタＴＲ１の第２端子に接続されている。第２トランジスタＴＲ２は、所謂駆動トランジスタとして機能し、制御端子に印加される電位に応じた電流を発光素子１２４に供給する。また、表示装置１００の駆動時において、第２トランジスタＴＲ２は、飽和状態で駆動する。

第３トランジスタＴＲ３は、制御端子が走査信号線ＳＧに接続されている。また、第３トランジスタＴＲ３は、第１端子が第１ノードＮ１に接続され、第２端子が第２トランジスタＴＲ２の第２端子に接続されている。走査信号線ＳＧに出力される電位に応じて第３トランジスタＴＲ３がオンになると、第２トランジスタＴＲ２は、制御端子と第２端子とが導通し、ダイオード接続の状態となる。

第４トランジスタＴＲ４は、制御端子が発光制御信号線ＥＧに接続されている。また、第１端子が第２トランジスタＴＲ２の第２端子及び第３トランジスタＴＲ３の第２端子に接続されている。

第５トランジスタＴＲ５は、制御端子が発光制御信号線ＥＧに接続されている。また、第５トランジスタＴＲ５は、第１端子が第２トランジスタの第１端子に接続され、第２端子は電源電位線ＰＶＤＤに接続されている。発光制御信号線ＥＧの電位を制御して、第４トランジスタＴＲ４及び第５トランジスタＴＲ５を共にオンにすることによって、発光素子１２４に電流を供給し、発光状態とすることができる。

保持容量Ｃｓｔは、第１端子が第１ノードＮ１に接続され、第２端子が初期化制御信号線ＲＧに接続されている。

発光素子１２４は、アノードが第４トランジスタＴＲ４の第２端子に接続され、カソードが共通電位線ＰＶＳＳに接続されている。発光素子１２４としては、供給される電流に応じた輝度の光を発する電流駆動型の発光素子１２４を用いることができる。本実施形態においては、発光素子１２４として、有機発光ダイオードを用いる。

尚、本実施形態においては第１〜第５トランジスタＴＲ１〜ＴＲ５は、Ｐチャネルトランジスタである。しかし、これに限られるものではなく、第１〜第５トランジスタＴＲ１〜ＴＲ５のいずれか、又は全てがＮチャネルトランジスタであっても構わない。つまり、第１〜第６トランジスタＴＲ１、ＴＲ２Ａ〜ＴＲ５Ａ、ＴＲ６は、Ｐチャネルトランジスタは、同一極性のトランジスタであってもよい。尚、全てがＮチャネルトランジスタである場合は、ソースとドレインの関係が入れ替わるので、適宜回路の接続関係を変更しても良い。

以上、本実施形態に係る表示装置１００に含まれる複数の画素回路の各々の回路構成について説明した。本実施形態においては、一画素当たり５個のトランジスタと１個の容量を含む回路構成となっている。従来技術においては、駆動トランジスタの閾値電圧を補償するために一画素に対して少なくとも６個のトランジスタが必要であった。

以下で詳述する表示装置の駆動方法によれば、上述した構成の表示装置において閾値補償が可能となる。つまり、従来技術による表示装置よりも、一画素に含まれるトランジスタの数を低減することができるため、表示装置の更なる高精細化が可能となる。

［駆動方法］
図面を用いて、本実施形態に係る表示装置１００の駆動方法について説明する。

図４は、本実施形態に係る表示装置１００の駆動方法を説明するタイミングチャートである。図４では、行列状に配置された画素回路１１８のうち、第Ｎ行に配置された画素回路１１８ａと、第Ｎ＋１行に配置され、画素回路１１８ａと同じ列に配置された画素回路１１８ｂとのタイミングチャートを示している。

本実施形態に係る表示装置１００は、１フレームにおいて、初期化期間、書き込み及び閾値補償期間、及び発光期間の３種の期間を含んで駆動される。

先ず、初期化期間における駆動について説明する。時刻ｔ１〜時刻ｔ２は、画素回路１１８ａの初期化期間（Ｒｅｓｅｔ［Ｎ］）である。図５は、本実施形態に係る表示装置１００の初期化期間の動作を説明する回路図である。

初期化期間の直前において、第１ノードＮ１には、前フレームの階調データに対応する電荷が蓄積されているため、後続するフレームの階調データを書き込む前に、初期化期間においてこの電荷を放電する。

初期化期間に入る前に、第３トランジスタＴＲ３の制御端子に第３トランジスタＴＲ３をオフする信号を供給しておく。本実施形態においては、第３トランジスタＴＲ３はＰチャネルトランジスタであるため、第３トランジスタＴＲ３の制御端子にハイレベル（Ｈ）の電位を印加して第３トランジスタＴＲ３をオフにしておく。

また、遅くとも初期化期間に入る前に、発光制御信号線ＥＧに、第４トランジスタＴＲ４及び第５トランジスタＴＲ５をオンにする信号を供給しておく。本実施形態においては、第４トランジスタＴＲ４及び第５トランジスタＴＲ５はＰチャネルトランジスタであるため、発光制御信号線ＥＧを介して第４トランジスタＴＲ４及び第５トランジスタＴＲ５の制御端子にローレベル（Ｌ）の電位を印加して第４トランジスタＴＲ４及び第５トランジスタＴＲ５をオンにしておく。

この状態で、時刻ｔ１において初期化期間に入ると、第３トランジスタＴＲ３がオンになるように初期化制御信号線ＲＧを第１の電位Ｖ１に変化させることで保持容量Ｃｓｔの第２端子の電位を変化させる。本実施形態においては、第３トランジスタＴＲ３はＰチャネルトランジスタであるため、初期化制御信号線ＲＧを介して保持容量Ｃｓｔの第２端子に正の電位ＶＧＨを印加し、第３トランジスタＴＲ３をオンにする。

第３トランジスタＴＲ３をオンにするには、第３トランジスタＴＲ３の制御端子に印加されているハイレベルの電位ＶＧ３に第３トランジスタＴＲ３の閾値Ｖｔｈ３を加えた電位ＶＧ３＋Ｖｔｈ３よりも高い電位を、第３トランジスタＴＲ３の第１端子に印加する必要がある。これによって、第３トランジスタＴＲ３の第１端子を基準としたときの、第３トランジスタＴＲ３Ａの制御端子の電位がＶｔｈ３よりも低下するため、第３トランジスタＴＲ３がオンになる。

これによって、前フレームにおいて第１ノードＮ１に蓄積された電荷を、第３トランジスタＴＲ３を介して放電することができる。

初期化期間における動作によって、前フレームにおいて第１ノードＮ１に蓄えられていた電荷は放電される。このとき、当該電荷は発光素子１２４を介して共通電位線ＰＶＳＳへ放電される。この放電によって、保持容量Ｃｓｔから前フレームで書き込まれた映像信号が初期化される。具体的には、第１ノードＮ１の電位は、前フレームの映像信号を含まない共通電位線ＰＶＳＳの電位に発光素子１２４の閾値の電位を加えた電位に収束する。

初期化期間が終了すると、書き込み及び閾値補償期間に入る。時刻ｔ２〜時刻ｔ３は、画素回路１１８ａの書き込み及び閾値補償期間（Ｖｓｉｇ／ＯＣ［Ｎ］）である。書き込み及び閾値補償期間では、階調データの書き込み及び第２トランジスタＴＲ２の閾値補償を行う。

図６は、本実施形態に係る表示装置１００の書き込み及び閾値補償期間の動作を説明する回路図である。

時刻ｔ２において、第３トランジスタＴＲ３がオフになるように初期化制御信号線ＲＧを第１の電位Ｖ１よりも低い第２の電位Ｖ２に変化させることで保持容量Ｃｓｔの第２端子の電位を変化させる。本実施形態においては、第３トランジスタＴＲ３はＰチャネルトランジスタであるため、保持容量の第２端子にローレベルの電位を印加し、第３トランジスタＴＲ３をオフにする。

更に時刻ｔ２において、走査信号線ＳＧに、第１トランジスタＴＲ１及び第３トランジスタＴＲ３をオンにする信号を供給する。本実施形態においては、第１トランジスタＴＲ１及び第３トランジスタＴＲ３はＰチャネルトランジスタであるため、走査信号線の電位をローレベルにして両者のトランジスタをオンにする。

ここで、第３トランジスタＴＲ３がオンとなることによって、第２トランジスタＴＲ２は制御端子と第２端子とが導通し、ダイオード接続の状態となる。この状態で、映像信号線Ｖｓｉｇに階調データを供給する。これによって、第１ノードＮ１に階調データ及び第２トランジスタＴＲ２の閾値の情報が書き込まれる。

ここで、階調データ及び第２トランジスタＴＲ２の閾値の情報について説明する。画素回路１１８の書き込み及び閾値補償において、映像信号線にＶｓｉｇ［Ｎ］が出力されると、第２トランジスタＴＲ２の第２端子側（つまり、第３トランジスタＴＲ３側）では、Ｖｓｉｇ［Ｎ］に第２トランジスタＴＲ２の閾値Ｖｔｈ２を加えた電位Ｖｓｉｇ［Ｎ］＋Ｖｔｈ２が出力される。つまり、Ｖｓｉｇ［Ｎ］＋Ｖｔｈ２の電位が第１ノードＮ１に出力される。

書き込み及び閾値補償期間が終了すると、発光期間に入る。時刻ｔ３以降は、画素回路１１８ａの発光期間（Ｅｍｉｓｓｉｏｎ［Ｎ］）である。

図７は、本実施形態に係る表示装置の発光期間の動作を説明する回路図である。時刻ｔ３において、走査信号線ＳＧに、第１トランジスタＴＲ１及び第３トランジスタＴＲ３をオフにする信号を供給する。本実施形態においては、第１トランジスタＴＲ１及び第３トランジスタＴＲ３はＰチャネルトランジスタであるため、走査信号線ＳＧの電位をハイレベルにして第１トランジスタＴＲ１及び第３トランジスタＴＲ３をオフにする。

この状態で、第４トランジスタＴＲ４及び第５トランジスタＴＲ５をオンにする。本実施形態においては、第４トランジスタＴＲ４及び第５トランジスタＴＲ５はＰチャネルトランジスタであるため、発光制御信号線ＥＧの電位をローレベルにして第４トランジスタＴＲ４及び第５トランジスタＴＲ５をオンにする。これによって、発光素子１２４に電流を流して発光させることができる。

発光期間において、駆動トランジスタとして機能する第２トランジスタＴＲ２の制御端子の電位は、Ｖｓｉｇ［Ｎ］＋Ｖｔｈ２に維持される。この電位が第２トランジスタＴＲ２の制御端子に印加されると、第２トランジスタＴＲ２の飽和領域における電流値は、（Ｖｓｉｇ［Ｎ］−ＶＤＤ）の２乗に比例するために、第２トランジスタＴＲ２の閾値依存を排除した駆動電流を生成することができる。これによって、各画素回路に含まれる第２トランジスタＴＲ２の閾値ばらつきによる表示不良を排除することができる。

以上、本実施形態に係る表示装置の構成及び駆動方法について説明した。本実施形態に係る表示装置は、一画素に含まれるトランジスタの数を５個とすることができ、従来技術よりも低減することができる。更に、本実施形態に係る表示装置の駆動方法によれば、駆動トランジスタとして機能する第２トランジスタの閾値補償が可能になる。よって、表示装置の更なる高精細化が可能となる。

＜第２実施形態＞
図面を用いて本実施形態に係る表示装置２００の構成、及びその駆動方法について説明する。尚、表示装置２００の概略構成については、第１実施形態に係る表示装置１００と同様であるため、詳細な説明は省略する。

［回路構成］
図８は、本実施形態に係る表示装置２００の回路構成を説明する回路図である。

本実施形態に係る表示装置２００は、複数の画素回路群１１９、走査線駆動回路１２０、信号線駆動回路１２２を有する。表示装置２００は更に、第１走査信号線ＩＧ、第２走査信号線ＳＧ、初期化制御信号線ＲＧ、発光制御信号線ＥＧ、映像信号線Ｖｓｉｇ及び電源電位線ＰＶＤＤをそれぞれ複数有する。

走査線駆動回路１２０は、複数の第１走査信号線ＩＧにそれぞれ信号ＩＧ１／２〜ＩＧｍ−１／ｍを、複数の第２走査信号線ＳＧにそれぞれ信号ＳＧ１〜ＳＧｍを、複数の初期化制御信号線ＲＧにそれぞれ信号ＲＧ１／２〜ＲＧｍ−１／ｍを、複数の発光制御信号線ＥＧにそれぞれ信号ＥＧ１／２〜ＥＧｍ−１／ｍを出力する。

信号線駆動回路１２２は、複数の映像信号線Ｖｓｉｇに映像信号Ｖｓｉｇ１〜Ｖｓｉｇｎを出力する。また、信号線駆動回路１２２は、図示のように、複数の電源電位線ＰＶＤＤに電源電位ＶＤＤを出力してもよい。複数の映像信号線Ｖｓｉｇ及び複数の電源電位線は、複数の走査信号線ＳＧ、複数の初期化制御信号線ＲＧ及び複数の発光制御信号線ＥＧに交差して配置されている。

複数の画素回路群１１９の各々は、複数の画素回路１１８を含んでいる。本実施形態においては、複数の画素回路群１１９の各々は、２個の画素回路（第１画素回路１１８Ａ及び第２画素回路１１８Ｂ）を含んでいる。また、複数の画素回路群１１９の各々は、表示装置２００の表示領域１０６において行列状に配置されている。また、複数の画素回路群１１９の各々は、複数の第１走査信号線ＩＧのいずれか及び複数の映像信号線Ｖｓｉｇのいずれかに接続されている。更に、複数の初期化制御信号線ＲＧ、複数の発光制御信号線ＥＧ及び複数の電源電位線ＰＶＤＤのいずれかに接続されている。複数の画素回路群１１９の配置は、行列状に限定されるものではないが、本実施形態においては、ｍ／２行ｎ列（ｍ及びｎは整数、且つｍは偶数）の行列状に配置されるものとして説明する。

次いで、本実施形態に係る表示装置２００が有する複数の画素回路群１１９の各々の回路構成について詳細に説明する。

尚、画素回路群１１９の各々は複数のトランジスタを含むが、以下の説明ではトランジスタのゲート端子を制御端子と呼ぶことがある。また、便宜上、トランジスタのソース端子又はドレイン端子のいずれか一方を第１端子と呼び、他方を第２端子と呼ぶことがある。つまり、トランジスタの第１端子は、電圧を印加する条件によってはソース端子として機能する場合もあり、ドレイン端子として機能する場合もある。第２端子についても同様である。

図９は、本実施形態に係る表示装置２００に含まれる複数の画素回路群１１９の各々の回路構成を説明する図である。本実施形態に係る表示装置２００が有する複数の画素回路群１１９の各々は、第１トランジスタＴＲ１、第５トランジスタＴＲ５及び複数の画素回路１１８を含んでいる。本実施形態においては、複数の画素回路群１１９の各々は、２つの画素回路（第１画素回路１１８Ａ及び第２画素回路１１８Ｂ）を含んでいる。

第１トランジスタＴＲ１は、制御端子が発光制御信号線ＥＧに接続されている。また、第１端子が電源電位線ＰＶＤＤに接続され、第２端子は画素回路群１１９が含む第１画素回路１１８Ａ及び第２画素回路１１８Ｂに接続されている。

第５トランジスタＴＲ５は、制御端子が第１走査信号線ＩＧに接続されている。また、第１端子が映像信号線Ｖｓｉｇに接続され、第２端子は画素回路群１１９が含む第１画素回路１１８Ａ及び第２画素回路１１８Ｂに接続されている。

複数の画素回路群１１９の各々に含まれる複数の画素回路１１８の各々の回路構成について説明する。複数の画素回路群１１９の各々に含まれる複数の画素回路１１８の各々は、第２トランジスタ〜第４トランジスタＴＲ２〜ＴＲ４、保持容量Ｃｓｔ、発光素子１２４を含んでいる。本実施形態においては、１個の画素回路群１１９は、第１画素回路１１８Ａ及び第２画素回路１１８Ｂの２個の画素回路を含むが、両者の回路構成は同一であるため、以下では特に第１画素回路１１８Ａの回路構成について説明する。

第２トランジスタＴＲ２Ａは、制御端子が第１ノードＮ１Ａに接続され、第１端子が第１トランジスタＴＲ１の第２端子及び第５トランジスタＴＲ５の第２端子に接続されている。第２トランジスタＴＲ２Ａは、所謂駆動トランジスタとして機能し、制御端子に印加される電位に応じた電流を発光素子１２４Ａに供給する。また、表示装置１００の駆動時において、第２トランジスタＴＲ２は、飽和状態で駆動する。

第３トランジスタＴＲ３Ａは、制御端子が第２走査信号線ＳＧに接続されている。また、第１端子が第１ノードＮ１Ａに接続され、第２端子が第２トランジスタＴＲ２Ａの第２端子に接続されている。第２走査信号線ＳＧの電位に応じて第３トランジスタＴＲ３Ａがオンになると、第２トランジスタＴＲ２Ａは、制御端子と第２端子とが導通し、ダイオード接続の状態となる。

第４トランジスタＴＲ４Ａは、制御端子が発光制御信号線ＥＧに接続されている。また、第１端子が第２トランジスタＴＲ２Ａの第２端子及び第３トランジスタＴＲ３Ａの第２端子に接続されている。発光制御信号線ＥＧの電位を制御して、第１トランジスタＴＲ１及び第４トランジスタＴＲ４Ａを共にオンにすることによって、発光素子１２４Ａに電流を供給し、発光状態とすることができる。

保持容量ＣｓｔＡは、第１端子が第１ノードＮ１Ａに接続され、第２端子が初期化制御信号線ＲＧに接続されている。

発光素子１２４Ａは、アノードが第４トランジスタＴＲ４Ａの第２端子に接続され、カソードが共通電位線ＰＶＳＳに接続されている。発光素子１２４Ａとしては、供給される電流に応じた輝度の光を発する電流駆動型の発光素子を用いることができる。本実施形態においては、発光素子１２４Ａとして、有機発光ダイオードを用いる。

尚、本実施形態においては第１〜第５トランジスタＴＲ１、ＴＲ２Ａ〜ＴＲ４Ａ、ＴＲ５は、Ｐチャネルトランジスタである。しかし、これに限られるものではなく、第１〜第５トランジスタＴＲ１、ＴＲ２Ａ〜ＴＲ４Ａ、ＴＲ５のいずれか、又は全てがＮチャネルトランジスタであっても構わない。つまり、第１〜第６トランジスタＴＲ１、ＴＲ２Ａ〜ＴＲ５Ａ、ＴＲ６は、同一極性のトランジスタであってもよい。尚、全てがＮチャネルトランジスタである場合は、ソースとドレインの関係が入れ替わるので、適宜回路の接続関係を変更しても良い。

以上、本実施形態に係る表示装置２００に含まれる複数の画素回路１１８の各々の回路構成について説明した。本実施形態においては、一画素当たり４個のトランジスタと１個の容量を含む回路構成となっている。従来技術においては、駆動トランジスタの閾値電圧を補償するために一画素に対して少なくとも６個のトランジスタが必要であった。

以下で詳述する表示装置の駆動方法によれば、上述した構成の表示装置において閾値補償が可能となる。つまり、従来技術による表示装置よりも、一画素に含まれるトランジスタの数を低減することができるため、表示装置の更なる高精細化が可能となる。

［駆動方法］
図面を用いて、本実施形態に係る表示装置２００の駆動方法について説明する。

図１０は、本実施形態に係る表示装置２００の駆動方法を説明するタイミングチャートである。図１０では、行列状に配置された画素回路群１１９のうち、第Ｎ行に配置された第１画素回路１１８Ａ、及び第Ｎ＋１行に配置された第２画素回路１１８Ｂを含む画素回路群１１９ａと、第Ｎ＋２行に配置された第１画素回路１１８Ａ、及び第Ｎ＋３行に配置された第２画素回路１１８Ｂを含む画素回路群１１９ｂとのタイミングチャートを示している。

本実施形態に係る表示装置２００は、１フレームにおいて、初期化期間、書き込み及び閾値補償期間、及び発光期間の３種の期間を含んで駆動される。

先ず、初期化期間における駆動について説明する。初期化期間においては、同じ画素回路群１１９に含まれる第１画素回路１１８Ａ及び第２画素回路１１８Ｂは同様の駆動をするため、特に第１画素回路１１８Ａの駆動について説明する。時刻ｔ１〜時刻ｔ２は、画素回路群１１９ａの初期化期間（Ｒｅｓｅｔ［Ｎ／Ｎ＋１］）であり、第１画素回路１１８Ａ及び第２画素回路１１８Ｂが同時に初期化される。図１１は、本実施形態に係る表示装置２００の初期化期間の動作を説明する回路図である。初期化期間の直前において、第１ノードＮ１Ａには、前フレームの階調データに対応する電荷が蓄積されているため、後続するフレームの階調データを書き込む前に、初期化期間においてこれらの電荷を放電する。

初期化期間に入る前に、第３トランジスタＴＲ３Ａの制御端子に第３トランジスタＴＲ３Ａをオフする信号を供給しておく。本実施形態においては、第３トランジスタＴＲ３ＡはＰチャネルトランジスタであるため、第３トランジスタＴＲ３Ａの制御端子にハイレベル（Ｈ）の電位を印加して第３トランジスタＴＲ３Ａをオフにしておく。

また、初期化期間に入る前に、第１トランジスタＴＲ１及び第４トランジスタＴＲ４Ａをオンにしておく。本実施形態においては、第１トランジスタＴＲ１及び第４トランジスタＴＲ４ＡはＰチャネルトランジスタであるため、発光制御信号線ＥＧを介して第１トランジスタＴＲ１及び第４トランジスタＴＲ４Ａの制御端子にローレベル（Ｌ）の電位を印加して第１トランジスタＴＲ１及び第４トランジスタＴＲ４Ａをオンにしておく。

この状態で、時刻ｔ１において初期化期間に入ると、第３トランジスタＴＲ３Ａがオンになるように初期化制御信号線ＲＧを第１の電位Ｖ１に変化させることで保持容量の第２端子の電位を変化させる。本実施形態においては、第３トランジスタＴＲ３ＡはＰチャネルトランジスタであるため、初期化制御信号線ＲＧを介して保持容量ＣｓｔＡの第２端子に正の電位ＶＧＨを印加し、第３トランジスタＴＲ３Ａをオンにする。

第３トランジスタＴＲ３Ａをオンにするには、第３トランジスタＴＲ３Ａの制御端子に印加されているハイレベルの電位ＶＧ３に第３トランジスタＴＲ３Ａの各々の閾値Ｖｔｈ３Ａを加えた電位ＶＧ３＋Ｖｔｈ３Ａを、第３トランジスタＴＲ３Ａの第１端子に印加する必要がある。これによって、第３トランジスタＴＲ３Ａの第１端子を基準としたときの、第３トランジスタＴＲ３Ａの制御端子の電位がＶｔｈ３よりも低下するため、第３トランジスタＴＲ３Ａがオンになる。

これによって、前フレームにおいて第１ノードＮ１Ａに蓄積された電荷を、第３トランジスタＴＲＡを介して放電することができる。

初期化期間における動作によって、前フレームにおいて第１ノードＮ１Ａに蓄えられていた電荷は放電される。このとき、当該電荷は発光素子１２４Ａを介して共通電位線ＰＶＳＳへ放電される。この放電によって、保持容量ＣｓｔＡから前フレームで書き込まれた映像信号が初期化される。具体的には、第１ノードＮ１Ａの電位は、前フレームの映像信号を含まない共通電位線ＰＶＳＳの電位に発光素子１２４Ａの閾値の電位を加えた電位に収束する。

初期化期間が終了すると、書き込み及び閾値補償期間に入る。この処理は、画素回路群１１９の各々に含まれる第１画素回路１１８Ａ及び第２画素回路１１８Ｂに対して個別に行う。時刻ｔ２〜時刻ｔ３は、第１画素回路１１８Ａの書き込み及び閾値補償期間（Ｖｓｉｇ／ＯＣ［Ｎ］）であり、時刻ｔ３〜時刻ｔ４は、第２画素回路１１８Ｂの書き込み及び閾値補償期間（Ｖｓｉｇ／ＯＣ［Ｎ＋１］）である。書き込み及び閾値補償期間では、各々の画素回路１１８において階調データの書き込み、及び駆動トランジスタとして機能する第２トランジスタＴＲ２Ａ及びＴＲ２Ｂの閾値補償を行う。

図１２及び図１３は、本実施形態に係る表示装置２００の書き込み及び閾値補償期間の動作を説明する回路図である。

時刻ｔ２において、第３トランジスタＴＲ３Ａ及びＴＲ３Ｂがオフになるように初期化制御信号線ＲＧを第１の電位Ｖ１よりも低い第２の電位Ｖ２に変化させることで、保持容量ＣｓｔＡ及びＣｓｔＢの第２端子の電位を変化させる。本実施形態においては、第３トランジスタＴＲ３Ａ及びＴＲ３ＢはＰチャネルトランジスタであるため、保持容量ＣｓｔＡ及びＣｓｔＢの第２端子にローレベルの電位を印加し、第３トランジスタＴＲ３Ａ及びＴＲ３Ｂをオフにする。

更に時刻ｔ２において、第１走査信号線ＩＧに、第５トランジスタＴＲ５をオンにする信号を供給する。本実施形態においては、第５トランジスタＴＲ５はＰチャネルトランジスタであるため、第１走査信号線ＩＧの電位をローレベルにして第５トランジスタＴＲ５をオンにする。

この状態で、複数の画素回路１１８の第３トランジスタＴＲ３を順次オンすることによって、映像信号線Ｖｓｉｇに階調データを供給する。これによって、第１ノードＮ１Ａに階調データ及び第２トランジスタＴＲ２Ａの閾値の情報が書き込まれる。

図１０に示した例においては、時刻ｔ２〜時刻ｔ３において、第２走査信号線ＳＧ［Ｎ］をローレベルにして第３トランジスタＴＲ３Ａをオンにすることによって、第１画素回路１１８Ａに対して階調データ及び第２トランジスタＴＲ２Ａの閾値の情報を書き込む。次いで、時刻ｔ３〜時刻ｔ４において、第２走査信号線ＳＧ［Ｎ＋１］をローレベルにして第３トランジスタＴＲ３Ｂをオンにすることによって、第２画素回路１１８Ｂに対して階調データ及び第２トランジスタＴＲ２Ｂの閾値の情報を書き込む。

ここで、階調データ及び第２トランジスタＴＲ２Ａの閾値の情報について説明する。第１画素回路１１８Ａの書き込み及び閾値補償において、映像信号線にＶｓｉｇ［Ｎ］が出力されると、第２トランジスタＴＲ２Ａの第２端子側では、Ｖｓｉｇ［Ｎ］に第２トランジスタＴＲ２Ａの閾値Ｖｔｈ２Ａを加えた電位Ｖｓｉｇ［Ｎ］＋Ｖｔｈ２Ａが出力される。つまり、Ｖｓｉｇ［Ｎ］＋Ｖｔｈ２Ａの電位が第１ノードＮ１Ａに出力される。

一方、この時刻ｔ２〜時刻ｔ４の期間は、画素回路群１１９ｂの初期化期間（Ｒｅｓｅｔ［Ｎ＋２／Ｎ＋３］）も含む。本実施形態においては、初期化期間（Ｒｅｓｅｔ［Ｎ＋２／Ｎ＋３］）は、時刻ｔ２〜時刻ｔ３の期間内に開始され、時刻ｔ４で終了する態様が示されている。しかし、初期化期間（Ｒｅｓｅｔ［Ｎ＋２／Ｎ＋３］）のタイミングはこれに限られない。初期化期間（Ｒｅｓｅｔ［Ｎ＋２／Ｎ＋３］）は、第１ノードＮ１に蓄積した電荷を放電するための十分な時間が確保されればよいため、例えば時刻ｔ３〜時刻ｔ４の期間内に開始され、時刻ｔ４で終了してもよい。つまり、初期化期間（Ｒｅｓｅｔ［Ｎ＋２／Ｎ＋３］）は、少なくとも、画素回路群１１９ａの第２画素回路１１８Ｂの書き込み及び閾値補償期間（Ｖｓｉｇ／ＯＣ［Ｎ＋１］）と重なっていればよい。

このような駆動方法によって、順次各行の画素回路１１８を駆動することができ、各行の初期化期間、書き込み及び閾値補償期間を十分に確保することがが容易になる。

書き込み及び閾値補償期間が終了すると、発光期間に入る。時刻ｔ４〜は、画素回路群１１９ａの発光期間であり、発光素子１２４Ａ及び１２４Ｂが同時に発光する。発光期間においては、同じ画素回路群１１９に含まれる第１画素回路１１８Ａ及び第２画素回路１１８Ｂは同様の駆動をするため、特に第１画素回路１１８Ａの駆動について説明する。

図１４は、本実施形態に係る表示装置２００の発光期間の動作を説明する回路図である。時刻ｔ４において、第２走査信号線ＳＧに、第３トランジスタＴＲ３Ａ及び第５トランジスタＴＲ５をオフにする信号を供給する。本実施形態においては、第３トランジスタＴＲ３Ａ及び第５トランジスタＴＲ５はＰチャネルトランジスタであるため、第２走査信号線ＳＧ及び第１走査信号線ＩＧの電位をハイレベルにして第３トランジスタＴＲ３Ａ及び第５トランジスタＴＲ５をそれぞれオフにする。

この状態で、第１トランジスタＴＲ１及び第４トランジスタＴＲ４Ａをオンにする。本実施形態においては、第１トランジスタＴＲ１及び第４トランジスタＴＲ４ＡはＰチャネルトランジスタであるため、発光制御信号線ＥＧの電位をローレベルにして第１トランジスタＴＲ１及び第４トランジスタＴＲ４Ａをオンにする。これによって、発光素子１２４Ａに電流を流して発光させることができる。

発光期間において、第２トランジスタＴＲ２Ａの制御端子の電位は、Ｖｓｉｇ［Ｎ］＋Ｖｔｈ２Ａに維持される。この電位が第２トランジスタＴＲ２Ａの制御端子に印加されると、第２トランジスタＴＲ２Ａの飽和領域における電流値は（Ｖｓｉｇ［Ｎ］−ＰＶＤＤ）の２乗に比例するために、第２トランジスタＴＲ２Ａの閾値依存を排除した駆動電流を生成することができる。これによって、各画素回路に含まれる第２トランジスタＴＲ２の閾値ばらつきによる表示不良を排除することができる。

一方、この時刻ｔ４において、画素回路群１１９ｂの書き込み及び閾値補償期間（Ｖｓｉｇ／ＯＣ［Ｎ＋２］）が開始される。つまり、画素回路群１１９ｂの書き込み及び閾値補償期間（Ｖｓｉｇ／ＯＣ［Ｎ＋２］及びＶｓｉｇ／ＯＣ［Ｎ＋３］）は、画素回路群１１９ａの発光期間（Ｅｍｉｓｓｉｏｎ［Ｎ／Ｎ＋１］）に重なる。時刻ｔ５に画素回路群１１９ｂの書き込み及び閾値補償期間（Ｖｓｉｇ／ＯＣ［Ｎ＋３］）となり、その後の時刻ｔ６に画素回路群１１９ｂの発光期間となる。

このような駆動方法によって、順次各行の画素回路１１８を駆動することができ、各行の初期化期間、書き込み及び閾値補償期間及び発光期間を十分に確保することがが容易になる。

以上、本実施形態に係る表示装置２００の構成及び駆動方法について説明した。本実施形態に係る表示装置は、一画素に含まれるトランジスタの数を４個とすることができ、従来技術よりも低減することができる。更に、本実施形態に係る表示装置の駆動方法によれば、駆動トランジスタとして機能する第２トランジスタＴＲ２の閾値補償が可能になる。よって、表示装置の更なる高精細化が可能となる。

また、本実施形態においては１個の画素回路群１１９が２個の画素回路１１８を含む例について説明した。しかし、これに限られず、１個の画素回路群１１９が３個以上の画素回路１１８を含む場合に拡張することは容易である。

１００：表示装置 １０２：第１基板 １０４：第２基板 １０６：表示領域 １０８：画素 １１０：シール材 １１２：ドライバＩＣ １１４：端子領域 １１６：接続端子 １１８：画素回路 １２０：走査線駆動回路 １２２：信号線駆動回路
１２４：発光素子 Ｃｓｔ、ＣｓｔＡ、ＣｓｔＢ：保持容量 ＴＲ１、ＴＲ２、ＴＲ２Ａ、ＴＲ２Ｂ、ＴＲ３、ＴＲ３Ａ、ＴＲ３Ｂ、ＴＲ４、ＴＲ４Ａ、ＴＲ４Ｂ、ＴＲ５：トランジスタ ＩＧ、ＳＧ：走査信号線 ＲＧ：初期化制御信号線 ＥＧ：発光制御信号線 Ｖｓｉｇ：映像信号線 ＰＶＤＤ：電源電位線 ＰＶＳＳ：共通電位線
ＶＤＤ：電源電位 ＶＳＳ：共通電位

Claims (10)

1. 複数の走査信号線と、
   複数の初期化制御信号線と、
   複数の発光制御信号線と、
   前記複数の走査信号線、前記複数の初期化制御信号線及び前記複数の発光制御信号線に交差して配置された複数の映像信号線と、
   各々が前記複数の走査信号線のいずれか及び前記複数の映像信号線のいずれかに接続された複数の画素回路を備え、
   前記複数の画素回路の各々は、
   制御端子が前記走査信号線に接続され、第１端子が前記映像信号線に接続された第１トランジスタ、
   制御端子が第１ノードに接続され、第１端子が前記第１トランジスタの第２端子に接続された第２トランジスタ、
   第１端子が前記第１ノードに接続され、第２端子が前記第２トランジスタの第２端子に接続され、制御端子が前記走査信号線に接続された第３トランジスタ、
   第１端子が前記第２トランジスタの第２端子に接続され、制御端子が前記発光制御信号線に接続された第４トランジスタ、
   第１端子が前記第２トランジスタの第１端子に接続され、第２端子が電源電位線に接続され、制御端子が前記発光制御信号線に接続された第５トランジスタ、
   第１端子が前記第１ノードに接続され、第２端子が前記初期化制御信号線に接続された保持容量、及び、
   前記第４トランジスタの第２端子に接続された発光素子を含み、
   前記複数の画素回路の各々は、初期化期間において、
   前記第３トランジスタの制御端子に前記第３トランジスタをオフする信号が供給されると、前記第３トランジスタがオフとなり、
   その後、前記第３トランジスタの制御端子に前記第３トランジスタをオフする信号が供給された状態で、前記初期化制御信号線に第１の電位が供給されることにより、前記保持容量の第２端子の電位が前記第１の電位に変化すると、前記第３トランジスタの第１端子
   の電位が経時的に変化して、前記第３トランジスタがオフからオンに変化することを特徴とする表示装置。
2. 前記初期化期間の後の書き込み及び閾値補償期間において、
   前記初期化制御信号線を前記第１の電位よりも低い第２の電位に変化させることで、前記保持容量の第２端子の電位を変化させ、
   前記走査信号線に、前記第１トランジスタ及び前記第３トランジスタをオンにする信号を供給した状態で、前記映像信号線に階調データを供給することを特徴とする請求項１に記載の表示装置。
3. 前記書き込み及び閾値補償期間後の発光期間において、
   前記走査信号線に、前記第１トランジスタ及び前記第３トランジスタをオフにする信号を供給した状態で、前記第４トランジスタ及び前記第５トランジスタをオンにし、
   前記発光素子に電流を流して発光させることを特徴とする請求項２に記載の表示装置。
4. 前記第１乃至第５トランジスタは、同一極性のトランジスタであることを特徴とする請求項１に記載の表示装置。
5. 複数の第１走査信号線と、
   複数の第２走査信号線と、
   複数の初期化制御信号線と、
   複数の発光制御信号線と、
   前記複数の第１走査信号線、前記複数の第２走査信号線、前記複数の初期化制御信号線及び前記複数の発光制御信号線に交差して配置された複数の映像信号線と、
   各々が複数の画素回路を含み、前記複数の第１走査信号線のいずれか、前記複数の第２走査信号線いずれか、前記複数の初期化制御信号線いずれか、前記複数の発光制御信号線いずれか、及び前記複数の映像信号線のいずれかに接続された複数の画素回路群を備え、
   前記複数の画素回路群の各々は、
   制御端子が前記発光制御信号線に接続され、第１端子が電源電位線に接続された第１トランジスタ、
   及び、制御端子が前記第１走査信号線に接続され、第１端子が前記映像信号線に接続された第５トランジスタを更に含み、
   前記複数の画素回路群の各々に含まれる前記複数の画素回路の各々は、
   制御端子が第１ノードに接続され、第１端子が前記第１トランジスタの第２端子及び前記第５トランジスタの第２端子に接続された第２トランジスタ、
   第１端子が前記第１ノードに接続され、第２端子が前記第２トランジスタの第２端子に接続され、制御端子が前記第２走査信号線に接続された第３トランジスタ、
   第１端子が前記第２トランジスタの第２端子に接続され、制御端子が前記発光制御信号線に接続された第４トランジスタ、
   第１端子が前記第１ノードに接続され、第２端子が前記初期化制御信号線に接続された保持容量、及び、
   前記第４トランジスタの第２端子に接続された発光素子を含み、
   前記複数の画素回路群の各々は、初期化期間において、
   前記画素回路群に含まれる前記複数の画素回路について、
   前記第３トランジスタの制御端子に前記第３トランジスタをオフする信号が供給されると、前記第３トランジスタがオフとなり、
   その後、前記第３トランジスタの制御端子に前記第３トランジスタをオフする信号が供給された状態で、前記初期化制御信号線に第１の電位が供給されることにより、前記保持容量の第２端子の電位が前記第１の電位に変化すると、前記第３トランジスタの第１端子の電位が経時的に変化して、前記第３トランジスタがオフからオンに変化することを特徴
   とする表示装置。
6. 前記初期化期間の後の書き込み及び閾値補償期間において、
   前記画素回路群に含まれる前記複数の画素回路について、
   前記初期化制御信号線を前記第１の電位よりも低い第２の電位に変化させることで、前記保持容量の第２端子の電位を変化させ、
   前記第１走査信号線に、前記第５トランジスタをオンにする信号を供給した状態で、
   前記複数の画素回路の前記第３トランジスタを順次オンすることによって、前記映像信号線に階調データを供給することを特徴とする請求項５に記載の表示装置。
7. 前記書き込み及び閾値補償期間後の発光期間において、
   前記画素回路群に含まれる前記複数の画素回路について、
   前記第１走査信号線に、前記第３トランジスタ及び前記第５トランジスタをオフにする信号を供給した状態で、前記第１トランジスタ及び前記第４トランジスタをオンにし、
   前記発光素子に電流を流して発光させることを特徴とする請求項６に記載の表示装置。
8. 前記第１乃至第５トランジスタは、同一極性のトランジスタであることを特徴とする請求項５に記載の表示装置。
9. 前記第１乃至第５トランジスタは、Ｐチャネルトランジスタであることを特徴とする請求項４に記載の表示装置。
10. 前記第１乃至第５トランジスタは、Ｐチャネルトランジスタであることを特徴とする請求項８に記載の表示装置。

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