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JP5807282B2 - Ｇａ２Ｏ３系半導体素子 - Google Patents

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Description

本発明は、Ｇａ2Ｏ3系半導体素子に関する。
従来のＧａ2Ｏ3系半導体素子として、サファイア基板上に形成されたＧａ2Ｏ3結晶膜を用いたＧａ2Ｏ3系半導体素子が知られている（例えば、非特許文献１、２参照）。
K. Matsuzaki et al. Thin Solid Films 496, 2006, pp.37-41. K. Matsuzaki et al. Appl. Phys. Lett. 88, 092106, 2006.
しかしながら、Ｇａ2Ｏ3結晶とサファイア結晶は結晶構造がまったく異なるため、サファイア基板上にＧａ2Ｏ3結晶をヘテロエピタキシャル成長させることは非常に困難である。このため、サファイア基板上のＧａ2Ｏ3結晶膜を用いて高品質のＧａ2Ｏ3系半導体素子を形成することは困難である。
したがって、本発明の目的は、高品質のＧａ2Ｏ3系半導体素子を提供することにある。
本発明の一態様は、上記目的を達成するために、［１］〜［５］のＧａ２Ｏ３系半導体素子を提供する。
［１］β−Ｇａ２Ｏ３基板上に直接または他の層を介して形成されたβ−Ｇａ２Ｏ３単結晶膜と、前記β−Ｇａ２Ｏ３単結晶膜上に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記β−Ｇａ２Ｏ３単結晶膜上に形成されたゲート電極と、前記β−Ｇａ ２ Ｏ ３ 単結晶膜中の前記ソース電極及び前記ドレイン電極の下にそれぞれ形成された、第１の濃度に制御された第１の導電型のドーパントを含むソース領域及びドレイン領域と、を含み、前記β−Ｇａ ２ Ｏ ３ 単結晶膜は、前記第１の濃度よりも低く制御された第２の濃度の前記第１の導電型のドーパントを含む前記第１の導電型を有する膜、前記第１の導電型と異なる第２の導電型を有する膜、又はドーパントを含まない膜である、Ｇａ２Ｏ３系半導体素子。
［２］前記ゲート電極が前記β−Ｇａ2Ｏ3単結晶膜上にゲート絶縁膜を介して形成される、Ｇａ2Ｏ3系ＭＩＳＦＥＴである前記［１］に記載のＧａ2Ｏ3系半導体素子。
［３］前記β−Ｇａ２Ｏ３単結晶膜、前記ソース領域及び前記ドレイン領域はｎ型であり、前記β−Ｇａ２Ｏ３単結晶膜中の前記ソース領域を囲むｐ型ドーパントを含むボディ領域を含む、前記［１］又は［２］に記載のＧａ２Ｏ３系半導体素子。
［４］前記ゲート電極が前記β−Ｇａ２Ｏ３単結晶膜上に直接形成される、Ｇａ２Ｏ３系ＭＥＳＦＥＴである前記［１］に記載のＧａ２Ｏ３系半導体素子。
［５］前記β−Ｇａ２Ｏ３単結晶膜、前記ソース領域及び前記ドレイン領域はｎ型である、前記［４］に記載のＧａ２Ｏ３系半導体素子。
本発明によれば、高品質のＧａ2Ｏ3系半導体素子を提供することができる。
第１の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴの断面図 第１の実施の形態に係るＭＢＥ装置の構成を概略的に示す構成図 第１の実施の形態に係る高抵抗β−Ｇａ2Ｏ3基板及びｎ型β−Ｇａ2Ｏ3単結晶膜の断面図 第１の実施の形態に係る高抵抗β−Ｇａ2Ｏ3基板及びｎ型β−Ｇａ2Ｏ3単結晶膜の断面図 第２の実施の形態に係るＧａ2Ｏ3系ＭＥＳＦＥＴの断面図 第３の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴの断面図 第４の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴの断面図 第５の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴの断面図 実施例に係るドレイン−ソース間電圧とドレイン−ソース間電流の関係を表すグラフ 実施例に係るゲート−ソース間電圧とドレイン−ソース間電流の関係を表すグラフ 実施例に係るゲート−ドレイン間電圧とゲート−ドレイン間電流の関係を表すグラフ
本発明の実施の形態によれば、ホモエピタキシャル成長法を用いて高品質なβ−Ｇａ2Ｏ3系単結晶膜を形成し、その高品質のβ−Ｇａ2Ｏ3系単結晶膜を用いて、高品質のＧａ2Ｏ3系半導体素子を形成することができる。以下、その実施の形態の一例について詳細に説明する。
〔第１の実施の形態〕
第１の実施の形態においては、Ｇａ2Ｏ3系半導体素子としてＧａ2Ｏ3系ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）について述べる。
（Ｇａ2Ｏ3系ＭＩＳＦＥＴの構成）
図１は、第１の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ２０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ２０は、高抵抗β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたソース電極２２及びドレイン電極２３と、ソース電極２２とドレイン電極２３の間のｎ型β−Ｇａ2Ｏ3単結晶膜３上にゲート絶縁膜２６を介して形成されたゲート電極２１と、ｎ型β−Ｇａ2Ｏ3単結晶膜３中のソース電極２２及びドレイン電極２３の下にそれぞれ形成されたソース領域２４及びドレイン領域２５を含む。
高抵抗β−Ｇａ2Ｏ3基板２は、Ｍｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、ＣＳ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、又はＰ等のｐ型ドーパントを添加することにより高抵抗化したβ−Ｇａ2Ｏ3基板である。
高抵抗β−Ｇａ2Ｏ3基板２の主面は、面方位について特に限定されないが、（１００）面から５０°以上９０°以下の角度だけ回転させた面であることが好ましい。すなわち、高抵抗β−Ｇａ2Ｏ3基板２において主面と（１００）面のなす角θ（０＜θ≦９０°）が５０°以上であることが好ましい。（１００）面から５０°以上９０°以下回転させた面として、例えば、（０１０）面、（００１）面、（−２０１）面、（１０１）面、及び（３１０）面が存在する。
高抵抗β−Ｇａ2Ｏ3基板２の主面が、（１００）面から５０°以上９０°以下の角度だけ回転させた面である場合、高抵抗β−Ｇａ2Ｏ3基板２上にβ−Ｇａ2Ｏ3系結晶をエピタキシャル成長させるときに、β−Ｇａ2Ｏ3系結晶の原料の高抵抗β−Ｇａ2Ｏ3基板２からの再蒸発を効果的に抑えることができる。具体的には、β−Ｇａ2Ｏ3系結晶を成長温度５００℃で成長させたときに再蒸発する原料の割合を０％としたとき、高抵抗β−Ｇａ2Ｏ3基板２の主面が、（１００）面から５０°以上９０°以下回転させた面である場合、再蒸発する原料の割合を４０％以下に抑えることができる。そのため、供給する原料の６０％以上をβ−Ｇａ2Ｏ3系結晶の形成に用いることができ、β−Ｇａ2Ｏ3系結晶の成長速度や製造コストの観点から好ましい。
β−Ｇａ2Ｏ3結晶は単斜晶系の結晶構造を有し、その典型的な格子定数はａ＝１２．２３Å、ｂ＝３．０４Å、ｃ＝５．８０Å、α＝γ＝９０°、β＝１０３．７°である。β−Ｇａ2Ｏ3結晶においては、ｃ軸を軸として（１００）面を５２．５°回転させると（３１０）面と一致し、９０°回転させると（０１０）面と一致する。また、ｂ軸を軸として（１００）面を５３．８°回転させると（１０１）面と一致し、７６．３°回転させると（００１）面と一致し、５３．８°回転させると（−２０１）面と一致する。
また、高抵抗β−Ｇａ2Ｏ3基板２の主面は、（０１０）面から３７．５°以下の角度だけ回転させた面であってもよい。この場合、高抵抗β−Ｇａ2Ｏ3基板２とｉ型β−Ｇａ2Ｏ3単結晶膜３との界面を急峻にすることができると共に、ｉ型β−Ｇａ2Ｏ3単結晶膜３の厚みを高精度に制御することができる。
ｎ型β−Ｇａ2Ｏ3単結晶膜３は、後述される方法により高抵抗β−Ｇａ2Ｏ3基板２上に形成された電気伝導性を有する単結晶膜である。ｎ型β−Ｇａ2Ｏ3単結晶膜３は、Ｓｎ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ、Ｆ、Ｃｌ、Ｂｒ、Ｉ等のｎ型ドーパントを含む。また、ｎ型β−Ｇａ2Ｏ3単結晶膜３の厚さは、例えば、１０〜１０００ｎｍ程度である。
なお、高抵抗β−Ｇａ2Ｏ3基板２とｎ型β−Ｇａ2Ｏ3単結晶膜３との間に、ノンドープβ−Ｇａ2Ｏ3単結晶膜等の他の膜が形成されてもよい。この場合、高抵抗β−Ｇａ2Ｏ3基板２上にノンドープβ−Ｇａ2Ｏ3単結晶膜がホモエピタキシャル成長により形成され、ノンドープβ−Ｇａ2Ｏ3単結晶膜上にｎ型β−Ｇａ2Ｏ3単結晶膜３がホモエピタキシャル成長により形成される。
ゲート電極２１、ソース電極２２、及びドレイン電極２３は、例えば、Ａｕ、Ａｌ、Ｔｉ、Ｓｎ、Ｇｅ、Ｉｎ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ、Ｐｂ等の金属、これらの金属のうちの２つ以上を含む合金、又はＩＴＯ等の導電性化合物からなる。また、異なる２つの金属からなる２層構造、例えばＡｌ／Ｔｉ、Ａｕ／Ｎｉ、Ａｕ／Ｃｏ、を有してもよい。
ゲート絶縁膜２６は、ＳｉＯ2、ＡｌＮ、ＳｉＮ、Ａｌ2Ｏ3、β−（ＡｌxＧａ1-x）2Ｏ3（０≦ｘ≦１）等の絶縁材料からなる。中でも、β−（ＡｌxＧａ1-x）2Ｏ3はβ−Ｇａ2Ｏ3結晶上に単結晶膜として成長させることができるため、界面準位の少ない良好な半導体絶縁膜界面を形成することができ、他の絶縁膜を用いたときよりもゲート特性が良好になる。
ソース領域２４とドレイン領域２５は、ｎ型β−Ｇａ2Ｏ3単結晶膜３中に形成されるｎ型ドーパントの濃度が高い領域であり、それぞれソース電極２２とドレイン電極２３が接続される。なお、ソース領域２４とドレイン領域２５はＧａ2Ｏ3系ＭＩＳＦＥＴ２０に含まれなくてもよい。
Ｇａ2Ｏ3系ＭＩＳＦＥＴ２０は、ノーマリーオン型のトランジスタである。ソース電極２２とドレイン電極２３は、ｎ型β−Ｇａ2Ｏ3単結晶膜３を介して電気的に接続されている。そのため、ゲート電極２１に電圧を印加しない状態でソース電極２２とドレイン電極２３の間に電圧を印加すると、ソース電極２２からドレイン電極２３へ電流が流れる。一方、ゲート電極２１に電圧を印加すると、ｎ型β−Ｇａ2Ｏ3単結晶膜３のゲート電極２１下の領域に反転層が形成され、ソース電極２２とドレイン電極２３の間に電圧を印加してもソース電極２２からドレイン電極２３へ電流が流れなくなる。
（Ｇａ2Ｏ3系ＭＩＳＦＥＴの製造方法）
β−Ｇａ2Ｏ3系単結晶膜の製造方法としては、ＰＬＤ（Pulsed Laser Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法、分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法等があるが、本実施の形態では、ＭＢＥ法を用いた薄膜成長法を採用する。ＭＢＥ法は、単体あるいは化合物の固体をセルと呼ばれる蒸発源で加熱し、加熱により生成された蒸気を分子線として基板表面に供給する結晶成長方法である。
図２は、β−Ｇａ2Ｏ3系単結晶膜の形成に用いられるＭＢＥ装置の一例を示す構成図である。このＭＢＥ装置１は、真空槽１０と、この真空槽１０内に支持され、高抵抗β−Ｇａ2Ｏ3基板２を保持する基板ホルダ１１と、基板ホルダ１１に保持された高抵抗β−Ｇａ2Ｏ3基板２を加熱するための加熱装置１２と、薄膜を構成する原子又は分子ごとに設けられた複数のセル１３（１３ａ、１３ｂ）と、複数のセル１３を加熱するためのヒータ１４（１４ａ、１４ｂ）と、真空槽１０内に酸素系ガスを供給するガス供給パイプ１５と、真空槽１０内の空気を排出するための真空ポンプ１６とを備えている。基板ホルダ１１は、シャフト１１０を介して図示しないモータにより回転可能に構成されている。
第１のセル１３ａには、Ｇａ粉末等のβ−Ｇａ2Ｏ3系単結晶膜のＧａ原料が充填されている。この粉末のＧａの純度は、６Ｎ以上であることが望ましい。第２のセル１３ｂには、ドナーとしてドーピングされるｎ型ドーパントの原料の粉末が充填されている。第１のセル１３ａ及び第２のセル１３ｂの開口部にはシャッターが設けられている。
基板ホルダ１１には、予め作製された高抵抗β−Ｇａ2Ｏ3基板２が取り付けられ、この高抵抗β−Ｇａ2Ｏ3基板２上にβ−Ｇａ2Ｏ3結晶をｎ型ドーパントを添加しつつホモエピタキシャル成長させることにより、ｎ型β−Ｇａ2Ｏ3単結晶膜３を形成する。
この高抵抗β−Ｇａ2Ｏ3基板２は、例えば、次のような手順で作製される。まず、ＥＦＧ法により、Ｍｇをドーピングした半絶縁性β−Ｇａ2Ｏ3単結晶インゴットを作製する。なお、ドーピングする元素はＭｇに限られない。例えば、Ｇａサイトを置換する場合は、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、ＣＳ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、又はＰｂを用いることができる。また、酸素サイトを置換する場合は、Ｎ、又はＰを用いることができる。Ｍｇをドーピングする場合は、原料粉末にＭｇＯ粉末を混合することにより行う。高抵抗β−Ｇａ2Ｏ3基板２に良好な絶縁性を持たせるためには、ＭｇＯを０．０５ｍｏｌ％以上添加すればよい。また、ＦＺ法により半絶縁性β−Ｇａ2Ｏ3単結晶インゴットを作製してもよい。作製したインゴットを所望の面方位が主面となるように、例えば１ｍｍ程度の厚さにスライス加工して基板化する。そして、研削研磨工程にて３００〜６００μｍ程度の厚さに加工する。
次に、上記の手順によって作製された高抵抗β−Ｇａ2Ｏ3基板２をＭＢＥ装置１の基板ホルダ１１に取り付ける。次に、真空ポンプ１６を作動させ、真空槽１０内の気圧を１０-10Ｔｏｒｒ程度まで減圧する。そして、加熱装置１２によって高抵抗β−Ｇａ2Ｏ3基板２を加熱する。なお、高抵抗β−Ｇａ2Ｏ3基板２の加熱は、加熱装置１２の黒鉛ヒータ等の発熱源の輻射熱が基板ホルダ１１を介して高抵抗β−Ｇａ2Ｏ3基板２に熱伝導することにより行われる。
高抵抗β−Ｇａ2Ｏ3基板２が所定の温度に加熱された後、ガス供給パイプ１５から真空槽１０内に、酸素系ガスを供給する。
真空槽１０内に酸素系ガスを供給した後、真空槽１０内のガス圧が安定するのに必要な時間（例えば５分間）経過後、基板ホルダ１１を回転させながら第１のセル１３ａ及び第２のセル１３ｂをそれぞれ第１のヒータ１４ａ及び第２のヒータ１４ｂにより加熱し、Ｇａ及びｎ型ドーパントを蒸発させて分子線として高抵抗β−Ｇａ2Ｏ3基板２の表面に照射する。
例えば、第１のセル１３ａは９００℃に加熱され、Ｇａ蒸気のビーム等価圧力(ＢＥＰ；Beam Equivalent Pressure)は１×１０-4Ｐａである。
これにより、高抵抗β−Ｇａ2Ｏ3基板２の主面上にβ−Ｇａ2Ｏ3結晶がＳｎ等のｎ型ドーパントを添加されながらホモエピタキシャル成長し、ｎ型β−Ｇａ2Ｏ3単結晶膜３が形成される。β−Ｇａ2Ｏ3結晶の成長温度は、例えば、７００℃である。なお、Ｓｎ以外のｎ型ドーパントとして、Ｇａサイトを置換する場合は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、Ｂｉ等を用いることができ、酸素サイトを置換する場合は、Ｆ、Ｃｌ、Ｂｒ、Ｉ等を用いることができる。
なお、ｎ型β−Ｇａ2Ｏ3単結晶膜３は、ＰＬＤ（Pulsed Laser Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法等により形成されてもよい。
図３Ａ及び図３Ｂは、本実施の形態に係るｎ型β−Ｇａ2Ｏ3単結晶膜３の断面図である。ｎ型β−Ｇａ2Ｏ3単結晶膜３は、高抵抗β−Ｇａ2Ｏ3基板２の主面２ａ上に上記のＭＢＥ法によって形成される。
図３Ａは、β−Ｇａ2Ｏ3結晶をホモエピタキシャル成長させる間、ｎ型ドーパントを連続的に添加することにより形成されるｎ型β−Ｇａ2Ｏ3単結晶膜３を表す。
ｎ型β−Ｇａ2Ｏ3単結晶膜３のドナー濃度は、例えば、１×１０15〜１×１０19／ｃｍ3であり、特に、１×１０17〜１×１０18／ｃｍ3であることが好ましい。このドナー濃度は、成膜時の第２のセル１３ｂの温度により制御することができる。
図３Ｂは、β−Ｇａ2Ｏ3結晶をホモエピタキシャル成長させる間、一定周期で間欠的にｎ型ドーパントを添加することにより形成されるｎ型β−Ｇａ2Ｏ3単結晶膜３を表す。この場合、ｎ型ドーパントとしてＳｎが用いられる。
具体的には、第２のセル１３ｂのシャッターを操作することにより、Ｓｎ蒸気を第２のセル１３ｂから間欠的に発生させ、Ｓｎを間欠的にβ−Ｇａ2Ｏ3結晶に添加する。Ｓｎの添加は、間欠的に２回以上実施されることが好ましい。この場合、アニール処理を施さなくても、ｎ型β−Ｇａ2Ｏ3単結晶膜３にＳｎ添加量に応じた電気伝導性を付与することができる。
図３Ｂのｎ型β−Ｇａ2Ｏ3単結晶膜３は、成膜時に間欠的にＳｎが添加されるため、Ｓｎを添加しない時間に成長した第１の層４（４ａ、４ｂ、４ｃ）と、Ｓｎを添加する時間に成長した第２の層５（５ａ、５ｂ、５ｃ）を有する。
第２の層５のＳｎ濃度は、成膜時の第２のセル１３ｂの温度により制御することができる。第１の層４は、理想的にはＳｎを含まず、第２の層５から拡散した微量のＳｎを含むのみである。そのため、第１の層４のＳｎ濃度は、第２の層５のＳｎ濃度よりも低い。ｎ型β−Ｇａ2Ｏ3単結晶膜３中の平均Ｓｎ濃度は、例えば、１×１０14〜３×１０18／ｃｍ3であり、特に、１×１０17〜１×１０18／ｃｍ3であることが好ましい。
例えば、第１の層４ａ、４ｂ、４ｃの厚さは３〜２０ｎｍ、第２の層５ａ、５ｂ、５ｃの厚さは０．２〜１ｎｍである。第１の層４ａ、４ｂ、４ｃの厚さが２０ｎｍよりも大きい場合は、第２の層５ａ、５ｂ、５ｃの間隔が大きすぎてｎ型の効果が薄くなるおそれがある。一方、第２の層５ａ、５ｂ、５ｃの厚さが１ｎｍよりも大きい場合は、第２の層５ａ、５ｂ、５ｃから第１の層４ａ、４ｂ、４ｃへのＳｎの拡散量が多すぎて間欠的なｎ型の効果が薄くなるおそれがある。
なお、ｎ型β−Ｇａ2Ｏ3単結晶膜３の最下層（高抵抗β−Ｇａ2Ｏ3基板２の主面２ａに接する層）は、第１の層４であっても第２の層５であってもよい。また、第１の層４及び第２の層５の層数は限定されない。
ｎ型β−Ｇａ2Ｏ3単結晶膜３を形成した後、ｎ型β−Ｇａ2Ｏ3単結晶膜３にＳｎ等のｎ型ドーパントをイオン注入することでソース領域２４及びドレイン領域２５を形成する。なお、注入するイオンはＳｎに限られず、例えば、Ｇａサイトを置換する場合は、Ｔｉ、ＺＲ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃ、Ｓｉ、Ｇｅ、Ｐｂ、Ｍｎ、Ａｓ、Ｓｂ、又はＢｉを用いることができる。また、酸素サイトを置換する場合は、Ｆ、Ｃｌ、Ｂｒ、又はＩを用いることができる。注入濃度は、例えば、１×１０18／ｃｍ3以上５×１０19／ｃｍ3以下である。注入深さは３０ｎｍ以上である。注入後、注入領域の表面をフッ酸にて１０ｎｍ程度エッチングする。硫酸や硝酸、塩酸などを用いて行ってもよい。その後、窒素雰囲気下で８００℃以上３０ｍｉｎ以上のアニール処理を施し、注入ダメージを回復させる。アニール処理を酸素雰囲気で行う場合は、処理温度を８００℃以上９５０℃以下、処理時間を３０ｍｉｎ以上とすればよい。
なお、ソース領域２４及びドレイン領域２５の形成方法はイオン注入に限られず、熱拡散法を用いてもよい。この場合、ｎ型β−Ｇａ2Ｏ3単結晶膜３のソース領域２４及びドレイン領域２５を形成したい領域上にＳｎ等の金属を接触させ、熱処理を施すことによりｎ型β−Ｇａ2Ｏ3単結晶膜３中にＳｎ等のドーパントを拡散させる。また、ソース領域２４及びドレイン領域２５は形成されなくてもよい。
その後、ゲート絶縁膜２６、ソース電極２２、ドレイン電極２３、ゲート電極２１を形成する。
〔第２の実施の形態〕
第２の実施の形態においては、Ｇａ2Ｏ3系半導体素子としてＧａ2Ｏ3系ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）について述べる。
（Ｇａ2Ｏ3系ＭＥＳＦＥＴの構成）
図４は、第２の実施の形態に係るＧａ2Ｏ3系ＭＥＳＦＥＴ３０の断面図である。Ｇａ2Ｏ3系ＭＥＳＦＥＴ３０は、高抵抗β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたソース電極３２及びドレイン電極３３と、ソース電極３２とドレイン電極３３の間のｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたゲート電極３１と、ｎ型β−Ｇａ2Ｏ3単結晶膜３中のソース電極３２及びドレイン電極３３の下にそれぞれ形成されたソース領域３４及びドレイン領域３５を含む。
高抵抗β−Ｇａ2Ｏ3基板２及びｎ型β−Ｇａ2Ｏ3単結晶膜３の構成及び製造方法は、第１の実施の形態と同様である。
ゲート電極３１、ソース電極３２、ドレイン電極３３、ソース領域３４、及びドレイン領域３５は、第１の実施の形態のゲート電極２１、ソース電極２２、ドレイン電極２３、ソース領域２４、及びドレイン領域２５と同様の方法により形成される。なお、ソース領域３４とドレイン領域３５はＧａ2Ｏ3系ＭＥＳＦＥＴ３０に含まれなくてもよい。
ソース電極３２とドレイン電極３３は、ｎ型β−Ｇａ2Ｏ3単結晶膜３を介して電気的に接続されている。また、ゲート電極３１とｎ型β−Ｇａ2Ｏ3単結晶膜３の界面はショットキー接合を形成し、ｎ型β−Ｇａ2Ｏ3単結晶膜３中のゲート電極３１下に空乏層が形成される。この空乏領域の厚さにより、Ｇａ2Ｏ3系ＭＥＳＦＥＴ３０は、ノーマリーオフ型のトランジスタ又はノーマリーオン型のトランジスタとして機能する。
〔第３の実施の形態〕
図５は、第３の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ４０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ４０は、高抵抗β−Ｇａ2Ｏ3基板２上に形成されたｎ型β−Ｇａ2Ｏ3単結晶膜３と、ｎ型β−Ｇａ2Ｏ3単結晶膜３上に形成されたソース電極４２及びドレイン電極４３と、ソース電極４２とドレイン電極４３の間のｎ型β−Ｇａ2Ｏ3単結晶膜３上にゲート絶縁膜４６を介して形成されたゲート電極４１と、ｎ型β−Ｇａ2Ｏ3単結晶膜３中のソース電極４２及びドレイン電極４３の下にそれぞれ形成されたソース領域４４及びドレイン領域４５と、ソース領域４４を囲むボディ領域４７とを含む。
高抵抗β−Ｇａ2Ｏ3基板２及びｎ型β−Ｇａ2Ｏ3単結晶膜３の構成及び製造方法は、第１の実施の形態と同様である。
ゲート電極４１、ソース電極４２、ドレイン電極４３、ソース領域４４、ドレイン領域４５、及びゲート絶縁膜４６は、第１の実施の形態のゲート電極２１、ソース電極２２、ドレイン電極２３、ソース領域２４、ドレイン領域２５、及びゲート絶縁膜２６と同様の方法により形成される。なお、ソース領域４４とドレイン領域４５はＧａ2Ｏ3系ＭＩＳＦＥＴ４０に含まれなくてもよい。
ボディ領域４７は、Ｍｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等のｐ型ドーパントを含む。ボディ領域４７は、ｐ型の領域、又は電荷補償によりｉ型のような性質を有する高抵抗領域である。
ボディ領域４７は、ｎ型β−Ｇａ2Ｏ3単結晶膜３にＭｇ等のｐ型ドーパントをイオン注入することにより形成される。なお、注入するイオンはＭｇに限られず、例えば、Ｇａサイトを置換する場合は、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、又はＰｂを用いることができる。また、酸素サイトを置換する場合は、Ｎ又はＰを用いることができる。ｐ型ドーパントの注入後、アニール処理を行い、注入によるダメージを回復させる。
なお、ボディ領域４７の形成方法はイオン注入に限られず、熱拡散法を用いてもよい。この場合、ｎ型β−Ｇａ2Ｏ3単結晶膜３のボディ領域４７を形成したい領域上にＭｇ膜等の金属膜を接触させ、熱処理を施すことによりｎ型β−Ｇａ2Ｏ3単結晶膜３中にＭｇ等のドーパントを拡散させる。
Ｇａ2Ｏ3系ＭＩＳＦＥＴ４０は、ノーマリーオフ型のトランジスタとして機能する。ゲート電極４１に電圧を印加しない状態では、ｐ型のボディ領域４７のために、ｎ型のソース電極４２からｎ型のドレイン電極４３へ電流が流れない。ゲート電極４１に閾値以上の電圧を印加すると、ボディ領域４７のゲート電極４１下の領域にチャネルが形成され、ソース電極４２からドレイン電極４３へ電流が流れるようになる。
〔第４の実施の形態〕
図６は、第４の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ５０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ５０は、高抵抗β−Ｇａ2Ｏ3基板２上に形成されたアンドープβ−Ｇａ2Ｏ3単結晶膜６と、アンドープβ−Ｇａ2Ｏ3単結晶膜６上に形成されたソース電極５２及びドレイン電極５３と、ソース電極５２とドレイン電極５３の間のアンドープβ−Ｇａ2Ｏ3単結晶膜６上にゲート絶縁膜５６を介して形成されたゲート電極５１と、アンドープβ−Ｇａ2Ｏ3単結晶膜６中のソース電極５２及びドレイン電極５３の下にそれぞれ形成されたソース領域５４及びドレイン領域５５とを含む。
高抵抗β−Ｇａ2Ｏ3基板２の構成及び製造方法は、第１の実施の形態と同様である。
ゲート電極５１、ソース電極５２、ドレイン電極５３、ソース領域５４、ドレイン領域５５、及びゲート絶縁膜５６は、第１の実施の形態のゲート電極２１、ソース電極２２、ドレイン電極２３、ソース領域２４、ドレイン領域２５、及びゲート絶縁膜２６と同様の方法により形成される。なお、ソース領域５４とドレイン領域５５はＧａ2Ｏ3系ＭＩＳＦＥＴ５０に含まれなくてもよい。
アンドープβ−Ｇａ2Ｏ3単結晶膜６は、ドーパントを含まない高抵抗のβ−Ｇａ2Ｏ3単結晶膜である。結晶欠陥等により弱い導電性を有する場合もあるが、電気抵抗が十分高いため、ゲート電極５１に電圧を印加することなくソース電極５２からドレイン電極５３へ電流が流れることはない。アンドープβ−Ｇａ2Ｏ3単結晶膜６の形成方法は、例えば、第１の実施の形態のｎ型β−Ｇａ2Ｏ3単結晶膜３の形成方法からｎ型ドーパントを注入する工程を省いたものである。
Ｇａ2Ｏ3系ＭＩＳＦＥＴ５０は、ノーマリーオフ型のトランジスタとして機能する。ゲート電極５１に閾値以上の電圧を印加すると、アンドープβ−Ｇａ2Ｏ3単結晶膜６のゲート電極５１下の領域にチャネルが形成され、ソース電極５２からドレイン電極５３へ電流が流れるようになる。
〔第５の実施の形態〕
図７は、第５の実施の形態に係るＧａ2Ｏ3系ＭＩＳＦＥＴ６０の断面図である。Ｇａ2Ｏ3系ＭＩＳＦＥＴ６０は、高抵抗β−Ｇａ2Ｏ3基板２上に形成されたｐ型β−Ｇａ2Ｏ3単結晶膜７と、ｐ型β−Ｇａ2Ｏ3単結晶膜７上に形成されたソース電極６２及びドレイン電極６３と、ソース電極６２とドレイン電極６３の間のｐ型β−Ｇａ2Ｏ3単結晶膜７上にゲート絶縁膜６６を介して形成されたゲート電極６１と、ｐ型β−Ｇａ2Ｏ3単結晶膜７中のソース電極６２及びドレイン電極６３の下にそれぞれ形成されたソース領域６４及びドレイン領域６５とを含む。
高抵抗β−Ｇａ2Ｏ3基板２の構成及び製造方法は、第１の実施の形態と同様である。
ゲート電極６１、ソース電極６２、ドレイン電極６３、ソース領域６４、ドレイン領域６５、及びゲート絶縁膜６６は、第１の実施の形態のゲート電極２１、ソース電極２２、ドレイン電極２３、ソース領域２４、ドレイン領域２５、及びゲート絶縁膜２６と同様の方法により形成される。
ｐ型β−Ｇａ2Ｏ3単結晶膜７は、Ｍｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等のｐ型ドーパントを含むβ−Ｇａ2Ｏ3単結晶膜である。ｐ型β−Ｇａ2Ｏ3単結晶膜７の形成方法は、例えば、第１の実施の形態のｎ型β−Ｇａ2Ｏ3単結晶膜３の形成方法におけるｎ型ドーパントを注入する工程をｐ型ドーパントを注入する工程に替えたものである。
Ｇａ2Ｏ3系ＭＩＳＦＥＴ６０は、ノーマリーオフ型のトランジスタとして機能する。ゲート電極６１に閾値以上の電圧を印加すると、ｐ型β−Ｇａ2Ｏ3単結晶膜７のゲート電極６１下の領域にチャネルが形成され、ソース電極６２からドレイン電極６３へ電流が流れるようになる。
（実施の形態の効果）
本実施の形態によれば、ホモエピタキシャル成長法を用いて高品質なβ−Ｇａ2Ｏ3単結晶膜を形成し、そのβ−Ｇａ2Ｏ3単結晶膜を用いて、高品質のＧａ2Ｏ3系ＭＩＳＦＥＴ又はＧａ2Ｏ3系ＭＥＳＦＥＴを形成することができる。また、これらのＧａ2Ｏ3系ＭＩＳＦＥＴ及びＧａ2Ｏ3系ＭＥＳＦＥＴは、高品質なβ−Ｇａ2Ｏ3単結晶膜をチャネル層として用いるため、優れた動作性能を有する。
なお、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。
第２の実施の形態のＭＥＳＦＥＴ３０を製造し、トランジスタ特性を評価した。
（Ｇａ2Ｏ3系ＭＥＳＦＥＴの製造）
まず、ＭｇＯをＧａ2Ｏ3粉末に０．２５ｍｏｌ％混ぜ、ＦＺ法にてβ−Ｇａ2Ｏ3系単結晶を育成した。次に、育成したβ−Ｇａ2Ｏ3系単結晶から高抵抗β−Ｇａ2Ｏ3基板２を（０１０）面を主面として切り出し、３５０μｍ程度の厚さになるように研削研磨した。
次に、高抵抗β−Ｇａ2Ｏ3基板２に有機洗浄、酸洗浄、及び純水洗浄を実施した後、ＭＢＥ装置に搬送した。次に、ＭＢＥ法により、高抵抗β−Ｇａ2Ｏ3基板２上にｎ型β−Ｇａ2Ｏ3単結晶を成長させ、ｎ型β−Ｇａ2Ｏ3単結晶膜３を形成した。ここで、高抵抗β−Ｇａ2Ｏ3基板２の温度を７００℃、Ｇａ粉末が充填された第１のセル１３ａの温度を９００℃、ＳｎＯ2粉末が充填された第２のセル１３ｂの温度を７７０℃とし、ｎ型β−Ｇａ2Ｏ3単結晶を３０分間成長させ、厚さ０．３μｍのｎ型β−Ｇａ2Ｏ3単結晶膜３を形成した。ｎ型β−Ｇａ2Ｏ3単結晶膜３中のＳｎ濃度は８×１０17／ｃｍ3程度とした。
その後、ｎ型β−Ｇａ2Ｏ3単結晶膜３上にＴｉからなるソース電極３２及びドレイン電極３３、並びにＰｔからなるゲート電極３１を形成した。ソース領域３４及びドレイン領域３５は形成しなかった。
（Ｇａ2Ｏ3系ＭＥＳＦＥＴの評価）
図８は、ドレイン−ソース間電圧とドレイン−ソース間電流の関係を表すグラフである。図８の横軸はソース電極３２とドレイン電極３３との間の電圧ＶDSを示し、縦軸はソース電極３２とドレイン電極３３との間の電流ＩDSを示す。図中の複数の曲線は、ゲート電極３１とソース電極３２との間の電圧ＶGSを＋２Ｖから−２４Ｖまで−２Ｖ刻みで変えて測定した値をそれぞれ表す。
図８に示されるように、ＶGSの減少に伴ってＩDSが減少しており、ＭＥＳＦＥＴ３０が正常に動作することが確認された。
図９は、ゲート−ソース間電圧とドレイン−ソース間電流の関係を表すグラフである。図９の横軸はゲート電極３１とソース電極３２との間の電圧ＶGSを示し、左側の縦軸はドレイン電極３３とソース電極３２との間の電流ＩDSを示し、右側の縦軸は相互コンダクタンスｇｍを示す。図中の左側の曲線はＩDSを示し、右側の曲線はｇｍを示す。なお、ソース電極３２とドレイン電極３３との間の電圧ＶDSは４０Ｖに固定した。
図９に示されるように、オンオフ比（ＶGS＝０ＶにおけるＩSDと、ＶGS＝−２０ＶにおけるＩSDの比）が４桁と十分に大きく、ＭＥＳＦＥＴ３０のトランジスタ特性が良好であることが確認された。
図１０は、ゲート−ドレイン間電圧とゲート−ドレイン間電流の関係を表すグラフである。図１０の横軸はゲート電極３１とドレイン電極３３との間の電圧ＶGDを示し、縦軸はゲート電極３１とドレイン電極３３との間のゲートリーク電流ＩGDを示す。
図１０に示されるように、ＶGDが−２０Ｖ以下の領域ではゲートリーク電流ＩGDはμＡオーダーであり、ＭＥＳＦＥＴ３０のゲート特性が良好であることが確認された。
以上、本発明の実施の形態及び実施例を説明したが、上記に記載した実施の形態及び実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
高品質のＧａ2Ｏ3系半導体素子を提供する。
１…ＭＢＥ装置、２…高抵抗β−Ｇａ2Ｏ3基板、３…ｎ型β−Ｇａ2Ｏ3単結晶膜、６…アンドープβ−Ｇａ2Ｏ3単結晶膜、７…ｐ型β−Ｇａ2Ｏ3単結晶膜、２０、４０、５０、６０…Ｇａ2Ｏ3系ＭＩＳＦＥＴ、２１、３１、４１、５１、６１…ゲート電極、２２、３２、４２、５２、６２…ソース電極、２３、３３、４３、５３、６３…ドレイン電極、２４、３４、４４、５４、６４…ソース領域、２５、３５、４５、５５、６５…ドレイン領域、２６、４６、５６、６６…ゲート絶縁膜、３０…Ｇａ2Ｏ3系ＭＥＳＦＥＴ

Claims (5)

  1. β−Ｇａ２Ｏ３基板上に直接または他の層を介して形成されたβ−Ｇａ２Ｏ３単結晶膜と、
    前記β−Ｇａ２Ｏ３単結晶膜上に形成されたソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極との間の前記β−Ｇａ２Ｏ３単結晶膜上に形成されたゲート電極と、
    前記β−Ｇａ ２ Ｏ ３ 単結晶膜中の前記ソース電極及び前記ドレイン電極の下にそれぞれ形成された、第１の濃度に制御された第１の導電型のドーパントを含むソース領域及びドレイン領域と、
    を含み、
    前記β−Ｇａ ２ Ｏ ３ 単結晶膜は、前記第１の濃度よりも低く制御された第２の濃度の前記第１の導電型のドーパントを含む前記第１の導電型を有する膜、前記第１の導電型と異なる第２の導電型を有する膜、又はドーパントを含まない膜である、Ｇａ２Ｏ３系半導体素子。
  2. 前記ゲート電極が前記β−Ｇａ２Ｏ３単結晶膜上にゲート絶縁膜を介して形成される、
    Ｇａ２Ｏ３系ＭＩＳＦＥＴである請求項１に記載のＧａ２Ｏ３系半導体素子。
  3. 前記β−Ｇａ２Ｏ３単結晶膜、前記ソース領域及び前記ドレイン領域はｎ型であり、
    前記β−Ｇａ２Ｏ３単結晶膜中の前記ソース領域を囲むｐ型ドーパントを含むボディ領域を含む、
    請求項１又は２に記載のＧａ２Ｏ３系半導体素子。
  4. 前記ゲート電極が前記β−Ｇａ２Ｏ３単結晶膜上に直接形成される、
    Ｇａ２Ｏ３系ＭＥＳＦＥＴである請求項１に記載のＧａ２Ｏ３系半導体素子。
  5. 前記β−Ｇａ２Ｏ３単結晶膜、前記ソース領域及び前記ドレイン領域はｎ型である、
    請求項４に記載のＧａ２Ｏ３系半導体素子。
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