JP4956904B2

JP4956904B2 - 炭化珪素半導体装置とその製造方法

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Publication number: JP4956904B2
Application number: JP2005088480A
Authority: JP
Inventors: 明斎藤; 崇辻
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-03-25
Filing date: 2005-03-25
Publication date: 2012-06-20
Anticipated expiration: 2025-03-25
Also published as: JP2006269924A

Description

半導体材料として炭化珪素を用いたＭＯＳＦＥＴ又はＩＧＢＴ等の電圧駆動のＭＯＳ型電力用半導体素子、特にトレンチ型の半導体素子に関する。

炭化珪素半導体は、バンドギャップが4H−SiCで3.25eVとSiの1.12eVに対して3倍程度大きく、電界強度がSi(0.3MV/cm)より１桁近く大きくなる(2〜4MV/cm)という特徴を持つ。電力用半導体素子においては、素子がオン状態におけるオン抵抗が、以下の式のように電界強度の3乗に逆比例して減少、また移動度の逆数に比例して減少する。R_DRIFT＝（4BV^２）／（μεE_CR ^３）・・式（１）ここで、BVは絶縁耐圧、μはキャリアの移動度、εは半導体の誘電率、E_CRは半導体の臨界電界強度である。このＲ_DRIFTがユニポーラデバイスの最小オン抵抗であり、このオン抵抗と絶縁耐圧との関係がユニポーラリミットと呼ばれる。
従って、移動度がSiより低いことと考え合わせても、Siと比べて数100分の1にオン抵抗を低減することができ、次世代の電力用半導体素子として期待されている。現在までに、ダイオード、トランジスタ、サイリスタなど様々な構造のデバイスが試作され、その一部が実用化されている。

その中で図３にトランジスタの一形態であるトレンチゲート構造を持つUMOSFETの1セルの断面図を示す。n型低抵抗基板1上にn型ドリフト層2をエピタキシャル成長させ、さらにp型ベース領域3をエピタキシャル成長させる。その後、窒素(N)あるいは燐(P)のイオン注入によりソース領域4を形成する。その後、Reactive Ion Etching法により、トレンチ１１を形成し、そのトレンチ１１を覆うようにゲート酸化膜６をそしてゲート酸化膜６上にゲート電極７を形成する。このゲート電極７を層間絶縁膜１０で覆った後、ベース層３とソース領域４にソース電極が接触できるように層間絶縁膜１０をエッチングして窓開けし、ソース電極8を形成する。最後にドレイン電極9をウェハ裏面に形成してnチャネル型UMOSFETが完成する。
実際の動作は、予めソース電極８をアース電位にしておき、ゲート電極７に負バイアスを印加すると、Ｎ型ソース領域4とＮ型ドリフト層２に挟まれたチャネル領域５には正孔が誘起された蓄積状態となり、このｎチャネルＭＯＳＦＥＴでは電子を伝導キャリアとするので、電流は流れない。ドレイン電極９に正の高電圧を印加するとベース領域３とドリフト層２間の接合が逆バイアス状態になるので、空乏層がベース領域３内とドリフト層領域２内に広がり、電流を低く抑えたまま高電圧を維持しており、これがオフ状態である。この状態からゲート電極７に正バイアスを印加するとソース領域４とドリフト層２に挟まれたベース領域３の表面のチャネル領域５に電子が誘起された反転状態になり、電子がソース電極８、ソース領域４、反転したチャネル領域５、ドリフト層２、基板１、ドレイン電極９の順に流れるオン状態となる。再び、ゲート電極に負バイアスを印加するとチャネル領域５の反転が消滅し、電子の流れる経路が遮断されてオフ状態になる。

このオン状態におけるオン抵抗は、上記の電流経路に沿って図示矢印１3のように、ソース電極の接触抵抗、ソース領域の抵抗、チャネル領域のチャネル抵抗、ドリフト層２の厚さ方向の抵抗、基板1抵抗、そしてドレインの接触抵抗の総和となる。UMOSFETでは構造上チャネル領域５がトレンチ１１の側面に形成されるため、オン状態におけるオン抵抗は、プレーナ型MOSFETで加算されるゲート酸化膜の界面近傍を電子が移動するときの蓄積抵抗と、ｎ型ドリフト層がｐ型ベース層に挟まれていることによって生じるJFET抵抗とがないので、蓄積抵抗とJFET抵抗が発生しない分低減できるという長所がある。また、JFET抵抗が存在しないので、隣り合わせのｐ型ベース層３間の距離を小さくできるので、セルピッチを小さくできて、オン抵抗をプレーナ型MOSFETよりも小さくできるというメリットがある。

このUMOSFETは、原理的にビルトイン電圧が無いので、オン電圧をバイポーラデバイスに比べて低くできる。ユニポーラデバイスなのでオン状態時にキャリアのデバイス内での蓄積がないのでスイッチングロスが小さい。またゲート電極に正負の小さな電圧を印加してオン、オフ動作させる電圧駆動なので、駆動回路が簡単になるなどの長所がある。
以上のようなことから、特に1〜2kV程度の耐圧を持つトランジスタにおいては、オン抵抗が無視できないため、オン抵抗を微細化により低減できるUMOSFETが有望である。
しかし、実際のデバイスでは、上記で説明したように様々な抵抗成分が存在しており、これら抵抗成分は、絶縁耐圧が低くなればなるほど、ドリフト層の抵抗に対して割合が増加していくことが問題となっている。
また、MOSFETにおいては、以下の式で示されるチャネル抵抗成分が大きな割合を占めているという問題がある。Ｒ_ＣＨ＝Ｌ／｛WC_OXμ_ｎ（Ｖ_Ｇ−Ｖ_Ｔ）｝・・式（２）ここで、Lはチャネル長、Wはチャネル幅、C_OXは酸化膜容量、μ_ｎはキャリアの移動度、V_Ｇはゲート電圧、V_Ｔはゲートのしきい値電圧である。この（２）式からＲ_ＣＨは、電子の移動度μ_ｎの影響を大きく受けることがわかる。

MOSFETでは炭化けい素とゲート酸化膜との界面に存在するトラップ準位に電子が捕獲されて実際に伝導に寄与する電子の数が減少したり、トラップされた電子によるクーロン散乱のため移動度がバルクの値より低下するという問題がある。以下に移動度向上の取り組みの例を順次説明する。
まず、UMOSFETが作製されるSiCの結晶構造、結晶面について説明する。図４に単位セル構造とMOS界面に主に用いられる六方晶炭化珪素の結晶面を示す。主な六方晶炭化珪素には、一対のSi-Cから成る層がc軸方向に4層周期で積層された構造になっている4H-SiCと6層周期で積層されている6H-SiCがある。4H-SiCでは図４の単位格子内に5層、6H-SiCでは7層含まれている。
図４の(a)は六角柱の上面が(0001)面、底面が（000-1）面であり、(b)は六角柱の側面が(1-100)面、(c)は(1-100)面と垂直な面の(11-20)面、(d)は上面の六角形の一辺を共有しかつ底面と成す角が54.7°である面が、4H(03-38)面あるいは6H(01-14)面と呼ばれている面である。なお、ここで、格子面の記号の説明をすると、負の指数については、結晶学上、数字に上付きのバー（−）を用いるが、電子出願の関係上、数字の前に（−）の符号を付けることとする。そして、等価な対称性を持つ面については｛｝で表し、結晶内の方向を示す場合は［］で表し、等価な方向すべてを示す場合は〈〉で表すこととする。

現在は、(0001)面あるいは(000-1)面が主表面である炭化珪素単結晶インゴットがバルク成長され、そのウェハを切り出し、研磨して(0001)面、(000-1)面を主表面とする炭化珪素ウェハが作製される。
非特許文献１の記載を参照すると、4H-SiCの各結晶面上にMOS界面を形成し、その時のMOSFETの移動度を調査した結果、実効移動度(effective mobility)が(0001)、(11-20)、(03-38)面でそれぞれ、3.8cm²/Vs、5.4cm²/Vs、10.6cm²/Vsと(0001)面より(11-20)面や(03-38)面上のMOSFETの移動度が高いことが報告されている。この理由として4Hあるいは6H-SiCの(0001)面はSi(111)面と、4Hあるいは6H-SiCの(11-20)面や4Hあるいは6H-SiCの(1-100)面はSi(110)面と、4H-SiC(03-38)面あるいは6H-SiC(01-14)面はSi(100)面と等価な面と説明されており、Siでも(100)面、(110)面、(111)面の順に移動度が高い。この理由として、原子の面密度が低いほど界面準位密度が下がり、その界面準位に捕獲される伝導電子が少なくなることや捕獲された電子からのクーロン散乱が少なくなることによると説明されている。

このような特性をSiC-UMOSFETに利用したものとして、特許文献１においてSiC(000-1)面を主表面とし、ゲートトレンチの溝が主表面からソース、ベース層を貫通してドリフト層に貫通し、(11-20)面をトレンチ側壁とした構造や特許文献２においてSiC(000-1)面を主表面とし、ゲートトレンチの溝が主表面からソース、ベース層を貫通してドリフト層に貫通し、(1-100)面をトレンチ側壁とした構造が記載されている。
さらに特許文献３においては、(11-20)面をMOSチャネル面として用いながら、主表面を(1-100)面、(0001)面、(11-20)面とした場合の様々なケースについて記載されている。
図５は、UMOSFETの製造工程を示す断面図である。まず、n型4H-SiCあるいは6H-SiC基板１（n+）上に順次、熱CVD法により5μm、10¹⁶cm^-3のn型ドリフト層２(n-)、1μm、10¹⁷cm^-3のp型ベース層３(p)、0.5μm、10¹⁹cm^-3のn型ソース層４(n+)をエピタキシャル成長で形成させる(図5(a))。

その基板１をソース層４、ベース層３が部分的に完全に除去できる深さまで反応性イオンエッチング法により垂直にエッチングして、2.1μmの深さとなるようにトレンチ１１を形成する（図5(b)）。
このようにトレンチ１１を形成した後、30nm程度のゲート酸化膜６を形成する。ゲート酸化膜の形成としては、高温の酸素雰囲気中にトレンチ１１を形成した基板１を導入し、トレンチ１１の側壁を直接酸化させる。単結晶基板の表面に直接酸化によってゲート酸化膜を形成するプレーナ型の場合には、異なる面方位の面に酸化膜の形成をおこなうということがないので、酸化膜のばらつきが生じる問題はない。しかし、トレンチ側壁に直接酸化させる方法では、異なる面方位をもつトレンチ側壁で酸化速度が異なるため、形成されるゲート酸化膜の膜厚に側壁間でばらつきが生じる。このばらつきを防止するために非特許文献２に記載されているように、トレンチ１１を設けた基板表面に、モノシランの熱分解により多結晶シリコン膜１０をCVD法を用いて成膜する（図5(c)）。多結晶シリコン膜１０の成膜速度は、基板表面の温度で決まり、成長面の基板面方位に依存しない。このため、異なる面方位を持つトレンチ側壁へも均一な膜厚での成膜が可能である。次に、１０００℃程度の高温の酸素雰囲気で加熱することで多結晶シリコン膜１０を酸化膜１２にする。さらにゲートトレンチ部をすべて覆うようにボロンをドーピングしたポリSiを堆積してゲート電極７とする。さらにこのポリSiのゲート電極７の表面のみを酸化して層間絶縁膜１０としての酸化膜を形成する。その後、反応性イオンエッチングにより、選択的にｎ型ソース層４の一部をｐ型ベース層３が露出するまで除去する。その後この露出されたpベース層３に金属電極８ａを形成する。その後nソースコンタクト用の金属を形成してソース電極８とし、裏面の酸化膜を除去してドレイン電極９を形成する。（図5(d)）。
特開平9-199724号公報特開平10-247732号公報特開平7-131016号公報ヒロシヤノ、タイチヒラオ、ツネノブキモト、ヒロユキマツナミ（Hiroshi Yano，Taichi Hirao，Tsunenobu kimoto，and Hiroyuki Matsunami）「エスアイオウツウ／エスアイシーインターフェースプロパティスオンバリアスサーフェスオリエンテーションス（SiO2／SiC Interface Properties on Various Surface Orientations）, マテリアルスリサーチソサイティシンポジウムプロシーディング（Mat. Res. Soc. Symp. Proc., Vol.742, 2003 Materials Research Society pp.219-226）ワイ．リー,ジエイ．エイ．クーパ．ジュニア,エム．エイ．カパノ（Y.Li,J.A.Cooper,Jr.,Fellow,IEEE,and M.A.Capano）「ハイ−ボルテージ（３キロボルト）ユウモスエフイテイズイン４エイチ−エスアイシ」（High-Voltage(3kV)UMOSFETs in 4H-SiC）（IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.49,NO.6,JUNE 2002）

しかしながら、多結晶シリコンは、単結晶シリコンと異なり、多くの微小な単結晶粒で構成されている。この単結晶の粒子の結晶軸は、一種類でなくある分布をもって存在しているため、結晶粒子と結晶粒子の界面は不連続となっている。実際に多結晶シリコンの表面を高倍率の走査型電子顕微鏡あるいは原子間力顕微鏡（ＡＦＭ）で観察すると、結晶粒子の界面には段差が存在しているのが観察できた。即ち、多結晶シリコン膜表面には、結晶粒子のサイズに対応した凹凸が存在している。この凹凸は、多結晶シリコン膜が酸化される過程の体積膨張によって増幅される。つまり、推測すると、シリコンが酸化シリコンになる過程では体積が約２倍に増加するため、隣り合う結晶粒子の界面には圧縮応力が働き、この圧縮応力を緩和する過程において、表面の凹凸が増幅されると考えられる。事実、５０ｎｍ厚の多結晶シリコン薄膜を酸化することによって、ほぼ２倍の厚さの酸化膜を形成する実験において、酸化時間（酸素雰囲気中１０００℃で酸化）１時間と２時間の表面凹凸を比較すると、２時間酸化したものは、１時間酸化したものより表面凹凸が約２倍になっているという結果が得られている。酸化膜の表面の凹凸は、酸化膜がゲート酸化膜として使用される場合に、耐圧低下をもたらすという課題がある。

このため、本発明は、炭化珪素単結晶基板上に設けられたトレンチの内面に酸化膜を形成する方法において、少なくともトレンチの内面に表面凹凸が0.3ｎｍ〜0.4ｎｍのアモルファスシリコン膜を成膜し、該アモルファスシリコン膜を固相で多結晶シリコン膜とし、該多結晶シリコン膜を酸化して表面凹凸が3ｎｍ〜4ｎｍの酸化膜とするとよい。
また、前記アモルファスシリコン膜がノンドープであるとよい。
また、炭化珪素単結晶基板は第一導電型の第一領域、第二導電型の第二領域及び第一導電型の第三領域からなり、前記トレンチが第二領域及び第三領域を貫通して第一領域に達するストライプ状のトレンチゲートであり、前記表面凹凸が3ｎｍ〜4ｎｍの酸化膜がゲート酸化膜であるとよい。

本発明によれば、トレンチ側壁の面方位によらず、表面平坦性が高く、絶縁耐圧の高いゲート酸化膜を形成することができる。
また，多結晶シリコン（原子間力顕微鏡(AFM（Atomic force Microscope）)法で計測した表面凹凸数10〜200nm）を成膜した後，これを酸化して得た酸化膜の表面凹凸が多結晶シリコンの表面の凹凸数10〜200nm程度であるのに対し，本発明で得たアモルファスシリコンを用いて成膜後，これを酸化して得た酸化膜の凹凸は3〜4nm程度まで減少できることが分かった。

多結晶シリコン膜を成長させる工程において、結晶粒によって構成される多結晶シリコンの替わりに、非晶質であるアモルファスシリコンを形成し、このアモルファスシリコンを熱処理した後に酸化、またはアモルファスシリコンを直接酸化することによって、多結晶シリコンの結晶粒に対応した凹凸に基づく酸化膜の表面平坦性の低下を防ぐ。

図１は本発明の実施例のトレンチを有するＭＯＳＦＥＴの製造工程の一部を示した断面図である。図５（ｂ）のトレンチ形成までと、図５（ｄ）の酸化膜形成後の工程は本実施例も同じであるので、説明を省略する。本実施例では、図でトレンチ形成後から酸化膜形成までについて説明する。まず、n型4H-SiCあるいは6H-SiC基板１（本実施例では表面が11-20面のn型4H-SiC）の上に順次、熱CVD法により4.9μm、10¹⁶cm^-3のn型ドリフト層２、1μm、10¹⁷cm^-3のp型ベース層３、0.5μm、10¹⁹cm^-3のn型ソース層４をエピタキシャル成長で形成させる。その基板１をソース層４、ベース層３を部分的に完全に除去できる深さまで反応性イオンエッチング法により垂直にエッチングして、2.1μmの深さとなるようにトレンチ１１を形成し、ＲＣＡ洗浄を行う。ここまでは、図５と同じ工程である。
まず、トレンチ１１を含む凹凸のある基板表面に、好ましくは５２０℃以下の成膜温度でアモルファス構造の非晶質シリコン膜１４を減圧CVD法を用いて５０nmの厚さで成膜する（図１（a））。成膜条件は、４８０℃の成膜温度、ヘリウムをキャリアガスとして２０％のモノシラン（ＳｉＨ_４）ガスを成膜ガスとし、７０Pa〜１００Pa（本実施例では８０Pa）の成膜圧力とした。続いて１０００℃以下の温度（好ましくは８００℃〜１０００℃）で、O₂が７sccm（Ｏ_２が３に対してＮが５の割合）の常圧雰囲気で酸化処理し、非晶質シリコン膜１４を酸化膜１５に変換する（図１（ｂ））。以降の工程は図５（ｄ）と同様である。

図２は、別の製造工程の実施例であり、トレンチを有するＭＯＳＦＥＴの製造工程の一部を示した断面図である。実施例１と同じく本実施例では、図でトレンチ形成後から酸化膜形成までについて説明する。
まず、トレンチ１１を含む凹凸のある基板表面に、好ましくは５２０℃以下の成膜温度でアモルファス構造の非晶質シリコン膜１４を減圧CVD法を用いて５０nmの厚さで成膜する（図１（a））。成膜条件は、４８５℃の成膜温度、ヘリウムをキャリアガスとして２０％のモノシラン（ＳｉＨ_４）ガスを成膜ガスとし、７０Pa〜１００Pa（本実施例では８０Pa）の成膜圧力とした。続いて８００℃〜９００℃の窒素雰囲気下で焼成することによって非晶質シリコン膜１４を固相で多結晶化することによって多結晶シリコン膜１６を形成する（図２（ｂ））。続いて１０００℃以下の温度（好ましくは９００℃〜１０００℃）で、O₂が７sccmの常圧雰囲気で酸化処理し、多結晶シリコン膜１６を酸化膜１５に変換する（図２（ｃ））。以降の工程は図５（ｄ）と同様である。

多結晶シリコンの薄膜を酸化した場合、多結晶シリコン膜表面に存在する結晶粒に対応した凹凸が増幅され酸化膜の表面平坦性が悪化する。しかし、実施例１のように非晶質シリコン膜として成膜した場合には、結晶粒が存在しない膜であるため、非晶質シリコン膜の表面は非常に平坦な膜（AFM法で計測の結果0.3〜0.4ｎｍ程度の平坦な膜）となる。また、実施例２のように非晶質シリコン膜を８００℃〜９００℃の比較的低温で固相多結晶化して形成した多結晶シリコン膜も、非晶質シリコン膜と同等の平坦な表面（やはりAFM法で計測の結果0.3〜0.4ｎｍ程度の平坦な膜）を有している。
実施例１において、非晶質シリコン膜を成膜後に比較的低温の８００℃〜１０００℃で酸化しているが、この時、非晶質シリコン膜は表面で酸化が進む一方、表面下では固相での多結晶化が起こっている。このため、最表面以外は多結晶シリコンを酸化することになる。実施例２においては、非晶質シリコンを固相多結晶化によって多結晶シリコンに変換したのち、酸化シリコンを形成している。

４８５℃で５０ｎｍの厚さに成膜したアモルファスシリコンを９００℃と１２００℃で酸化したのち、表面を原子間力顕微鏡法（探針法で表面の凹凸を測定する方法）で測定した結果を示す。
まず焼成条件なしで、９００℃、1時間の酸化条件で酸化膜表面の凹凸はＡＦＭの平均粗さで1.13ｎｍであった。同じく９００℃、２時間で0.45ｎｍ、９００℃５時間で0.63ｎｍ、１２００℃、５分で4.5ｎｍ、１２００℃、１０分で9.9ｎｍ、１２００℃、２０分で16.1ｎｍ、１２００℃、１時間で4.9ｎｍ、１２００℃、２時間で17.5ｎｍであった。酸化条件を９００℃、５時間とし、焼成条件を１３００℃、１時間とした場合は0.66ｎｍであった。酸化温度が９００℃と１２００℃の試料を比較すると、９００℃の試料の酸化膜の表面凹凸は小さく（0.66ｎｍ以下）、１２００℃の試料の酸化膜の表面凹凸は大きかった（4.5ｎｍ以上）。更に一度９００℃で酸化した酸化膜は、その後に１３００℃、１時間で焼成しても、表面凹凸は９００℃で酸化して焼成なしの試料のグループと同程度に維持されている。

非晶質膜を比較的低温で固相から多結晶化して形成した多結晶シリコンの表面が、非晶質シリコン膜と同等の平坦性を持っている理由としては、次のことが考えられる。
多結晶シリコンを気相から成長させる場合、はじめにシリコン原子は、基板表面の多くのなんらかの凹凸を種（または核）としてランダムな結晶面を表面として成長する。この時多結晶粒の表面は２次元（面）であり、気中から成長面に供給されたシリコン原子は、結晶粒の成長面でマイグレーションをしながら成長をつづける。この過程で、成長を始めている結晶粒の表面が結晶成長の核であるため、多結晶シリコンの断面はコラム状の形状として成長する。一方、非晶質シリコンの固相での多結晶化では、結晶成長の核はアモルファス構造の中の粗密（密度の揺らぎなどの不安定構造）などであり、基板表面だけではなく、アモルファス相のあらゆる点から始まる。このため、同じ温度で多結晶シリコンを形成する場合には気相から形成した場合よりも固相からの方がより細かな結晶粒の多結晶シリコンが形成される。この他、５００℃以下という低温で成長した非晶質シリコンの密度は、８００℃で形成した多結晶シリコンよりも低いため、非晶質シリコンを固相で多結晶化した場合には、結晶粒の膨張によって粒同士のぶつかい合いが発生し、表面凹凸が増幅されるという現象は起こらない。

従って、本発明で形成した非晶質シリコンを出発点とする酸化シリコン膜の表面は、非常に平坦な状態をしている。

ＭＯＳＦＥＴ，ＩＧＢＴが用いられるインバータ装置等の電力変換装置ばかりでなく、温度等の使用環境が厳しい自動車用電装品のスイッチング素子として適用できる。

実施例１のUMOSFETの作製工程を示す工程断面図実施例２のUMOSFETの作製工程を示す工程断面図従来のＳｉＣ縦型ＵＭＯＳＦＥＴを示す部分断面図六方晶炭化珪素のユニットセルの構造と結晶面を示す説明図従来のUMOSFETの作製工程を示す工程断面図

符号の説明

１炭化珪素基板
２ n型ドリフト層
３ベース領域
４ソース領域
５チャネル領域
６ゲート酸化膜
７ゲート電極
８ソース電極
９ドレイン電極
１０層間絶縁膜
１１トレンチ
１２酸化膜
１４非晶質シリコン膜
１５酸化膜
１６多結晶シリコン膜

Claims

炭化珪素単結晶基板上に設けられたトレンチの内面に酸化膜を形成する方法において、少なくともトレンチの内面に表面凹凸が0.3ｎｍ〜0.4ｎｍのアモルファスシリコン膜を成膜し、該アモルファスシリコン膜を固相で多結晶シリコン膜とし、該多結晶シリコン膜を酸化して表面凹凸が3ｎｍ〜4ｎｍの酸化膜とすることを特徴とする炭化珪素半導体装置の製造方法。
前記アモルファスシリコン膜がノンドープであることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
アモルファスシリコン膜を固相で多結晶シリコン膜を形成する焼成温度が900℃以下であることを特徴とする請求項１又は２に記載の炭化珪素半導体装置の製造方法。
炭化珪素単結晶基板は第一導電型の第一領域、第二導電型の第二領域及び第一導電型の第三領域からなり、前記トレンチが第二領域及び第三領域を貫通して第一領域に達するストライプ状のトレンチゲートであり、前記表面凹凸が3ｎｍ〜4ｎｍの酸化膜がゲート酸化膜であることを特徴とする請求項１に記載の製造方法で形成した炭化珪素半導体装置。