KR102641279B1 - 박막 전력 소자용 스태거드 금속-반도체 전계 효과 트랜지스터 - Google Patents
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Abstract
본 발명은 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극 상에 형성된 반도체 층; 및 상기 반도체 층 상에 형성되는 게이트 전극;을 포함하는 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor, MESFET)에 관한 것으로, 코플라나 구조보다 게이트 일함수에 대한 민감성이 낮고, 누설 전류 문제 및 방전 문제를 최소화하여 온/오프 전류비 특성이 크게 개선되는 효과가 있다.
Description
본 발명은 박막 전력 소자용 스태거드 금속-반도체 전계 효과 트랜지스터에 관한 것으로, 더욱 상세하게는 스태거드 구조의 금속-반도체 전계 효과 트랜지스터를 제조함으로써, 게이트 일함수에 대한 민감성이 낮은 박막 전력 소자용 스태거드 금속-반도체 전계 효과 트랜지스터에 관한 것이다.
본 특허는 2021년도 경기도의 재원으로 (재)차세대융합기술연구원의 지원을 받아 수행된 소재부품장비산업 자립화 연구지원사업(AICT-018-T3)의 성과입니다.
금속-반도체 전계 효과 트랜지스터가 응용될 수 있는 시장은 전력 반도체 시장으로 전압 수준에 대해 각각 저전압 (10~200 V), 중전압 (200~2,000 V), 고전압 (2,000~10,000 V) 전력 반도체 분야에서 각각 약 10조, 4조, 2조의 시장 규모를 가진다. 현재 상대적으로 시장 규모가 작은 중전압 및 고전압 전력 반도체 분야도 전기 모터 및 전기 자동차 등 수요 증가로 인한 시장 규모 확대가 예상되며, 저전압 분야 또한 IoT 기기 및 개인용/가정용 전자기기 등의 수요 증가로 인한 시장 증대가 예상된다.
금속-반도체 전계 효과 트랜지스터가 응용될 수 있는 시장은 전력 반도체 시장으로 전압 수준에 대해 각각 저전압 (10~200 V), 중전압 (200~2,000 V), 고전압 (2,000~10,000 V) 전력 반도체 분야에서 각각 약 10조, 4조, 2조의 시장 규모를 가진다. 현재 상대적으로 시장 규모가 작은 중전압 및 고전압 전력 반도체 분야도 전기 모터 및 전기 자동차 등 수요 증가로 인한 시장 규모 확대가 예상되며, 저전압 분야 또한 IoT 기기 및 개인용/가정용 전자기기 등의 수요 증가로 인한 시장 증대가 예상된다.
그러나 종래의 화합물 반도체 기반 금속-반도체 전계 효과 트랜지스터 소자의 경우, 게이트와 소스 및 드레인 전극이 한 평면에 존재하는 구조를 가져 쇼트키 접합 게이트에 의해 순방향 게이트 전압이 인가된 경우, 쇼트키 다이오드의 작동 전압보다 작아야 하며, 역방향 전압 인가된 경우에는 쇼트키 접합의 전하 주입 장벽에 의해 전류의 크기가 큰 폭으로 변하는 문제가 있었다. 즉, 트랜지스터 소자의 구동 전압 안정성이 낮고, 기판의 전자기파 흡수에 따른 오작동 문제가 있었다.
본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 스태거드 구조의 금속반도체 전계 효과 트랜지스터를 제조함으로써, 코플라나 구조보다 게이트 일함수에 대한 민감성이 낮고, 누설 전류 문제 및 방전 문제를 최소화하여 온/오프 전류비 특성이 크게 개선된 금속-반도체 전계 효과 트랜지스터를 제공하는데 있다.
또한, 본 발명의 다른 목적은 역방향 전류의 게이트 전압 의존성을 낮추어 더 넓은 동작 전압 범위를 구현할 수 있는 금속-반도체 전계 효과 트랜지스터를 제공하는데 있다.
또한, 본 발명의 다른 목적은 재료 선택의 자유도가 높아져 소자 제조시 편의성이 향상된 금속-반도체 전계 효과 트랜지스터를 제공하는데 있다.
본 발명의 일 측면에 따르면, 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극 상에 형성된 반도체 층; 및 상기 반도체 층 상에 형성되는 게이트 전극;을 포함하는 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor, MESFET)가 제공된다.
상기 금속-반도체 전계효과 트랜지스터가 스태거드(staggered) 구조이고, 상기 스태거드(staggered) 구조는 상기 소스 전극 및 상기 드레인 전극이 상기 게이트 전극과 서로 다른 평면에 위치하는 구조일 수 있다.
상기 게이트 전극이 상기 반도체 층과 접촉할 수 있다.
상기 금속-반도체 전계효과 트랜지스터가 상기 게이트 전극과 상기 반도체 층 사이에 절연층을 포함하지 않을 수 있다.
상기 금속-반도체 전계효과 트랜지스터가 기판을 추가로 포함하고, 상기 기판이 상기 소스 전극 및 상기 드레인 전극 상에 상기 반도체 층과 마주하는 방향의 반대 방향에 형성되거나 또는 상기 게이트 전극 상에 상기 반도체 층과 마주하는 방향의 반대 방향에 형성될 수 있다.
상기 기판이 다이아몬드(C), 탄화규소(SiC), 질화붕소(BN), 인화알루미늄(AlP), 알루미늄비소(AlAs), 갈륨비소(GaAs), 질화갈륨(GaN), 인화갈륨(GaP), 황화카드뮴(CdS), 셀렌화아연(ZnSe), 황화아연(ZnS), 아연텔레늄(ZnTe), 산화갈륨(Ga2O3), 산화아연(ZnO), 산화구리(Cu2O), 산화주석(SnO2), 사파이어(sapphire) 및 유리(glass)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.
상기 소스 전극 및 드레인 전극이 각각 독립적으로 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 은(Ag), 마그네슘(Mg), 칼슘(Ca), 이터븀(Yb), 크롬(Cr), 니켈(Ni), 산화금, 산화백금, 산화은, 산화팔라듐, 산화철, 그래핀(graphene), 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.
상기 소스 전극 및 드레인 전극이 각각 독립적으로 2층 이상의 적층 구조일 수 있다.
상기 반도체 층이 다이아몬드(C), 탄화규소(SiC), 질화붕소(BN), 인화알루미늄(AlP), 알루미늄비소(AlAs), 갈륨비소(GaAs), 질화갈륨(GaN), 인화갈륨(GaP), 황화카드뮴(CdS), 셀렌화아연(ZnSe), 황화아연(ZnS), 아연텔레늄(ZnTe), 산화갈륨(Ga2O3), 산화아연(ZnO), 산화구리(Cu2O) 및 산화주석(SnO2)으로 이루어진 군으로부터 선택된 1종 이상의 반도체 재료를 포함할 수 있다.
상기 반도체 재료가 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge) 및 바나듐(V)으로 이루어진 군으로부터 선택된 1종 이상으로 도핑될 수 있다.
상기 게이트 전극이 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 은(Ag), 마그네슘(Mg), 칼슘(Ca), 이터븀(Yb), 크롬(Cr), 니켈(Ni), 산화금, 산화백금, 산화은, 산화팔라듐, 산화철, 그래핀(graphene) 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.
상기 금속-반도체 전계효과 트랜지스터가 메모리 반도체 소자, 전력 반도체 소자, 및 발광 소자로 이루어진 군으로부터 선택된 1종 이상에 사용하기 위한 것일 수 있다.
본 발명의 다른 하나의 측면에 따르면, (a) 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계; (b) 상기 소스 전극 및 상기 드레인 전극 상에 반도체 층을 형성하는 단계; 및 (c) 상기 반도체 층 상에 게이트 전극을 형성하는 단계;를 포함하는 금속-반도체 전계효과 트랜지스터의 제조방법이 제공된다.
상기 단계 (a)가 열증착(thermal evaporation), 전자빔증착(e-beam evaporation) 및 스퍼터(sputtering)로 이루어진 군으로부터 선택된 어느 하나의 공정을 통해 상기 소스 전극 및 드레인 전극을 형성할 수 있다.
상기 단계 (b)가 미스트-화학기상증착(Mist-chemical vapor deposition, Mist-CVD), 분자빔증착(molecular beam epitaxy) 및 화학기상증착(chemical vapor deposition, CVD)으로 이루어진 군으로부터 선택된 어느 하나의 공정을 통해 상기 반도체 층을 형성할 수 있다.
상기 단계 (c)가 열증착(thermal evaporation), 전자빔증착(e-beam evaporation) 및 스퍼터(sputtering)로 이루어진 군으로부터 선택된 어느 하나의 공정을 통해 상기 게이트 전극을 형성할 수 있다.
상기 금속-반도체 전계효과 트랜지스터가 스태거드(staggered) 구조이고, 상기 스태거드(staggered) 구조는 상기 소스 전극 및 상기 드레인 전극이 상기 게이트 전극과 서로 다른 평면에 위치하는 구조일 수 있다.
상기 금속-반도체 전계효과 트랜지스터의 제조방법이 상기 단계 (a) 전에, (a') 기판을 제공하는 단계;를 추가로 포함하고, 상기 단계 (b)가 상기 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계일 수 있다.
상기 소스 전극 및 드레인 전극이 각각 독립적으로 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 은(Ag), 마그네슘(Mg), 칼슘(Ca), 이터븀(Yb), 크롬(Cr), 니켈(Ni), 산화금, 산화백금, 산화은, 산화팔라듐, 산화철, 그래핀(graphene), 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.
상기 반도체 층이 다이아몬드(C), 탄화규소(SiC), 질화붕소(BN), 인화알루미늄(AlP), 알루미늄비소(AlAs), 갈륨비소(GaAs), 질화갈륨(GaN), 인화갈륨(GaP), 황화카드뮴(CdS), 셀렌화아연(ZnSe), 황화아연(ZnS), 아연텔레늄(ZnTe), 산화갈륨(Ga2O3), 산화아연(ZnO), 산화구리(Cu2O) 및 산화주석(SnO2)으로 이루어진 군으로부터 선택된 1종 이상의 반도체 재료를 포함할 수 있다.
본 발명의 금속-반도체 전계 효과 트랜지스터는 스태거드 구조의 금속반도체 전계 효과 트랜지스터를 제조함으로써, 코플라나 구조보다 게이트 일함수에 대한 민감성이 낮고, 누설 전류 문제 및 방전 문제를 최소화하여 온/오프 전류비 특성이 크게 개선되는 효과가 있다.
또한, 본 발명은 역방향 전류의 게이트 전압 의존성을 낮추어 더 넓은 동작 전압 범위를 구현할 수 있다.
또한, 본 발명은 재료 선택의 자유도가 높아져 소자 제조시 편의성이 향상되는 효과가 있다.
도 1a는 본 발명에 따른 트랜지스터의 구조를 보여주는 모식도이고, 도 1b는 트랜지스터 제조용 쉐도우 마스크 세트를 보여주는 도면이고, 도 1c는 실시예 1-1 내지 1-5에 따른 트랜지스터의 소스 및 드레인 전극을 보여주는 도면이다. 또한 도 1d는 서로 다른 기판 상에 형성된 GaOx 반도체 층을 보여주는 도면이고, 도 1e는 사파이어 기판 상에 형성된 트랜지스터 소자의 사진 및 모식도이다.
도 2는 비교예 1에 따른 트랜지스터의 구조를 보여주는 모식도이다.
도 3는 실시예 1-1에 따른 트랜지스터 소자의 전기적 특성 측정 결과이다.
도 4a 및 4b는 비교예 1 및 실시예 1-1에 따른 트랜지스터 소자의 다양한 게이트 전극 일함수 조건에서의 전류-전압 특성을 시뮬레이션한 결과이다.
도 5는 비교예 1 및 실시예 1-1에 따른 트랜지스터 소자의 전류 밀도 분포 및 벡터 특성 시뮬레이션 결과이다.
도 6은 비교예 1에 따른 트랜지스터 전자 밀도 분포 및 전압 분포 특성 시뮬레이션 결과이다.
도 7은 실시예 1-1에 따른 트랜지스터 전자 밀도 분포 및 전압 분포 특성 시뮬레이션 결과이다.
도 2는 비교예 1에 따른 트랜지스터의 구조를 보여주는 모식도이다.
도 3는 실시예 1-1에 따른 트랜지스터 소자의 전기적 특성 측정 결과이다.
도 4a 및 4b는 비교예 1 및 실시예 1-1에 따른 트랜지스터 소자의 다양한 게이트 전극 일함수 조건에서의 전류-전압 특성을 시뮬레이션한 결과이다.
도 5는 비교예 1 및 실시예 1-1에 따른 트랜지스터 소자의 전류 밀도 분포 및 벡터 특성 시뮬레이션 결과이다.
도 6은 비교예 1에 따른 트랜지스터 전자 밀도 분포 및 전압 분포 특성 시뮬레이션 결과이다.
도 7은 실시예 1-1에 따른 트랜지스터 전자 밀도 분포 및 전압 분포 특성 시뮬레이션 결과이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하도록 한다.
그러나, 이하의 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 이하에서 사용될 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다
또한, 어떤 구성요소가 "다른 구성요소 상에", " 다른 구성요소 상에 형성되어" 또는 " 다른 구성요소 상에 적층되어" 있다고 언급된 때에는, 그 다른 구성요소의 표면 상의 전면 또는 일면에 직접 부착되어 형성되어 있거나 적층되어 있을 수도 있지만, 중간에 다른 구성요소가 더 존재할 수도 있다고 이해되어야 할 것이다.
도 1a는 본 발명에 따른 트랜지스터의 구조를 보여주는 모식도이고, 도 1b는 트랜지스터 제조용 쉐도우 마스크 세트를 보여주는 도면이고, 도 1c는 실시예 1-1 내지 1-5에 따른 트랜지스터의 소스 및 드레인 전극을 보여주는 도면이다. 또한 도 1d는 서로 다른 기판 상에 형성된 GaOx 반도체 층을 보여주는 도면이고, 도 1e는 사파이어 기판 상에 형성된 트랜지스터 소자의 사진 및 모식도이다.
이하, 도 1a 내지 1e를 참조하여 본 발명의 금속-반도체 전계효과 트랜지스터 및 그의 제조방법에 대해 설명하도록 한다.
본 발명은 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극 상에 형성된 반도체 층; 및 상기 반도체 층 상에 형성되는 게이트 전극;을 포함하는 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor, MESFET)를 제공한다.
상기 금속-반도체 전계효과 트랜지스터가 스태거드(staggered) 구조이고, 상기 스태거드(staggered) 구조는 상기 소스 전극 및 상기 드레인 전극이 상기 게이트 전극과 서로 다른 평면에 위치하는 구조일 수 있다.
상기 게이트 전극이 상기 반도체 층과 접촉할 수 있다.
도 1a를 참조하면, 본 발명에 따른 상기 금속-반도체 전계효과 트랜지스터가 반도체 층을 기준으로 상부에 각각 게이트 전극 하부에 소스 전극 및 드레인 전극이 형성된 구조일 수 있다. 반면, 도 2를 참조하면, 코플라나 구조의 금속-반도체 전계 효과 트랜지스터는 반도체 층을 기준으로 상부 혹은 하부에 게이트 전극과 소스 전극 및 드레인 전극이 같은 평면에 형성된 구조일 수 있다.
상기 금속-반도체 전계효과 트랜지스터가 상기 게이트 전극과 상기 반도체 층 사이에 절연층을 포함하지 않을 수 있다.
상기 금속-반도체 전계효과 트랜지스터가 기판을 추가로 포함하고, 상기 기판이 상기 소스 전극 및 상기 드레인 전극 상에 상기 반도체 층과 마주하는 방향의 반대 방향에 형성되거나 또는 상기 게이트 전극 상에 상기 반도체 층과 마주하는 방향의 반대 방향에 형성될 수 있다.
상기 기판이 절연 기판 또는 반절연 기판일 수 있다.
상기 기판이 IV족 반도체, III-V족 반도체, II-VI족 반도체, 산화물 반도체, 사파이어(sapphire) 및 유리(glass)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 바람직하게는 다이아몬드(C), 탄화규소(SiC), 질화붕소(BN), 인화알루미늄(AlP), 알루미늄비소(AlAs), 갈륨비소(GaAs), 질화갈륨(GaN), 인화갈륨(GaP), 황화카드뮴(CdS), 셀렌화아연(ZnSe), 황화아연(ZnS), 아연텔레늄(ZnTe), 산화갈륨(Ga2O3), 산화아연(ZnO), 산화구리(Cu2O), 산화주석(SnO2), 사파이어(sapphire) 및 유리(glass)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.
상기 소스 전극 및 드레인 전극이 각각 독립적으로 금속, 금속 산화물, 그래핀(graphene) 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 바람직하게는 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 은(Ag), 마그네슘(Mg), 칼슘(Ca), 이터븀(Yb), 크롬(Cr), 니켈(Ni), 산화금(AuOx, x는 실수), 산화백금(PtOx, x는 실수), 산화은(AgOx, x는 실수), 산화팔라듐(PdOx, x는 실수), 산화철(IrOx, x는 실수), 그래핀(graphene) 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 더욱 바람직하게는 티타늄(Ti) 또는 금(Au)을 포함할 수 있다. 상기 티타늄(Ti)은 반도체에 전자 주입이 용이한 일함수를 가지며, 금(Au)은 전기전도도가 높은 특성이 있다.
상기 소스 전극 및 드레인 전극이 각각 독립적으로 2층 이상의 적층 구조일 수 있고, 바람직하게는 Ti/Au/Ti 구조일 수 있고, 본 발명에서는 티타늄, 상기 티타늄 아래에 전기전도도가 높은 금(Au)을 위치시키고, 상기 금과 기판의 접착(adhesion)을 높이기 위한 티타늄을 위치시켜 사용하였다.
상기 반도체 층이 IV족 반도체, III-V족 반도체, II-VI족 반도체 및 산화물 반도체로 이루어진 군으로부터 선택된 1종 이상의 반도체 재료를 포함할 수 있고, 바람직하게는 다이아몬드(C), 탄화규소(SiC), 질화붕소(BN), 인화알루미늄(AlP), 알루미늄비소(AlAs), 갈륨비소(GaAs), 질화갈륨(GaN), 인화갈륨(GaP), 황화카드뮴(CdS), 셀렌화아연(ZnSe), 황화아연(ZnS), 아연텔레늄(ZnTe), 산화갈륨(Ga2O3), 산화아연(ZnO), 산화구리(Cu2O) 및 산화주석(SnO2)으로 이루어진 군으로부터 선택된 1종 이상의 반도체 재료를 포함할 수 있고, 바람직하게는 산화갈륨(Ga2O3)을 포함할 수 있다.
상기 반도체 재료가 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge) 및 바나듐(V)으로 이루어진 군으로부터 선택된 1종 이상의 이온이 도핑될 수 있고, 바람직하게는 상기 반도체 층이 넓은 밴드갭을 통해 큰 파괴전압 특성을 갖는 주석(Sn) 도핑된 산화갈륨(Ga2O3)을 포함할 수 있다.
상기 게이트 전극이 금속, 금속 산화물, 그래핀(graphene) 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 바람직하게는 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 은(Ag), 마그네슘(Mg), 칼슘(Ca), 이터븀(Yb), 크롬(Cr), 니켈(Ni), 산화금(AuOx, x는 실수), 산화백금(PtOx, x는 실수), 산화은(AgOx, x는 실수), 산화팔라듐(PdOx, x는 실수), 산화철(IrOx, x는 실수), 그래핀(graphene) 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.
상기 게이트 전극은 반도체층과 쇼트키 접합을 이루고 역방향 게이트 전압이 인가되었을 때 (VG < 0) 누설 게이트 전류를 최소화 할 수 있는 일함수를 갖는 소재를 사용하여야 한다.
상기 금속-반도체 전계효과 트랜지스터가 메모리 반도체 소자, 전력 반도체 소자, 및 발광 소자로 이루어진 군으로부터 선택된 1종 이상에 사용하기 위한 것일 수 있다.
본 발명에 따른 금속-반도체 전계효과 트랜지스터의 반도체 층에 사용되는 상기 산화갈륨(Ga2O3)은 저항변화형 메모리에 활용될 수 있는 금속산화물 재료로, 저항변화형 메모리 기반 지능형 반도체 분야에서도 활용할 수 있다. 또한 타 재료(SiC, GaN, 등)를 활용한 전력 반도체 분야의 새로운 소자 구조 개발에도 활용할 수 있다.
또한 본 발명에 따른 금속-반도체 전계효과 트랜지스터는 저전압~고전압을 아우르는 전 영역에서 전력반도체의 구조로 활용될 수 있고, 공정상의 이점에 의해 박막 전자 분야에서도 이종집적 기반의 시스템 적용이 가능할 것으로 기대된다.
또한 본 발명은 (a) 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계; (b) 상기 소스 전극 및 상기 드레인 전극 상에 반도체 층을 형성하는 단계; 및 (c) 상기 반도체 층 상에 게이트 전극을 형성하는 단계;를 포함하는 금속-반도체 전계효과 트랜지스터의 제조방법을 제공한다.
상기 단계 (a)가 열증착(thermal evaporation), 전자빔증착(e-beam evaporation) 및 스퍼터(sputtering)로 이루어진 군으로부터 선택된 어느 하나의 공정을 통해 상기 소스 전극 및 드레인 전극을 형성할 수 있다.
상기 단계 (b)가 미스트-화학기상증착(Mist-chemical vapor deposition, Mist-CVD), 분자빔증착(molecular beam epitaxy) 및 화학기상증착(chemical vapor deposition, CVD)으로 이루어진 군으로부터 선택된 어느 하나의 공정을 통해 상기 반도체 층을 형성할 수 있다.
상기 단계 (c)가 열증착(thermal evaporation), 전자빔증착(e-beam evaporation) 및 스퍼터(sputtering)로 이루어진 군으로부터 선택된 어느 하나의 공정을 통해 상기 게이트 전극을 형성할 수 있다.
상기 금속-반도체 전계효과 트랜지스터가 스태거드(staggered) 구조이고, 상기 스태거드(staggered) 구조는 상기 소스 전극 및 상기 드레인 전극이 상기 게이트 전극과 서로 다른 평면에 위치하는 구조일 수 있다.
상기 금속-반도체 전계효과 트랜지스터의 제조방법이 상기 단계 (a) 전에, (a') 기판을 제공하는 단계;를 추가로 포함하고, 상기 단계 (b)가 상기 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계일 수 있다.
상기 기판이 절연 기판 또는 반절연 기판일 수 있다.
상기 기판이 IV족 반도체, III-V족 반도체, II-VI족 반도체, 산화물 반도체, 사파이어(sapphire) 및 유리(glass)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 바람직하게는 다이아몬드(C), 탄화규소(SiC), 질화붕소(BN), 인화알루미늄(AlP), 알루미늄비소(AlAs), 갈륨비소(GaAs), 질화갈륨(GaN), 인화갈륨(GaP), 황화카드뮴(CdS), 셀렌화아연(ZnSe), 황화아연(ZnS), 아연텔레늄(ZnTe), 산화갈륨(Ga2O3), 산화아연(ZnO), 산화구리(Cu2O), 산화주석(SnO2), 사파이어(sapphire) 및 유리(glass)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.
상기 소스 전극 및 드레인 전극이 각각 독립적으로 금속, 금속 산화물, 그래핀(graphene) 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 바람직하게는 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 은(Ag), 마그네슘(Mg), 칼슘(Ca), 이터븀(Yb), 크롬(Cr), 니켈(Ni), 산화금(AuOx, x는 실수), 산화백금(PtOx, x는 실수), 산화은(AgOx, x는 실수), 산화팔라듐(PdOx, x는 실수), 산화철(IrOx, x는 실수), 그래핀(graphene) 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 더욱 바람직하게는 티타늄(Ti) 또는 금(Au)을 포함할 수 있다. 상기 티타늄(Ti)은 반도체에 전자 주입이 용이한 일함수를 가지며, 금(Au)은 전기전도도가 높은 특성이 있다.
상기 반도체 층이 IV족 반도체, III-V족 반도체, II-VI족 반도체 및 산화물 반도체로 이루어진 군으로부터 선택된 1종 이상의 반도체 재료를 포함할 수 있고, 바람직하게는 다이아몬드(C), 탄화규소(SiC), 질화붕소(BN), 인화알루미늄(AlP), 알루미늄비소(AlAs), 갈륨비소(GaAs), 질화갈륨(GaN), 인화갈륨(GaP), 황화카드뮴(CdS), 셀렌화아연(ZnSe), 황화아연(ZnS), 아연텔레늄(ZnTe), 산화갈륨(Ga2O3), 산화아연(ZnO), 산화구리(Cu2O) 및 산화주석(SnO2)으로 이루어진 군으로부터 선택된 1종 이상의 반도체 재료를 포함할 수 있고, 바람직하게는 산화갈륨(Ga2O3)을 포함할 수 있다.
상기 반도체 재료가 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge) 및 바나듐(V)으로 이루어진 군으로부터 선택된 1종 이상의 이온이 도핑될 수 있고, 바람직하게는 상기 반도체 층이 넓은 밴드갭을 통해 큰 파괴전압 특성을 갖는 주석(Sn) 도핑된 산화갈륨(Ga2O3)을 포함할 수 있다.
상기 게이트 전극이 금속, 금속 산화물, 그래핀(graphene) 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있고, 바람직하게는 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 은(Ag), 마그네슘(Mg), 칼슘(Ca), 이터븀(Yb), 크롬(Cr), 니켈(Ni), 산화금(AuOx, x는 실수), 산화백금(PtOx, x는 실수), 산화은(AgOx, x는 실수), 산화팔라듐(PdOx, x는 실수), 산화철(IrOx, x는 실수), 그래핀(graphene) 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함할 수 있다.
[실시예]
이하, 본 발명의 바람직한 실시예를 들어 설명하도록 한다. 그러나 이는 예시를 위한 것으로서 이에 의하여 본 발명의 범위가 한정되는 것은 아니다.
실시예 1: 사파이어(sapphire) 기판을 이용한 스태거드형 GaOx 금속 반도체 전계 효과 트랜지스터(sapphire-Staggered GaOx MESFET)
실시예 1-1
도 1a를 통해 실시예 1에 따라 제조된 MESFET의 구조를 확인할 수 있고, 도 1b 내지 1e를 통해 스태거드형 금속 반도체 전계 효과 트랜지스터의 제조공정을 확인할 수 있다. 도 1a 내지 1e를 참조하면, c-plane 사파이어(sapphire) 기판 상에 소스(Source, S) 및 드레인(Drain, D) 전극으로 기능하는 금속 박막을 열증착(thermal evaporation) 공정을 통해 형성하였다. 이때, 전극 재료는 반도체에 전자 주입이 용이한 일함수를 갖는 티타늄(Ti)을 선택하였고, 티타늄 아래에 전기전도도가 높은 금(Au)과 금의 기판 접착(adhesion)을 높이기 위한 티타늄을 형성하여 Ti/Au/Ti 구조로 순차 형성하여 컨택 패드(contact pad)에서 소스/드레인 전극까지의 저항 감소를 도모하였다. 그리고 열 증착시 소스/드레인 전극 및 컨택 패드의 패턴을 형성하기 위하여 도 1b의 Source/Drain mask I과 같은 쉐도우 마스크(shadow mask)를 사용하였다. 또한 공정조건은 하기 표 1과 같이 설정하여 소스 및 드레인 전극을 제조하였다. 또한 여기서 채널의 길이(L)는 소스/드레인 전극이 이격되어 있는 거리로 정의되며 30 μm의 길이를 갖고, 전극 두께는 105 nm (Au/Ti = 100 nm/2 nm)을 갖도록 설계된 소스/드레인 전극 시편을 제작하였다.
| 진공도 (Torr) | 증착속도 (A/s) | 두께(설계) | 두께(측정) | |
| Ti | 1.9 x 10-6 | 0.1 | 2 nm | 4 nm |
| Au | 1.9 x 10-6 | 2~8 | 100 nm | 100 nm |
다음으로 반도체(Semiconductor, SC) 층으로 기능하는 반도체 박막을 미스트-화학기상증착(Mist-chemical vapor deposition, Mist-CVD) 공정을 통해 형성하였다. 이때, 반도체 층의 재료는 넓은 밴드갭을 통해 큰 파괴전압 특성을 갖는 산화갈륨(GaOx)인 Ga2O3를 선택하였다. 그리고 Mist-CVD 공정 시 반도체 박막의 패턴을 형성하기 위하여 도 1b의 Semiconductor mask II와 같은 쉐도우 마스크(shadow mask)를 사용하였다. 여기서 하기 표 2와 같은 공정조건을 설정하고, 반도체 층의 두께(ds)가 210 nm를 갖고, 반도체 층의 면적은 가로*세로 1.3*1.5 mm2을 갖도록 설계된 GaOx 박막을 제작하였다.
| 반도체층 | 기판 | 진공도 | 온도 (℃) | 시간 (시간) | 두께(설계) | 두께(측정) |
| GaOx | c-sapphire | 상압 | 400 | 5 | 210 nm | 650 nm |
다음으로, 게이트(Gate, G) 전극으로 기능하는 금속 박막을 열증착 공정을 통해 형성하였다. 이때, 전극 재료로 반도체와 쇼트키 접합을 이루고 역방향 게이트 전압이 인가되었을 때 (VG < 0) 누설 게이트 전류를 최소화 할 수 있는 일함수를 갖는 금을 선택하였다. 그리고 열 증착시 게이트 전극 및 컨택 패드의 패턴을 형성하기 위하여 도 1b의 Gate mask III과 같은 쉐도우 마스크(shadow mask)를 사용하였다. 여기서 게이트 전극 제작 관련, 전극의 두께(dG)가 100 nm를 갖고, 전극의 폭은 0.7 mm를 갖도록 설계된 Au 박막을 제작하여 스태거드형 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor, MESFET)를 제조하였다.최종적으로 15 x 20 mm2 크기의 c-plane 사파이어 기판 상에 4개의 열, 5개의 행으로 20개의 트랜지스터가 배치된 소자를 제작하였다.
실시예 1-2
실시예 1-1에서 채널의 길이(L)가 30 μm의 길이를 갖도록 설계하는 대신에 40 μm의 길이를 갖도록 설계하는 것을 제외하고는 실시예 1-1과 동일한 방법으로 제조하였다.
실시예 1-3
실시예 1-1에서 채널의 길이(L)가 30 μm의 길이를 갖도록 설계하는 대신에 50μm의 길이를 갖도록 설계하는 것을 제외하고는 실시예 1-1과 동일한 방법으로 제조하였다.
실시예 1-4
실시예 1-1에서 채널의 길이(L)가 30 μm의 길이를 갖도록 설계하는 대신에 60μm의 길이를 갖도록 설계하는 것을 제외하고는 실시예 1-1과 동일한 방법으로 제조하였다.
실시예 1-5
실시예 1-1에서 채널의 길이(L)가 30 μm의 길이를 갖도록 설계하는 대신에 80μm의 길이를 갖도록 설계하는 것을 제외하고는 실시예 1-1과 동일한 방법으로 제조하였다.
실시예 2: 유리(EXG glass) 기판을 이용한 스태거드형 GaOx 금속 반도체 전계 효과 트랜지스터(EXG glass -Staggered GaOx MESFET)
실시예 1-1에서 c-plane 사파이어(sapphire) 기판을 사용하는 대신에 유리(EXG glass) 기판을 사용하는 것을 제외하고는 실시예 1-1과 동일한 방법으로 제조하였다. 또한 실시예 1-1에서 반도체 층을 표 2과 같은 공정조건을 설정하여 제조하는 대신에 표 3과 같은 공정조건을 설정하여 제조하는 것을 제외하고는 실시예 1-1과 동일한 방법으로 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor, MESFET)제조하였다.
| 반도체층 | 기판 | 진공도 | 온도 (℃) | 시간 (시간) | 두께(설계) | 두께(측정) |
| GaOx | EXG glass | 상압 | 400 | 3 | 210 nm | 330 nm |
실시예 2-2
실시예 2-1에서 채널의 길이(L)가 30 μm의 길이를 갖도록 설계하는 대신에 40 μm의 길이를 갖도록 설계하는 것을 제외하고는 실시예 2-1과 동일한 방법으로 제조하였다.
실시예 2-3
실시예 2-1에서 채널의 길이(L)가 30 μm의 길이를 갖도록 설계하는 대신에 50μm의 길이를 갖도록 설계하는 것을 제외하고는 실시예 2-1과 동일한 방법으로 제조하였다.
실시예 2-4
실시예 2-1에서 채널의 길이(L)가 30 μm의 길이를 갖도록 설계하는 대신에 60μm의 길이를 갖도록 설계하는 것을 제외하고는 실시예 2-1과 동일한 방법으로 제조하였다.
실시예 2-5
실시예 2-1에서 채널의 길이(L)가 30 μm의 길이를 갖도록 설계하는 대신에 80μm의 길이를 갖도록 설계하는 것을 제외하고는 실시예 2-1과 동일한 방법으로 제조하였다.
비교예 1: 코플라나형 GaOx 금속 반도체 전계 효과 트랜지스터(sapphire- Coplanar GaOx MESFET)
도 2를 참조하면, c-plane 사파이어(sapphire) 기판 상에 반도체(Semiconductor, SC) 층으로 기능하는 반도체 박막을 미스트-화학기상증착(Mist-chemical vapor deposition, Mist-CVD) 공정을 통해 형성하였다. 이때, 반도체 층의 재료는 넓은 밴드갭을 통해 큰 파괴전압 특성을 갖는 산화갈륨(GaOx)인 Ga2O3를 선택하였다. 그리고 Mist-CVD 공정 시 반도체 박막의 패턴을 형성하기 위하여 도 1b의 Semiconductor mask II와 같은 쉐도우 마스크(shadow mask)를 사용하였다. 여기서 표 2와 같은 공정조건을 설정하고, 반도체 층의 두께(ds)가 210 nm를 갖고, 반도체 층의 면적은 가로*세로 1.3*1.5 mm2을 갖도록 설계된 GaOx 박막을 제작하였다.
다음으로 소스(Source, S) 및 드레인(Drain, D) 전극으로 기능하는 금속 박막을 열증착(thermal evaporation) 공정을 통해 형성하였다. 이때, 전극 재료는 반도체에 전자 주입이 용이한 일함수를 갖는 티타늄(Ti)을 선택하였고, 티타늄 위에 전기전도도가 높은 금(Au)을 순차 형성하여 컨택 패드(contact pad)에서 소스/드레인 전극까지의 저항 감소를 도모하였다. 그리고 열 증착시 소스/드레인 전극 및 컨택 패드의 패턴을 형성하기 위하여 도 1b의 Source/Drain mask I과 유사한 쉐도우 마스크(shadow mask)를 사용하였다. 또한 공정조건은 표 1과 같이 설정하여 소스 및 드레인 전극을 제조하였다. 또한 여기서 채널의 길이(L)는 소스/드레인 전극이 이격되어 있는 거리로 정의되며 30 μm의 길이를 갖고, 전극 두께는 105 nm (Au/Ti = 100 nm/2 nm)을 갖도록 설계된 소스/드레인 전극 시편을 제작하였다.
다음으로, 게이트(Gate, G) 전극으로 기능하는 금속 박막을 열증착 공정을 통해 형성하였다. 이때, 전극 재료로 반도체와 쇼트키 접합을 이루고 역방향 게이트 전압이 인가되었을 때 (VG < 0) 누설 게이트 전류를 최소화 할 수 있는 일함수를 갖는 금을 선택하였다. 그리고 열 증착시 게이트 전극 및 컨택 패드의 패턴을 형성하기 위하여 도 1b의 Gate mask III과 유사한 쉐도우 마스크(shadow mask)를 사용하였다. 여기서 게이트 전극 제작 관련, 전극의 두께(dG)가 100 nm를 갖고, 전극의 폭은 30 μm 미만을 갖도록 설계되어 게이트-소스/드레인 사이 이격(Lgap)이 있는 Au 박막을 제작하여 코플라나형 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor, MESFET)를 제조하였다.
최종적으로 15 x 20 mm2 크기의 c-plane 사파이어 기판 상에 4개의 열, 5개의 행으로 20개의 트랜지스터가 배치된 소자를 제작하였다.
[시험예]
시험예 1: 트랜지스터의 구조 분석
도 1a는 본 발명에 따른 트랜지스터의 구조를 보여주는 모식도이고, 도 1b는 트랜지스터 제조용 쉐도우 마스크 세트를 보여주는 도면이고, 도 1c는 실시예 1-1 내지 1-5에 따른 트랜지스터의 소스 및 드레인 전극을 보여주는 도면이다. 또한 도 1d는 서로 다른 기판 상에 형성된 GaOx 반도체 층을 보여주는 도면이고, 도 1e는 사파이어 기판 상에 형성된 트랜지스터 소자의 사진 및 모식도이다.
도 1c에서 좌측 이미지는 채널 길이별 소스/드레인 전극 이미지 (Top-view)로, 붉은 화살표는 표면요철 측정 위치이고 값은 채널 길이(L)의 설계 값을 의미한다. 또한 중간 이미지는 표면요철분석법을 통한 소스/드레인 전극의 단면 분석 결과로, 채널 길이(L)와 전극 두께 측정 값(dS/D)을 나타낸다. 그리고 우측 이미지는 고해상도 주사전자현미경 분석 결과 및 집속이온빔 식각 단면 분석 결과를 보여준다. 또한 도 1d에서, 좌측 이미지는 소스/드레인 전극 상에 GaOx가 형성된 이미지 (Top-view)이고, 붉은 화살표는 표면요철 측정 위치이다. 우측 이미지는 표면요철분석법을 통한 전극 단면 분석 결과이고, 값은 반도체층 두께의 측정 값 (dS)이다.
도 1a 내지 1e를 참조하면, 표면요철분석 결과, 30, 40, 50, 60, 80 μm로 설계했던 채널 길이의 측정값은 28, 37, 49, 59, 80 μm으로 설계 값과 최대 7.5%의 차이를 가지며, 전극의 두께는 평균 118 nm으로 설계값과 13%의 차이를 가지는 것을 확인할 수 있었다. 또한 채널 길이의 오차는 채널 길이가 짧을수록 더 큰 경향성을 보였으며, 이는 측정 방법의 오차나 쉐도우 마스크 제작의 오차에 기인하는 것으로 사료된다. 또한 주사전자현미경 분석과 집속이온빔 식각 단면 분석 결과, 금 전극 막은 100 nm로 설계값과 동일하며, 티타늄 전극 막은 4 nm로 100%의 오차가 나타났다.
또한 반도체층 제조시, GaOx 반도체 층의 두께(d S)가 210 nm를 갖고, 반도체 층의 면적은 가로*세로 1.3*1.5 mm2을 갖도록 설계하고, Mist-CVD 공정 장비에 실시간으로 막의 두께를 측정하는 장치가 부재함으로 인해 증착 온도와 시간을 통해 증착 두께를 조절하였다. 표면요철분석 결과, 채널로 기능하는 GaOx 반도체 박막의 두께는 EXG 유리 기판 상에 형성된 경우 330 nm, c-sapphire 상에 형성된 경우 650 nm로 측정되었다.
시험예 2: 트랜지스터 소자의 전기적 특성 분석
도 3는 실시예 1-1에 따른 트랜지스터 소자의 전기적 특성 측정 결과이다.
도 3를 참조하면, 소자의 게이트에 전압을 인가하며 게이트 전류를 측정한 결과, 소자는 약 60~100 V의 SET 전압, -120 V의 RESET 전압을 갖는 unipolar switching 특성을 가진다. 이때, SET 동작은 60 V에서의 RESET 동작과 60~100 V에 걸친 SET 동작으로 구성되는 bipolar switching 특성과 유사한 형상을 보이기도 한다. 더불어, 소자의 전달 특성은 관측되지 않았으며, 드레인 전류가 흐르기 위한 채널이 형성되지 않았다. 이는, 도핑을 하지 않은 반도체 막의 특징과 설계보다 두꺼운 반도체층의 두께에 기인하는 것으로 사료된다. 참고 문헌 Japanese Journal of Applied Physics, 51, (2012) 040207에 따르면, α-Ga2O3에 주석(Sn)이 도핑되지 않은 경우 도핑 농도가 2~10% 일 때보다 비저항이 약 105 배 이상 높은 것으로 나타난다. 도핑이 되지 않은 경우, 상기 시험예 2에 따라 bipolar switching 특성을 갖는 메모리로 동작하며, 도핑이 된 경우 하기 시험예 3에 따라 전력 반도체로 동작할 수 있다.
시험예 3: 트랜지스터 소자의 시뮬레이션 결과 분석
비교예 1 및 실시예 1-1에 따른 소자의 반도체층에 Sn을 도핑한 Sn:GaOx MESFET 소자를 사용하여 시뮬레이션을 진행하였고, 시뮬레이션에 활용한 파라미터는 하기 표 4에 기재하였다. Sn(주석) 도핑 농도는 30 nm에서 최대값을 갖는 가우스 분포를 따른다고 가정하였고, 시뮬레이션은 Silvaco 사의 Atlas를 사용하였다.
| Name | Symbol | Value | Unit |
| Channel length | L | 10 | μm |
| Gate length (coplanar) | LG | 8 | μm |
| Gate length (staggered) | LG | 30 | μm |
| Source/drain-gate gap (coplanar) | Lgap | 1 | μm |
| Source and drain length | LS/D | 10 | μm |
| Channel width | W | 262 | μm |
| Semiconductor thickness | ds | 210 | nm |
| Conduction band edge level | EC | 3 | eV |
| Valence band edge level | EV | 7.3 | eV |
| Total density of states for conduction band | NC | 4.97E18 | cm-3 |
| Total density of states for valence band | NV | 4.97E18 | cm-3 |
| Total density of states for donor | ND | 3.00E17 | cm-3 |
| Donor level | ED | 1.1 | eV |
| Source/drain work function | WS/D | 4.33 | eV |
| Gate work function | WG | 4.4 ~ 5.8 | eV |
| Semiconductor relative dielectric constant | εs | 10 | - |
| Electron mobility | μe | 1.3 | cm2V-1s-1 |
| Hole mobility | μh | 1.3 | cm2V-1s-1 |
| Electron effective mass | me | 0.34 | - |
시험예 3-1: 트랜지스터 소자의 전류-전압 특성 분석
도 4a 및 4b는 각각 비교예 1 및 실시예 1-1에 따른 표 4의 구조 및 전기적 형태를 갖는 트랜지스터 소자의 다양한 게이트 전극 일함수 조건에서의 전류-전압 특성을 시뮬레이션한 결과이다. 도 4a 및 3b에서 실선-기호는 드레인 전류 (ID), 점선-기호는 게이트 전류(IG)를 의미한다.
도 4a를 참조하면, 비교예 1(Coplanar GaOx MESFET)의 전류-전압 특성 시뮬레이션 결과, 게이트-소스 전압(VGS)이 온 전압(Von)보다 작으면(VGS<Von) 게이트 전류가 우세하게 나타났다(IG-dominant regime). 또한 게이트 전극의 일함수가 커질수록 해당 영역의 전류값이 감소하며, 온 전압(Von)이 음의 방향으로 이동하였다. 게이트 일함수가 5.4 eV인 경우가 최적의 조건으로 판단된다.
또한 도 4b를 참조하면, 실시예 1-1(Staggered GaOx MESFET)의 전류-전압 특성 시뮬레이션 결과, 비교예 1(coplanar GaOx MESFET)에 비해, 드레인 전류(ID-dominant regime)가 우세한 영역이 더 넓은 게이트 전압 영역에 걸쳐 나타났다. 게이트 전극의 일함수가 커질수록 전류가 감소하며, 특히 온 전류(Ion) 대비 오프 전류(Ioff)가 더 큰 폭으로 감소하여 Ion/Ioff 비가 증가하였다. 게이트 전극의 일함수가 전류-전압 특성에 미치는 영향을 게이트-소스/드레인의 스태거드(staggered) 구조로 극복할 수 있음을 알 수 있었다.
시험예 3-2: 트랜지스터 소자의 전류 밀도 분포 및 벡터 특성 분석
도 5는 비교예 1 및 실시예 1-1에 따른 트랜지스터 소자의 전류 밀도 분포 및 벡터 특성 시뮬레이션 결과이다. 도 5는 (a) 내지 (c)는 비교예 1에 따른 Coplanar GaOx MESFET (x축 및 y축 클로즈업) 및 (d) 내지 (f) 실시예 1-1에 따른 Staggered GaOx MESFET(x축 클로즈업)의 게이트 전극의 일함수가 5.4 eV인 경우 반도체 내부 전류 밀도 분포 및 벡터 특성에 관한 도면으로, (a)와 (d)는 VGS = -7 V 및 VDS = 7 V, (b)와 (e)는 VGS = 0 V 및 VDS = 7 V, (c)와 (f)는 VGS = 7 V 및 VDS = 7 V일 때의 도면이다.
도 5를 참조하면, 비교예 1(Coplanar GaOx MESFET)의 전류 밀도 분포 및 벡터 특성 시뮬레이션 결과, VGS = -7 V 및 VDS = 7 V와 VGS = 0 V 및 VDS = 7 V의 경우, 큰 게이트-드레인 사이 전압(각각 VGD = -14 V 및 VGD = -7 V)에 의해 드레인에 인접한 게이트 전극의 가장자리로 유의미한 게이트 전류가 유입된다(도 5의 (a) 및 (b)의 붉은 원 참조). 한편, VGS = 7 V 및 VDS = 7 V의 경우, 게이트 전극으로의 전류가 관측되지 않고 드레인/게이트로부터 소스로 전류가 흐른다(도 5의 (c) 참조).
또한 실시예 1-1(Staggered GaOx MESFET)의 전류 밀도 분포 및 벡터 특성 시뮬레이션 결과, 모든 전압 조건에서 게이트 전류는 무시할 수 있을 정도로 작으며 (도 5의 (d) 내지 (f) 참조), VGS = 7 V 및 VDS = 7 V 전압이 인가되었을 때 도핑 농도가 최고인 y = 30 nm 영역에 채널이 생기는 것을 확인할 수 있었다(도 5의 (f) 참조). VGS = -7 V 및 VDS = 7 V와 VGS = 0 V 및 VDS = 7 V의 전압이 인가된 경우, 반도체 층의 도핑 농도가 최고인 지점과의 인접성으로 인해 전류밀도가 관찰되지만 (도 5의 (d) 및 (e) 참조), 이들의 합인 전류로 환산하였을 경우는 VGS = 7 V 및 VDS = 7 V 전압이 인가된 경우에 비해 무시할 수 있을 정도로 작음을 확인하였다.
시험예 3-3: 트랜지스터 소자의 전자 밀도 분포 및 전압 분포 특성 분석
도 6 및 7은 각각 비교예 1 및 실시예 1-1에 따른 트랜지스터 전자 밀도 분포 및 전압 분포 특성 시뮬레이션 결과이다.
도 6은 게이트 전극의 일함수가 5.4 eV인 경우 비교예 1(Coplanar GaOx MESFET)의 전자 농도 분포((a) 내지 (c)) 및 전압 분포((d) 내지 (f))를 나타낸다. (a)와 (d)는 VGS = -7 V 및 VDS = 7 V, (b)와 (e)는 VGS = 0 V 및 VDS = 7 V, (c)와 (f)는 VGS = 7 V 및 VDS = 7 V 일 때의 도면이다.
도 7은 게이트 전극의 일함수가 5.4 eV인 경우 실시예 1-1(Staggered GaOx MESFET)의 전자 농도 분포((a) 내지 (c)) 및 전압 분포((d) 내지 (f))를 나타낸다. (a)와 (d)는 VGS = -7 V 및 VDS = 7 V, (b)와 (e)는 VGS = 0 V 및 VDS = 7 V, (c)와 (f)는 VGS = 7 V 및 VDS = 7 V 일 때의 도면이다.
도 6을 참조하면, 비교예 1(Coplanar GaOx MESFET)의 전자 밀도 분포 계산 결과, VGS = -7 V 및 VDS = 7 V와 VGS = 0 V 및 VDS = 7 V의 경우 게이트 전극 아래에는 공핍영역(depletion region)이 관측되지만, 게이트-소스/드레인 갭 영역에는 높은 전자 농도를 보이는 것을 확인할 수 있었다(도 6의 (a) 및 (b) 참조). 한편, 비교예 1(Coplanar GaOx MESFET)의 전압 분포 계산 결과, 게이트-드레인 사이의 전위 차이가 게이트-소스에 비해 크기 때문에, 드레인 전극에 인접한 게이트 전극 가장자리에서만 게이트 전류가 관측되었다(도 6의 (d) 및 (e) 참조). 또한 비교예 1(Coplanar GaOx MESFET)에 VGS = 7 V 및 VDS = 7 V 전압이 인가된 경우에는, 게이트 전극으로부터 도핑 농도가 최고인 y = 30 nm 영역까지는 상대적으로 전자 농도가 낮고 그 아래의 영역의 전자 농도가 높은 채널이 형성되었다.
도 7을 참조하면, 실시예 1-1 (Staggered GaOx MESFET)의 VGS = 7 V 및 VDS = 7 V 전압이 인가된 경우 전자 밀도 분포 계산 결과, 도핑 농도가 최고인 y = 30 nm 영역까지는 상대적으로 전자 농도가 높아 채널이 형성된다(도 7의 (c) 참조). 한편, VGS = -7 V 및 VDS = 7 V와 VGS = 0 V 및 VDS = 7 V의 경우 도핑 농도에 의해 전자가 다소 존재하지만, 인가된 전압의 영향으로 그 농도가 VGS = 7 V 및 VDS = 7 V 전압이 인가되었을 때와 비교했을 때는 낮은 것으로 나타났다(도 7의 (a) 및 (b) 참조).
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (20)
- 서로 이격되어 형성된 소스 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극 상에 형성된 반도체 층; 및
상기 반도체 층 상에 형성되는 게이트 전극;을 포함하고,
상기 게이트 전극과 상기 반도체 층 사이에 절연층을 포함하지 않고,
상기 게이트 전극이 상기 반도체 층과 접촉하는 것인 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor, MESFET)이고,
상기 금속-반도체 전계효과 트랜지스터는 스태거드(staggered) 구조이고, 상기 스태거드 구조는 상기 소스 전극 및 상기 드레인 전극이 상기 게이트 전극과 서로 다른 평면에 위치하는 구조이고,
상기 금속-반도체 전계효과 트랜지스터는 기판을 추가로 포함하고, 상기 기판이 상기 소스 전극 및 상기 드레인 전극 상에 상기 반도체 층과 마주하는 방향의 반대 방향에 형성되고,
상기 기판이 c-plane 사파이어(sapphire) 기판이고,
상기 반도체 층이 산화갈륨(Ga2O3)을 포함하는 것인, 금속-반도체 전계효과 트랜지스터. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 소스 전극 및 드레인 전극이 각각 독립적으로 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 은(Ag), 마그네슘(Mg), 칼슘(Ca), 이터븀(Yb), 크롬(Cr), 니켈(Ni), 산화금, 산화백금, 산화은, 산화팔라듐, 산화철, 그래핀(graphene), 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함하는 것을 특징으로 하는 금속-반도체 전계효과 트랜지스터. - 제1항에 있어서,
상기 소스 전극 및 드레인 전극이 각각 Ti/Au/Ti의 적층 구조인 것을 특징으로 하는 금속-반도체 전계효과 트랜지스터. - 삭제
- 제1항에 있어서,
상기 반도체 층의 산화갈륨이 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge) 및 바나듐(V)으로 이루어진 군으로부터 선택된 1종 이상으로 도핑되는 것을 특징으로 하는 금속-반도체 전계효과 트랜지스터. - 제1항에 있어서,
상기 게이트 전극이 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 은(Ag), 마그네슘(Mg), 칼슘(Ca), 이터븀(Yb), 크롬(Cr), 니켈(Ni), 산화금, 산화백금, 산화은, 산화팔라듐, 산화철, 그래핀(graphene) 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함하는 것을 특징으로 하는 금속-반도체 전계효과 트랜지스터. - 제1항에 있어서,
상기 금속-반도체 전계효과 트랜지스터가 메모리 반도체 소자, 전력 반도체 소자, 및 발광 소자로 이루어진 군으로부터 선택된 1종 이상에 사용하기 위한 것을 특징으로 하는 금속-반도체 전계효과 트랜지스터. - (a') 기판을 제공하는 단계;
(a) 상기 기판 상에 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계;
(b) 상기 소스 전극 및 상기 드레인 전극 상에 반도체 층을 형성하는 단계; 및
(c) 상기 반도체 층 상에 금속을 포함하는 게이트 전극을 형성하는 단계;를 포함하는 금속-반도체 전계효과 트랜지스터의 제조방법이고,
상기 금속-반도체 전계효과 트랜지스터는 스태거드(staggered) 구조이고, 상기 스태거드 구조는 상기 소스 전극 및 상기 드레인 전극이 상기 게이트 전극과 서로 다른 평면에 위치하는 구조이고,
상기 금속-반도체 전계효과 트랜지스터가 기판을 추가로 포함하고, 상기 기판이 상기 소스 전극 및 상기 드레인 전극 상에 상기 반도체 층과 마주하는 방향의 반대 방향에 형성되는 것이고,
상기 반도체 층이 산화갈륨(Ga2O3)을 포함하고,
상기 기판이 c-plane 사파이어(sapphire) 기판이고,
상기 금속-반도체 전계효과 트랜지스터가 상기 게이트 전극과 상기 반도체 층 사이에 절연층을 포함하지 않는 것인, 금속-반도체 전계효과 트랜지스터의 제조방법. - 제13항에 있어서,
상기 단계 (a)가 열증착(thermal evaporation), 전자빔증착(e-beam evaporation) 및 스퍼터(sputtering)로 이루어진 군으로부터 선택된 어느 하나의 공정을 통해 상기 소스 전극 및 드레인 전극을 형성하는 것을 특징으로 하는 금속-반도체 전계효과 트랜지스터의 제조방법. - 제13항에 있어서,
상기 단계 (b)가 미스트-화학기상증착(Mist-chemical vapor deposition, Mist-CVD), 분자빔증착(molecular beam epitaxy) 및 화학기상증착(chemical vapor deposition, CVD)으로 이루어진 군으로부터 선택된 어느 하나의 공정을 통해 상기 반도체 층을 형성하는 것을 특징으로 하는 금속-반도체 전계효과 트랜지스터의 제조방법. - 제13항에 있어서,
상기 단계 (c)가 열증착(thermal evaporation), 전자빔증착(e-beam evaporation) 및 스퍼터(sputtering)로 이루어진 군으로부터 선택된 어느 하나의 공정을 통해 상기 게이트 전극을 형성하는 것을 특징으로 하는 금속-반도체 전계효과 트랜지스터의 제조방법. - 삭제
- 삭제
- 제13항에 있어서,
상기 소스 전극 및 드레인 전극이 각각 독립적으로 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 은(Ag), 마그네슘(Mg), 칼슘(Ca), 이터븀(Yb), 크롬(Cr), 니켈(Ni), 산화금, 산화백금, 산화은, 산화팔라듐, 산화철, 그래핀(graphene), 및 탄소나노튜브(carbon nano tube, CNT)로 이루어진 군으로부터 선택된 1종 이상을 포함하는 것을 특징으로 하는 금속-반도체 전계효과 트랜지스터의 제조방법. - 삭제
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