[go: up one dir, main page]

KR20050115894A - 쉘로우 트렌치 분리법 - Google Patents

쉘로우 트렌치 분리법 Download PDF

Info

Publication number
KR20050115894A
KR20050115894A KR1020057016595A KR20057016595A KR20050115894A KR 20050115894 A KR20050115894 A KR 20050115894A KR 1020057016595 A KR1020057016595 A KR 1020057016595A KR 20057016595 A KR20057016595 A KR 20057016595A KR 20050115894 A KR20050115894 A KR 20050115894A
Authority
KR
South Korea
Prior art keywords
region
layer
channel region
strain
deformation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020057016595A
Other languages
English (en)
Other versions
KR100728173B1 (ko
Inventor
매튜 티 커리
안토니 제이 록테펠드
Original Assignee
앰버웨이브 시스템즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰버웨이브 시스템즈 코포레이션 filed Critical 앰버웨이브 시스템즈 코포레이션
Publication of KR20050115894A publication Critical patent/KR20050115894A/ko
Application granted granted Critical
Publication of KR100728173B1 publication Critical patent/KR100728173B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 트랜지스터와 트렌치 구조를 포함하고, 트렌치 구조는 트랜지스터의 채널 지역에 약간의 변형만을 유도하는 구조에 관한 것이다.

Description

쉘로우 트렌치 분리법{shallow trench isolation process}
본 발명은 본 명세서에 전문이 참조로 포함된 2003년 3월 7일에 출원된 미국 가출원 제 60/452,794의 우선권을 주장한다.
본 발명은 일반적으로 반도체 구조, 특히 쉘로우 트렌치 분리에 관한 것이다.
집적회로의 형성은 소자들 사이의 기생 전류 누설을 막기 위한 분리 지역을 한정하는 단계를 포함한다. 분리 기술은 실리콘 대용량 집적(Si VLSI) 소자의 평탄도 및 충진 밀도를 증가시켜, 대략 0.25㎛ 테크놀러지 노드(technology node) 때문에 뛰어난 분리법이 된 쉘로우 트렌치 분리(STI)를 포함한다.
통상적인 STI 방법에서, 활성 소자 영역은 패드 산화물 및 질화물 덮개층에 의해 보호되고, 분리 트렌치는 활성 소자 영역 주위로 에칭된다. 트렌치를 에칭한 후에, 각 트렌치에 라이너 산화물이 형성된다. 이 라이너 산화 단계는 여러 가지 목적을 수행한다. 첫째, 산화는 소량의 측벽 물질을 소멸시킴으로써 트렌치 측벽에 대한 어떤 에칭 손상이라도 제거한다. 둘째, 라이너 산화는 트렌치의 상부 코너를 둥글게 만들어, 활성 영역 엣지의 날카로운 코너로부터 발생할 수 있는 가장자리 전자기장(fringing field)을 최소화한다. 만일 존재한다면, 이런 전자기장은 주요 소자의 미소 특성(subthreshold characteristic)을 감소시킬 수 있는 기생의, 낮은 미소 전류 트랜지스터를 활성 영역 엣지에 한정한다. 마지막으로, 라이너 산화물은 통상적으로 열산화물이기 때문에, 라이너 산화물은 Si 트렌치 측벽과 증착된 트렌치 산화물 사이의 고품질 계면을 한정한다. 계면 트랩, 즉, 산화물/반도체 계면에 존재하는 전기적으로 활성적인 결함은 이 계면에서 최소화된다. 라이너 산화는 주로 고온, 즉 >1000℃ 및 건식 산소, 즉 건조 대기에서 수행된다.
라이너 산화 후에, 이산화규소와 같은 화학적 기상 증착(CVD) 유전체는 전체 기판 위에 침적되어 트렌치를 채운다. 또한 이 CVD 유전체는 활성 소자 영역을 덮고, 계속해서 소자를 처리하기 위해 선택적으로 제거되어야 한다. 이는 통상적으로 질화규소층을 사용하는 화학적 기계적 연마(CMP)를 통해 정지층으로서 활성 영역 위로 기판을 평탄화함으로써 성취된다. 이 공정은 활성 영역으로부터 유전체를 제거하는 반면, 분리 트렌치에 유전체를 보유하게 한다. 질화물 및 산화물 패트 마스킹 층은 이후에 제거되어, 분리된 소자 영역을 가진 고 평탄 기판을 얻는다.
실리콘-게르마늄 가상 기판(SiGe virtual substrate)상에 STI 구조를 형성하는 것은 매우 어려운 일일 것이다. SiGe 기판은 대형 Si 기판상에 제작된 소자들과 비교하여 향상된 성능을 나타내는 VLSI 소자들을 새롭게 제작하기 위한 플랫폼(platform)이다. SiGe 가상 기판의 주요 성분은 Si의 격자 상수보다 더 큰 평형 격자 상수로 이완된 SiGe 층이다. 이 이완된 SiGe 층은 예를 들어, 웨이퍼 본딩 또는 디렉트 에피택시에 의해 Si 기판상에 또는 이완된 계층화 SiGe 층의 정상에 직접 형성될 수 있고, 상기 이완층에서 SiGe 재료의 격자 상수는 층의 두께에 걸쳐 점진적으로 증가한다. SiGe 가상 기판은 매몰 절연층을 포함할 수 있어서, 절연기판상의 반도체(SOI) 웨이퍼의 구조를 모방한다. 이런 플랫폼상에 고성능 소자들을 제작하기 위해서, Si, Ge 또는 SiGe의 박막 변형층은 이완된 SiGe 가상 기판상에 성장된다. 발생된 쌍축 인장 또는 압축 변형은 층에서 캐리어 이동성을 변형시켜, 고속력 및/또는 저전력 소자의 제조를 가능하게 한다. 대형 Si 기판보다는 SiGe 기판상에 소자를 제작할 때 많은 문제와 어려움이 발생한다.
SiGe 가상 기판상에 STI 구조를 형성하는 것은 주요 이완된 SiGe의 에칭과 노광을 포함한다. SiGe에 에칭된 트렌치의 직접 열 라이너 산화는 문제가 있을 수 있고 저품질의 라이너 산화물을 발생시킬 수 있다. 라이너 산화하는 동안, SiGe 내의 Ge는 산화선(oxidation front)의 앞에서 제거될 수 있어서, SiGe 대형 재료와 비교하여 Ge 함량이 풍부한 SiGe 층의 일부의 꼭대기에 순수한 이산화규소(SiO2) 산화물층을 만든다. 이 경우에, 비록 산화물 자체는 산화된 규소의 모든 특성들을 갖지만, 증가된 Ge 함량을 가진 SiGe의 층과 유사하다. 이 계면에서 증가된 양의 Ge가 존재하면 고밀도의 계면 트랩을 발생시킬 수 있다. 이 계면 트랩은 활성 소자에 대해 증가된 미소 누출 또는 미소 전압에 변화를 일으키고 따라서 바람직하지 않다.
만일 트렌치가 채널에 모든 변형을 일으킨다고 생각된다면, 채널에서 유도될 수 있는 변형의 양은 제한된다. 너무 많은 트렌치 유도 변형은 결함을 발생시킬 수 있고, 소자 작동에 대한 문제들을 일으킨다.
도 1-9는 구조의 제작 공정을 나타내는 반도체 구조의 일련의 단면도이다.
도 10a-10b는 도 9에 나타낸 반도체 구조를 포함하는 소자의 평면도 및 단면도이고, 도 10b는 도 10a에서 라인 10b-10b를 따라 선택되고; 도 10c는 도 10a에서 라인 10c-10c를 따라 선택되고; 도 10d-10e는 선택적인 공정 후 도 10c의 반도체 구조를 나타내고;
도 11은 두 개의 트랜지스터를 포함하는 반도체 구조의 단면도이다.
동일하게 참조된 특징들은 상응하는 도면에서 공통된 특징을 나타낸다.
트렌치 구조뿐만 아니라 다른 변형 유도 요소는 트랜지스터의 채널 지역에 변형을 유도하도록 제공된다. 이 변형은 트랜지스터, 특히 작은 활성 영역 치수로 제작된 트랜지스터의 성능을 향상시킨다.
본 발명의 태양에 따라, 산화물과 같은 라이너 유전체와 트렌치 측벽 사이의 계면, 즉 트렌치가 SiGe 가상 기판 내에 한정되는 지점에서 계면 트랩 밀도는 감소된다. 트렌치 에칭 공정이 완료된 후에, 라이너 유전체가 형성된다. 예를 들어, 라이너 산화는 SiGe에 존재하는 Ge는 산화선의 앞에서 제거되지 않도록 수행된다. 대신에, Ge는 라이너 산화물에 혼합되어, 표면 트랩 밀도를 감소시키고 미소 소자 누설을 감소시킨다. 라이너 산화는 젖은 상태, 즉, 증기 대기 및/또는 낮은 온도, 즉 <1000℃에서 발생할 수 있다.
라이너 산화물은 산화 공정 동안 혼합된 Ge를 함유하기 때문에, 예를 들어, 불산(HF)과 같은 습식 세척제 또는 탈온수에서의 세척과 같은 후속 공정 동안 사용되는 에칭제에 의한 공격에 더욱 민감할 수 있다. 가속된 에칭으로부터 라이너 산화물을 보호하기 위하여, 제 2 보호 라이너가 사용될 수 있다. 이 라이너, 바람직하게는 질화규소 또는 이산화규소와 같은 유전 물질들은 최초 라이너 산화물 위에 일치하게 증착될 수 있다. 보호 라이너는 라이너 산화물보다 HF와 같은 습식 에칭재에서 더 낮은 에칭 속도를 갖도록 선택된다. 보호 라이너는 Ge를 함유하지 않을 수 있고 에칭재에 덜 민감할 수 있기 때문에, 이 보호 라이너는 후속 공정 단계 동안에 라이너 산화물의 무결성을 보존할 수 있다. 보호 라이너의 형성 후에, STI법은 Si 기판에 대해 이어지는데, 즉 트렌치는 고밀도 플라즈마 산화물과 같은 유전 물질로 채워진다.
본 발명에 따라, 라이너 유전체와 트렌치 측벽 사이의 계면은 예를 들어, 5 x 1011/cm2 이하의 낮은 계면 트랩 밀도를 가진 만족할 만한 무결성을 가진다. 또한, 트랜지스터 오프 스테이트 전류(Ioff)는 트랜지스터의 게이트 밑에서 발생하는 엣지-누설에 의해 영향을 받는다. 따라서 게이트 밑에 배치된 STI의 일부에서 낮은 계면 트랩 밀도는 낮은 Ioff를 얻기 위해 필수적이다. 만일 계면 트랩 밀도가 본 발명에 의해 가능한 정도로 낮다면, 충분한 누설 전류는 높은 Ioff를 얻기 위해 트랜지스터 게이트 아래로 흐를 수 없다. 1㎛의 채널 넓이를 가진 트랜지스터에서, Ioff는 10-6암페어 미만일 수 있다. 일부 실시예에서, 오프 전류는 10-9암페어 미만일 수 있다. 이 낮은 소자 오프 전류는 대형 공정 범위를 갖는 새로운 STI법을 사용하여 성취된다. 일부 실시예에서, Ge-함유 라이너 산화물은 보호 라이너에 의해 보호되기 때문에, 추가의 공정 단계는 표준 공정에서 사용되는 것과 유사할 것이다.
화학물질의 공격에 대해 발생할 수 있는 라이너 산화물의 민감성은 후속 공정에 한정되지 않을 것이다.
본 발명의 태양에서, 마스킹 재료는 트렌치 구조가 정의되는 변형층에서의 변형과 다른 형태의 변형을 유도하기 위하여 STI 구조, 즉, 트렌치 구조를 형성하는 동안 사용될 수 있다.
한 태양에서, 본 발명은 기판을 포함하는 구조 및 기판의 제 1 지역 위로 배치된 제 1 트랜지스터를 특징으로 한다. 제 1 트랜지스터는 기판의 제 1 부분에 배치된 제 1 소스 지역과 제 1 드레인 지역, 제 1 소스 지역과 제 1 드레인 지역 사이에 배치된 제 1 채널 지역, 제 1 형태의 변형을 가진 제 1 채널 지역 및 상기 제 1 채널 지역과 제 1 소스 및 제 1 드레인 지역 사이에 배치된 제 1 게이트를 포함하고, 상기 제 1 게이트는 도핑된 반도체, 금속, 및 금속성 화합물의 그룹으로부터 선택된다. 제 1 트렌치 구조는 제 1 소스 지역과 제 1 드레인 지역의 하나의 적어도 한 측면에 가깝다. 제 1 트렌치 구조는 제 1 채널 지역에서 약간의 제 1 형태의 변형을 포함한다.
하나 이상의 다음 특징들이 포함될 수 있다. 변형층은 기판 위에 배치될 수 있다. 변형층은 적어도 하나의 규소와 게르마늄을 포함할 수 있다. 제 1 채널 지역의 적어도 일부는 변형층에 배치될 수 있다. 유전층은 기판 위로 배치될 수 있고, 변형층은 유전층 위에 접촉되어 배치될 수 있다. 제 1 형태의 변형은 인장력일 수 있다. 제 1 형태의 변형은 압축력일 수 있다. 기판은 적어도 하나의 규소와 게르마늄을 포함할 수 있다. 기판은 규소 이외의 적어도 하나의 원소를 포함한다. 다른 원소는 게르마늄일 수 있다.
제 1 캡 층은 제 1 트랜지스터의 표면에 배치될 수 있고 제 1 채널 지역에서의 변형은 제 1 캡 층에 의해 유도될 수 있다. 제 1 캡 층은 질화규소를 포함할 수 있다. 제 1 채널 지역에서의 변형은 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 의해 유도될 수 있다. 상기 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 큰 격자 상수를 갖는 제 2 재료를 포함할 수 있다. 제 2 재료는 SiGe 및 Ge를 포함하는 그룹으로부터 선택된 재료를 포함할 수 있다. 상기 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 제 1 채널 지역과 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 작은 격자 상수를 갖는 제 2 재료를 포함할 수 있다. 제 2 재료는 SiGe, Si 및 SiC의 그룹으로부터 선택된 재료를 포함할 수 있다.
제 1 채널 지역에서 변형은 제 1 게이트에 의해 유도된다. 제 1 게이트는 금속 실리사이드, 금속 게르마노실리사이드 및 금속 게르마노사이드의 그룹으로부터 선택된 재료를 포함할 수 있다.
구조는 기판의 제 2 지역 위로 배치된 제 2 트랜지스터를 포함할 수 있다. 제 2 트랜지스터는 기판의 제 2 부분에 배치된 제 2 소스 지역과 제 2 드레인 지역, 제 2 소스 지역과 제 2 드레인 지역 사이에 배치된 제 2 채널 지역, 제 2 형태의 변형을 가진 제 2 채널 지역 및 상기 제 2 채널 지역과 제 2 소스 및 제 2 드레인 지역 사이에 배치된 제 2 게이트를 포함하고, 상기 제 2 게이트는 도핑된 반도체, 금속, 및 금속성 화합물의 그룹으로부터 선택된 재료; 적어도 하나의 소스 지역과 제 2 드레인 지역의 적어도 한 면에 인접한 제 2 트렌치 구조를 포함하고, 제 2 트렌치 구조는 제 2 채널 지역에서 제 2 형태의 약간의 변형을 유도한다. 제 2 및 제 2의 변형은 다를 수 있다.
제 1 트렌치 구조에 의해 유도된 약간의 변형은 대략 0일 것이다. 구조는 제 1 변형-유도 요소 및 제 1 에피택실 변형층을 포함할 수 있다. 제 1 채널 지역은 제 1 에피택셜 변형층의 일부 내에 배치될 수 있고 제 1 변형-유도 요소는 제 1 채널 지역에 약간의 변형만을 유도할 수 있다. 제 1 변형-유도 요소는 제 1 트랜지스터의 표면 위로 배치된 제 1 캡 층을 포함할 수 있다. 제 1 변형 유도 요소는 제 1 게이트를 포함할 수 있다. 제 1 변형 유도 요소는 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역을 포함할 수 있다.
다른 태양에서, 본 발명은 반도체 구조를 형성하는 방법을 특징으로 하고, 상기 방법은 기판을 제공하는 단계 및 기판의 제 1 지역 위에 제 1 트랜지스터를 형성하는 단계를 포함한다. 제 1 트랜지스터는 기판의 제 1 부분에 제 1 소스 지역과 제 1 드레인 지역을 형성하고, 제 1 소스 지역과 제 1 드레인 지역 사이의 제 1 형태의 변형을 가진 제 1 채널 지역을 형성하고, 제 1 채널 위 및 제 1 소스와 제 1 드레인 지역 사이에 제 1 게이트를 형성함으로써 형성될 수 있고, 상기 제 1 게이트는 도핑된 반도체, 금속, 및 금속성 화합물의 그룹으로부터 선택된 재료를 포함한다. 제 1 트렌치 구조는 제 1 소스 지역 및 제 1 드레인 지역의 하나의 적어도 한 쪽에 가깝게 형성될 수 있고, 제 1 트렌치 구조는 제 1 채널 지역에서 약간의 제 1 형태의 변형만을 유도하도록 조절된다.
하나 이상의 다음 특징들을 포함할 수 있다. 제 2 트랜지스터는 기판의 제 2 지역에 형성될 수 있다. 제 2 트랜지스터는 기판의 제 2 부분에 제 2 소스 지역과 제 2 드레인 지역을 한정하고, 제 2 소스 지역과 제 2 드레인 지역 사이의 제 2 형태의 변형을 가진 제 2 채널 지역을 한정하고, 제 2 채널 위 및 제 2 소스와 제 2 드레인 지역 사이에 제 2 게이트를 형성함으로써 형성될 수 있고, 상기 제 2 게이트는 도핑된 반도체, 금속, 및 금속성 화합물의 그룹으로부터 선택된 재료를 포함한다. 제 2 트렌치 구조는 제 2 소스 지역 및 제 2 드레인 지역의 하나의 적어도 한 쪽에 가깝게 형성될 수 있고, 제 2 트렌치 구조는 제 2 채널 지역에서 약간의 제 2 형태의 변형만을 유도하도록 조절된다.
제 1 및 제 2 형태의 변형은 다를 수 있다. 제 1 캡 층은 제 1 트랜지스터의 표면 위로 형성될 수 있고, 캡 층은 제 1 채널 지역에서 제 1 형태의 변형을 유도하도록 조절된다. 제 1 채널 지역에서 적어도 약간의 변형은 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 의해 유도될 수 있다. 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 큰 격자 상수를 가진 제 2 재료를 포함할 수 있다.
상기 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 채널 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 작은 격자 상수를 가진 제 2 재료를 포함할 수 있다.
제 1 채널 지역에서 적어도 약간의 변형은 제 1 게이트에 의해 유도될 수 있다. 제 1 트렌치 구조가 유도하도록 조절된 제 1 형태의 약간의 변형은 대략 0일 것이다. 제 1 채널 지역은 제 1 에피택실 변형층의 일부에 형성될 수 있다.
제 1 변형 유도 요소가 제공될 수 있다. 제 1 변형 유도 요소는 제 1 트랜지스터의 표면 위로 배치된 제 1 캡층을 포함할 수 있다. 제 1 변형 유도 요소는 제 1 게이트를 포함할 수 있다. 제 1 변형 유도 요소는 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역을 포함할 수 있다.
본 발명에 따라 사용하기에 적합한 구조를 나타내는 도 1a에서, 기판(12)은 Si, Ge 또는 SiGe와 같은 반도체로 제조된다. 13으로 일괄적으로 나타낸 다수의 층들이 기판(12)상에 형성된다. 다수의 층(13)은 기판(12) 위로 배치된 이완된 계층화 버퍼층(relaxed graded buffer layer)(14))을 포함할 수 있다. 계층화 층(14)은 예를 들어, ㎛의 두께 당 10% Ge의 계층화 속도 및 예를 들어, 1-9㎛의 두께(T1)를 가진 SiGe를 포함한다.
이완층(16)은 계층화 SiGe 층(14) 위로 배치된다. 이완층(16)은 예를 들어, Si1- x Ge x , 0.1≤x≤0.9를 포함하고, 예를 들어, 0.2-2㎛의 두께(T2)를 가진다. 일부 실시예에서, Si1 - xGex는 Si0 .70Ge0 .30을 포함할 수 있고 T2는 대략 1.5㎛일 수 있다. 이완층(16)은 3중 축 X-선 회절에 의해 결정된 대로 실질적으로 또는 완전히 이완될 수 있고 에칭 피트 밀도(EPD) 분석에 의해 결정된 대로 1x106전위/cm2의 실전위 밀도를 가질 수 있다. 실전위(threading dislocation)는 결정 재료의 부피 내에 배치된 라이너 결함이기 때문에, 실전위 밀도는 단위 부피 내의 단위 면적을 가로지르는 전위의 수 또는 단위 부피당 전위의 라인 길이로 측정될 수 있다. 따라서 실전위 밀도는 전위/cm2 또는 cm/cm3의 단위로 표현될 수 있다. 이완층(16)은 약 0.3 입자/cm2 이하의 표면 입자 밀도를 가질 수 있다. 또한, 이완층(16)은 0.13㎛ 이상의 크기(지름)를 가진 입자 결함의 경우 약 0.3 결함/cm2 미만, 0.16㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.2 결함/cm2의 결함 수준, 0.2㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.1 결함/cm2의 결함 수준 및 1㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.03 결함/cm2의 국부적 광산란 결함 수준을 가질 수 있다. 공정 최적화는 국부적 광산란 결함 수준을 0.09㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.09 결함/cm2 및 0.12㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.05 결함/cm2로 감소시킬 수 있다.
기판(12), 계층화층(14) 및 이완층(16)은 II족, III족, IV족, V족 및 VI족 원소의 다양한 조합을 포함하는 다양한 재료 시스템으로부터 형성될 수 있다. 예를 들어, 기판(12), 계층화층(14) 및 이완층(16)의 각각은 III-V 화합물을 포함할 수 있다. 기판(12)은 갈륨비소(GaAs), 계층화층(14) 및 이완층(16)는 인듐갈륨비소(InGaAs) 또는 알루미늄갈륨비소(AlGaAs)를 포함할 수 있다. 이런 예들은 단순히 예시적이고 많은 다른 재료 시스템도 적절하다.
변형 반도체층(18)은 이완층(16) 위로 배치된다. 변형층(18)은 적어도 하나의 II족, III족, IV족, V족 및 VI족 원소와 같은 반도체를 포함할 수 있다. 변형 반도체층(18)은 예를 들어, Si, Ge, SiGe, GaAs, 인듐인(InP) 및/또는 아연비소(ZnSe)를 포함할 수 있다. 변형층(18)은, 예를 들어, 50-1000 옹스트롬(Å)의 최초 두께(T3)를 가질 수 있다.
변형층(18)은 증기압 CVD(APCVD), 저(또는 감소)압 CVD(LPCVD), 초고진공 CVD(UHVCVD), 분자빔 에피택시(MBE) 또는 원자층 증착(ALD)와 같은 에피택시에 의해 형성될 수 있다. Si를 함유하는 변형층(18)은 다이클로로실란, 실란, 다이실란 또는 트라이실란과 같은 전구물질에 의한 CVD에 의해 형성될 수 있다. Ge를 함유하는 변형층(18)은 저메인 또는 다이저메인과 같은 전구물질에 의한 CVD에 의해 형성될 수 있다. 에피택실 성장 장치는 단일 웨이퍼 또는 다중 웨이퍼 배치 반응기일 수 있다. 상기 성장 장치는 층 성장 동역학을 향상시키기 위해 저 에너지 플라즈마를 사용할 수 있다.
변형층(18)이 실질적으로 100% Si를 함유하는 실시예에서, 변형층(18)은 Ge 원료 가스에 노출되지 않는 증착 장치의 전용 챔버에서 형성될 수 있어서, 교차 오염(cross-contamination)을 피하여 변형층(18)과 이완층(16) 사이의 계면의 품질을 향상시킨다. 또한, 변형층(18)은 동위원소적으로 순수한 전구물질(들)로부터 형성될 수 있다. 동위원소적으로 순수한 재료(예를 들어, Si 또는 Ge)는 원자성 동위원소의 혼합물로서 존재하는 물질들보다 우수한 열전도성을 가진다. 높은 열전도성은 변형층(18)에 연속적으로 형성된 소자들로부터 열 전달을 도울 수 있어서, 변형층(18)에 의해 제공되는 향상된 캐리어 유동성을 유지한다.
변형층 형성 후에, 변형층(18)은 예를 들어, 0-105cm/cm2의 최초 불일치 전위 밀도를 가진다. 한 실시예에서, 변형층(18)은 대략 0 cm/cm2의 최초 불일치 전위 밀도를 가진다. 불일치 전위는 면적 내에 두 개의 결정들 사이의 평면에 일반적으로 놓인 선형 결함이기 때문에, 이들은 단위 면적당 전체 선 길이로 측정될 수 있다. 따라서, 불일치 전위 밀도는 전위/cm 또는 cm/cm2의 단위로 표현될 수 있다. 한 실시예에서, 변형층(18)은 SiGe 위에 형성된 Si와 같이 인장력으로 변형될 수 있다. 다른 실시예에서, 변형층(18)은 SiGe 위에 형성된 Ge와 같이 압축력으로 변형될 수 있다.
변형층(18)은 약 0.3 입자/cm2 이하의 표면 입자 밀도를 가질 수 있다. 본 명세서에서 사용된 대로 "표면 입자 밀도"는 표면 입자뿐만 아니라 광산란 결함, 결정 기원 피트(COPs) 및 변형층(18)에 포함된 다른 결함들을 포함한다. 공정 최적화는 국부적 광산란 결함 수준을 0.09㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.09 결함/cm2 및 0.12㎛ 이상의 크기를 가진 입자 결함의 경우 약 0.05 결함/cm2으로 감소시킬 수 있다. 이런 표면 입자들은 변형층(18)을 형성하는 동안 변형층(18)에 포함될 수 있거나 이완층(16)과 같은 기본층으로부터 표면 결함의 증식으로부터 발생할 수 있다.
다른 실시예에서, 계층화층(14)이 구조에서 빠질 수 있다. 이온층(16)은 다양한 방식으로 형성될 수 있고, 본 발명은 계층화층(14)을 가진 실시예들에 한정되지 않는다. 다른 실시예에서, 변형층(18)은 기판(12)상에 직접 형성될 수 있다. 이 경우에, 층(18)의 변형은 Si3N4와 같은 덮개층의 증착에 의한 기계적으로 유도된 층(18)과 기판(12) 사이의 격자 불일치 또는 SiGe 층과 같은 층(18)과 연속적으로 성장된 층 사이의 열적 또는 격자 불일치에 의해 유도될 수 있다. 일부 실시예에서, 대략 0.01-1.5㎛의 두께와 기판(12)으로 동일한 반도체 재료를 포함하는 균일한 반도체 층(도시되지 않음)은 계층화 버퍼층(14)과 기판(12) 사이에 배치된다. 이 균일한 반도체층은 에피택실 성장을 위한 깨끗하고, 오염되지 않은 표면을 제공함으로써 계층화 버퍼층(14)과 같은 기판(12)상에 연속적으로 성장된 층들의 재료 품질을 향상시키도록 성장될 수 있다. 어떤 실시예에서, 이완층(16)은 계층화 버퍼층(14)에 의해 유도된 그물 모양의 음영을 가진 표면 거침을 제거하기 위해 변형층(18)의 성장 전에 평탄화될 수 있다(본 명세서에 첨부된 M.T Currie, et al., Appl. Phys. Lett., 72(14)p. 1718(1998) 참조). 상기 평탄화는 CMP와 같은 방법에 의해 수행될 수 있고 평탄화가 웨이퍼 표면 거침을 최소화하고 웨이퍼 편탄성을 증가시키기 때문에 연속된 결합 공정의 품질을 향상시켜 결합을 위한 더 큰 표면적을 제공한다.
도 1b를 참조하면, 이완층(16)의 평탄화 후, SiGe와 같은 반도체를 포함하는 이완된 반도체 재성장층(20)은 이완층(16) 상에 성장될 수 있어서, 변형층(18)의 성장을 위한 깨끗한 표면을 확보하여 연속된 변형층(18)의 품질을 향상시킨다. 상기 깨끗한 표면상에서의 성장은 평탄화 공정으로부터의 산소 및 탄소에 의해 오염될 수 있는 표면상에서 실리콘과 같은 변형 재료의 성장보다 바람직할 수 있다. 평탄화 이완층(16) 상의 이완된 반도체 재성장층(20)의 에피택시에 대한 조건은 재성장층(20) 위에 형성된 층들을 포함하는 최종 구조의 표면 거침은 일부 실시예에서, 예를 들어, 변형 반도체 상의 절연체(SSOI) 구조를 형성하기 위한 연속된 고품질 결합에 적합한 표면을 확보하기 위해 최소화되도록 선택될 수 있다.
다른 실시예에서, 압축력으로 변형된 층(도시되지 않음)은 변형층(18) 아래 또는 위로 배치될 수 있다. 이런 실시예에서, 압축력으로 변형된 층은 이완된 Si1 - x Ge x 층(16)의 Ge 함량(x)보다 높은 Ge 함량(y)을 가진 Si1 - y Ge y 를 포함한다. 압축력으로 변형된 층은,예를 들어, 0.3≤y≤1인 Ge 함량을 함유하고, 예를 들어, 10-200Å의 두께를 가진다.
도 1c는 본 발명에 따라 사용하는데 적절한 다른 형태를 나타낸다. 구체적으로, 상기 구조는 변형층(18) 아래에 배치된 절연층(24)을 갖는 SSOI 기판(22)이다. 절연층(24)은, 예를 들어, SiO2인 산화물을 포함하는 유전층일 수 있다. 한 실시예에서, 유전층(24)은 순수 SiO2의 용융점보다 더 높은 용융점(Tm), 즉, 1700℃ 이상을 가진 재료를 포함할 수 있다. 이런 재료들의 예는 질화규소(Si3N4), 산화알루미늄, 산화마그네슘 등이다. 높은 Tm을 가진 유전층(24)을 사용하면, 소자를 제작하는 동안 통상적으로 사용된 온도(대략 1000 - 1200℃)에서 기본 유전층(24)의 연화 때문에 후속 공정 동안 발생할 수 있는 이동된 변형 반도체층(18)의 가능한 이완을 막는 것을 돕는다. 변형층(18)이 절연층(24) 상에 직접 형성되는 실시예에서, 이완층(16)과 계층화층(14)은 상기 구조로부터 빠질 수 있다. 다른 실시예(도시되지 않음)에서, 절연층(24)은 이완층(16) 아래에 직접 배치될 수 있다. 이런 경우에, 계층화층(14)은 상기 구조로부터 빠질 수 있다. 절연층(24)은, 예를 들어, 200-300Å의 두께를 가질 수 있다.
도 2를 참조하면, 이후에 패드 산화물(26)로 불리는 패드 이산화규소층과 같은 제 1 마스킹층(26)은 열성장법 또는 저압화학기상증착(LPCVD)과 같은 적절한 증착법으로 변형층(18) 위에 형성된다. 패드 산화물(26)은, 예를 들어, 50-200Å의 두께를 가질 수 있다. 이어서, 마스킹 질화규소층과 같은 제 2 마스킹층(28)은 LPCVD, 고밀도 플라즈마 CVD 또는 플라즈마화학기상증착(PECVD)과 같은 적절한 증착법에 의해 패드 산화물(26) 위로 증착된다. 마스킹층(28)은, 예를 들어, 질화규소 또는 실리콘 옥시질화물인 유전 재료일 수 있고 기본 패드 산화물(26)에 대해 선택적으로 에칭될 수 있다.
마스킹층(28)은 변형층(18)에서의 변형의 형태와 다른 형태의 변형을 나타내도록 선택된 재료를 포함할 수 있다. 예를 들어, 한 실시예에서, 변형층(18)은 첫 번째 형태의 변형, 예를 들어, 인장변형을 가질 수 있고 마스킹층(28)은 두 번째 형태의 변형, 예를 들어, 압축변형을 가질 수 있다. 보다 구체적으로, 변형층(18)은 인장력으로 변형된 규소를 포함할 수 있고, 마스킹층(28)은 압축력으로 변형된 질화규소를 포함할 수 있다. 다른 실시예에서, 변형층(28)은 압축력으로 변형될 수 있고 마스킹층(28)은 인장력으로 변형될 수 있다. 보다 구체적으로, 변형층(28)은 압축력으로 변형된 게르마늄을 포함할 수 있고 마스킹층(28)은 인장력으로 변형된 질화규소를 포함할 수 있다.
마스킹층(28)과 변형층(18)에서 변형 형태의 불일치는 후속 고온 가공 단계 동안 변형층(18)의 이완을 막는 것을 도울 수 있다. 게다가, 비록 패드 산화물(26)의 두께는 통상적으로 마스킹층(28)에 의해 발휘되는 변형으로부터 기본 구조를 막기에 충분하도록 선택될 수 있지만, 패드 산화물(26)의 두께는 기본층 상의 마스킹층(28)에 의한 변형의 발휘를 촉진하기 위해 감소될 수 있다(예를 들어, 200Å미만, 바람직하게는 100Å미만). 마스킹층(28)은, 예를 들어, 500-2000Å의 두께(T5)를 가질 수 있다.
대략 700℃보다 큰 온도에서 LPCVD에 의해 성장된 질화규소 막의 변형은 질화물 막의 실리콘 함량을 변형시킴으로써 선택될 수 있다(본 발명에 참고로 포함된 S.Habermehl, J. Appl . Phys., 83(9) p. 4672(1998) 참조). 예를 들어, LPCVD 화학양론적 질화규소 막(즉, Si3N4)은 통상적으로 인장력으로 변형되는 반면에, 실리콘-다량함유 질화물 막(예를 들어, 0.1 - 0.15보다 큰 실리콘 부피비를 갖거나 0.75보다 큰 Si/N 원자비를 가짐)은 통상적으로 압축력으로 변형된다. LPCVD에 의해 형성된 질화물 막의 실리콘 함량은 성장 공정에서 사용되는 실리콘과 질소 전구물질의 비의 변화에 의해 변화될 수 있다. 예를 들어, 실리콘 전구물질로서 다이클로로실란(SiCl2H2) 및 질소 전구물질로서 암모니아(NH3)를 사용하여 850℃와 200밀리토르(mTorr)에서 수행된 질화물 성장 공정은 다이클로로실란 유입량 대 전체 기체 유입량의 비가 대략 0.85보다 클 때 실리콘-다량함유 질화물을 형성할 것이다. 더 낮은 온도의 경우, 다이클로로실란의 상대량은 실리콘-다량함유 질화물 막을 형성하기 위해 증가될 필요가 있다. 압축성 질화규소 막은 대략 2.4보다 큰 굴절률을 가질 수 있고, 인장 질화규소 막은 대략 2.4보다 작은 굴절률을 가질 수 있다(예를 들어, 본 발명에 참조로 포함된 M. Sekimoto, et al., J. Vac . Sci . Technol., 21(4)p. 1017(1982) 참조).
다른 실시예에서, 다양한 변형 수준을 위한 질화규소 막은 대략 700℃이하의 증착 온도에서 PECVD에 의해 형성될 수 있다. 전구물질 가스 비, RF 전력, 희석 가스 및 플라즈마 여기 주파수의 변화는 최종 막의 변형 변화를 유도할 수 있다. 예를 들어, 220℃, 200 파스칼 압력, 100 와트 RF 전력 및 헬륨 희석제로 수행된 PECVD 공정의 경우, 압축성 질화규소 막은 실란 유입량 대 전체 가스 유입량(실란, 암모니아 및 질소)의 비가 대략 0.03보다 작을 때 증착될 수 있다. 이 비가 대략 0.03보다 큰 경우, 인장력으로 변형된 질화규소 막이 증착될 수 있다(예를 들어, 본 명세서에 참조로 포함된 M.J.Loboda, et al., J. Mater. Res., 11(2)p. 391(1996) 참조).
다른 실시예에서, 변하는 변형 수준의 질화규소 막은 500℃이하의 온도에서 실란, 암모니아 및 질소와 같은 전구물질과 유도적으로 결합된 플라즈마(ICP) 소스를 사용하는 공정에서 고밀도 플라즈마 CVD(HDCVD)에 의해 생산될 수 있다. 이 공정에서 사용된 플라즈마는 이 공정에서 희석 가스로 작용할 수 있는 아르곤 또는 헬륨과 같은 안정한 가스를 사용할 수 있다. 척 전력(chuck power) 수준은 질화규소 막의 변형 수준을 맞추기 위해 변형될 수 있다. 예를 들어, 150℃ 및 10mTorr에서 실란, 암모니아 및 헬륨 가스(40sccm의 총 가스 유입량) 및 800와트의 ICP 전력을 사용하는 공정은 대략 40와트 미만의 RF 척 전력 수준에 대해 압축력으로 변형된 질화규소 막 및 대략 40와트 미만의 RF 척 전력 수준에 대해 인장력으로 변형된 질화규소를 생성할 수 있다(예를 들어, 본 명세서에 참조로 포함된 J.W.Lee, et al., J. Electrochemical. Soc ., 147(4)p. 1481(2000) 참조).
도 2 및 도 3을 참조하면, 포토레지스트 층은 마스킹층(28)의 상부 표면(30)에 증착되고 패턴화되어 포토레지스트 마스크(32)를 형성한다. 포토레지스트 마스크(32)는 트렌치 구조(55)가 형성될 수 있는(도 5a의 트렌치 구조(55) 참조) 기판(12)과 층(13)의 지역(36) 위에 개구부(34)를 형성한다. 개구부(34)는 지역(36) 위로 배치된 마스킹층(28)의 상부 표면(30)의 일부를 노광시킨다.
포토레지스트 마스크(32)의 형성 후에, 포토레지스트층(32)에 의해 감광된 마스킹층(28)의 일부(38)는 제거되어, 포토레지스트 마스크(32)에 의해 보호되는 마스킹층 일부(28a, 28b)를 뒤에 남기고 패드 산화물(26)의 일부(40)를 노광시킨다. 그런 후에 패드 산화물(26)의 일부(40)는 제거되어, 패드 산화물 일부(26a, 26b)를 뒤에 남긴다. 특히, 노광된 마스킹층 일부(38)는 삼불화질소, 암모니아 및 산소의 화합물 또는 브롬화수소, 염소 및 산소의 화합물과 같은 가스를 사용하는 반응성 이온 에칭(RIE)와 같은 적절한 제거법에 의해 제거될 수 있다. 패드 산화물 일부(40)는 실리콘에 선택적인 불산 에칭과 같은 습식 에칭에 의해 제거될 수 있다. 패드 산화물 일부(40)의 제거는 변형층(18)의 일부(42)를 노광시킨다. 다른 실시예에서, 제 1 RIE 에칭은 마스킹층(28)의 일부(38)뿐만 아니라 패드 산화물(26)의 일부(40)를 제거하기 위해 수행될 수 있다. 제 1 RIE 에칭은 기본 반도체 재료에 대해 선택적이지 않아서 기본 반도체 재료, 예를 들어, 변형층(18) 속에 약 수 백 Å를 에칭할 수 있다. 그런 후에 제 2 RIE 에칭 단계는 트렌치(50)의 형성을 참조하여 아래에 기술한 대로 ~2500 - 4000Å의 기본 재료를 제거하기 위해 다른 화학 및/또는 에칭 조건으로 수행될 수 있다.
도 3 및 도 4를 참조하면, 트렌치(50)는 변형층(18)과 이완층(16)에 형성된다. 예를 들어, 트렌치(50)는 건식 반응성 이온 에칭에 의해 형성될 수 있다. 변형층(18)은 첫 번째 단계 동안 염소 및/또는 브롬화 수소와 같은 가스로 에칭되고 이완층(16)은 두 번째 단계 동안 염소 및/또는 브롬화 수소와 같은 가스로 에칭되는 두 단계 에칭 공정이 사용될 수 있다. 전체 가스압 및/또는 에칭 가스의 유입비는 두 단계 에칭 공정의 단계 사이에서 변할 수 있다. 트렌치(50)는 예를 들어, 3000 - 4000Å의 범위 내의 깊이(d1) 및 깊이(d1) 이하의 넓이(w1)는 대략 1000Å일 수 있다. 일부 실시예에서, 트렌치(50)의 넓이(w1)는 그 깊이(d1)보다 클 수 있고, w1은 수 십 마이크로미터 정도로 크다. 일부 실시예에서, 깊이(d1)는 예를 들어, 깊이 트렌치 분리법에서 더 깊어질 수 있다. 트렌치(50)의 측벽(52)은 실질적으로 수직일 수 있는데, 즉, 기판의 표면에 평행한 면을 가지고 대략 80˚이상의 각(α)을 형성할 수 있다. 트렌치(50)의 바닥 코너는 분리 재료로 연속된 충전을 용이하게 하기 위해 거의 원형이 될 수 있다. 마스킹층(28)과 패드 산화물(26)의 일부(38, 40)의 선택적 제거 및 트렌치(50)의 형성 후에, 포토레지스트 마스크(32)는 산소 플라즈마에서 습식 스트립과 같은 스트립핑 공정에 의해 제거될 수 있다.
도 5a 및 도 5b를 참조하면, 트렌치 구조(55)는 트렌치(50)에 형성된다. 트렌치 구조(55)의 형성은 제 1 유전층(72)으로 트렌치 측벽(58a, 58b) 및 트렌치 바닥 부분(58c)을 받치는 것(lining)을 포함한다. 제 1 유전층(72)은 산화물을 포함할 수 있고 트렌치(50)에 노출된 변형층(18)과 이완층(16)의 어떤 부분에도 형성될 수 있다. 제 1 유전층(72)은 예를 들어, 50 - 150Å 두께일 수 있다. 한 실시예에서, 제 1 유전층(72)은 SiGe 상에 열적으로 성장된 순수 이산화규소로 형성된 제 1 유전층(72)으로 얻을 수 있는 것보다 낮은 계면 상태 밀도를 갖게 할 수 있는 질화 산화물을 포함할 수 있다.
한 실시예에서 도 5a를 참조하면, 제 1 유전층(72)은 예를 들어, 토교 일렉트론(Austin, TX)에 의해 제조된 ALPHA-8SE와 같은 통상적인 화로에서 열성장에 의해 형성된 열적으로 성장된 산화물일 수 있다. 이 산화 단계는 습식, 즉 증기 대기 및/또는 저온, 즉 <1000℃에서 일어날 수 있다. 선택적으로, 제 1 유전층(72)은 STI-모듈 열 소모비용을 줄이기 위해 빠른 열산화에 의해 형성될 수 있다. 적절한 가공 장치는 어플라이드 머티리얼즈(산타 클라라, CA)에 의해 제조된 RADIANCE CENTURA 장치이다. 이 실시예에서, 산화 단계는 산화 속도를 증가시키기 위해서 플라즈마 향상법을 추가로 사용할 수 있다. 빠른 열산화는 습식, 즉, 증기 대기에서 일어날 수 있다. 빠른 열산화 시간은 예를 들어, 5분 미만으로 제한되기 때문에, 비록 저온 즉, < 1000℃에서 산화를 수행하는 것이 바람직할지라도, 산화는 고온, 즉, > 1000℃에서 일어날 수 있다. 다른 실시예에서, 제 1 유전층은 건식, 예를 들어, 산소 대기에서 열산화에 의해 형성되거나 고압 산화(HIPOX)와 같이 높은 압력에서 형성될 수 있다.
열산화 가공 변수는 기판(12)에 배치된 Si 이외의 원소들을 포함하는 원소들의 산화물 속으로의 혼합을 가능하게 할 수 있다. 예를 들어, 일부 실시예에서, 층(13)을 가진 기판(12)은 SiGe 가상 기판일 수 있고 제 1 유전층(72)은 Ge를 포함할 수 있다. 제 1 유전층(72)에서 Ge 대 Si의 비는 이완층(16)과 변형층(18)을 포함하는 기판 일부(11)에서의 Ge 대 Si의 비와 실질적으로 유사할 수 있다. 보다 구체적으로, 제 1 유전층(72)은 Si1 - xGexO2 형태의 산화물일 수 있다. 게다가, 제 1 유전층(72)과 트렌치 측벽(58a, 58b) 사이의 계면(76)은, 예를 들어, 5 x 1011/cm2 미만의 낮은 계면 트랩 밀도를 가진 만족할 만한 무결성을 가질 수 있다.
다른 실시예에서 도 5b를 참조하면, 제 1 유전층(72)은 LPCVD 또는 PECVD와 같은 적절한 증착법에 의해 형성된 SiO2와 같은 산화물을 포함할 수 있다. 이 실시예에서, 제 1 유전층(72)은 순수한 SiO2일 수 있는데, 즉, Ge를 포함하지 않을 수 있다. 제 1 유전층(72)은 증착되기 때문에, 제 1 유전층(72)의 형성은 제 1 유전층(72)과 트렌치 측벽(58a, 58b) 사이의 계면(76)에서 기판 일부(74)의 조성물에 실질적으로 영향을 미치지 않는다. 보다 구체적으로, 계면(76)과 인접한 기판 일부(74)의 제 1 지역(74a)은 계면(76)과 멀리 떨어진 기판 일부(74)의 제 2 지역(74b)에서의 Ge 농도와 실질적으로 유사한 Ge 농도를 가질 수 있다. 제 1 유전층(72)과 트렌치 측벽(58a, 58b) 사이의 계면(76)은 , 예를 들어, 5 x 1011/cm2 미만의 낮은 계면 트랩 밀도를 가진 만족할 만한 무결성을 가질 수 있다. 일부 실시예에서, 계면(76)의 무결성을 더 향상시키기 위해 제 1 유전층(72)의 증착 후에 산화 단계가 이어질 수 있다.
도 6을 참조하면, 일부 실시예에서, 트렌치 구조(55)는 제 1 유전층(72) 근처에 형성된 제 2 보호 라이너(78)를 포함할 수 있다. 질화규소 또는 이산화규소와 같은 바람직한 유전 재료인 보호 라이너(78)는 제 1 유전층(72) 위로 일치되게 증착될 수 있다. 보호 라이너(78)는, 예를 들어, 50 - 500Å의 두께(T6)를 가질 수 있다. 일부 실시예에서 제 1 유전층(72)은 Ge를 함유하기 때문에, 후속 공정, 예를 들어, 습식 세척 동안 사용된 불산과 같은 에칭제 또는 탈이온수에서의 세척에 의한 공격에 쉽게 영향을 받을 수 있다. 보호 라이너(78)는 불산과 같은 습식 에칭제 또는 물, 과산화수소 및 수산화암모늄을 포함하는 RCA SCI 클린에서의 제 1 유전체(72)보다 더 낮은 에칭 속도를 갖도록 선택될 수 있다. 제 2 보호 라이너(78)의 형성은 가속된 에칭으로부터 제 1 유전층(72)를 보호하는 것을 도울 수 있어서, 후속 공정 단계 동안 제 1 유전체(72)의 무결성을 유지시킨다. 보호 라이너(78)는 고온 및/또는 산소 함유 대기에서 수행된 후속 공정 단계 동안 트렌치(50)의 측벽을 산화로부터 보호할 수 있다. 이런 산화에 의한 부피 팽창은 트렌치 구조에 의해 경계가 정해진 영역 또는 연속적으로 제작된 소자의 채널 지역으로 유도되는 원치않는 압축 변형을 초래할 수 있다.
유전층(72)(및 선택적으로 보호 라이너(78))을 형성하는 재료 및 방법은 기판의 각 층에서의 변형과 같은 형태의 변형을 가진 트렌치 구조(55)를 형성하도록 준비될 수 있다. 예를 들어, 변형층(18)이 압축력으로 변형될 때, 유전층(72)은 이 유전층을 압축력으로 변형시킬 방식과 재료로 형성될 수 있다. 다른 실시예에서, 변형층(18)은 인장력으로 변형될 수 있고 유전층(72)은 이 유전층을 인장력으로 변형시킬 방식과 재료로 형성될 수 있다.
일부 실시예에서, 트렌치 구조(55)는 제 1 유전층(72)과 보호 라이너(78) 모두를 포함할 수 있고, 두 층들은 동일하거나 다른 형태의 변형을 나타낼 수 있다. 제 1 유전층(72)과 보호 라이너(78)에서 다른 형태의 변형을 갖는 것은 바람직할 것이다. 예를 들어, 제 1 유전층(72)이 증기 대기에서 형성될 때, 압축 변형은 트렌치 구조(55)에 형성될 수 있고 소자 성능에 영향을 미칠 수 있다. 보호 라이너(78)는 인장력으로 변형된 층을 제공함으로써 이 압축 변형을 방해하는 것을 도울 수 있다. 제 1 유전층(72)과 보호 라이너(78)의 변형의 총량은 기판(12)상의 다수의 층(13)들의 하나, 예를 들어, 변형층(18)에서의 변형의 형태와 동일한 형태의 변형인 것이 바람직하다.
도 7을 참조하면, 트렌치(50)는 기판(12) 위에 배치된 다수의 층(13)들의 하나에서의 변형 형태와 동일한 변형 형태를 갖는 트렌치 구조(55)를 형성하도록 선택된 충전 재료(80)로 충전될 수 있다. 한 실시예에서, 충전 재료(80)는 이산화규소와 같은 유전체이다. 충전 재료(80)는, 예를 들어, LPCVD, PECVD 또는 HDPCVD 에 의해 증착될 수 있고 트렌치(50)을 완전히 충전하는데 충분한 두께를 가질 수 있다. 선택적으로, 충전 재료(80)는 스핀-온 공정에 의해 증착될 수 있는데, 예를 들어, 충전 재료(80)는 폴리실라잔(polysilazane)을 기초로한 무기 스핀-온-글래스와 같은 스핀-온-글래스 재료일 수 있다.
트렌치 구조(55)가 인장 변형을 일으키는 것이 바람직한 한 실시예에서, 충전 재료(80)는 비결정 반도체, 예를 들어, 비결정 규소를 포함할 수 있다. 후속 공정(또는 추가 공정 또는 다른 공정 단계 동안)에서, 충전 재료(80)는 어닐링 또는 자외선 또는 레이저 에너지에 의한 조사에 의해 충전 재료의 비결정-다결정 상전이 온도 이상으로 온도가 가열될 수 있다. 상기 방법에 따라, 충전 재료(80)를 대략 500-700℃보다 더 높은 온도로 가열하는 것을 포함한다. 충전 재료의 비결정-다결정 상전이 온도 이상에서 발생하는 상전이 동안, 충전 재료(80)는 수축되어, 트렌치 구조(55)에 의해 제한된 지역, 예를 들어, 연속적으로 제작된 소자의 채널 지역에서 인장 변형을 유도한다.
다른 실시예에서, 충전 재료(80)는 주로 변형층(18), 이완층(16) 또는 기판(12)) 내에 형성되고 고온에서 증착되는 재료의 열팽창 계수보다 더 큰 계수를 가진다. 변형층(18), 이완층(16) 및 기판(12)에 존재하는 재료에 따라, 충전 재료(80)는 Si(2.6 x 10-6/℃), Ge(5.8 x 10-6/℃), 또는 GaAs(6.86 x 10-6/℃)의 열팽창 계수보다 더 큰 계수를 갖도록 선택될 수 있다. 주로 SiGe에 형성되는 트렌치(50)의 경우, SiGe의 열팽창 계수는 Si 및 Ge의 열팽창 계수의 가중 평균과 유사할 수 있다. 이런 재료들의 열팽창 계수는 온도에 따라 증가하기 때문에, 충전 재료(80)는 8 x 10-6/℃보다 더 큰 열팽창 계수를 갖도록 선택될 수 있다. 이 실시예에서, 충전 재료(80)가 실온으로 냉각될 때, 주위 재료보다 더 수축하여, 트렌치 구조(55)에 의해 경계가 정해진 영역, 예를 들어, 연속적으로 제작된 소자의 채널 지역에서 인장 변형을 유도한다. 충전 재료(80)로서 사용하기에 적절한 재료는 아연-알루미나-규산염 유리일 수 있다.
다른 실시예에서, 충전 재료(80)는 완전히 스며들게 하지 않는데, 예를 들어, 충전 재료(80)는 저온 산화물(LTO), 중간 온도 산화물(MTO), 또는 테트라에틸오르쏘실리케이트(TEOS) 전구물질로부터 증착된 이산화규소를 포함할 수 있다. 증착 온도 이상의 온도, 예를 들어, 700℃에서의 어닐은 충전 재료(80)가 치밀화, 즉, 수축하게 하여, 트렌치 구조(55)에 의해 경계가 정해진 영역, 예를 들어, 연속적으로 제작된 소자의 채널 지역에서 인장 변형을 유도한다. 이런 치밀화 어닐은 충전 재료(80)의 유동에 의한 변형 이완을 막기 위해 충분히 낮은 온도, 예를 들어, 1100-1200℃에서 수행되는 것이 바람직하다.
한 실시예에서, 트렌치 구조(55)는 압축 변형을 유도하고 주위 재료의 열팽창계수보다 작은 계수를 가진 충전 재료(80)는 고온에서 증착될 수 있다. 예를 들어, 주위 재료가 주로 규소인 경우, 충전 재료(80)는 이산화규소일 수 있다. 따라서, 충전 재료(80)가 실온으로 냉각될 때, 주위 재료보다 더 수축하여, 트렌치 구조(55)에 의해 경계가 정해진 영역, 예를 들어, 연속적으로 제작된 소자의 채널 지역에서 압축 변형을 유도한다. 다른 실시예에서, 충전 재료(80)는 증착되어 인장 변형을 일으킬 수 있고 고온, 예를 들어, 900℃이상에서 치밀화되거나 어닐링된다. 고온에서 충전 재료(80)의 유동은 냉각 후에 충전 재료(80)에 의해 유도되는 압축 변형을 일으킬 수 있다. 다른 실시예에서, 압축 이산화규소는 PECVD에 의해 증착될 수 있다. 다른 실시예에서, 보호 라이너(78)는 트렌치(50)에서 빠질 수 있고, 산화 단계는 트렌치를 충전 재료(80)로 채운 후에 수행될 수 있다. 이런 산화는 트렌치 구조(55)에 의해 경계가 정해진 영역, 예를 들어, 연속적으로 제작된 소자의 채널 지역에서 압축 변형을 추가로 유도할 수 있는 부피 팽창이 수반된다.
도 7 및 도 8을 참조하면, 외부 트렌치(50)에 배치된 충전 재료(80)의 일부(82)는, 예를 들어, CMP에 의해 제거된다.
도 8 및 도 9를 참조하면, 잔존 마스킹층 일부(28a, 28b) 및 패드 산화물 일부(26a, 26b)는 제거되어, 변형층(18)의 상부 표면(90)을 노광시키고 충전 재료(80), 라이너 산화물(72) 및 일부 실시예에서, 보호 라이너(78)로 충전된 트렌치(50)를 남긴다. 마스킹층 일부(28a, 28b)는 삼불화 질소, 암모니아 및 산소의 화합물 또는 브롬화 수소 및 산소의 화합물과 같은 가스를 사용하는 RIE와 같은 제거 방법에 의해 제거될 수 있다. 패드 산화물 일부(28a, 28b)는 불산 에칭과 같은 실리콘에 선택적인 습식 에칭에 의해 제거될 수 있다. 마스킹층 일부(28a 및 28b)의 제거 후에, 충전 재료(80)의 일부는 상부 표면(90) 위로 연장될 수 있다.
도 10a-10c를 참조하면, 구조(100)는 제 1 트랜지스터(106)의 제 1 소스 지역 및 제 1 드레인 지역(104)과 인접한 제 1 및 제 2 평행 분리 트렌치 구조(55a, 55b)를 포함할 수 있다. 제 1 채널 지역(108)은 제 1 소스 및 드레인 지역(102, 104) 사이에 배치될 수 있다. 제 1 채널 지역(108)은 제 1 형태의 변형을 가질 수 있다. 일부 실시예에서, 제 1 형태의 변형은 인장력일 수 있다. 다른 실시예에서, 제 1 형태의 변형은 압축력일 수 있다. 제 1 채널 지역(108)의 적어도 일부는 변형층(18)에 배치될 수 있다. 제 1 게이트(110)는 채널 지역(108) 위와 소스 및 드레인 지역(102, 104) 사이에 배치될 수 있다. 게이트(110)는 게이트 컨텍트(112)와 연결될 수 있다. 제 1 게이트 유전층(114)은 게이트(110)와 채널 지역(108) 사이에 형성될 수 있다. 제 1 게이트(110)와 제 2 게이트 유전층(114)은 일괄적으로 제 2 게이트 구조(116)로 부를 수 있다. 제 1 및 제 2 측벽 스페이서(120, 122)는 게이트 구조(116) 근처에 형성될 수 있다.
제 1 트랜지스터(106)는 기판(12) 위로 배치된 층(13) 상에 형성될 수 있다. 도 1a를 참조하여 논의한 대로, 층(13)은, 예를 들어, 계층화층(14), 이완층(16) 및 변형층(18)을 포함할 수 있다. 다른 실시예에서, 제 1 트랜지스터(106)는 도 1c에 도시된 대로 SSOI 기판(30)에 형성될 수 있다. 소스 지역(102), 채널 지역(108) 및 드레인 지역(104)은, SSOI 기판(30)의 일부, 예를 들어, 변형층(18)의 일부에 형성될 수 있다.
소스 및 드레인 지역(102, 104)은, 예를 들어, n-형 또는 p-형 도펀트의 이온 주입에 의해 형성될 수 있다. 게이트(110)는 도핑된 반도체, 예를 들어, 다결정 Si 또는 다결정 SiGe인 전도성 재료; 예를 들어, 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 니켈(Ni), 또는 이리듐(Ir)인 금속; 또는 예를 들어, 질화티타늄(TiN), 질화티타늄규소(TiSiN), 질화텅스텐(WN), 질화탄탈륨(TaN), 탄탈륨 실리사이드(TaSi), 니켈 실리사이드(NiSi), 또는 산화이리듐(IrO2)과 같은 적절한 일함수를 제공하는 금속성 화합물로 형성될 수 있다. 게이트 유전층(114)은, 예를 들어, 열산화에 의해 SiO2층을 성장시킴으로써 변형층(18) 상에 형성될 수 있다. 선택적으로, 게이트 유전층(14)은 ZrO2, Al2O3, Hf02, HfSiON 또는 HfSiO4와 같이 SiO2의 유전 상수보다 높은 상수를 가진 하이-케이(high-k) 물질을 포함할 수 있다. 일부 실시예에서, 게이트 유전층(114)은 적층 구조, 예를 들어, 하이-케이 물질로 덮은 SiO2 박층일 수 있다.
제 1 및 제 2 트렌치 구조(55a, 55b)는 제 1 트랜지스터(106)가 작동하는 동안 발생된 정공 또는 전자와 같은 캐리어(도시되지 않음)를 제 1 및 제 2 트렌치 구조(55a, 55b)와 인접한 제 3 및 제 4 트렌치 구조(55c, 55d)에 의해 한정되는 외부 반도체/절연 경계(126)를 가진 영역(124) 내에 가둔다. 캐리어를 영역(124)에 가둠으로써, 트렌치 구조(55a-55d)는 캐리어의 추가 이동을 막는 것을 돕고, 제 1 트랜지스터(106) 및 다른 소자(도시되지 않음) 사이의 누설 전류를 막는다. 만일 반도체/절연 경계(126)에서 높은 계면 트랩 밀도와 관련된 엣지-누설 전류가 트랜지스터(106)의 오프-스테이트 전류(Ioff)를 현저하게 증가시키기에 충분한 경우에는 제 1, 제 2, 제 3 및 제 4 트렌치 구조(55a-55d)가 제공된 쉘로우 트렌치 분리는 부적절하다. 반면에, 이 분리는 만일 반도체/절연 경계(126)에서 낮은 계면 트랩 밀도와 관련된 엣지-누설 전류가 제 1 트랜지스터(106)에 대해 낮은 Ioff를 갖는다면 충분하다. Ioff는 게이트(110) 하부에서 발생하는 엣지-누설에 의해 영향을 받는다. 따라서, 게이트(110) 하부에 배치된 경계(126)의 일부에서 낮은 계면 트랩 밀도는 낮은 Ioff를 얻는데 중요하다. 만일 게이트(110) 하부의 경계(126)에서 계면 트랩 밀도가 낮으면, 누설 전류는 높은 Ioff를 유도하기 위해 게이트(110) 밑으로 충분히 흐를 수 없다. Ioff는 10-6 암페어 미만일 수 있다. 일부 실시예에서, 오프 전류는 10-9 암페어 미만이다.
트렌치 구조(55a-55d)는 제 1 유전층(72), 및 선택적으로 제 2 보호 라이너(78)를 유도할 수 있다. 트렌치 구조(55a-55d)를 형성하기 위한 변수들은 하나 이상의 트렌치 구조(55a-55d)가 채널 지역(108)에서 전체 변형이 아닌 약간의 변형 만을 유도하도록 선택될 수 있다. 예를 들어, 한 실시예에서, 채널 지역(108)은 압축력으로 변형될 수 있고, 트렌치 구조(55a-55d)는 트렌치 구조(55a-55d)가 압축력으로 변형되는 방식과 채널 지역(108)에서 약간의 압축 변형만을 유도하는 재료로 형성될 수 있다. 다른 실시예에서, 채널 지역(108)은 인장력으로 변형될 수 있고, 트렌치 구조(55a-55d)는 트렌치 구조(55a-55d)가 인장력으로 변형되는 방식과 채널 지역(108)에서 약간의 인장 변형만을 유도하는 재료로 형성될 수 있다. 트렌치 구조(55a-55d)에 의해 유도된 약간의 변형은 채널 지역(108)에서 0 - 99.9%의 변형 사이일 수 있다.
본 명세서에 사용된 대로, "활성 영역 길이"는 전류 흐름과 평행하고 게이트와 수직인 트렌치 구조(55a-55d)에 의해 경계가 정해진 활성 소자 영역의 크기를 의미한다. 도 10a를 참조하면, 활성 영역 길이는 10c-10c 라인을 따라간다. "활성 영역 넓이"는 게이트에 평행하고 전류 흐름 방향에 수직인 트렌치 구조(55a-55d)에 의해 경계가 정해진 활성 영역의 크기를 의미한다. 도 10a를 참조하면, 활성 영역 길이는 10b-10b 라인을 따라간다.
반대 형태의 변형(예를 들어, 압축력으로 변형된 채널에 인장 변형의 유도)을 유도하기보다는 채널 지역(108)에서 약간의 변형을 유도하는 트렌치 구조의 사용은 특히 활성 소자 영역의 크기가 소형으로 정해질 때 뛰어난 소자 성능을 얻을 수 있다. 예를 들어, 소자 성능은 활성 영역 길이는 대략 1㎛보다 작을 때 및/또는 활성 영역 넓이는 0.5㎛보다 작을 때 향상될 수 있다.
상기한 대로, 일부 실시예에서, 채널 지역(108)에서의 변형은 변형층(18)과 기본층 사이의 격자 불일치로부터 발생할 수 있다. 다른 실시예에서, 변형층(18)은 트랜지스터가 제작되는 기판(12)의 표면 일부일 수 있다. 이런 실시예에서, 채널 지역(108)에서의 변형은 다른 구조, 예를 들어, 소자를 제작하는 동안 유도된 변형-유도 요소(128)에 의해 유도될 수 있다. 채널 지역(108)에서의 변형은 주로 단축성일 수이다. 다른 실시예에서, 변형은 여러 방향을 따라 유도될 수 있는데, 예를 들어, 이 변형은 쌍축성 변형 또는 정역학 변형일 수 있다.
상기한 대로, 일부 실시예에서, 채널 지역(108)에서의 약간의 변형은 트렌치 구조(55a-55d)에 의해 유도될 수 있다. 한 실시예에서, 트렌츠 구조(55a - 55d)에 의해 채널 지역(108)에서 유도된 약간의 변형은 대략 0일 수 있고, 채널 지역(108)에서의 변형은 다른 구조, 예를 들어, 소자를 제작하는 동안 발생된 변형-유도 요소(128)에 의해 유도될 수 있다.
상기 유도된 변형이 대략 0이 되도록 하기 위해 다양한 방법들이 트렌치 구조(55a - 55d)에 의해 유도된 변형을 조절하는데 사용될 수 있다. 예를 들어, 트렌치 구조(55a - 55d) 내의 충전 재료는 트렌치(50) 주위의 재료들과 거의 동일하게 되는 열팽창 계수를 갖도록 선택될 수 있는데, 예를 들어, 충전 재료는 트렌치가 규소 기판에 형성될 때 규소를 포함할 수 있다. 선택적으로, 충전 재료는 2가지 재료를 포함할 수 있는데, 첫 번째 재료는 두 번째 재료의 변형과 반대인 변형을 가진다.
도 10c를 계속 참조하면, 한 실시예에서, 제 1 채널 지역(108)에서의 변형은 접촉 금속화(contact metallization) 동안 에칭 정지로 사용되는 층과 같은 제 1 캡 층(130)에 의해 유도된다. 캡 층(130)은 전체 소자 구조(100), 예를 들어, 제 1 트랜지스터(106)의 표면(132) 위로 일치되게 배치될 수 있고, 유전 재료, 예를 들어, 질화규소로부터 형성되어, 채널 지역(108)에서 인장 또는 압축 변형을 유도하도록 가공될 수 있다. 한 실시예에서, 캡 층(130)은 마스킹층(28)의 논의에서 이미 기술한 대로 변형을 유도하도록 가공될 수 있는 질화규소를 포함한다. 부가적으로, 캡 층(130)은 채널 지역(108)에서 유도된 변형 수준을 맞추기 위해서 원자, 예를 들어, Si 또는 Ge 원자가 주입될 수 있다. 다른 실시예에서, 채널 지역(108)에서의 변형은 가스, 예를 들어, 수소, 산소, 헬륨 또는 다른 안정한 가스를 게이트(110) 또는 채널 지역(108)의 아래 영역으로 주입함으로써 유도될 수 있다.
게이트(110)는 만일 게이트(110)가 금속 실리사이드, 금속 게르마노실리사이드, 또는 금속 게르마노사이드, 예를 들어, 니켈 실리사이드(NiSi), 니켈 게르마노실리사이드(NiSiGe) 또는 니켈 게르마노사이드(NiGe)로 완전히 또는 거의 완전히 이루어지면 채널 지역(108)에서 변형을 유도할 수 있다. 금속과 게이트 다결정 규소, 다결정 규소-게르마늄 또는 다결정 게르마늄 사이의 반응은 가공 후에 채널 지역(108)에 변형을 유도할 수 있는 부피 변화를 일으킬 수 있다. 다른 실시예에서, 게이트(110)에서의 변형은 덮개층, 예를 들어, 산화물의 증착 및 게이트의 완전 또는 불완전 실리사이드화 이전의 어닐링에 의해 유도될 수 있다. 게이트(110)는 이온 주입 공정에 의해 비결정화된 반도체 재료를 포함할 수 있고, 후속 어닐링하는 동안 비결정-결정 상전이(및 동반 부피 변화)를 겪을 수 있다. 어닐링하는 동안 덮개층의 존재는 덮개층이 제거되고 게이트가 실리사이드화된 후에도 채널 지역(108)에 유도되는 변형을 일으킬 수 있다.
도 10d-10e를 참조하면, 다른 실시예에서, 채널 지역(108)에서의 변형은 소스 지역(102) 및 드레인 지역(104)에서의 반도체 재료의 일부와 채널 지역(108) 또 는 적어도 하나의 제 1 소스 지역(102) 및 제 1 드레인 지역(104)에 인접한 영역(104)에 배치된 반도체 재료의 격자 상수와 다른 격자 상수를 가진 제 2 재료를 교체함으로써 유도될 수 있다. 예를 들어, 제 1 및 제 2 오목홈(144, 148)은 본 명세서에 참조로 포함된 미국 특허 제 6,651,273호 및 6,621,131호에 기술된 대로 Si(이 경우 채널 지역(108) 또한 Si를 포함한다)를 포함하는 소스 지역(12)과 드레인 지역(104)에 형성될 수 있다. 오목홈(144, 148)은 SiGe와 같은 Si의 격자 상수보다 더 큰 격자 상수를 가진 제 2 재료(150)로 채워질 수 있어서, 채널 지역(108)에 압축 변형을 유도한다. 선택적으로, Si를 포함하는 소스 지역(102)과 드레인 지역(104)에서의 오목홈(144, 148)은 에칭되고 탄화규소(SiC)와 같이 더 작은 격자 상수를 가진 제 2 재료(150)로 채워질 수 있어서, 채널 지역(108)에 인장 변형을 유도한다. SiGe를 포함하는 소스, 드레인 및 채널 지역에 대해서, 재충전 제 2 재료(150)는 압축 변형을 유도하기 위한 더 높은 Ge 함량을 가진 Ge 또는 SiGe 또는 인장 변형을 유도하기 위해 더 적은 Ge 함량을 가진 Si 또는 SiGe일 수 있다. 예를 들어, 영역(140)은 이완층(16)의 일부 및/또는 변형층(18)의 일부일 수 있다. 한 실시예에서, 제 1 트랜지스터(106)는 대형 반도체 기판(12)에 형성되고, 지역(140)은 대형 반도체 기판(12)의 일부를 포함할 수 있다.
다른 실시예에서, 채널 지역(108)에서의 변형은 소소 영역(102) 및/또는 드레인 지역(104)의 실리사이드화 영역에 의해 주로 유도될 수 있다. 실리사이드 금속과 소스 지역(102) 또는 드레인 지역(104)에서의 반도체 재료와 반응하는 동안 부피 변화는 채널 지역(108)에 유도되는 변형을 일으킬 수 있다. 이런 금속은 티타늄, 니켈, 코발트, 백금 또는 다른 적절한 금속을 포함할 수 있다. 이런 실시예에서, 소스 지역(102)과 드레인 지역(104)은 에칭되지 않을 수 있고 다른 반도체 재료로 채워질 수 있다.
다른 실시예에서, 변형-유도 요소(128)는 백-앤드 금속화(back-end metallization) 공정 또는 제 1 트랜지스터(106)를 포함하는 칩의 다이-레벨 패키징하는 동안 유도될 수 있다. 예를 들어, 변형-유도 요소(128)는 소자 제작을 완성한 후에 칩이 부착되는 패키지일 수 있다. 이런 패키지는 하나 이상의 방향을 따라 전체 칩을 가로질러 변형을 유도하기 위해 변화되거나 변형되는 것과 같이 가공될 수 있어서, 채널 지역(108)에 변형을 유도할 수 있다. 이런 실시예의 경우, 대형 반도체 기판(12)은, 예를 들어, 뒷면 연마에 의한 재료의 제거에 의해 감소된 두께를 가질 수 있다. 다른 실시예에서, 변형-유도 요소(128)는 변형이 채널 지역(108)에 유도되는 방식으로 증착 및/또는 가공된 금속 결합층들 사이의 금속화층 또는 유전층일 수 있다.
변형이 채널 지역(108)에 유도되는 상기 방법은 상기한 에피택실 변형층(18) 및/또는 SSOI 또는 SOI 웨이퍼와 조합하여 사용될 수 있다.
도 11을 참조하면, 구조(200)는 제 1 트랜지스터(106)와 제 2 트랜지스터(106')를 포함할 수 있다. 제 1 트랜지스터(106)는 기판(12)의 제 1 지역, 예를 들어, 변형층(18)의 제 1 지역(202) 위로 배치될 수 있다. 트렌치 구조(55a, 55b)는 제 1 소스 지역(102)과 제 2 드레인 지역(104) 근처에 형성될 수 있다. 제 2 소스 지역(102) 및 제 2 드레인 지역(104)은 기판의 제 2 지역, 예를 들어, 변형층(18)의 제 1 지역(204)에 차례로 배치될 수 있다. 제 2 트랜지스터(106')는 기판(12)의 제 2 지역, 예를 들어, 변형층(18)의 제 2 지역(202') 위로 배치될 수 있다. 제 2 트랜지스터(106')는 기판의 제 2 지역, 예를 들어, 변형층(18)의 제 2 지역(204')에 배치된 제 2 소스 지역(102')과 제 2 드레인 지역(104')을 포함할 수 있다. 또한 제 2 트랜지스터(106')는 제 2 소스 지역(102')과 제 2 드레인 지역(104') 사이에 배치된 제 2 채널 지역(108')을 포함할 수 있다. 일부 실시예에서, 제 2 채널 지역(108')은 인장력으로 변형될 수 있다. 다른 실시예에서, 제 2 채널 지역(108')은 압축력으로 변형될 수 있다. 제 2 게이트(110')는 제 2 채널 지역(108')과 제 2 소스 지역(102') 및 제 2 드레인 지역(104') 사이에 배치될 수 있다. 제 2 게이트(110')는 도핑된 반도체, 금속 및 금속성 화합물과 같은 재료를 포함할 수 있다. 제 2 게이트 유전체(114')는 제 2 게이트(110')와 제 2 채널 지역(108') 사이에 배치될 수 있다.
제 2 트렌치 구조(55a')는 제 2 소스 지역(102') 또는 제 2 드레인 지역(104')의 적어도 한 면 근처에 형성될 수 있다. 트렌치 구조(55a', 55b')를 포함하는 트렌치 구조의 제 2 쌍은 제 2 소스 지역(102')과 제 2 드레인 지역(104') 근처에 형성될 수 있다. 한 실시예에서, 제 2 채널 지역(108')은 압축력으로 변형될 수 있고, 트렌치 구조(55a', 55b')는 트렌치 구조(55a', 55b')가 압축력으로 변형되는 방식과 제 2 채널 지역(108')에 약간의 압축 변형을 유도하는 재료로 형성될 수 있다. 다른 실시예에서, 제 2 채널 지역(108')은 인장력으로 변형될 수 있고, 트렌치 구조(55a', 55b')는 트렌치 구조(55a', 55b')가 인장력으로 변형되는 방식과 제 2 채널 지역(108')에 약간의 인장 변형을 유도하는 재료로 형성될 수 있다.
제 1 채널 지역(108)과 제 2 채널 지역(108')은 동일하거나 다른 형태의 변형을 가질 수 있다. 예를 들어, 한 실시예에서, 제 2 채널 지역(108)은 압축력으로 변형되는 반면, 제 2 채널 지역(108')은 인장력으로 변형된다. 이 실시예에서, 트렌치 구조(55a, 55b)는 트렌치 구조(55a, 55b)가 압축력으로 변형되는 방식과 제 1 채널 지역(108)에 약간의 압축 변형을 유도하는 재료로 형성될 수 있다. 다른 실시예에서, 트렌치 구조(55a', 55b')는 트렌치 구조(55a', 55b')가 인장력으로 변형되는 방식과 제 2 채널 지역(108')에 약간의 인장 변형을 유도하는 재료로 형성될 수 있다.
다른 형태의 변형을 갖는 제 1 채널 지역(108)과 제 2 채널 지역(108')의 경우에, 트렌치 구조(55a, 55b, 55a', 55b')를 위한 가공 간편성의 면에서 채널 지역(108 및 108')에 거의 변형을 일으키지 않는 것이 바람직할 수 있다. 이런 경우에, 변형층(18)에서의 변형은 상기한 다른 변형 유도 기술, 예를 들어, 캡 층(130), 변형 유도 게이트(110) 또는 에칭되고 재충전된 소스 및 드레인 지역(102 및 104)으로 증가될 수 있다. 한 실시예에서, 제 1 트랜지스터(106)는 인장력으로 변형된 변형층(18), 인장 변형을 유도하는 캡 층(130) 및 제 1 채널 지역(108) 상에 적은 변형을 일으키거나 변형을 일으키지 않는 트렌치 구조(55a, 55b)를 포함할 수 있다. 제 2 트랜지스터(106')는 압축력으로 변형된 변형층(18), 주위 재료(적어도 하나의 변형층(18) 및 이완층(16))의 격자 상수보다 더 큰 격자 상수를 가져 제 1 채널 지역(108')에서 압축 변형을 유도하는 재료를 포함하는 소스 및 드레인 지역(102', 104') 및 제 1 채널 지역(108) 상에 적은 변형을 일으키거나 변형을 일으키지 않는 트렌치 구조(55a', 55b')를 포함할 수 있다. 이런 방법들은 SSOI 기판에도 사용될 수 있다.
반대 형태의 변형(예를 들어, 압축력으로 변형된 채널에서 인장 변형을 유도)을 유도하기보다는 채널 지역(108)에서 변형을 협동적으로 유도하는 이런 복합 기술의 사용은, 특히 활성 소자 영역의 크기가 소형으로 정해질 때 뛰어난 소자 성능을 초래할 수 있다. 예를 들어, 소자 성능은 활성 영역 길이가 대략 1㎛보다 작을 때 및/또는 활성 영역 넓이가 0.5㎛보다 작을 때 향상될 수 있다.
일부 실시예에서, 트랜지스터(106, 106')의 각각 또는 전부는 통상적인 평면내[110] 방향으로부터 갈라진 결정 방향을 따라 배향될 수 있다. 예를 들어, 트랜지스터 게이트는 Si 웨이퍼 상에 평면내[100] 방향을 따라 배열될 수 있다. 다른 실시예에서, 통상적인 표면(100) 이외의 표면을 가진 기판은 트랜지스터(106, 106')의 제조에 사용될 수 있다. 예를 들어, 표면(110) 또는 (111)을 가진 기판이 사용될 수 있다. SOI 또는 SSOI 기판의 경우에, 절연층 위의 층은 기본 기판에 대해 평면내 회전을 가질 수 있거나(즉, 층에서의 결정 방향이 기판의 결정 방향과 다를 수 있다) 기본 기판의 표면 결정면과 다른 표면 결정면을 가질 수 있다. 예를 들어, 반도체층은 SOI 또는 SSOI 기판을 형성하기 위해 결합하기 전에 평면내에서 45˚회전할 수 있다. 선택적으로, 반도체(변형 또는 비변형)는 다른 표면 결정면(예를 들어, (110) 또는 (111))으로 형성될 수 있고 핸들 웨이퍼(예를 들어, 표면(100)을 가짐)와 결합될 수 있다.
본 발명의 실시예는 다층 또는 랩-어라운드 게이트(wrap-around gate)를 가진 트랜지스터에 적용할 수 있다. 이런 예들은 핀-FETs, 트라이-FETs, 오메가-FETs 및 더블-게이트 FETs(이들의 채널은 수평 또는 수직방향일 수 있다).
본 발명은 본 발명의 취지 또는 필수적인 특징을 벗어나지 않으면서 다른 특징적인 형태에 구현될 수 있다. 따라서, 상기 실시예들은 본 명세서에 기술된 발명을 한정하기보다는 설명가능한 모든 면을 고려한다.
본 발명의 설명 중에 포함되어 있음

Claims (40)

  1. 기판;
    상기 기판의 제 1 부분에 배치된 제 1 소스 지역 및 제 1 드레인 지역,
    제 1 형태의 변형을 갖는 제 1 소스 지역과 제 1 드레인 지역 사이에 배치된 제 1 채널 지역, 및
    도핑된 반도체, 금속, 및 금속성 화합물로 이루어진 그룹으로부터 선택되는 재료를 포함하는 제 1 채널 지역 위 및 제 1 소스 및 제 1 드레인 지역 사이에 배치된 제 1 게이트를 포함하는 기판의 제 1 지역 위에 배치된 제 1 트랜지스터; 및
    제 1 채널 지역에 약간의 제 1 형태의 변형만을 유도하며, 제 1 소스 지역과 제 1 드레인 지역의 적어도 하나의 면에 인접한 제 1 트렌치 구조를 포함하는 구조.
  2. 제 1 항에 있어서,
    기판 위에 배치된 변형층을 더 포함하는 구조.
  3. 제 2 항에 있어서,
    변형층이 적어도 하나의 규소 및 게르마늄을 포함하는 구조.
  4. 제 2 항에 있어서,
    제 1 채널 지역의 적어도 일부분은 변형층에 배치되는 구조.
  5. 제 2 항에 있어서,
    기판 위에 배치된 유전층을 더 포함하고, 변형층은 유전층 위에 접촉되어 배치되는 구조.
  6. 제 1 항에 있어서,
    제 1 형태의 변형은 인장력인 구조.
  7. 제 1 항에 있어서,
    제 1 형태의 변형은 압축력인 구조.
  8. 제 1 항에 있어서,
    기판은 적어도 하나의 규소 및 게르마늄을 포함하는 구조.
  9. 제 1 항에 있어서,
    기판은 규소 이외의 적어도 하나의 원소를 포함하는 구조.
  10. 제 9 항에 있어서,
    다른 원소는 게르마늄인 구조.
  11. 제 1 항에 있어서,
    제 1 트랜지스터의 표면 위에 배치된 제 1 캡층을 더 포함하고, 제 1 채널 지역에서의 변형은 제 1 캡층에 의해 유도되는 구조.
  12. 제 11 항에 있어서,
    제 1 캡층은 질화규소를 포함하는 구조.
  13. 제 1 항에 있어서,
    제 1 채널 지역에서의 변형은 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 의해 유도되는 구조.
  14. 제 13 항에 있어서,
    적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 큰 격자 상수를 가진 제 2 재료를 포함하는 구조.
  15. 제 14 항에 있어서,
    제 2 재료는 SiGe 및 Ge로 이루어진 그룹으로부터 선택된 재료를 포함하는 구조.
  16. 제 13 항에 있어서,
    적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 작은 격자 상수를 가진 제 2 재료를 포함하는 구조.
  17. 제 16 항에 있어서,
    제 2 재료는 SiGe, Si 및 SiC로 이루어진 그룹으로부터 선택되는 재료를 포함하는 구조.
  18. 제 1 항에 있어서,
    제 1 채널 지역에서의 변형은 제 1 게이트에 의해 유도되는 구조.
  19. 제 18 항에 있어서,
    제 1 게이트는 금속 실리사이드, 금속 게르마노실리사이드 및 금속 게르마노사이드의 그룹으로부터 선택된 재료를 포함하는 구조.
  20. 제 1 항에 있어서,
    기판의 제 2 부분에 배치된 제 2 소스 지역과 제 2 드레인 지역,
    제 2 형태의 변형을 가진 제 2 소스 지역과 제 2 드레인 지역 사이에 배치된 제 2 채널 지역, 및
    도핑된 반도체, 금속, 및 금속성 화합물로 이루어진 그룹으로부터 선택되는 재료를 포함하는 제 2 채널 지역 위 및 제 2 소스 및 제 2 드레인 지역 사이에 배치된 제 2 게이트를 포함하는 기판의 제 2 지역 위에 배치된 제 2 트랜지스터; 및
    제 2 채널 지역에 약간의 제 2 형태의 변형만을 유도하며, 적어도 하나의 제 2 소스 지역과 제 2 드레인 지역에 인접한 제 2 트렌치 구조를 더 포함하는 구조.
  21. 제 20 항에 있어서,
    제 1 및 제 2 형태의 변형은 다른 구조.
  22. 제 1 항에 있어서,
    제 1 트렌치 구조에 의해 유도된 약간의 변형은 대략 0인 구조.
  23. 제 22 항에 있어서,
    제 1 변형-유도 요소; 및
    제 1 에피택실 변형층을 더 포함하고, 제 1 채널 지역은 제 1 에피택실 변형층의 일부 내에 배치되고 제 1 변형-유도 요소는 제 1 채널 지역에서의 약간의 변형만을 유도하는 구조.
  24. 제 23 항에 있어서,
    제 1 변형-유도 요소는 제 1 트랜지스터의 표면 위에 배치된 제 1 캡층을 포함하는 구조.
  25. 제 23 항에 있어서,
    제 1 변형-유도 요소는 제 1 게이트를 포함하는 구조.
  26. 제 23 항에 있어서,
    제 1 변형-유도 요소는 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역을 포함하는 구조.
  27. 기판을 제공하는 단계;
    기판의 제 1 부분에 제 1 소스 지역과 제 1 드레인 지역을 한정하는 단계,
    제 1 형태의 변형을 가진 제 1 소스 지역과 제 1 드레인 지역 사이에 제 1 채널 지역을 한정하는 단계, 및
    도핑된 반도체, 금속, 및 금속성 화합물로 이루어진 그룹으로부터 선택되는 재료를 포함하는 제 1 채널 지역 위 및 제 1 소스 및 제 1 드레인 지역 사이에 배치된 제 1 게이트를 형성하는 단계에 의해 기판의 제 1 지역 위에 제 1 트랜지스터를 형성하는 단계; 및
    제 1 채널 지역에서 약간의 제 1 형태의 변형만을 유도하도록 조절되며,적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 트렌치 구조를 형성하는 단계를 포함하는 반도체 구조의 형성 방법.
  28. 제 27 항에 있어서,
    기판의 제 2 부분에 제 2 소스 지역과 제 2 드레인 지역을 한정하는 단계,
    제 2 형태의 변형을 가진 제 2 소스 지역과 제 2 드레인 지역 사이에 제 2 채널 지역을 한정하는 단계, 및
    도핑된 반도체, 금속, 및 금속성 화합물로 이루어진 그룹으로부터 선택되는 재료를 포함하는 제 2 채널 지역 위 및 제 2 소스 및 제 2 드레인 지역 사이에 배치된 제 2 게이트를 형성하는 단계에 의해 기판의 제 2 지역 위에 제 2 트랜지스터를 형성하는 단계; 및
    제 2 채널 지역에서 약간의 제 2 형태의 변형만을 유도하도록 조절되며, 적어도 하나의 제 2 소스 지역과 제 2 드레인 지역에 인접한 트렌치 구조를 형성하는 단계를 더 포함하는 방법.
  29. 제 28 항에 있어서,
    제 1 및 제 2 형태의 변형은 다른 방법.
  30. 제 27 항에 있어서,
    제 1 트랜지스터의 표면 위에 제 1 캡층을 형성하는 단계를 더 포함하고, 캡층은 제 1 채널 지역에서 제 1 형태의 변형을 유도하도록 조절되는 방법.
  31. 제 27 항에 있어서,
    제 1 채널 지역에서의 적어도 약간의 변형은 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 의해 유도되는 방법.
  32. 제 31 항에 있어서,
    적어도 하나의 제 1 소스 지역과 제 1 드레인 지역은 적어도 하나의 제 1 채널 지역과 적어도 하나의 제 1 소스 지역과 제 1 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 큰 격자 상수를 갖는 제 2 재료를 포함하는 방법.
  33. 제 31 항에 있어서,
    적어도 하나의 제 2 소스 지역과 제 2 드레인 지역은 적어도 하나의 제 2 채널 지역과 적어도 하나의 제 2 소스 지역과 제 2 드레인 지역에 인접한 영역에 배치된 반도체 재료의 격자 상수보다 더 작은 격자 상수를 갖는 제 2 재료를 포함하는 방법.
  34. 제 27 항에 있어서,
    제 1 채널 지역에서의 적어도 약간의 변형은 제 1 게이트에 의해 유도되는 방법.
  35. 제 27 항에 있어서,
    제 1 트렌치 구조가 변형을 유도하도록 조절되는 제 1 형태의 약간의 변형은 대략 0인 방법.
  36. 제 35 항에 있어서,
    제 1 채널 지역은 제 1 에피택실 변형층의 일부에 형성되는 방법.
  37. 제 35 항에 있어서,
    제 1 변형-유도 요소를 더 포함하는 방법.
  38. 제 37 항에 있어서,
    제 1 변형-유도 요소는 제 1 트랜지스터의 표면 위에 배치된 제 1 캡층을 포함하는 방법.
  39. 제 37 항에 있어서,
    제 1 변형-유도 요소는 제 1 게이트를 포함하는 방법.
  40. 제 37 항에 있어서,
    제 1 변형-유도 요소는 적어도 하나의 제 1 소스 지역 및 제 1 드레인 지역을 포함하는 방법.
KR1020057016595A 2003-03-07 2004-03-05 쉘로우 트렌치 분리법 Expired - Lifetime KR100728173B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US45279403P 2003-03-07 2003-03-07
US60/452,794 2003-03-07

Publications (2)

Publication Number Publication Date
KR20050115894A true KR20050115894A (ko) 2005-12-08
KR100728173B1 KR100728173B1 (ko) 2007-06-13

Family

ID=32990685

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057016595A Expired - Lifetime KR100728173B1 (ko) 2003-03-07 2004-03-05 쉘로우 트렌치 분리법

Country Status (6)

Country Link
US (2) US6960781B2 (ko)
EP (1) EP1602125B1 (ko)
JP (2) JP4585510B2 (ko)
KR (1) KR100728173B1 (ko)
CN (1) CN100437970C (ko)
WO (1) WO2004081982A2 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831682B1 (ko) * 2006-12-29 2008-05-22 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100969588B1 (ko) * 2007-03-20 2010-07-12 가부시키가이샤 사무코 Ｓｏｉ 웨이퍼 및 그 제조 방법
KR20210027056A (ko) * 2019-08-27 2021-03-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 저유전상수를 가진 측벽 스페이서를 구비한 rf 스위치 디바이스

Families Citing this family (183)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
JP4750342B2 (ja) * 2002-07-03 2011-08-17 ルネサスエレクトロニクス株式会社 Ｍｏｓ−ｆｅｔおよびその製造方法、並びに半導体装置
KR100507344B1 (ko) 2003-04-17 2005-08-08 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조 방법
US20050285140A1 (en) * 2004-06-23 2005-12-29 Chih-Hsin Ko Isolation structure for strained channel transistors
US6869860B2 (en) * 2003-06-03 2005-03-22 International Business Machines Corporation Filling high aspect ratio isolation structures with polysilazane based material
US6927414B2 (en) * 2003-06-17 2005-08-09 International Business Machines Corporation High speed lateral heterojunction MISFETs realized by 2-dimensional bandgap engineering and methods thereof
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US6949795B2 (en) * 2003-11-13 2005-09-27 Micron Technology, Inc. Structure and method of fabricating a transistor having a trench gate
KR100605497B1 (ko) * 2003-11-27 2006-07-28 삼성전자주식회사 에스오아이 기판들을 제조하는 방법들, 이를 사용하여반도체 소자들을 제조하는 방법들 및 그에 의해 제조된반도체 소자들
US20050116360A1 (en) * 2003-12-01 2005-06-02 Chien-Chao Huang Complementary field-effect transistors and methods of manufacture
US7482214B2 (en) 2003-12-30 2009-01-27 Texas Instruments Incorporated Transistor design and layout for performance improvement with strain
US7138302B2 (en) * 2004-01-12 2006-11-21 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit channel region
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
US7780793B2 (en) 2004-02-26 2010-08-24 Applied Materials, Inc. Passivation layer formation by plasma clean process to reduce native oxide growth
US20070123051A1 (en) * 2004-02-26 2007-05-31 Reza Arghavani Oxide etch with nh4-nf3 chemistry
US20050230350A1 (en) 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
JP2005294360A (ja) * 2004-03-31 2005-10-20 Nec Electronics Corp 半導体装置の製造方法
US7023018B2 (en) * 2004-04-06 2006-04-04 Texas Instruments Incorporated SiGe transistor with strained layers
JP4577680B2 (ja) * 2004-04-13 2010-11-10 エルピーダメモリ株式会社 半導体装置の製造方法
US7361973B2 (en) * 2004-05-21 2008-04-22 International Business Machines Corporation Embedded stressed nitride liners for CMOS performance improvement
US7176105B2 (en) * 2004-06-01 2007-02-13 Applied Materials, Inc. Dielectric gap fill with oxide selectively deposited over silicon liner
KR100604870B1 (ko) 2004-06-16 2006-07-31 삼성전자주식회사 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
US8669145B2 (en) 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
US7521378B2 (en) * 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
FR2872626B1 (fr) * 2004-07-05 2008-05-02 Commissariat Energie Atomique Procede pour contraindre un motif mince
US7161199B2 (en) * 2004-08-24 2007-01-09 Freescale Semiconductor, Inc. Transistor structure with stress modification and capacitive reduction feature in a width direction and method thereof
JP2006066573A (ja) * 2004-08-26 2006-03-09 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7067868B2 (en) * 2004-09-29 2006-06-27 Freescale Semiconductor, Inc. Double gate device having a heterojunction source/drain and strained channel
DE102004048096A1 (de) * 2004-09-30 2006-04-27 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
US7883979B2 (en) * 2004-10-26 2011-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device with reduced floating body effect
US20060099763A1 (en) * 2004-10-28 2006-05-11 Yi-Cheng Liu Method of manufacturing semiconductor mos transistor device
DE102004053307B4 (de) * 2004-11-04 2010-01-07 Siltronic Ag Mehrschichtenstruktur umfassend ein Substrat und eine darauf heteroepitaktisch abgeschiedene Schicht aus Silicium und Germanium und ein Verfahren zu deren Herstellung
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7326969B1 (en) * 2004-12-02 2008-02-05 T-Ram Semiconductor, Inc. Semiconductor device incorporating thyristor-based memory and strained silicon
KR100689211B1 (ko) * 2004-12-11 2007-03-08 경북대학교 산학협력단 안장형 엠오에스 소자
US7479431B2 (en) 2004-12-17 2009-01-20 Intel Corporation Strained NMOS transistor featuring deep carbon doped regions and raised donor doped source and drain
US7348283B2 (en) * 2004-12-27 2008-03-25 Intel Corporation Mechanically robust dielectric film and stack
US7335959B2 (en) * 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
US20060151808A1 (en) * 2005-01-12 2006-07-13 Chien-Hao Chen MOSFET device with localized stressor
US7282415B2 (en) * 2005-03-29 2007-10-16 Freescale Semiconductor, Inc. Method for making a semiconductor device with strain enhancement
US20060234467A1 (en) * 2005-04-15 2006-10-19 Van Gompel Toni D Method of forming trench isolation in a semiconductor device
US7205202B2 (en) * 2005-04-21 2007-04-17 Freescale Semiconductor, Inc. Semiconductor device and method for regional stress control
US7271069B2 (en) * 2005-04-21 2007-09-18 Freescale Semiconductor, Inc. Semiconductor device having a plurality of different layers and method therefor
US7465992B2 (en) * 2005-04-27 2008-12-16 International Business Machines Corporation Field effect transistor with mixed-crystal-orientation channel and source/drain regions
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8866190B2 (en) * 2005-06-14 2014-10-21 International Rectifler Corporation Methods of combining silicon and III-nitride material on a single wafer
FR2887367B1 (fr) * 2005-06-15 2008-06-27 Soitec Silicon On Insulator Procede de maintien de la contrainte dans un ilot grave dans une couche mince contrainte et structure obtenue par la mise en oeuvre du procede
US7528028B2 (en) * 2005-06-17 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Super anneal for process induced strain modulation
US20070010073A1 (en) * 2005-07-06 2007-01-11 Chien-Hao Chen Method of forming a MOS device having a strained channel region
US20070023795A1 (en) * 2005-07-15 2007-02-01 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US7626246B2 (en) 2005-07-26 2009-12-01 Amberwave Systems Corporation Solutions for integrated circuit integration of alternative active area materials
US7358101B2 (en) * 2005-09-06 2008-04-15 Institute Of Nuclear Energy Research Method for preparing an optical active layer with 1˜10 nm distributed silicon quantum dots
US7638842B2 (en) 2005-09-07 2009-12-29 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators
JP4930375B2 (ja) * 2005-09-28 2012-05-16 富士通株式会社 半導体装置及びその製造方法
DE102005047081B4 (de) * 2005-09-30 2019-01-31 Robert Bosch Gmbh Verfahren zum plasmalosen Ätzen von Silizium mit dem Ätzgas ClF3 oder XeF2
CN1959958B (zh) * 2005-10-31 2010-05-05 中芯国际集成电路制造(上海)有限公司 用于应变硅mos晶体管的多晶硅栅极掺杂方法和结构
US7307320B2 (en) * 2005-11-07 2007-12-11 Samsung Electronics Co., Ltd. Differential mechanical stress-producing regions for integrated circuit field effect transistors
DE102005054219B4 (de) 2005-11-14 2011-06-22 Infineon Technologies AG, 81669 Verfahren zum Herstellen eines Feldeffekttransistors und Feldeffekttransistor
US20070108529A1 (en) 2005-11-14 2007-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strained gate electrodes in semiconductor devices
JP2007141977A (ja) * 2005-11-16 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2007157788A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 半導体装置
DE102005059231B4 (de) * 2005-12-12 2011-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur
KR100713924B1 (ko) * 2005-12-23 2007-05-07 주식회사 하이닉스반도체 돌기형 트랜지스터 및 그의 형성방법
US7525160B2 (en) * 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
JP2007184418A (ja) * 2006-01-06 2007-07-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4951978B2 (ja) * 2006-01-13 2012-06-13 ソニー株式会社 半導体装置及びその製造方法
CN101375388B (zh) * 2006-01-18 2011-08-03 Nxp股份有限公司 金属线之间的自对准沟槽的集成
US7368394B2 (en) * 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US7709345B2 (en) 2006-03-07 2010-05-04 Micron Technology, Inc. Trench isolation implantation
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
JP4984600B2 (ja) * 2006-03-30 2012-07-25 富士通株式会社 半導体装置及びその製造方法
DE102006015087B4 (de) * 2006-03-31 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Transistoren
JP2007317796A (ja) * 2006-05-24 2007-12-06 Toshiba Corp 半導体装置および半導体装置の製造方法
US7678631B2 (en) * 2006-06-06 2010-03-16 Intel Corporation Formation of strain-inducing films
US7825400B2 (en) 2006-06-09 2010-11-02 Intel Corporation Strain-inducing semiconductor regions
US7629603B2 (en) * 2006-06-09 2009-12-08 Intel Corporation Strain-inducing semiconductor regions
US8853746B2 (en) 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
DE102006035669B4 (de) * 2006-07-31 2014-07-10 Globalfoundries Inc. Transistor mit einem verformten Kanalgebiet, das eine leistungssteigernde Materialzusammensetzung aufweist und Verfahren zur Herstellung
JP2008041734A (ja) * 2006-08-02 2008-02-21 Sony Corp 半導体装置および半導体装置の製造方法
CN100483667C (zh) * 2006-08-10 2009-04-29 中芯国际集成电路制造(上海)有限公司 形成浅沟槽隔离结构的方法和浅沟槽隔离结构
US7598517B2 (en) * 2006-08-25 2009-10-06 Freescale Semiconductor, Inc. Superjunction trench device and method
US8154051B2 (en) * 2006-08-29 2012-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. MOS transistor with in-channel and laterally positioned stressors
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
US8642413B2 (en) * 2006-09-14 2014-02-04 Intel Corporation Formation of strain-inducing films using hydrogenated amorphous silicon
US7875958B2 (en) 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US7799592B2 (en) 2006-09-27 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-gate field-effect transistors formed by aspect ratio trapping
US7709312B2 (en) * 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
US8168548B2 (en) * 2006-09-29 2012-05-01 Tokyo Electron Limited UV-assisted dielectric formation for devices with strained germanium-containing layers
US20080187018A1 (en) 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
US7943469B2 (en) * 2006-11-28 2011-05-17 Intel Corporation Multi-component strain-inducing semiconductor regions
US20080142897A1 (en) * 2006-12-19 2008-06-19 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system having strained transistor
JP5132928B2 (ja) * 2006-12-25 2013-01-30 パナソニック株式会社 半導体装置
US20080157200A1 (en) * 2006-12-27 2008-07-03 International Business Machines Corporation Stress liner surrounded facetless embedded stressor mosfet
KR101026479B1 (ko) * 2006-12-28 2011-04-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
DE102007004861B4 (de) * 2007-01-31 2010-02-18 Advanced Micro Devices, Inc., Sunnyvale Transistor mit eingebettetem Si/Ge-Material auf einem verspannten Halbleiter-auf-Isolator-Substrat und Verfahren zum Herstellen des Transistors
WO2008117430A1 (ja) * 2007-03-27 2008-10-02 Fujitsu Microelectronics Limited 半導体装置の製造方法、半導体装置
US7833883B2 (en) * 2007-03-28 2010-11-16 Intel Corporation Precursor gas mixture for depositing an epitaxial carbon-doped silicon film
US9034102B2 (en) * 2007-03-29 2015-05-19 United Microelectronics Corp. Method of fabricating hybrid orientation substrate and structure of the same
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US9508890B2 (en) 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8450165B2 (en) 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
US20080290414A1 (en) * 2007-05-24 2008-11-27 Texas Instruments Incorporated Integrating strain engineering to maximize system-on-a-chip performance
US7960243B2 (en) 2007-05-31 2011-06-14 Freescale Semiconductor, Inc. Method of forming a semiconductor device featuring a gate stressor and semiconductor device
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
US7795119B2 (en) * 2007-07-17 2010-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Flash anneal for a PAI, NiSi process
US7652336B2 (en) * 2007-08-06 2010-01-26 International Business Machines Corporation Semiconductor devices and methods of manufacture thereof
WO2009035746A2 (en) 2007-09-07 2009-03-19 Amberwave Systems Corporation Multi-junction solar cells
US7932542B2 (en) * 2007-09-24 2011-04-26 Infineon Technologies Ag Method of fabricating an integrated circuit with stress enhancement
JP5069531B2 (ja) * 2007-09-28 2012-11-07 富士フイルム株式会社 窒化シリコン膜の形成方法
US7964910B2 (en) 2007-10-17 2011-06-21 International Business Machines Corporation Planar field effect transistor structure having an angled crystallographic etch-defined source/drain recess and a method of forming the transistor structure
US7759702B2 (en) * 2008-01-04 2010-07-20 International Business Machines Corporation Hetero-junction bipolar transistor (HBT) and structure thereof
US7705386B2 (en) * 2008-01-07 2010-04-27 International Business Machines Corporation Providing isolation for wordline passing over deep trench capacitor
JP2009164364A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置およびその製造方法
US7678634B2 (en) * 2008-01-28 2010-03-16 International Business Machines Corporation Local stress engineering for CMOS devices
US9368410B2 (en) * 2008-02-19 2016-06-14 Globalfoundries Inc. Semiconductor devices having tensile and/or compressive stress and methods of manufacturing
US8624295B2 (en) * 2008-03-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM devices utilizing strained-channel transistors and methods of manufacture
US8361879B2 (en) 2008-05-19 2013-01-29 Infineon Technologies Ag Stress-inducing structures, methods, and materials
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US7979836B2 (en) * 2008-08-15 2011-07-12 International Business Machines Corporation Split-gate DRAM with MuGFET, design structure, and method of manufacture
DE102008044983B4 (de) * 2008-08-29 2014-08-21 Advanced Micro Devices, Inc. Verfahren zum Herstellen eines strukturierten verformten Substrats, insbesondere zur Herstellung verformter Transistoren mit geringerer Dicke der aktiven Schicht
US20110306170A1 (en) * 2008-08-29 2011-12-15 Texas Instruments Incorporated Novel Method to Improve Performance by Enhancing Poly Gate Doping Concentration in an Embedded SiGe PMOS Process
JP4859896B2 (ja) * 2008-09-12 2012-01-25 富士通セミコンダクター株式会社 半導体装置
JP4854719B2 (ja) * 2008-09-12 2012-01-18 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101216541B1 (ko) 2008-09-19 2012-12-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피텍셜층 과성장에 의한 장치의 형성
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
US7994002B2 (en) 2008-11-24 2011-08-09 Applied Materials, Inc. Method and apparatus for trench and via profile modification
US7772083B2 (en) * 2008-12-29 2010-08-10 International Business Machines Corporation Trench forming method and structure
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8816391B2 (en) 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
WO2010114956A1 (en) 2009-04-02 2010-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices formed from a non-polar plane of a crystalline material and method of making the same
US8455860B2 (en) * 2009-04-30 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing source/drain resistance of III-V based transistors
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
JP2011023534A (ja) 2009-07-15 2011-02-03 Sumitomo Electric Ind Ltd 窒化物系半導体発光素子
US8236709B2 (en) * 2009-07-29 2012-08-07 International Business Machines Corporation Method of fabricating a device using low temperature anneal processes, a device and design structure
US20110147804A1 (en) * 2009-12-23 2011-06-23 Rishabh Mehandru Drive current enhancement in tri-gate MOSFETS by introduction of compressive metal gate stress using ion implantation
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
CN102456735B (zh) * 2010-10-27 2013-11-13 中国科学院微电子研究所 半导体器件制造方法
US20120119302A1 (en) 2010-11-11 2012-05-17 International Business Machines Corporation Trench Silicide Contact With Low Interface Resistance
JP2012134395A (ja) * 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8470674B2 (en) 2011-01-03 2013-06-25 International Business Machines Corporation Structure, method and system for complementary strain fill for integrated circuit chips
DE102011011157B4 (de) * 2011-02-14 2017-11-09 Texas Instruments Deutschland Gmbh Elektronische Halbleitervorrichtung und Verfahren zu deren Herstellung
US8394712B2 (en) 2011-05-05 2013-03-12 International Business Machines Corporation Cavity-free interface between extension regions and embedded silicon-carbon alloy source/drain regions
US20120292735A1 (en) 2011-05-20 2012-11-22 GLOBALFOUNDRIES Singapore Pte.Ltd. Corner transistor suppression
US8598660B2 (en) 2011-06-01 2013-12-03 International Business Machines Corporation Stress enhanced LDMOS transistor to minimize on-resistance and maintain high breakdown voltage
CN102881625B (zh) * 2011-07-13 2015-07-15 中国科学院微电子研究所 隔离结构以及半导体结构的形成方法
US9064808B2 (en) 2011-07-25 2015-06-23 Synopsys, Inc. Integrated circuit devices having features with reduced edge curvature and methods for manufacturing the same
US9318370B2 (en) 2011-08-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. High-k dielectric liners in shallow trench isolations
US8609550B2 (en) * 2011-09-08 2013-12-17 Synopsys, Inc. Methods for manufacturing integrated circuit devices having features with reduced edge curvature
US8785291B2 (en) 2011-10-20 2014-07-22 International Business Machines Corporation Post-gate shallow trench isolation structure formation
US9601594B2 (en) * 2011-11-14 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with enhanced strain
US8466496B2 (en) 2011-11-17 2013-06-18 International Business Machines Corporation Selective partial gate stack for improved device isolation
FR2986369B1 (fr) * 2012-01-30 2016-12-02 Commissariat Energie Atomique Procede pour contraindre un motif mince et procede de fabrication de transistor integrant ledit procede
US9219129B2 (en) 2012-05-10 2015-12-22 International Business Machines Corporation Inverted thin channel mosfet with self-aligned expanded source/drain
US8652917B2 (en) * 2012-05-23 2014-02-18 GlobalFoundries, Inc. Superior stability of characteristics of transistors having an early formed high-K metal gate
US9136343B2 (en) * 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US9209066B2 (en) * 2013-03-01 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of semiconductor device
US9012336B2 (en) * 2013-04-08 2015-04-21 Applied Materials, Inc. Method for conformal treatment of dielectric films using inductively coupled plasma
EP3036770B1 (en) * 2013-08-23 2022-03-02 Intel Corporation High resistance layer for iii-v channel deposited on group iv substrates for mos transistors
US20150064929A1 (en) * 2013-09-05 2015-03-05 United Microelectronics Corp. Method of gap filling
US9553149B2 (en) * 2013-11-08 2017-01-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with a strained region and method of making
WO2015096581A1 (zh) * 2013-12-23 2015-07-02 伍震威 用于功率半导体装置的场板结构及其制造方法
US9178068B1 (en) 2014-06-05 2015-11-03 International Business Machines Corporation FinFET with oxidation-induced stress
KR102155327B1 (ko) * 2014-07-07 2020-09-11 삼성전자주식회사 전계 효과 트랜지스터 및 그 제조 방법
US9401410B2 (en) * 2014-11-26 2016-07-26 Texas Instruments Incorporated Poly sandwich for deep trench fill
US9871100B2 (en) * 2015-07-29 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Trench structure of semiconductor device having uneven nitrogen distribution liner
US9530669B1 (en) 2015-11-30 2016-12-27 International Business Machines Corporation Method of making a semiconductor device having a semiconductor material on a relaxed semiconductor including replacing a strained, selective etchable material, with a low density dielectric in a cavity
WO2017184790A1 (en) * 2016-04-19 2017-10-26 Takulapalli Bharath Nanopore sensor, structure and device including the sensor, and methods of forming and using same
US9847245B1 (en) * 2016-06-16 2017-12-19 Samsung Electronics Co., Ltd. Filling processes
US11139402B2 (en) 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US11264458B2 (en) 2019-05-20 2022-03-01 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US11805645B2 (en) 2019-08-16 2023-10-31 Micron Technology, Inc. Integrated assemblies having rugged material fill, and methods of forming integrated assemblies
CN111239224A (zh) * 2020-03-03 2020-06-05 南方科技大学 一种气体传感器及其制备方法

Family Cites Families (381)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US669004A (en) * 1900-10-23 1901-02-26 John S Tilley Combined trestle and extension-ladder.
US4010045A (en) * 1973-12-13 1977-03-01 Ruehrwein Robert A Process for production of III-V compound crystals
US4354898A (en) * 1981-06-24 1982-10-19 Bell Telephone Laboratories, Incorporated Method of preferentially etching optically flat mirror facets in InGaAsP/InP heterostructures
JPH0656887B2 (ja) 1982-02-03 1994-07-27 株式会社日立製作所 半導体装置およびその製法
FR2525033B1 (fr) * 1982-04-08 1986-01-17 Bouadma Noureddine Laser a semi-conducteur a plusieurs longueurs d'onde independantes et son procede de realisation
US4411734A (en) 1982-12-09 1983-10-25 Rca Corporation Etching of tantalum silicide/doped polysilicon structures
US4522662A (en) 1983-08-12 1985-06-11 Hewlett-Packard Company CVD lateral epitaxial growth of silicon over insulators
JPS6050124A (ja) 1983-08-26 1985-03-19 Nippon Kokan Kk <Nkk> 鋼帯のロ−ル冷却方法
CA1247947A (en) * 1984-07-31 1989-01-03 Masaru Wada Method of manufacturing semiconductor device
US4777517A (en) * 1984-11-29 1988-10-11 Fujitsu Limited Compound semiconductor integrated circuit device
US4649859A (en) * 1985-02-19 1987-03-17 The United States Of America As Represented By The United States Department Of Energy Reactor design for uniform chemical vapor deposition-grown films without substrate rotation
JPS61141116U (ko) 1985-02-22 1986-09-01
US4803539A (en) * 1985-03-29 1989-02-07 International Business Machines Corporation Dopant control of metal silicide formation
US4764246A (en) 1985-08-06 1988-08-16 American Telephone And Telegraph Company, At&T Bell Laboratories Buried undercut mesa-like waveguide and method of making same
JPS6292361A (ja) 1985-10-17 1987-04-27 Toshiba Corp 相補型半導体装置
DE3542482A1 (de) 1985-11-30 1987-06-04 Licentia Gmbh Modulationsdotierter feldeffekttransistor
US4717681A (en) * 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
US5298452A (en) * 1986-09-12 1994-03-29 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
US4767246A (en) * 1986-12-05 1988-08-30 Camloh Industries, Inc. Quick-release tool holding device
US4749441A (en) 1986-12-11 1988-06-07 General Motors Corporation Semiconductor mushroom structure fabrication
US4987462A (en) * 1987-01-06 1991-01-22 Texas Instruments Incorporated Power MISFET
US6391798B1 (en) 1987-02-27 2002-05-21 Agere Systems Guardian Corp. Process for planarization a semiconductor substrate
US4755478A (en) 1987-08-13 1988-07-05 International Business Machines Corporation Method of forming metal-strapped polysilicon gate electrode for FET device
US4786615A (en) 1987-08-31 1988-11-22 Motorola Inc. Method for improved surface planarity in selective epitaxial silicon
US4982263A (en) * 1987-12-21 1991-01-01 Texas Instruments Incorporated Anodizable strain layer for SOI semiconductor structures
US5130269A (en) * 1988-04-27 1992-07-14 Fujitsu Limited Hetero-epitaxially grown compound semiconductor substrate and a method of growing the same
DE3816358A1 (de) * 1988-05-13 1989-11-23 Eurosil Electronic Gmbh Nichtfluechtige speicherzelle und verfahren zur herstellung
JPH0794420B2 (ja) 1988-08-30 1995-10-11 宇部興産株式会社 置換フェノキシアセトアルデヒドオキシム類の製造方法
US5198689A (en) 1988-11-30 1993-03-30 Fujitsu Limited Heterojunction bipolar transistor
US5250445A (en) 1988-12-20 1993-10-05 Texas Instruments Incorporated Discretionary gettering of semiconductor circuits
US5241197A (en) 1989-01-25 1993-08-31 Hitachi, Ltd. Transistor provided with strained germanium layer
JPH02210816A (ja) 1989-02-10 1990-08-22 Fujitsu Ltd 化合物半導体積層体
US5217923A (en) 1989-02-13 1993-06-08 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor device having silicided source/drain regions
US4997776A (en) * 1989-03-06 1991-03-05 International Business Machines Corp. Complementary bipolar transistor structure and method for manufacture
FR2645345A1 (fr) * 1989-03-31 1990-10-05 Thomson Csf Procede de modulation dirigee de la composition ou du dopage de semi-conducteurs, notamment pour la realisation de composants electroniques monolithiques de type planar, utilisation et produits correspondants
US4963506A (en) 1989-04-24 1990-10-16 Motorola Inc. Selective deposition of amorphous and polycrystalline silicon
US5108946A (en) 1989-05-19 1992-04-28 Motorola, Inc. Method of forming planar isolation regions
US5013681A (en) 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5202284A (en) 1989-12-01 1993-04-13 Hewlett-Packard Company Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2
EP0445475B1 (en) * 1990-02-20 1998-08-26 Kabushiki Kaisha Toshiba Heterojunction bipolar transistor
US5089872A (en) * 1990-04-27 1992-02-18 North Carolina State University Selective germanium deposition on silicon and resulting structures
US5316958A (en) 1990-05-31 1994-05-31 International Business Machines Corporation Method of dopant enhancement in an epitaxial silicon layer by using germanium
JPH0444328A (ja) 1990-06-11 1992-02-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5158907A (en) * 1990-08-02 1992-10-27 At&T Bell Laboratories Method for making semiconductor devices with low dislocation defects
US5155571A (en) 1990-08-06 1992-10-13 The Regents Of The University Of California Complementary field effect transistors having strained superlattice structure
US5034348A (en) 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit
JPH0691249B2 (ja) 1991-01-10 1994-11-14 インターナショナル・ビジネス・マシーンズ・コーポレイション 変調ドープ形ｍｉｓｆｅｔ及びその製造方法
DE4101167A1 (de) 1991-01-17 1992-07-23 Daimler Benz Ag Anordnung und verfahren zur herstellung komplementaerer feldeffekttransistoren
US5240876A (en) 1991-02-22 1993-08-31 Harris Corporation Method of fabricating SOI wafer with SiGe as an etchback film in a BESOI process
US5243207A (en) 1991-03-15 1993-09-07 Texas Instruments Incorporated Method to integrate HBTs and FETs
US5091767A (en) * 1991-03-18 1992-02-25 At&T Bell Laboratories Article comprising a lattice-mismatched semiconductor heterostructure
JPH04307974A (ja) 1991-04-05 1992-10-30 Sharp Corp 電気的消去可能不揮発性半導体記憶装置
US5221413A (en) 1991-04-24 1993-06-22 At&T Bell Laboratories Method for making low defect density semiconductor heterostructure and devices made thereby
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
US5212112A (en) 1991-05-23 1993-05-18 At&T Bell Laboratories Selective epitaxy of silicon in silicon dioxide apertures with suppression of unwanted formation of facets
JPH07106446B2 (ja) 1991-05-31 1995-11-15 株式会社タムラ製作所 不活性ガスリフロー装置の雰囲気管理方法
CA2062134C (en) 1991-05-31 1997-03-25 Ibm Low Defect Densiry/Arbitrary Lattice Constant Heteroepitaxial Layers
JPH07187892A (ja) 1991-06-28 1995-07-25 Internatl Business Mach Corp <Ibm> シリコン及びその形成方法
US5166084A (en) 1991-09-03 1992-11-24 Motorola, Inc. Process for fabricating a silicon on insulator field effect transistor
US5291439A (en) * 1991-09-12 1994-03-01 International Business Machines Corporation Semiconductor memory cell and memory array with inversion layer
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5208182A (en) 1991-11-12 1993-05-04 Kopin Corporation Dislocation density reduction in gallium arsenide on silicon heterostructures
US5254873A (en) * 1991-12-09 1993-10-19 Motorola, Inc. Trench structure having a germanium silicate region
JPH05166724A (ja) 1991-12-19 1993-07-02 Fujitsu Ltd シリコン基板化合物半導体装置とその製造方法
US5207864A (en) 1991-12-30 1993-05-04 Bell Communications Research Low-temperature fusion of dissimilar semiconductors
US5266813A (en) 1992-01-24 1993-11-30 International Business Machines Corporation Isolation technique for silicon germanium devices
JP3191972B2 (ja) 1992-01-31 2001-07-23 キヤノン株式会社 半導体基板の作製方法及び半導体基板
US5393375A (en) * 1992-02-03 1995-02-28 Cornell Research Foundation, Inc. Process for fabricating submicron single crystal electromechanical structures
US5467305A (en) 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5426069A (en) 1992-04-09 1995-06-20 Dalsa Inc. Method for making silicon-germanium devices using germanium implantation
US5334861A (en) 1992-05-19 1994-08-02 Motorola Inc. Semiconductor memory cell
US5212110A (en) 1992-05-26 1993-05-18 Motorola, Inc. Method for forming isolation regions in a semiconductor device
JP3270945B2 (ja) 1992-06-04 2002-04-02 富士通株式会社 ヘテロエピタキシャル成長方法
US5242847A (en) * 1992-07-27 1993-09-07 North Carolina State University At Raleigh Selective deposition of doped silion-germanium alloy on semiconductor substrate
US5461250A (en) 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JP3286921B2 (ja) 1992-10-09 2002-05-27 富士通株式会社 シリコン基板化合物半導体装置
JPH06140624A (ja) 1992-10-22 1994-05-20 Furukawa Electric Co Ltd:The ショットキー接合素子
US5386132A (en) 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5418743A (en) * 1992-12-07 1995-05-23 Nippon Steel Corporation Method of writing into non-volatile semiconductor memory
US5426316A (en) 1992-12-21 1995-06-20 International Business Machines Corporation Triple heterojunction bipolar transistor
US5444302A (en) 1992-12-25 1995-08-22 Hitachi, Ltd. Semiconductor device including multi-layer conductive thin film of polycrystalline material
US5523592A (en) 1993-02-03 1996-06-04 Hitachi, Ltd. Semiconductor optical device, manufacturing method for the same, and opto-electronic integrated circuit using the same
JP3093904B2 (ja) 1993-02-16 2000-10-03 富士通株式会社 化合物半導体結晶の成長方法
US5346848A (en) 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
US5413679A (en) 1993-06-30 1995-05-09 The United States Of America As Represented By The Secretary Of The Navy Method of producing a silicon membrane using a silicon alloy etch stop layer
US5310451A (en) 1993-08-19 1994-05-10 International Business Machines Corporation Method of forming an ultra-uniform silicon-on-insulator layer
US5792679A (en) 1993-08-30 1998-08-11 Sharp Microelectronics Technology, Inc. Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant
JPH0794420A (ja) 1993-09-20 1995-04-07 Fujitsu Ltd 化合物半導体結晶基板の製造方法
US5461243A (en) 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JP2980497B2 (ja) 1993-11-15 1999-11-22 株式会社東芝 誘電体分離型バイポーラトランジスタの製造方法
CA2131668C (en) * 1993-12-23 1999-03-02 Carol Galli Isolation structure using liquid phase oxide deposition
JP3514500B2 (ja) 1994-01-28 2004-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3902246B2 (ja) 1994-03-01 2007-04-04 昭和電工株式会社 エピタキシャルウェーハの製造方法
JP2669368B2 (ja) * 1994-03-16 1997-10-27 日本電気株式会社 Ｓｉ基板上化合物半導体積層構造の製造方法
US5571373A (en) 1994-05-18 1996-11-05 Memc Electronic Materials, Inc. Method of rough polishing semiconductor wafers to reduce surface roughness
US5496771A (en) * 1994-05-19 1996-03-05 International Business Machines Corporation Method of making overpass mask/insulator for local interconnects
US5534713A (en) 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
US5479033A (en) 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
US6218677B1 (en) 1994-08-15 2001-04-17 Texas Instruments Incorporated III-V nitride resonant tunneling
CA2135508C (en) * 1994-11-09 1998-11-03 Robert J. Lyn Method for forming solder balls on a semiconductor substrate
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
US5496750A (en) * 1994-09-19 1996-03-05 Texas Instruments Incorporated Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5633202A (en) 1994-09-30 1997-05-27 Intel Corporation High tensile nitride layer
WO1996015550A1 (en) 1994-11-10 1996-05-23 Lawrence Semiconductor Research Laboratory, Inc. Silicon-germanium-carbon compositions and processes thereof
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US5539214A (en) 1995-02-06 1996-07-23 Regents Of The University Of California Quantum bridges fabricated by selective etching of superlattice structures
US5777347A (en) 1995-03-07 1998-07-07 Hewlett-Packard Company Vertical CMOS digital multi-valued restoring logic device
US5624529A (en) * 1995-05-10 1997-04-29 Sandia Corporation Dry etching method for compound semiconductors
US5920088A (en) * 1995-06-16 1999-07-06 Interuniversitair Micro-Electronica Centrum (Imec Vzw) Vertical MISFET devices
US5976939A (en) 1995-07-03 1999-11-02 Intel Corporation Low damage doping technique for self-aligned source and drain regions
JP3403877B2 (ja) 1995-10-25 2003-05-06 三菱電機株式会社 半導体記憶装置とその製造方法
US5714413A (en) * 1995-12-11 1998-02-03 Intel Corporation Method of making a transistor having a deposited dual-layer spacer structure
DE69609313T2 (de) 1995-12-15 2001-02-01 Koninklijke Philips Electronics N.V., Eindhoven Halbleiterfeldeffektanordnung mit einer sige schicht
FR2742924B1 (fr) * 1995-12-22 1998-03-20 Jorge Luis Regolini Procede de depot selectif d'un siliciure de metal refractaire sur du silicium et plaquette de silicium metallisee par ce procede
JPH09205152A (ja) * 1996-01-25 1997-08-05 Sony Corp ２層ゲート電極構造を有するｃｍｏｓ半導体装置及びその製造方法
JP3734559B2 (ja) 1996-03-15 2006-01-11 富士通株式会社 半導体装置の製造方法
US6403975B1 (en) 1996-04-09 2002-06-11 Max-Planck Gesellschaft Zur Forderung Der Wissenschafteneev Semiconductor components, in particular photodetectors, light emitting diodes, optical modulators and waveguides with multilayer structures grown on silicon substrates
US5943560A (en) 1996-04-19 1999-08-24 National Science Council Method to fabricate the thin film transistor
JP3217015B2 (ja) 1996-07-18 2001-10-09 インターナショナル・ビジネス・マシーンズ・コーポレーション 電界効果トランジスタの形成方法
JPH1041400A (ja) 1996-07-26 1998-02-13 Sony Corp 半導体装置およびその製造方法
US6191432B1 (en) * 1996-09-02 2001-02-20 Kabushiki Kaisha Toshiba Semiconductor device and memory device
TW335558B (en) 1996-09-03 1998-07-01 Ibm High temperature superconductivity in strained SiSiGe
US6399970B2 (en) 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US5847419A (en) * 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
EP0838858B1 (de) 1996-09-27 2002-05-15 Infineon Technologies AG Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
JP3461274B2 (ja) 1996-10-16 2003-10-27 株式会社東芝 半導体装置
EP0845815A3 (en) 1996-11-28 1999-03-03 Matsushita Electric Industrial Co., Ltd. Semiconductor device, method of designing the same and semiconductor integrated circuit device
US5808344A (en) 1996-12-13 1998-09-15 International Business Machines Corporation Single-transistor logic and CMOS inverters
JPH10242081A (ja) 1996-12-26 1998-09-11 Sony Corp 半導体装置の製造方法
JPH10209293A (ja) 1997-01-22 1998-08-07 Sony Corp 半導体装置の製造方法
US20020019127A1 (en) * 1997-02-14 2002-02-14 Micron Technology, Inc. Interconnect structure and method of making
US5714777A (en) * 1997-02-19 1998-02-03 International Business Machines Corporation Si/SiGe vertical junction field effect transistor
JPH10270685A (ja) 1997-03-27 1998-10-09 Sony Corp 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板
EP0867701A1 (en) * 1997-03-28 1998-09-30 Interuniversitair Microelektronica Centrum Vzw Method of fabrication of an infrared radiation detector and more particularly an infrared sensitive bolometer
US6030887A (en) * 1998-02-26 2000-02-29 Memc Electronic Materials, Inc. Flattening process for epitaxial semiconductor wafers
US5891769A (en) 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
US5786614A (en) 1997-04-08 1998-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Separated floating gate for EEPROM application
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US5906951A (en) 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
US6033974A (en) * 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
DE19720008A1 (de) 1997-05-13 1998-11-19 Siemens Ag Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US6373088B2 (en) 1997-06-16 2002-04-16 Texas Instruments Incorporated Edge stress reduction by noncoincident layers
CA2295069A1 (en) 1997-06-24 1998-12-30 Eugene A. Fitzgerald Controlling threading dislocation densities in ge on si using graded gesi layers and planarization
FR2765395B1 (fr) 1997-06-30 1999-09-03 Sgs Thomson Microelectronics Procede de realisation de grille de transistors mos a forte teneur en germanium
US5936274A (en) 1997-07-08 1999-08-10 Micron Technology, Inc. High density flash memory
US6051511A (en) * 1997-07-31 2000-04-18 Micron Technology, Inc. Method and apparatus for reducing isolation stress in integrated circuits
US5933741A (en) 1997-08-18 1999-08-03 Vanguard International Semiconductor Corporation Method of making titanium silicide source/drains and tungsten silicide gate electrodes for field effect transistors
US5869359A (en) * 1997-08-20 1999-02-09 Prabhakar; Venkatraman Process for forming silicon on insulator devices having elevated source and drain regions
US6160303A (en) 1997-08-29 2000-12-12 Texas Instruments Incorporated Monolithic inductor with guard rings
US6033995A (en) * 1997-09-16 2000-03-07 Trw Inc. Inverted layer epitaxial liftoff process
US6242327B1 (en) 1997-09-19 2001-06-05 Fujitsu Limited Compound semiconductor device having a reduced source resistance
TW343364B (en) * 1997-09-26 1998-10-21 United Microelectronics Corp Process for producing twin gate oxide elements
US6316357B1 (en) 1997-10-08 2001-11-13 Industrial Technology Research Institute Method for forming metal silicide by laser irradiation
US5966622A (en) 1997-10-08 1999-10-12 Lucent Technologies Inc. Process for bonding crystalline substrates with different crystal lattices
US5963817A (en) 1997-10-16 1999-10-05 International Business Machines Corporation Bulk and strained silicon on insulator using local selective oxidation
US6232138B1 (en) 1997-12-01 2001-05-15 Massachusetts Institute Of Technology Relaxed InxGa(1-x)as buffers
US6154475A (en) 1997-12-04 2000-11-28 The United States Of America As Represented By The Secretary Of The Air Force Silicon-based strain-symmetrized GE-SI quantum lasers
JP3447939B2 (ja) 1997-12-10 2003-09-16 株式会社東芝 不揮発性半導体メモリ及びデータ読み出し方法
JP3059145B2 (ja) 1997-12-12 2000-07-04 松下電子工業株式会社 不揮発性半導体記憶装置およびその駆動方法
US6051478A (en) * 1997-12-18 2000-04-18 Advanced Micro Devices, Inc. Method of enhancing trench edge oxide quality
EP0926739A1 (en) 1997-12-24 1999-06-30 Texas Instruments Incorporated A structure of and method for forming a mis field effect transistor
JP3519589B2 (ja) * 1997-12-24 2004-04-19 株式会社ルネサステクノロジ 半導体集積回路の製造方法
FR2773177B1 (fr) 1997-12-29 2000-03-17 France Telecom Procede d'obtention d'une couche de germanium ou silicium monocristallin sur un substrat de silicium ou germanium monocristallin, respectivement, et produits multicouches obtenus
US6069091A (en) * 1997-12-29 2000-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ sequential silicon containing hard mask layer/silicon layer plasma etch method
US6121100A (en) 1997-12-31 2000-09-19 Intel Corporation Method of fabricating a MOS transistor with a raised source/drain extension
US6159852A (en) 1998-02-13 2000-12-12 Micron Technology, Inc. Method of depositing polysilicon, method of fabricating a field effect transistor, method of forming a contact to a substrate, method of forming a capacitor
US6013134A (en) 1998-02-18 2000-01-11 International Business Machines Corporation Advance integrated chemical vapor deposition (AICVD) for semiconductor devices
TW415103B (en) * 1998-03-02 2000-12-11 Ibm Si/SiGe optoelectronic integrated circuits
US6153495A (en) 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
US6245684B1 (en) * 1998-03-13 2001-06-12 Applied Materials, Inc. Method of obtaining a rounded top trench corner for semiconductor trench etch applications
CA2327421A1 (en) * 1998-04-10 1999-10-21 Jeffrey T. Borenstein Silicon-germanium etch stop layer system
JP3219051B2 (ja) 1998-05-08 2001-10-15 日本電気株式会社 半導体装置の製造方法
JP4258034B2 (ja) 1998-05-27 2009-04-30 ソニー株式会社 半導体装置及び半導体装置の製造方法
US6245691B1 (en) * 1998-05-29 2001-06-12 Taiwan Semiconductor Manufacturing Company Ozone-teos method for forming with attenuated surface sensitivity a silicon oxide dielectric layer upon a thermally oxidized silicon substrate layer
US6372356B1 (en) 1998-06-04 2002-04-16 Xerox Corporation Compliant substrates for growing lattice mismatched films
US6207530B1 (en) * 1998-06-19 2001-03-27 International Business Machines Corporation Dual gate FET and process
US6291326B1 (en) * 1998-06-23 2001-09-18 Silicon Genesis Corporation Pre-semiconductor process implant and post-process film separation
JP3403076B2 (ja) 1998-06-30 2003-05-06 株式会社東芝 半導体装置及びその製造方法
JP2000031491A (ja) 1998-07-14 2000-01-28 Hitachi Ltd 半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法
US6344375B1 (en) * 1998-07-28 2002-02-05 Matsushita Electric Industrial Co., Ltd Substrate containing compound semiconductor, method for manufacturing the same and semiconductor device using the same
US6335546B1 (en) * 1998-07-31 2002-01-01 Sharp Kabushiki Kaisha Nitride semiconductor structure, method for producing a nitride semiconductor structure, and light emitting device
US6368733B1 (en) 1998-08-06 2002-04-09 Showa Denko K.K. ELO semiconductor substrate
US6222218B1 (en) * 1998-09-14 2001-04-24 International Business Machines Corporation DRAM trench
US6326281B1 (en) 1998-09-23 2001-12-04 Texas Instruments Incorporated Integrated circuit isolation
JP2000124325A (ja) 1998-10-16 2000-04-28 Nec Corp 半導体装置およびその製造方法
US6239002B1 (en) * 1998-10-19 2001-05-29 Taiwan Semiconductor Manufacturing Company Thermal oxidizing method for forming with attenuated surface sensitivity ozone-teos silicon oxide dielectric layer upon a thermally oxidized silicon substrate layer
US6887762B1 (en) 1998-11-12 2005-05-03 Intel Corporation Method of fabricating a field effect transistor structure with abrupt source/drain junctions
JP2000174148A (ja) * 1998-12-09 2000-06-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6329063B2 (en) 1998-12-11 2001-12-11 Nova Crystals, Inc. Method for producing high quality heteroepitaxial growth using stress engineering and innovative substrates
DE19859429A1 (de) 1998-12-22 2000-06-29 Daimler Chrysler Ag Verfahren zur Herstellung epitaktischer Silizium-Germaniumschichten
US6369438B1 (en) 1998-12-24 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6607948B1 (en) 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
US6130453A (en) 1999-01-04 2000-10-10 International Business Machines Corporation Flash memory structure with floating gate in vertical trench
US6162688A (en) 1999-01-14 2000-12-19 Advanced Micro Devices, Inc. Method of fabricating a transistor with a dielectric underlayer and device incorporating same
DE60042666D1 (de) 1999-01-14 2009-09-17 Panasonic Corp Halbleiterbauelement und Verfahren zu dessen Herstellung
EP1173893A4 (en) 1999-01-15 2007-08-01 Univ California POLYSILICIUM-GERMANIUM FILMS FOR PERFORMING MICRO-ELECTROMECHANICAL SYSTEMS
US6074919A (en) 1999-01-20 2000-06-13 Advanced Micro Devices, Inc. Method of forming an ultrathin gate dielectric
US6235568B1 (en) * 1999-01-22 2001-05-22 Intel Corporation Semiconductor device having deposited silicon regions and a method of fabrication
US6297128B1 (en) * 1999-01-29 2001-10-02 Vantis Corporation Process for manufacturing shallow trenches filled with dielectric material having low mechanical stress
US6133124A (en) 1999-02-05 2000-10-17 Advanced Micro Devices, Inc. Device improvement by source to drain resistance lowering through undersilicidation
US20010042503A1 (en) 1999-02-10 2001-11-22 Lo Yu-Hwa Method for design of epitaxial layer and substrate structures for high-quality epitaxial growth on lattice-mismatched substrates
US6133799A (en) 1999-02-25 2000-10-17 International Business Machines Corporation Voltage controlled oscillator utilizing threshold voltage control of silicon on insulator MOSFETS
US6315384B1 (en) 1999-03-08 2001-11-13 Hewlett-Packard Company Thermal inkjet printhead and high-efficiency polycrystalline silicon resistor system for use therein
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
JP3974329B2 (ja) 1999-03-12 2007-09-12 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｇｅチャネル電界効果トランジスタを形成するための層状構造
US6187657B1 (en) * 1999-03-24 2001-02-13 Advanced Micro Devices, Inc. Dual material gate MOSFET technique
JP4521542B2 (ja) 1999-03-30 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体基板
US6103559A (en) 1999-03-30 2000-08-15 Amd, Inc. (Advanced Micro Devices) Method of making disposable channel masking for both source/drain and LDD implant and subsequent gate fabrication
CN1174477C (zh) * 1999-04-02 2004-11-03 硅谷集团热系统责任有限公司 在氧化生长侧壁衬层之前淀积沟槽填充氧化物的改进的沟槽隔离工艺
US6429124B1 (en) 1999-04-14 2002-08-06 Micron Technology, Inc. Local interconnect structures for integrated circuits and methods for making the same
TW518650B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US6251755B1 (en) 1999-04-22 2001-06-26 International Business Machines Corporation High resolution dopant/impurity incorporation in semiconductors via a scanned atomic force probe
KR100396692B1 (ko) 1999-06-16 2003-09-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
TW591132B (en) * 1999-06-17 2004-06-11 Taiwan Semiconductor Mfg Method of growing SiGe epitaxy
DE60042045D1 (de) * 1999-06-22 2009-06-04 Panasonic Corp Heteroübergangsbipolartransistoren und entsprechende Herstellungsverfahren
US6281532B1 (en) * 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US6228694B1 (en) * 1999-06-28 2001-05-08 Intel Corporation Method of increasing the mobility of MOS transistors by use of localized stress regions
KR100332106B1 (ko) 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 제조 방법
KR100332108B1 (ko) 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
US6151248A (en) 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
KR100301246B1 (ko) 1999-06-30 2001-11-01 박종섭 반도체 소자의 제조 방법
JP2001036054A (ja) 1999-07-19 2001-02-09 Mitsubishi Electric Corp Ｓｏｉ基板の製造方法
US6323108B1 (en) 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
US6242324B1 (en) 1999-08-10 2001-06-05 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating singe crystal materials over CMOS devices
US6876053B1 (en) * 1999-08-13 2005-04-05 Intel Corporation Isolation structure configurations for modifying stresses in semiconductor devices
US6204529B1 (en) * 1999-08-27 2001-03-20 Hsing Lan Lung 8 bit per cell non-volatile semiconductor memory structure utilizing trench technology and dielectric floating gate
US6235567B1 (en) 1999-08-31 2001-05-22 International Business Machines Corporation Silicon-germanium bicmos on soi
US6339232B1 (en) * 1999-09-20 2002-01-15 Kabushika Kaisha Toshiba Semiconductor device
JP2003517726A (ja) 1999-09-20 2003-05-27 アンバーウェーブ システムズ コーポレイション 緩和シリコンゲルマニウム層の作製方法
KR100307636B1 (ko) 1999-10-07 2001-11-02 윤종용 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터 및 그 제조방법
US6249022B1 (en) 1999-10-22 2001-06-19 United Microelectronics Corp. Trench flash memory with nitride spacers for electron trapping
US6096647A (en) 1999-10-25 2000-08-01 Chartered Semiconductor Manufacturing Ltd. Method to form CoSi2 on shallow junction by Si implantation
US6287913B1 (en) * 1999-10-26 2001-09-11 International Business Machines Corporation Double polysilicon process for providing single chip high performance logic and compact embedded memory structure
US6591321B1 (en) 1999-11-09 2003-07-08 International Business Machines Corporation Multiprocessor system bus protocol with group addresses, responses, and priorities
US6690043B1 (en) 1999-11-26 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6214679B1 (en) 1999-12-30 2001-04-10 Intel Corporation Cobalt salicidation method on a silicon germanium film
KR100327596B1 (ko) * 1999-12-31 2002-03-15 박종섭 Ｓｅｇ 공정을 이용한 반도체소자의 콘택 플러그 제조방법
US6352909B1 (en) * 2000-01-06 2002-03-05 Silicon Wafer Technologies, Inc. Process for lift-off of a layer from a substrate
US6271726B1 (en) 2000-01-10 2001-08-07 Conexant Systems, Inc. Wideband, variable gain amplifier
US6294448B1 (en) 2000-01-18 2001-09-25 Taiwan Semiconductor Manufacturing Company Method to improve TiSix salicide formation
US20020030227A1 (en) 2000-01-20 2002-03-14 Bulsara Mayank T. Strained-silicon diffused metal oxide semiconductor field effect transistors
US6750130B1 (en) 2000-01-20 2004-06-15 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6602613B1 (en) * 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6261929B1 (en) 2000-02-24 2001-07-17 North Carolina State University Methods of forming a plurality of semiconductor layers using spaced trench arrays
US6498360B1 (en) 2000-02-29 2002-12-24 University Of Connecticut Coupled-well structure for transport channel in field effect transistors
JP2001244468A (ja) * 2000-03-02 2001-09-07 Sony Corp 半導体装置およびその製造方法
US6316301B1 (en) 2000-03-08 2001-11-13 Sun Microsystems, Inc. Method for sizing PMOS pull-up devices
US6483156B1 (en) * 2000-03-16 2002-11-19 International Business Machines Corporation Double planar gated SOI MOSFET structure
US6368931B1 (en) * 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
JP4698793B2 (ja) * 2000-04-03 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US6362071B1 (en) * 2000-04-05 2002-03-26 Motorola, Inc. Method for forming a semiconductor device with an opening in a dielectric layer
US6268257B1 (en) 2000-04-25 2001-07-31 Advanced Micro Devices, Inc. Method of forming a transistor having a low-resistance gate electrode
US6306698B1 (en) 2000-04-25 2001-10-23 Advanced Micro Devices, Inc. Semiconductor device having metal silicide regions of differing thicknesses above the gate electrode and the source/drain regions, and method of making same
US6319799B1 (en) 2000-05-09 2001-11-20 Board Of Regents, The University Of Texas System High mobility heterojunction transistor and method
JP3603747B2 (ja) 2000-05-11 2004-12-22 三菱住友シリコン株式会社 ＳｉＧｅ膜の形成方法とヘテロ接合トランジスタの製造方法、及びヘテロ接合バイポーラトランジスタ
DE10025264A1 (de) 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
US6573160B2 (en) 2000-05-26 2003-06-03 Motorola, Inc. Method of recrystallizing an amorphous region of a semiconductor
WO2001093338A1 (en) 2000-05-26 2001-12-06 Amberwave Systems Corporation Buried channel strained silicon fet using an ion implanted doped layer
US6313486B1 (en) 2000-06-15 2001-11-06 Board Of Regents, The University Of Texas System Floating gate transistor having buried strained silicon germanium channel layer
JP2003536273A (ja) 2000-06-22 2003-12-02 マサチューセッツ インスティテュート オブ テクノロジー エッチング阻止層システム
ES2261430T3 (es) 2000-06-23 2006-11-16 Submedia, Llc Pantalla de imagen estatica que aparece animada para telespectadores en movimiento.
US6406986B1 (en) 2000-06-26 2002-06-18 Advanced Micro Devices, Inc. Fabrication of a wide metal silicide on a narrow polysilicon gate structure
US7503975B2 (en) 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
KR100407684B1 (ko) * 2000-06-28 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6429061B1 (en) 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
WO2002013262A2 (en) 2000-08-07 2002-02-14 Amberwave Systems Corporation Gate technology for strained surface channel and strained buried channel mosfet devices
WO2002015244A2 (en) 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6420937B1 (en) * 2000-08-29 2002-07-16 Matsushita Electric Industrial Co., Ltd. Voltage controlled oscillator with power amplifier
JP2002076334A (ja) 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置及びその製造方法
JP3998408B2 (ja) * 2000-09-29 2007-10-24 株式会社東芝 半導体装置及びその製造方法
US6524935B1 (en) 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
US6503833B1 (en) * 2000-11-15 2003-01-07 International Business Machines Corporation Self-aligned silicide (salicide) process for strained silicon MOSFET ON SiGe and structure formed thereby
DE10056871B4 (de) 2000-11-16 2007-07-12 Advanced Micro Devices, Inc., Sunnyvale Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
JP4597479B2 (ja) * 2000-11-22 2010-12-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2002164520A (ja) 2000-11-27 2002-06-07 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
US7312485B2 (en) * 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US20020100942A1 (en) * 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
WO2002047168A2 (en) 2000-12-04 2002-06-13 Amberwave Systems Corporation Cmos inverter circuits utilizing strained silicon surface channel mosfets
JP2003086708A (ja) 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
WO2002052652A1 (en) * 2000-12-26 2002-07-04 Matsushita Electric Industrial Co., Ltd. Semiconductor device and its manufacturing method
JP3618319B2 (ja) * 2000-12-26 2005-02-09 松下電器産業株式会社 半導体装置及びその製造方法
US6563152B2 (en) * 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US6774010B2 (en) 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
US6674102B2 (en) 2001-01-25 2004-01-06 International Business Machines Corporation Sti pull-down to control SiGe facet growth
US6653200B2 (en) * 2001-01-26 2003-11-25 Applied Materials, Inc. Trench fill process for reducing stress in shallow trench isolation
US6444578B1 (en) 2001-02-21 2002-09-03 International Business Machines Corporation Self-aligned silicide process for reduction of Si consumption in shallow junction and thin SOI electronic devices
US6410371B1 (en) 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US20020123180A1 (en) 2001-03-01 2002-09-05 Peter Rabkin Transistor and memory cell with ultra-short gate feature and method of fabricating the same
EP1364411A1 (en) 2001-03-02 2003-11-26 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
US6703688B1 (en) 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6723661B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6646322B2 (en) * 2001-03-02 2003-11-11 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6677192B1 (en) * 2001-03-02 2004-01-13 Amberwave Systems Corporation Method of fabricating a relaxed silicon germanium platform having planarizing for high speed CMOS electronics and high speed analog circuits
US6724008B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
WO2002071488A1 (en) 2001-03-02 2002-09-12 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6593641B1 (en) 2001-03-02 2003-07-15 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6900103B2 (en) 2001-03-02 2005-05-31 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
WO2002071491A1 (en) 2001-03-02 2002-09-12 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
DE10114243B4 (de) 2001-03-22 2004-07-29 Heraeus Kulzer Gmbh & Co. Kg Verfahren zur Herstellung einer Prothese sowie Prothesenwerkstoff und dessen Verwendung
JP2002289533A (ja) 2001-03-26 2002-10-04 Kentaro Sawano 半導体表面の研磨方法、半導体デバイスの製造方法および半導体デバイス
US6603156B2 (en) 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
WO2002082514A1 (en) 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
JP4211236B2 (ja) 2001-04-25 2009-01-21 株式会社Ｓｕｍｃｏ 鉄シリサイドの成膜方法並びに半導体ウェーハ及び光半導体装置
US6555880B2 (en) 2001-06-07 2003-04-29 International Business Machines Corporation Self-aligned silicide process utilizing ion implants for reduced silicon consumption and control of the silicide formation temperature and structure formed thereby
EP1397832A2 (en) * 2001-06-08 2004-03-17 Amberwave Systems Corporation Method for isolating semiconductor devices
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6855649B2 (en) * 2001-06-12 2005-02-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6900094B2 (en) * 2001-06-14 2005-05-31 Amberwave Systems Corporation Method of selective removal of SiGe alloys
US6709929B2 (en) 2001-06-25 2004-03-23 North Carolina State University Methods of forming nano-scale electronic and optoelectronic devices using non-photolithographically defined nano-channel templates
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
EP1415331A2 (en) * 2001-08-06 2004-05-06 Massachusetts Institute Of Technology Formation of planar strained layers
US6974735B2 (en) * 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
EP1428262A2 (en) * 2001-09-21 2004-06-16 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
AU2002341803A1 (en) 2001-09-24 2003-04-07 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
KR100455725B1 (ko) 2001-10-08 2004-11-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
JP3952735B2 (ja) 2001-10-25 2007-08-01 ソニー株式会社 半導体装置の製造方法
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6703271B2 (en) * 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
US6657276B1 (en) * 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
US6624478B2 (en) 2002-01-30 2003-09-23 International Business Machines Corporation High mobility transistors in SOI and method for forming
US6492216B1 (en) * 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
US6583000B1 (en) * 2002-02-07 2003-06-24 Sharp Laboratories Of America, Inc. Process integration of Si1-xGex CMOS with Si1-xGex relaxation after STI formation
US6649492B2 (en) 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
US6562703B1 (en) 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
US7060632B2 (en) 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
JP2003273206A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置とその製造方法
US6605498B1 (en) * 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
US7494901B2 (en) * 2002-04-05 2009-02-24 Microng Technology, Inc. Methods of forming semiconductor-on-insulator constructions
US6743651B2 (en) 2002-04-23 2004-06-01 International Business Machines Corporation Method of forming a SiGe-on-insulator substrate using separation by implantation of oxygen
JP2003347399A (ja) * 2002-05-23 2003-12-05 Sharp Corp 半導体基板の製造方法
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US7615829B2 (en) 2002-06-07 2009-11-10 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US6946371B2 (en) 2002-06-10 2005-09-20 Amberwave Systems Corporation Methods of fabricating semiconductor structures having epitaxially grown source and drain elements
US6887773B2 (en) 2002-06-19 2005-05-03 Luxtera, Inc. Methods of incorporating germanium within CMOS process
US6764908B1 (en) * 2002-06-19 2004-07-20 Advanced Micro Devices, Inc. Narrow width CMOS devices fabricated on strained lattice semiconductor substrates with maximized NMOS and PMOS drive currents
US6982474B2 (en) * 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
FR2842349B1 (fr) 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
US7473947B2 (en) * 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
US6812086B2 (en) * 2002-07-16 2004-11-02 Intel Corporation Method of making a semiconductor transistor
US6828632B2 (en) * 2002-07-18 2004-12-07 Micron Technology, Inc. Stable PD-SOI devices and methods
JP4368095B2 (ja) * 2002-08-21 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US6699765B1 (en) * 2002-08-29 2004-03-02 Micrel, Inc. Method of fabricating a bipolar transistor using selective epitaxially grown SiGe base layer
US6787864B2 (en) 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
US6743684B2 (en) * 2002-10-11 2004-06-01 Texas Instruments Incorporated Method to produce localized halo for MOS transistor
US6657223B1 (en) * 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US6703648B1 (en) * 2002-10-29 2004-03-09 Advanced Micro Devices, Inc. Strained silicon PMOS having silicon germanium source/drain extensions and method for its fabrication
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
US6696348B1 (en) * 2002-12-09 2004-02-24 Advanced Micro Devices, Inc. Wide neck shallow trench isolation region to prevent strain relaxation at shallow trench isolation region edges
US6818938B1 (en) 2002-12-10 2004-11-16 National Semiconductor Corporation MOS transistor and method of forming the transistor with a channel region in a layer of composite material
US7012314B2 (en) 2002-12-18 2006-03-14 Agere Systems Inc. Semiconductor devices with reduced active region defects and unique contacting schemes
US20040119101A1 (en) * 2002-12-23 2004-06-24 Gerhard Schrom Contact layout for MOSFETs under tensile strain
US7122395B2 (en) 2002-12-23 2006-10-17 Motorola, Inc. Method of forming semiconductor devices through epitaxy
US6730576B1 (en) * 2002-12-31 2004-05-04 Advanced Micro Devices, Inc. Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer
US6825086B2 (en) * 2003-01-17 2004-11-30 Sharp Laboratories Of America, Inc. Strained-silicon channel CMOS with sacrificial shallow trench isolation oxide liner
US7001837B2 (en) * 2003-01-17 2006-02-21 Advanced Micro Devices, Inc. Semiconductor with tensile strained substrate and method of making the same
US6924181B2 (en) 2003-02-13 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Strained silicon layer semiconductor product employing strained insulator layer
US6921913B2 (en) * 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
US20040175893A1 (en) 2003-03-07 2004-09-09 Applied Materials, Inc. Apparatuses and methods for forming a substantially facet-free epitaxial film
US6955952B2 (en) 2003-03-07 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Strain balanced structure with a tensile strained silicon channel and a compressive strained silicon-germanium channel for CMOS performance enhancement
US6909186B2 (en) 2003-05-01 2005-06-21 International Business Machines Corporation High performance FET devices and methods therefor
US6982433B2 (en) * 2003-06-12 2006-01-03 Intel Corporation Gate-induced strain for MOS performance improvement
US6974733B2 (en) 2003-06-16 2005-12-13 Intel Corporation Double-gate transistor with enhanced carrier mobility
JP2005011915A (ja) 2003-06-18 2005-01-13 Hitachi Ltd 半導体装置、半導体回路モジュールおよびその製造方法
US20040262683A1 (en) 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US20050112048A1 (en) 2003-11-25 2005-05-26 Loucas Tsakalakos Elongated nano-structures and related devices
US6949482B2 (en) 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
US6929992B1 (en) * 2003-12-17 2005-08-16 Advanced Micro Devices, Inc. Strained silicon MOSFETs having NMOS gates with work functions for compensating NMOS threshold voltage shift
WO2005116304A2 (en) 2004-04-23 2005-12-08 Asm America, Inc. In situ doped epitaxial films
US7172933B2 (en) * 2004-06-10 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed polysilicon gate structure for a strained silicon MOSFET device
US7396743B2 (en) 2004-06-10 2008-07-08 Singh Kaushal K Low temperature epitaxial growth of silicon-containing films using UV radiation
US7495266B2 (en) 2004-06-16 2009-02-24 Massachusetts Institute Of Technology Strained silicon-on-silicon by wafer bonding and layer transfer
KR100642747B1 (ko) 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831682B1 (ko) * 2006-12-29 2008-05-22 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100969588B1 (ko) * 2007-03-20 2010-07-12 가부시키가이샤 사무코 Ｓｏｉ 웨이퍼 및 그 제조 방법
KR20210027056A (ko) * 2019-08-27 2021-03-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 저유전상수를 가진 측벽 스페이서를 구비한 rf 스위치 디바이스

Also Published As

Publication number Publication date
JP2011009760A (ja) 2011-01-13
JP2006521026A (ja) 2006-09-14
JP5508982B2 (ja) 2014-06-04
EP1602125A2 (en) 2005-12-07
JP4585510B2 (ja) 2010-11-24
EP1602125B1 (en) 2019-06-26
WO2004081982A2 (en) 2004-09-23
WO2004081982A3 (en) 2004-12-16
US20050205859A1 (en) 2005-09-22
US7504704B2 (en) 2009-03-17
US6960781B2 (en) 2005-11-01
CN100437970C (zh) 2008-11-26
KR100728173B1 (ko) 2007-06-13
US20040173812A1 (en) 2004-09-09
CN1774799A (zh) 2006-05-17

Similar Documents

Publication Publication Date Title
KR100728173B1 (ko) 쉘로우 트렌치 분리법
US7335545B2 (en) Control of strain in device layers by prevention of relaxation
US7307273B2 (en) Control of strain in device layers by selective relaxation
US7575968B2 (en) Inverse slope isolation and dual surface orientation integration
US7928436B2 (en) Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
US7109516B2 (en) Strained-semiconductor-on-insulator finFET device structures
US7384830B2 (en) Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
US7713834B2 (en) Method of forming isolation regions for integrated circuits
US20080070397A1 (en) Methods for Selective Placement of Dislocation Arrays
US7238588B2 (en) Silicon buffered shallow trench isolation
KR20140125376A (ko) 반도체 장치 및 그 제조 방법
JP2006511096A (ja) Ｃｍｏｓプロセス中に歪み半導基板層を保護する方法
US20050217566A1 (en) Method for producing one or more monocrystalline layers, each with a different lattice structure, on one plane of a series of layers
US12191208B2 (en) Dual strained semiconductor substrate and patterning
WO2007035398A2 (en) Control of strain in device layers by selective relaxation and prevention of relaxation
HK1091319A (en) Shallow trench isolation process
US9209065B1 (en) Engineered substrate and device for co-integration of strained silicon and relaxed silicon

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

Patent event date: 20050906

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20050906

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20061016

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070424

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070607

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070608

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
G170 Re-publication after modification of scope of protection [patent]
PG1701 Publication of correction
PR1001 Payment of annual fee

Payment date: 20100205

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110524

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20120523

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130523

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130523

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140526

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140526

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20150522

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20150522

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20160526

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20160526

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20170529

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20180525

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20180525

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20190529

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20190529

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20210526

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20230523

Start annual number: 17

End annual number: 17

PC1801 Expiration of term

Termination date: 20240905

Termination category: Expiration of duration