JPH02210816A - 化合物半導体積層体 - Google Patents
化合物半導体積層体Info
- Publication number
- JPH02210816A JPH02210816A JP2969789A JP2969789A JPH02210816A JP H02210816 A JPH02210816 A JP H02210816A JP 2969789 A JP2969789 A JP 2969789A JP 2969789 A JP2969789 A JP 2969789A JP H02210816 A JPH02210816 A JP H02210816A
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- layer
- semiconductor layer
- silicon substrate
- lattice constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
結晶性が良好な大面積の化合物半導体積層体に関し、
ガリウムヒ素、ゲルマニウムより結晶格子定数の大きな
化合物半導体層を、大面積のシリコン基板上に結晶性が
良好となるように形成可能とすることを目的とし、 シリコン基板上に化合物半導体層を有する化合物半導体
積層体において、前記のシリコン基板と前記の化合物半
導体層との間に、前記の化合物半導体層の結晶格子定数
とお＼むね同一の結晶格子定数を有するゲルマニウムと
錫との混晶層が介在されてなる化合物半導体積層体をも
って構成される。
化合物半導体層を、大面積のシリコン基板上に結晶性が
良好となるように形成可能とすることを目的とし、 シリコン基板上に化合物半導体層を有する化合物半導体
積層体において、前記のシリコン基板と前記の化合物半
導体層との間に、前記の化合物半導体層の結晶格子定数
とお＼むね同一の結晶格子定数を有するゲルマニウムと
錫との混晶層が介在されてなる化合物半導体積層体をも
って構成される。
本発明は、化合物半導体積層体の改良、特に、結晶性が
良好な大面積の化合物半導体積層体の改良に関する。
良好な大面積の化合物半導体積層体の改良に関する。
化合物半導体を用いた電子デバイスは、現在多用されて
いるシリコン半導体を用いた電子デバイスよりも高速に
信号処理をすることができる特徴を有している。しかし
、化合物半導体には、ガリウム、インジュウム等の稀少
な金属が使用されるため、価格が高く、また、シリコン
基板のような大面積の基板を製造することは困難であっ
た。
いるシリコン半導体を用いた電子デバイスよりも高速に
信号処理をすることができる特徴を有している。しかし
、化合物半導体には、ガリウム、インジュウム等の稀少
な金属が使用されるため、価格が高く、また、シリコン
基板のような大面積の基板を製造することは困難であっ
た。
近年、大面積の化合物半導体基板を製造する研究が種々
なされた結果、最近になって、気相成長法（ＣＶＤ法）
、分子線結晶成長法（ＭＢＥ法）等の結晶成長法を使用
してシリコン基板上に化合物半導体層を結晶成長させ、
大面積の化合物半導体基板を製造することが可能になっ
てきた。しかし、結晶成長した化合物半導体層には多く
の転位等の欠陥が含まれ、表面モホロジーが悪くて一表
面に凹凸が形成されるため、この化合物半導体層上に高
集積度をもって電子デバイスを形成することは、現状で
は不可能である。このように、表面モホロジーが悪くな
る主な原因は、シリコンの結晶格子定数と化合物半導体
、例えばガリウムヒ素の結晶格子定数との間には約４％
の相違があり、また、熱膨張係数も２倍と大きく相違す
るためと考えられる。そこで、この問題を解決するため
に、シリコン基板とガリウムヒ素層との間にガリウムヒ
素と結晶格子定数が殆ど等しく、また、熱膨張係数も同
等であるゲルマニウムの層を介在させ、シリコン基板と
ガリウムヒ素層との間に格子不整合により発生する転位
を吸収させる方法が開発された。
なされた結果、最近になって、気相成長法（ＣＶＤ法）
、分子線結晶成長法（ＭＢＥ法）等の結晶成長法を使用
してシリコン基板上に化合物半導体層を結晶成長させ、
大面積の化合物半導体基板を製造することが可能になっ
てきた。しかし、結晶成長した化合物半導体層には多く
の転位等の欠陥が含まれ、表面モホロジーが悪くて一表
面に凹凸が形成されるため、この化合物半導体層上に高
集積度をもって電子デバイスを形成することは、現状で
は不可能である。このように、表面モホロジーが悪くな
る主な原因は、シリコンの結晶格子定数と化合物半導体
、例えばガリウムヒ素の結晶格子定数との間には約４％
の相違があり、また、熱膨張係数も２倍と大きく相違す
るためと考えられる。そこで、この問題を解決するため
に、シリコン基板とガリウムヒ素層との間にガリウムヒ
素と結晶格子定数が殆ど等しく、また、熱膨張係数も同
等であるゲルマニウムの層を介在させ、シリコン基板と
ガリウムヒ素層との間に格子不整合により発生する転位
を吸収させる方法が開発された。
ところが、化合物半導体層がガリウムヒ素よりも結晶格
子定数が大きいインジニウムガリウムヒ素、インジュウ
ムリン、インジュウムヒ素、インジュウムアンチモン等
である場合には、ゲルマニウム層をバッファ層として介
在させても、シリコン基板と化合物半導体層との格子不
整合を緩和することができず、界面に発生した転位が化
合物半導体層表面にまで達して、デバイスを形成したと
きの電気的特性を著しく低下させる。
子定数が大きいインジニウムガリウムヒ素、インジュウ
ムリン、インジュウムヒ素、インジュウムアンチモン等
である場合には、ゲルマニウム層をバッファ層として介
在させても、シリコン基板と化合物半導体層との格子不
整合を緩和することができず、界面に発生した転位が化
合物半導体層表面にまで達して、デバイスを形成したと
きの電気的特性を著しく低下させる。
本発明の目的は、ガリウムヒ素、ゲルマニウムより結晶
格子定数の大きな化合物半導体層を、大面積のシリコン
基板上に結晶性が良好となるように形成可能とすること
にある。
格子定数の大きな化合物半導体層を、大面積のシリコン
基板上に結晶性が良好となるように形成可能とすること
にある。
上記の目的は、シリコン基板（１）上に化合物半導体層
（３）を有する化合物半導体積層体において、前記のシ
リコン基板（１）と前記の化合物半導体層（３）との間
に、前記の化合物半導体層（３）の結晶格子定数とお−
むね同一の結晶格子定数を有するゲルマニウムと錫との
混晶層（２）を介在させてなる化合物半導体積層体によ
って達成される。この介在させる混晶層は、結晶格子定
数が、シリコンの結晶格子定数から前記の化合物半導体
層（３）の結晶格子定数まで、次第に変化させである積
層構成（２・２１）としてもよい。
（３）を有する化合物半導体積層体において、前記のシ
リコン基板（１）と前記の化合物半導体層（３）との間
に、前記の化合物半導体層（３）の結晶格子定数とお−
むね同一の結晶格子定数を有するゲルマニウムと錫との
混晶層（２）を介在させてなる化合物半導体積層体によ
って達成される。この介在させる混晶層は、結晶格子定
数が、シリコンの結晶格子定数から前記の化合物半導体
層（３）の結晶格子定数まで、次第に変化させである積
層構成（２・２１）としてもよい。
第１図参照
本発明に係る化合物半導体積層体においては、シリコン
基ＦｉＩの上に、例えばゲルマニウムと錫との混晶であ
るＧｅ、−１１３Ｈ，よりなる第２の化合物半導体層２
をバッファ層として形成し、その上に化合物半導体層３
を形成する。Ｇｅ、□Ｓｎｘは、その混晶比Ｘの値を変
えることにより、結晶格子定数を５．６４６１３人から
６．４８９２０人まで連続的に変えることができる。Ｇ
ｅ＋−ｘ Ｓｎ、よりなる第２の化合物半導体層２の結
晶格子定数が、その上に形成される化合物半導体層３の
結晶格子定数と一致するように混晶比Ｘを選定すれば、
Ｇｅ＋−＊Ｓｎ、よりなる第２の化合物半導体１１１２
と化合物半導体層３との界面５には転位は発生しない。
基ＦｉＩの上に、例えばゲルマニウムと錫との混晶であ
るＧｅ、−１１３Ｈ，よりなる第２の化合物半導体層２
をバッファ層として形成し、その上に化合物半導体層３
を形成する。Ｇｅ、□Ｓｎｘは、その混晶比Ｘの値を変
えることにより、結晶格子定数を５．６４６１３人から
６．４８９２０人まで連続的に変えることができる。Ｇ
ｅ＋−ｘ Ｓｎ、よりなる第２の化合物半導体層２の結
晶格子定数が、その上に形成される化合物半導体層３の
結晶格子定数と一致するように混晶比Ｘを選定すれば、
Ｇｅ＋−＊Ｓｎ、よりなる第２の化合物半導体１１１２
と化合物半導体層３との界面５には転位は発生しない。
一方、シリコン基板ｌとＧｅ＋□Ｓｎ、よりなる第２の
化合物半導体層２との結晶格子定数は不整合となるので
、その界面４には結晶格子定数の不整合による転位が多
数発生するが、Ｇｅ＋−ｘｓｎｇよりなる第２の化合物
半導体層２の膜厚を十分厚く形成すれば、Ｇｅ＋−＊Ｓ
ｎｙよりなる第２の化合物半導体層２の表面５に達する
転位の数を十分減少させることができる。この結果、化
合物半導体層３の表面に達する転位は、シリコン基板１
とＧｅ、−、Ｓｎ、よりなる第２の化合物半導体層２と
の界面４に発生した転位のうちの極く一部だけとなる。
化合物半導体層２との結晶格子定数は不整合となるので
、その界面４には結晶格子定数の不整合による転位が多
数発生するが、Ｇｅ＋−ｘｓｎｇよりなる第２の化合物
半導体層２の膜厚を十分厚く形成すれば、Ｇｅ＋−＊Ｓ
ｎｙよりなる第２の化合物半導体層２の表面５に達する
転位の数を十分減少させることができる。この結果、化
合物半導体層３の表面に達する転位は、シリコン基板１
とＧｅ、−、Ｓｎ、よりなる第２の化合物半導体層２と
の界面４に発生した転位のうちの極く一部だけとなる。
第１表
シリコン ５．４３０９５ゲルマニウム
５．６４６１３錫
６．４８９２０ガリウムヒ素
５．６５３３インジユウムヒ素 ６．０５８４
インジエうムアンチモン ６．４７９４インジエうム
リン ５．８６８６ガリウムアンチモン
６．０９５９このように、Ｇｅ、−、Ｓｎ、ｌよりな
る化合物半導体層２は、第１表に示すインジェウムヒ素
、インジュウムアンチモン、インジュウムリン、ガリウ
ムアンチモン、または、インジュウムヒ素とガリウムヒ
素との間の格子定数を有するインジュウムガリウムヒ素
等のガリウムより大きい格子定数を有する化合物半導体
層を成長させるときのバッファ層として両者の界面５に
新たに転位等の欠陥が発生するのを防ぐとともに、シリ
コン基板１と第２の化合物半導体層２との界面４に発生
した転位が化合物半導体層３の表面に達するのを抑制す
るので、化合物半導体層３の表面モホロジーは極めて平
坦となり、そこに形成されるデバイスの電気的特性は良
好となる。
５．６４６１３錫
６．４８９２０ガリウムヒ素
５．６５３３インジユウムヒ素 ６．０５８４
インジエうムアンチモン ６．４７９４インジエうム
リン ５．８６８６ガリウムアンチモン
６．０９５９このように、Ｇｅ、−、Ｓｎ、ｌよりな
る化合物半導体層２は、第１表に示すインジェウムヒ素
、インジュウムアンチモン、インジュウムリン、ガリウ
ムアンチモン、または、インジュウムヒ素とガリウムヒ
素との間の格子定数を有するインジュウムガリウムヒ素
等のガリウムより大きい格子定数を有する化合物半導体
層を成長させるときのバッファ層として両者の界面５に
新たに転位等の欠陥が発生するのを防ぐとともに、シリ
コン基板１と第２の化合物半導体層２との界面４に発生
した転位が化合物半導体層３の表面に達するのを抑制す
るので、化合物半導体層３の表面モホロジーは極めて平
坦となり、そこに形成されるデバイスの電気的特性は良
好となる。
なお、シリコン基板１と化合物半導体層３との間に少な
くとも２層の化合物半導体層を介在させ、その格子定数
をシリコン基板１の格子定数から化合物半導体層３の格
子定数まで次第に変化させれば、各界面の格子不整合は
縮小され、各界面に発生する転位が減少して、化合物半
導体層３の表面モホロジーはさらに平坦となる。
くとも２層の化合物半導体層を介在させ、その格子定数
をシリコン基板１の格子定数から化合物半導体層３の格
子定数まで次第に変化させれば、各界面の格子不整合は
縮小され、各界面に発生する転位が減少して、化合物半
導体層３の表面モホロジーはさらに平坦となる。
以下、図面を参照しつ〜、本発明の二つの実施例に係る
化合物半導体積層体について説明する。
化合物半導体積層体について説明する。
男ｉｆｆ
第２図参照
シリコン基板１上に、Ｇｅａ、ｔａＳｎｏ、ｔｉよりな
る化合物半導体層２とＩ ｎｏ、ｓ＊Ｇａｏ、ａｙＡｓ
層３とＩｎＰ層６とを形成したものであり、その製造方
法を以下に説明する。
る化合物半導体層２とＩ ｎｏ、ｓ＊Ｇａｏ、ａｙＡｓ
層３とＩｎＰ層６とを形成したものであり、その製造方
法を以下に説明する。
シリコン基板１上に例えばテトラメチルゲルマニウムと
テトラメチル錫とを使用してなす有機金属気相成長法（
ＭＯＣＶＤ法）を使用して、Ｇｅｏ、ｑａＳｎ・、ｉｈ
よりなる化合物半導体層２をｌｎ厚程度に形成し、その
上に、例えばトリメチルインジュウムとトリメチルガリ
ウムとアルシンとを使用してなすＭＯＣＶＤ法を使用し
てＩ ｎ ＊、 ｓｓＧ ａ １１．４ｔＡ ５層３を
１．０００人厚程度に形成し、さらに例えばトリメチル
インジュウムとホスフィンとを使用してなすＭＯＣＶＤ
法を使用してＩｎＰ層６を５．０００人厚程度に形成す
る。
テトラメチル錫とを使用してなす有機金属気相成長法（
ＭＯＣＶＤ法）を使用して、Ｇｅｏ、ｑａＳｎ・、ｉｈ
よりなる化合物半導体層２をｌｎ厚程度に形成し、その
上に、例えばトリメチルインジュウムとトリメチルガリ
ウムとアルシンとを使用してなすＭＯＣＶＤ法を使用し
てＩ ｎ ＊、 ｓｓＧ ａ １１．４ｔＡ ５層３を
１．０００人厚程度に形成し、さらに例えばトリメチル
インジュウムとホスフィンとを使用してなすＭＯＣＶＤ
法を使用してＩｎＰ層６を５．０００人厚程度に形成す
る。
Ｇｅｏ、ｙａＳｎｏ、ｇｉ層２とＩ ｎ ｏ、 ｓｓＧ
ａ ｏ、 ４？Ａ ５層３とＩｎＰ層・６との結晶格
子定数はそれぞれ５．８６８６人となり、同一であるた
め、これらの層の界面５・７には格子不整合による転位
は発生しない、シリコン基板１とＧ ｅａ、ｙａｓ ｎ
ｏ、ｘｂ層２との界面４には格子不整合による転位が発
生するが、Ｑ ｅｅ、ｙ４ｓ ｎｓ、ｘｉ層２の厚さを
１ｎ厚程度以上にすることにより、Ｇｅ＠、ｑａｓｎｏ
、ｔｈ層２の表面に達する転位の数を減少させることが
できる。また、ＩｎＰ層６と同じ結晶格子定数を有し、
しかも異なる組成を有するＩ ｎ ｏ、 ｓｓＧ ａ
ｏｌｔＡ ｓ層３をＩｎＰ層６とＧｅ＠、ｒａＳｎｏ、
＊ｈ層２との間に形成することによって、Ｇｅｏ、ｒａ
Ｓｎｏ、ｔｂ層２の表面に達した転位をさらに減少させ
ることができ、ＩｎＰ層６の表面モホロジーが平坦にな
る。
ａ ｏ、 ４？Ａ ５層３とＩｎＰ層・６との結晶格
子定数はそれぞれ５．８６８６人となり、同一であるた
め、これらの層の界面５・７には格子不整合による転位
は発生しない、シリコン基板１とＧ ｅａ、ｙａｓ ｎ
ｏ、ｘｂ層２との界面４には格子不整合による転位が発
生するが、Ｑ ｅｅ、ｙ４ｓ ｎｓ、ｘｉ層２の厚さを
１ｎ厚程度以上にすることにより、Ｇｅ＠、ｑａｓｎｏ
、ｔｈ層２の表面に達する転位の数を減少させることが
できる。また、ＩｎＰ層６と同じ結晶格子定数を有し、
しかも異なる組成を有するＩ ｎ ｏ、 ｓｓＧ ａ
ｏｌｔＡ ｓ層３をＩｎＰ層６とＧｅ＠、ｒａＳｎｏ、
＊ｈ層２との間に形成することによって、Ｇｅｏ、ｒａ
Ｓｎｏ、ｔｂ層２の表面に達した転位をさらに減少させ
ることができ、ＩｎＰ層６の表面モホロジーが平坦にな
る。
男」■殊
第３図参照
シリコン基板１上に、Ｇｅ層２１とＧｅａ、ｙ４Ｓｎ＊
、ｚｈ層２とＩ ｎ ｏ、 ｓｓＧ ａ ｅ、 ４？Ａ
ｓ層３と１ｎＰ層６とを形成したものであり、その製
造方法を以下に説明する。
、ｚｈ層２とＩ ｎ ｏ、 ｓｓＧ ａ ｅ、 ４？Ａ
ｓ層３と１ｎＰ層６とを形成したものであり、その製
造方法を以下に説明する。
シリコン基板１上にＭＯＣＶＤ法を使用してＧｅ層２１
を０．５μ厚程度に形成し、その上にＧｅｏ、ｔａＳｎ
ｏ、ｔｉ層２を０．５ｎ厚程度に形成し、次いで、Ｉ
ｎｓ、５ｓＧａ＊、５ｙＡｊ１層３を１ 、０００人厚
程度に形成し、さらにＩｎＰ層６を５，０００人厚程度
に形成する。シリコン基板１からＩｎｏ、ｓｓＧ ａ
ｏ、 ４？Ａ Ｓ層３まで結晶格子定数が２段階に変化
するので、シリコン基板ｌとＧｅ層２１との界面８の格
子不整合及びＧｅ層２１とＧｅｏ、ｔａＳｎｏ、ｚｉ層
２との界面９の格子不整合は、シリコン基板１とＧｅｏ
、ｖａＳｎｏ、ｘｈ層２との界面の格子不整合より縮小
され、それぞれの界面８・９に発生する転位の数は減少
し、ＩｎＰ層６の表面のモホロジーは、さらに平坦化さ
れる。なお、結晶格子定数を変化させる段階を多くすれ
ばする程、より結晶性の良好な化合物半導体層６が得ら
れる。
を０．５μ厚程度に形成し、その上にＧｅｏ、ｔａＳｎ
ｏ、ｔｉ層２を０．５ｎ厚程度に形成し、次いで、Ｉ
ｎｓ、５ｓＧａ＊、５ｙＡｊ１層３を１ 、０００人厚
程度に形成し、さらにＩｎＰ層６を５，０００人厚程度
に形成する。シリコン基板１からＩｎｏ、ｓｓＧ ａ
ｏ、 ４？Ａ Ｓ層３まで結晶格子定数が２段階に変化
するので、シリコン基板ｌとＧｅ層２１との界面８の格
子不整合及びＧｅ層２１とＧｅｏ、ｔａＳｎｏ、ｚｉ層
２との界面９の格子不整合は、シリコン基板１とＧｅｏ
、ｖａＳｎｏ、ｘｈ層２との界面の格子不整合より縮小
され、それぞれの界面８・９に発生する転位の数は減少
し、ＩｎＰ層６の表面のモホロジーは、さらに平坦化さ
れる。なお、結晶格子定数を変化させる段階を多くすれ
ばする程、より結晶性の良好な化合物半導体層６が得ら
れる。
なお、上記実施例では、いずれもＭＯＣＶＤ法によるＧ
ｅＳｎ層の成長は３００〜５５０℃の温度にて行う、３
００°Ｃより低いと成長層が形成できず５５０℃より高
くなるとＳｎの蒸発が起こり良好な結晶が得られない。
ｅＳｎ層の成長は３００〜５５０℃の温度にて行う、３
００°Ｃより低いと成長層が形成できず５５０℃より高
くなるとＳｎの蒸発が起こり良好な結晶が得られない。
以上説明せるとおり、本発明に係る化合物半導体積層体
においては、シリコン基板と化合物半導体層との間に、
化合物半導体層の結晶格子定数とお＼むね同一の結晶格
子定数を存する第２の化合物半導体層を介在させてなる
ことにより、シリコン基板と化合物半導体層との格子不
整合を緩和し、転位の発生を低減することができるので
、ガリウムヒ素、ゲルマニウム等より結晶格子定数の大
きい化合物半導体層を大面積のシリコン基板上に結晶性
が良好となるように形成することができる。
においては、シリコン基板と化合物半導体層との間に、
化合物半導体層の結晶格子定数とお＼むね同一の結晶格
子定数を存する第２の化合物半導体層を介在させてなる
ことにより、シリコン基板と化合物半導体層との格子不
整合を緩和し、転位の発生を低減することができるので
、ガリウムヒ素、ゲルマニウム等より結晶格子定数の大
きい化合物半導体層を大面積のシリコン基板上に結晶性
が良好となるように形成することができる。
第１図は、本発明に係る化合物半導体積層体の原理説明
図である。 第２図は、本発明の第１実施例に係る化合物半導体積層
体の説明図である。 第３図は、本発明の第２実施例に係る化合物半導体積層
体の説明図である。 ｌ・・・シリコン基板、 ２．３．６．２１・・・化合物半導体層、４．５．７．
８．９・・・界面。
図である。 第２図は、本発明の第１実施例に係る化合物半導体積層
体の説明図である。 第３図は、本発明の第２実施例に係る化合物半導体積層
体の説明図である。 ｌ・・・シリコン基板、 ２．３．６．２１・・・化合物半導体層、４．５．７．
８．９・・・界面。
Claims (1)
- 【特許請求の範囲】 シリコン基板（１）上に化合物半導体層（３）を有する
化合物半導体積層体において、 前記シリコン基板（１）と前記化合物半導体層（３）と
の間に、前記化合物半導体層（３）の結晶格子定数とお
ゝむね同一の結晶格子定数を有するゲルマニウムと錫と
の混晶層（２）が介在されてなる ことを特徴とする化合物半導体積層体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2969789A JPH02210816A (ja) | 1989-02-10 | 1989-02-10 | 化合物半導体積層体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2969789A JPH02210816A (ja) | 1989-02-10 | 1989-02-10 | 化合物半導体積層体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210816A true JPH02210816A (ja) | 1990-08-22 |
Family
ID=12283302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2969789A Pending JPH02210816A (ja) | 1989-02-10 | 1989-02-10 | 化合物半導体積層体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210816A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876010B1 (en) | 1997-06-24 | 2005-04-05 | Massachusetts Institute Of Technology | Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization |
| US6881632B2 (en) | 2000-12-04 | 2005-04-19 | Amberwave Systems Corporation | Method of fabricating CMOS inverter and integrated circuits utilizing strained surface channel MOSFETS |
| US6921914B2 (en) | 2000-08-16 | 2005-07-26 | Massachusetts Institute Of Technology | Process for producing semiconductor article using graded epitaxial growth |
| US6940089B2 (en) | 2001-04-04 | 2005-09-06 | Massachusetts Institute Of Technology | Semiconductor device structure |
| US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US7049627B2 (en) | 2002-08-23 | 2006-05-23 | Amberwave Systems Corporation | Semiconductor heterostructures and related methods |
| US7060632B2 (en) | 2002-03-14 | 2006-06-13 | Amberwave Systems Corporation | Methods for fabricating strained layers on semiconductor substrates |
| US7074623B2 (en) | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
| US7122449B2 (en) | 2002-06-10 | 2006-10-17 | Amberwave Systems Corporation | Methods of fabricating semiconductor structures having epitaxially grown source and drain elements |
| US7217603B2 (en) | 2002-06-25 | 2007-05-15 | Amberwave Systems Corporation | Methods of forming reacted conductive gate electrodes |
| US7227176B2 (en) | 1998-04-10 | 2007-06-05 | Massachusetts Institute Of Technology | Etch stop layer system |
| US7256142B2 (en) | 2001-03-02 | 2007-08-14 | Amberwave Systems Corporation | Relaxed SiGe platform for high speed CMOS electronics and high speed analog circuits |
| US7332417B2 (en) | 2003-01-27 | 2008-02-19 | Amberwave Systems Corporation | Semiconductor structures with structural homogeneity |
| US7393733B2 (en) | 2004-12-01 | 2008-07-01 | Amberwave Systems Corporation | Methods of forming hybrid fin field-effect transistor structures |
| US7504704B2 (en) | 2003-03-07 | 2009-03-17 | Amberwave Systems Corporation | Shallow trench isolation process |
| US7594967B2 (en) | 2002-08-30 | 2009-09-29 | Amberwave Systems Corporation | Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy |
| US7615829B2 (en) | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
-
1989
- 1989-02-10 JP JP2969789A patent/JPH02210816A/ja active Pending
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876010B1 (en) | 1997-06-24 | 2005-04-05 | Massachusetts Institute Of Technology | Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization |
| US7081410B2 (en) | 1997-06-24 | 2006-07-25 | Massachusetts Institute Of Technology | Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization |
| US7250359B2 (en) | 1997-06-24 | 2007-07-31 | Massachusetts Institute Of Technology | Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization |
| US7227176B2 (en) | 1998-04-10 | 2007-06-05 | Massachusetts Institute Of Technology | Etch stop layer system |
| US6921914B2 (en) | 2000-08-16 | 2005-07-26 | Massachusetts Institute Of Technology | Process for producing semiconductor article using graded epitaxial growth |
| US6881632B2 (en) | 2000-12-04 | 2005-04-19 | Amberwave Systems Corporation | Method of fabricating CMOS inverter and integrated circuits utilizing strained surface channel MOSFETS |
| US7501351B2 (en) | 2001-03-02 | 2009-03-10 | Amberwave Systems Corporation | Relaxed SiGe platform for high speed CMOS electronics and high speed analog circuits |
| US7256142B2 (en) | 2001-03-02 | 2007-08-14 | Amberwave Systems Corporation | Relaxed SiGe platform for high speed CMOS electronics and high speed analog circuits |
| US6940089B2 (en) | 2001-04-04 | 2005-09-06 | Massachusetts Institute Of Technology | Semiconductor device structure |
| US7348259B2 (en) | 2001-04-04 | 2008-03-25 | Massachusetts Institute Of Technology | Method of fabricating a semiconductor structure that includes transferring one or more material layers to a substrate and smoothing an exposed surface of at least one of the material layers |
| US7060632B2 (en) | 2002-03-14 | 2006-06-13 | Amberwave Systems Corporation | Methods for fabricating strained layers on semiconductor substrates |
| US7074623B2 (en) | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
| US7414259B2 (en) | 2002-06-07 | 2008-08-19 | Amberwave Systems Corporation | Strained germanium-on-insulator device structures |
| US7615829B2 (en) | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
| US7109516B2 (en) | 2002-06-07 | 2006-09-19 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator finFET device structures |
| US7259388B2 (en) | 2002-06-07 | 2007-08-21 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US7297612B2 (en) | 2002-06-07 | 2007-11-20 | Amberwave Systems Corporation | Methods for forming strained-semiconductor-on-insulator device structures by use of cleave planes |
| US7588994B2 (en) | 2002-06-07 | 2009-09-15 | Amberwave Systems Corporation | Methods for forming strained-semiconductor-on-insulator device structures by mechanically inducing strain |
| US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US7420201B2 (en) | 2002-06-07 | 2008-09-02 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures with elevated source/drain regions |
| US7439164B2 (en) | 2002-06-10 | 2008-10-21 | Amberwave Systems Corporation | Methods of fabricating semiconductor structures having epitaxially grown source and drain elements |
| US7122449B2 (en) | 2002-06-10 | 2006-10-17 | Amberwave Systems Corporation | Methods of fabricating semiconductor structures having epitaxially grown source and drain elements |
| US7217603B2 (en) | 2002-06-25 | 2007-05-15 | Amberwave Systems Corporation | Methods of forming reacted conductive gate electrodes |
| US7375385B2 (en) | 2002-08-23 | 2008-05-20 | Amberwave Systems Corporation | Semiconductor heterostructures having reduced dislocation pile-ups |
| US7368308B2 (en) | 2002-08-23 | 2008-05-06 | Amberwave Systems Corporation | Methods of fabricating semiconductor heterostructures |
| US7049627B2 (en) | 2002-08-23 | 2006-05-23 | Amberwave Systems Corporation | Semiconductor heterostructures and related methods |
| US7594967B2 (en) | 2002-08-30 | 2009-09-29 | Amberwave Systems Corporation | Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy |
| US7332417B2 (en) | 2003-01-27 | 2008-02-19 | Amberwave Systems Corporation | Semiconductor structures with structural homogeneity |
| US7504704B2 (en) | 2003-03-07 | 2009-03-17 | Amberwave Systems Corporation | Shallow trench isolation process |
| US7393733B2 (en) | 2004-12-01 | 2008-07-01 | Amberwave Systems Corporation | Methods of forming hybrid fin field-effect transistor structures |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02210816A (ja) | 化合物半導体積層体 | |
| EP0329400B1 (en) | Semiconductor thin film and process for fabricating the same | |
| JP2000036620A (ja) | 窒化物エピタキシのための多層インジウム含有窒化物緩衝層 | |
| JPH033364A (ja) | 半導体装置 | |
| JPH01197396A (ja) | エピタキシャル構造を有する超伝導体装置 | |
| JPH0463039B2 (ja) | ||
| JP2557546B2 (ja) | 半導体装置の製造方法 | |
| JPH03259576A (ja) | ジョセフソン接合 | |
| JPS61294877A (ja) | 半導体装置 | |
| JPH0722312A (ja) | 歪半導体膜の製造方法 | |
| JPH10256603A (ja) | 窒化物系化合物半導体の電極および半導体素子 | |
| US5341006A (en) | Semiconductor device having diffusion-preventing layer between III-V layer and IV layer | |
| JP3985288B2 (ja) | 半導体結晶成長方法 | |
| JPH01266716A (ja) | ＧａＡｓ／Ｓｉ積層体及びＧａＡｓの成長方法 | |
| JPH03244118A (ja) | 化合物半導体基板の製造方法 | |
| KR940008012B1 (ko) | 이종 반도체기판의 직접접합방법 | |
| JPH057359B2 (ja) | ||
| JP2874213B2 (ja) | トンネルダイオード | |
| JPH01243513A (ja) | 化合物半導体基板 | |
| JPH0775222B2 (ja) | ＩｎＰ半導体薄膜の製造方法 | |
| JPS63193517A (ja) | 複合単結晶基板 | |
| JP2003306399A (ja) | シリコン基板上にリン化インジウム層を形成する方法 | |
| JPH02303163A (ja) | ＩｎＰ／ＳＩ積層体 | |
| JPH0251496A (ja) | 半導体結晶成長方法 | |
| JPH06267844A (ja) | 低転位化合物半導体結晶の製造方法 |