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DE69609313T2 - Halbleiterfeldeffektanordnung mit einer sige schicht - Google Patents

Halbleiterfeldeffektanordnung mit einer sige schicht

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DE69609313T2
DE69609313T2 DE69609313T DE69609313T DE69609313T2 DE 69609313 T2 DE69609313 T2 DE 69609313T2 DE 69609313 T DE69609313 T DE 69609313T DE 69609313 T DE69609313 T DE 69609313T DE 69609313 T2 DE69609313 T2 DE 69609313T2
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channel
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Jurriaan Schmitz
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Original Assignee
Koninklijke Philips Electronics NV
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

  • Die Erfindung betrifft eine Halbleiteranordnung, die einen Halbleiterkörper aus Silicium umfasst, mit einem an eine Oberfläche grenzenden p-Oberflächengebiet und versehen mit einem n-Kanal-Feldeffekttransistor mit isoliertem Gate und mit in dem Oberflächengebiet angebrachten Source- und Drainzonen vom n-Typ, die voneinander durch ein dazwischen liegendes, ebenfalls an die Oberfläche grenzendes Kanalgebiet getrennt sind, wobei das Oberflächengebiet mit einer vergrabenen p-dotierten Zone versehen ist, die sich unter dem Kanalgebiet in einem kleinen Abstand von der Oberfläche erstreckt und die eine höhere Dotierungskonzentration hat als das Kanalgebiet. Eine derartige Anordnung ist aus US-A 5.166.765 bekannt.
  • Die Beweglichkeit der Ladungsträger im Kanal, häufig mit dem Symbol u angedeutet und in cm²/V·s ausgedrückt, ist ein wichtiger Parameter in MOS-Transistoren mit Kanalabmessungen in dem tiefen Submikrometergebiet (beispielsweise 0,1 Mikrometer), unter anderem angesichts der Fähigkeit des Transistors, Strom zu leiten. Die Beweglichkeit hängt stark vom Wert des elektrischen Feldes im Kanal ab, zumindest von der Komponente des Feldes quer zur Oberfläche. Im Allgemeinen nimmt die Beweglichkeit mit zunehmender Feldstärke ab. Die Dotierungskonzentration im Kanal sollte daher sehr niedrig ein, um hohe Beweglichkeit zu erreichen, beispielsweise in der Größenordnung von 10¹&sup5; Atome pro cm³ (intrinsisches Silicium). Ein derart niedriges Dotierungsniveau ist jedoch nicht möglich, weil Durchgriff zur Source bei sehr niedrigen Drainspannungen bereits bei dieser Dotierung auftritt. Zudem können niedrige Kanaldotierungsniveaus in Kombination mit sehr kleinen Abmessungen (beispielsweise einer Kanalfläche von 0,1 um · 0,1 um) zu großen Schwankungen in der Schwellenspannung führen, was besonders bei niedrigeren Speisespannungen infolge von Schwankungen im Dotierungsniveau ungünstig sein kann. Diese Probleme werden in einem Transistor wie in dem erwähnten US-A 5.166.765 im Prinzip gelöst. In diesem bekannten Transistor umfasst das Kanalgebiet ein intrinsisches Oberflächengebiet, das an die Oberfläche grenzt, eine Dicke von einigen zehn Nanometern hat und über einer dünnen p-Schicht mit einer hohen Konzentration Bor-Atome, beispiels Weise in der Größenordnung von 1018 pro cm³, und an diese angrenzend liegt. Ein auf diese Weise aufgebauter Transistor weist eine hohe Ladungsträgerbeweglichkeit, eine hohe Durchgriffspannung und eine gute Schwellenspannung auf. Die extrem kleinen Abmessungen machen es jedoch schwierig, einen solchen Transistor zuverlässig und reproduzierbar zu fertigen. Außerdem ist eine gesonderte Implantation von As-Ionen im Kanalgebiet des Transistors erforderlich, um vorhandene B-Atome zu kompensieren und das Silicium im Kanalgebiet intrinsisch zu machen. Eine solche As-Implantation im Kanal hat jedoch Nachteile für die Beweglichkeit der Ladungsträger und für die Prozesssteuerung beispielsweise in Hinsicht auf die Schwellenspannung VT.
  • Der Erfindung liegt als Aufgabe zugrunde, eine Anordnung der eingangs erwähnten Art zu verschaffen, die zuverlässig und reproduzierbar gefertigt werden kann. Die Erfindung hat auch die Aufgabe, eine derartige Anordnung zu verschaffen, in der eine gesonderte As-Implantation im - intrinsischen - Kanalgebiet nicht erforderlich ist, so dass die Beweglichkeit im Kanal nicht durch Verunreinigungen nachteilig beeinflusst wird.
  • Gemäß der Erfindung ist eine Halbleiteranordnung der eingangs erwähnten Art dadurch gekennzeichnet, dass das Oberflächengebiet zusätzlich mit einer vergrabenen Si1-xGex Schicht (im Weiteren SiGe-Schicht genannt) versehen ist, mit x der Molanteil von Ge, die sich unter dem Kanalgebiet erstreckt und zwischen dem verhältnismäßig schwach dotierten, an die Oberfläche grenzenden Kanalgebiet und der verhältnismäßig stark dotierten vergrabenen p-Zone eine Diffusionsbarriere bildet.
  • Die Dotierstoffdiffusion hemmende Wirkung von SiGe ist allgemein und insbesondere für lokale Diffusion aus US-A-5 298 435 bekannt.
  • Die Erfindung beruht unter anderem auf der Erkenntnis, dass die Diffusion von Bor-Atomen zur Oberfläche kann wegen der geringen Tiefe der vergrabenen p-Zone ziemlich stark sein, insbesondere wegen des Aufwachsen des Gateoxids, bei dem leere Stellen im Kristallgitter auftreten, die die Diffusion von Bor-Atomen fördern. Die Erfindung beruht weiterhin auf der Erkenntnis, dass diese Diffusion durch eine SiGe-Schicht abgebremst werden kann, deren Dicke so klein ist, dass die Gitterabstände zumindest in einer Richtung parallel zur Oberfläche gleich oder zumindest nahezu gleich den Gitterkonstanten im Siliciumkristall sind. Dies ermöglicht es, das Kanalgebiet durch Epitaxie von intrinsischem Silicium auf der SiGe-Schicht zu bilden. Das Gateoxid kann in einem folgen den Schritt gebildet werden, in dem die Diffusion von Bor-Atomen durch die SiGe-Schicht abgebremst wird.
  • Es sei bemerkt dass, wenn immer im Weiteren auf eine SiGe-Schicht Bezug genommen wird, hierbei alle Schichten zu verstehen sind, in denen in einer Anzahl von Gitterpunkten des Kristalls Si durch Ge ersetzt worden ist. Außer Ge kann die Schicht andere Substanzen umfassen, beispielsweise C, solange die Schicht elektrisch leitend, Diffusion hemmend und monokristallin ist, so dass auf der Schicht eine intrinsische Siliciumschicht epitaktisch abgeschieden werden kann. Die SiGe-Schicht kann durch Implantation von Ge in dem Siliciumkristall gebildet werden. Dies führt jedoch zu großen Schäden im Kristall, insbesondere, wenn der Ge-Gehalt größer wird, beispielsweise wenn x ungefähr 0,3 ist. Eine wichtige bevorzugte Ausführungsform einer erfindungsgemäßen Halbleiteranordnung, die den Vorteil hat, dass die Zusammensetzung der SiGe-Schicht innerhalb weiter Grenzen gewählt werden kann, ist dadurch gekennzeichnet, dass die SiGe-Schicht und das an die Oberfläche grenzende Kanalgebiet von Epitaxieschichten gebildet werden.
  • Für die laterale Begrenzung der aktiven Gebiete im Halbleiterkörper können herkömmliche Trenntechniken, wie z. B. dickes Feldoxid verwendet werden. Da nach Anbringen der SiGe-Schicht und der intrinsischen Schicht eine Wärmebehandlung von langer Dauer weniger wünschenswert ist, wird vorzugsweise erst das Feldoxid aufgebracht, woraufhin die SiGe-Schicht und die intrinsische Schicht in den aktiven Gebieten deponiert werden, beispielsweise durch selektive Epitaxie. Eine Ausführungsform, bei der das Verschaffen der lateralen Begrenzung keinen Hochtemperaturschritt von langer Dauer erfordert und bei dem die laterale Begrenzung verschafft werden kann, nachdem die SiGe-Schicht deponiert worden ist, ist dadurch gekennzeichnet, dass der Transistor in dem Halbleiterkörper durch Gräben lateral begrenzt wird, die gegebenenfalls mit einem Füllstoff gefüllt sein können und die sich von der Oberfläche aus in den Halbleiterkörper bis zu einer Tiefe erstrecken, die größer ist als die Tiefe der Source- und Drainzonen.
  • Die Erfindung kann vorteilhaft in integrierten Schaltungen mit ausschließlich n-Kanal-Feldeffekttransistoren verwendet werden. Eine wichtige Klasse von integrierten Schaltungen umfasst komplementäre Feldeffekttransistoren (CMOS), in denen sowohl p-Kanal-Transistoren als auch n-Kanal-Transistoren vorhanden sind. Eine Halbleiteranordnung, die mit einem weiteren Aspekt der Erfindung verbunden ist, ist dadurch gekennzeichnet, dass der Halbleiterkörper am Ort eines an die Oberfläche grenzenden n-Oberflächengebietes mit einem p-Kanal-Feldeffekttransistor mit isoliertem Gate sowie mit in dem n-Oberflächengebiet angebrachten Source- und Drainzonen vom p-Typ, die voneinander durch ein dazwischen liegendes Kanalgebiet getrennt sind, versehen ist, wobei das n- Oberflächengebiet unter dem Kanalgebiet mit einer vergrabenen n-Zone versehen ist, wobei die Zone mit einer Dotierungskonzentration, die höher ist als die des an die Oberfläche grenzenden Kanalgebietes und die einer vergrabenen Si1-xGex Schicht, mit As oder Sb dotiert ist. Dieser Aspekt der Erfindung beruht unter anderem auf der Erkenntnis, dass es auch für den p-Kanal-Transistor wünschenswert ist, dass aus analogen Gründen wie denen für den n-Kanal-Transistor eine stark dotierte n-Schicht bei einer Tiefe von wenigen zehn Nanometern von der Oberfläche verschafft wird. SiGe bildet jedoch keine Diffusionsbarriere für n-Verunreinigungen. Daher würde das Kanalgebiet durch die vergrabene Schicht stark dotiert werden, wenn P verwendet wird, das eine Diffusionskonstante hat, die der von B vergleichbar ist. Die Verwendung des n-Dotierstoffes As oder eventuell Sb ermöglicht es jedoch, die Prozessbedingungen in einfacher Weise zu wählen, so dass die Diffusion der As-Atome oder der Sb-Atome an der Grenze zwischen der SiGe-Schicht und des darüber liegenden intrinsischen Kanalgebietes stoppt, so dass das Kanalgebiet trotzdem an der Oberfläche praktisch intrinsisch bleibt.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
  • Fig. 1 einen Querschnitt einer erfindungsgemäßen Halbleiteranordnung;
  • Fig. 2 bis 6 Querschnitte dieser Anordnung in einigen Stadien der Herstellung;
  • Fig. 7 bis 11 Querschnitte einer zweiten Ausführungsform einer erfindungsgemäßen Halbleiteranordnung in einigen Stadien der Herstellung und
  • Fig. 12 bis 14 Querschnitte einer dritten Ausführungsform einer erfindungsgemäßen Halbleiteranordnung in einigen Stadien der Herstellung.
  • Es sei bemerkt, dass die Zeichnung schematisch und nicht maßstabsgetreu ist und dass insbesondere die Abmessungen in vertikaler Richtung im Vergleich zu den Abmessungen in anderen Richtungen stark vergrößert dargestellt sind.
  • Die Halbleiteranordnung von Fig. 1 kann ein diskreter Transistor sein, wobei keine weiteren aktiven Schaltungselemente in der Halbleiteranordnung vorgesehen sind. Da die Erfindung von besonderer Bedeutung für Transistoren mit sehr kleinen Abmessungen ist, insbesondere im tiefen Submikrometergebiet, wird die Anordnung, so wie in Fig. 1 gezeigt, üblicherweise Teil einer integrierten Schaltung mit einer sehr großen Zahl Schaltungselementen sein. Die Anordnung umfasst einen Halbleiterkörper 1 aus Silicium mit einem an eine Oberfläche 2 grenzenden p-Oberflächengebiet 3. Der Halbleiterkörper 1 kann eine über seine gesamte Dicke gleichmäßige Dotierung haben, mit der Dotierungskonzentration des Oberflächengebiets 3. In einer alternativen Ausführungsform, wie in Fig. 1 gezeigt, wird das p-Gebiet von einer verhältnismäßig schwach dotierten Schicht gebildet, die auf einem stark dotierten p-Substrat 4 epitaktisch aufgebracht ist. Der Halbleiterkörper ist mit einem n-Kanal-Feldeffekttransistor mit isoliertem Gate oder MOST versehen. Der Transistor umfasst zwei Hauptelektrodengebiete 5 und 6 in Form von n-Oberflächenzonen, die die Source- und Drainzonen des Transistors bilden. Die Zonen 5 und 6 sind durch ein dazwischen liegendes, an die Oberfläche 2 grenzendes Kanalgebiet 7 voneinander getrennt, dessen Länge im tiefen Submikrometergebiet liegt, beispielsweise 0,18 um. Die Oberfläche des Kanalgebiets ist mit einem Gatedielektrikum bedeckt, beispielsweise einer Oxidschicht 8 von beispielsweise 4 nm Dicke, das das Kanalgebiet von der Gateelektrode 9 trennt. Die Dotierungskonzentration des Gebietes 7 ist im Vergleich zu der der anderen Zonen oder Gebiete sehr Mein. Daher soll das Kanalgebiet 7 im Weiteren als eine Zone aus intrinsischem Silicium betrachtet werden. Das Oberflächengebiet 3 ist zudem mit einer vergrabenen p-Zone 10 versehen, die sich unterhalb des Kanalgebietes in sehr kleinem Abstand erstreckt, d. h. in einem Abstand von einigen zehn Nanometer von der Oberfläche 2. Das Dotierungsniveau der vergrabenen Zone ist hoch, zumindest um einige Größenordnungen höher als das des Kanalgebietes 7, so dass im Betrieb die Zone 10 als eine Äquipotentialfläche oder Grundebene betrachtet werden kann.
  • Gemäß der Erfindung umfasst das Oberflächengebiet 3 auch eine vergrabene Schicht 11, in der ein Teil der Si-Atome durch Ge-Atome ersetzt worden sind. Diese Schicht soll im Weiteren als Si1-xGex bezeichnet werden (wobei x den Molanteil von Ge bezeichnet) oder kurz als SiGe-Schicht, aber es sollte bedacht werden, dass zusätzlich zu Ge in dem Kristallgitter auch andere Substituenten wie z. B. C vorkommen können. Diffusion von Bor aus der stark dotierten Schicht 10 in das intrinsische Gebiet 7 wird durch die SiGe-Schicht 11 verhindert. Daher ist es nicht notwendig, eine zusätzliche As-Implantation in dem Gebiet 7 auszuführen, so dass die Beweglichkeit der Elektronen an der Oberfläche hoch bleibt. Für die Dicke der SiGe-Schicht kann für einen Ge-Gehalt x von ungefähr 0,3 ein Wert von ungefähr 20 nm gewählt werden. Dieser Dickenwert, für den die Schicht 11 noch als ausreichende Diffusionsbarnere wirkt, ist so niedrig, dass die Gitterabstände in der SiGe-Schicht 11 gleich oder zumindest nahezu gleich denen von Si in einer Richtung parallel zur Oberfläche 2 sind. Das bedeutet, dass das intrinsische Gebiet 7 in einfacher Weise epitaktisch aufgebracht werden kann.
  • Die Source- und Drainzonen 5 und 6 erstrecken sich von der Oberfläche 2 bis über die stark dotierte Zone 10 hinaus in das schwächer dotierte Oberflächengebiet 3, so dass die parasitäre Grenzschichtkapazität dieser Zonen niedrig gehalten wird. Um eine kontrollierte Überlappung zwischen der Gateelektrode 9 einerseits und den Source- und Drainzonen andererseits zu erhalten, sind die Zonen 5 und 6 jeweils mit einem Fortsatz 12 bzw. 13 versehen, dessen Dicke jeweils kleiner ist als die der Zonen 5 und 6.
  • Die laterale Begrenzung des aktiven Gebietes in dem Halbleiterkörper umfasst in dieser Ausführungsform Gräben 14, die sich bis zu einer größeren Tiefe in den Halbleiterkörper erstrecken als die Source- und Drainzonen und die mit Oxid oder mit einem anderen geeigneten Material oder einer Kombination aus Materialien gefüllt sind. Die Gräben 14 können gebildet werden, nachdem die Schichtstruktur 10, 11, 7 gebildet worden ist, ohne Hochtemperaturschritte, die diese Schichtstruktur stören könnten.
  • Fig. 2 bis 4 zeigen einige Schritte bei der Herstellung des Transistors von Fig. 1. In der Zeichnung wird von der Situation ausgegangen, bei der das Oberflächengebiet 3 in Form einer schwach dotierten p-Epitaxieschicht mit einer Dotierungskonzentration von beispielsweise 10¹&sup7; Atome pro cm³ und einer Dicke zwischen 1 und 3 um auf der (100)- orientierten Oberfläche des stark dotierten p-Substrats aufgebracht worden ist. Die Si1-xGex- Schicht 11 wird anschließend epitaktisch aufgebracht, wobei x ungefähr 0,3 und die Dicke der Schicht ungefähr 20 nm ist. Die Schicht 11 ist weiterhin intrinsisch, d. h. die Konzentration von p- oder n-Dotierstoffen ist möglichst niedrig gehalten. Dann wird die intrinsische Si-Schicht 7, aus der das Kanalgebiet gebildet wird, auf der SiGe-Schicht 11 epitaktisch aufgebracht. Die Anordnung in diesem Stadium des Prozesses wird in Fig. 2 gezeigt. In einem nächsten Schritt werden die aktiven Gebiete definiert, für die eine Ätzmaske 15 auf der Oberfläche (Fig. 3) aufgebracht wird, woraufhin die Gräben 14 durch anisotropes Ätzen gebildet werden. Ein spezieller Wert für die Breite der Gräben 14 ist beispielsweise 0,25 m. Die Gräben werden in einer an sich bekannten Weise mit Oxid gefüllt, wodurch eine nahezu plane Oberfläche erhalten wird. Nach Entfernen der Maske 15 wird die vergrabene Schicht 10 durch eine Bor-Ionenimplantation mit einer Dotierung von beispielsweise 10¹³ Atome pro cm² und einer Energie von 25 keV (Fig. 4) gebildet, wodurch eine dünne, stark dotierte p-Schicht erhalten wird mit einer maximalen Dotierung von ungefähr 1018 Bor-Atome pro cm³. Schäden im Kristallgitter können mittels einer RTA-Behandlung (RTA: Rapid Thermal Anneal; schnelles thermisches Ausheilen) beseitigt werden, beispielsweise mit einem Aufheizschritt bei 950ºC von 25 s. Das Gateoxid 8 wird anschließend bis zu einer Dicke von ungefähr 4 nm durch thermische Oxidation bei einer Temperatur von beispielsweise 850ºC aufgebracht. Dieses Stadium wird in Fig. 4 gezeigt.
  • Während des oben erwähnten RTA-Schrittes und des Oxidationsschrittes hat das Bor in der vergrabenen Schicht 10 die Neigung, zur Oberfläche zu diffundieren. Es zeigte sich jedoch, dass Bordiffusion durch die SiGe-Schicht effektiv abgebremst wird, so dass die B-Konzentration im Kanalgebiet niedrig bleibt, zumindest viel niedriger, als wenn die SiGe-Schicht nicht vorhanden wäre, und das Kanalgebiet kann auch ohne kompensierende As-Implantation als intrinsisch betrachtet werden. Die SiGe-Schicht selbst kann durch Diffusion von Bor schwach p-dotiert werden. In einem nächsten Schritt wird eine polykristalline oder amorphe Siliciumschicht bis zu einer Dicke von ungefähr 0,2 um deponiert, die in üblicher Weise strukturiert werden kann, um die Gateelektrode 9 zu erhalten, Fig. 5. Die Länge der Gateelektrode beträgt beispielsweise 0,18 um. Dann wird eine Implantation, schematisch mit Pfeilen 16 angedeutet, ausgeführt, um As-dotierte Gebiete 17 zu bilden, aus denen die Source/Drainfortsätze 12 und 13 nach Aufheizen erzeugt werden. Die Implantation wird beispielsweise bei einer Dichte von 10¹&sup4; Atome pro cm² und einer Implantationsenergie von ungefähr 10 keV ausgeführt. Die Tiefe der erhaltenen Zone und somit auch die Überlappung mit dem Gate 9 sind bei dieser Energie sehr klein, so dass die effektive Kanallänge nahezu der Länge der Gateelektrode entspricht. Gleichzeitig mit dieser Implantation kann auch die Gateelektrode 9 dotiert werden. Anschließend werden in üblicher Weise, beispielsweise durch Abscheidung und anisotropes Rückätzen einer Schicht aus Siliciumoxid oder Siliciumnitrid, an den Kanten der Gateelektrode 9 die Spacer 18 (Fig. 6)gebildet. Dann werden wieder As-Ionen implantiert, um die tiefen Source- und Drainzonen 5 und 6 mit den Spacern 18 als Implantationsmaske zu erhalten. Die Implantation wird mit einer Energie von beispielsweise 70 keV und einer Dosis von 4 · 10¹&sup5; pro cm² ausgeführt. Die Gateelektrode 9 kann auch gleichzeitig mit diesem Schritt dotiert werden. Dann wird ein Aufheizschritt ausgeführt, um durch die Implantation verursachte Schäden in dem Kristall zu beseitigen und die implantierten As-Ionen zu aktivieren. Vorzugsweise wird hierfür wieder RTA verwendet, um die Diffusion von As möglichst zu beschränken.
  • In einem folgenden Stadium können Kontakte angebracht werden, beispielsweise in Form von Salicidkontakten 19, wofür eine 30 nm dicke Ti-Schicht deponiert wird, woraufhin die Anordnung in einer stickstoffhaltigen Umgebung aufgeheizt wird. Eine Silicidschicht mit einer Dicke von ungefähr 50 nm entsteht dann an Stellen, wo Ti mit Si in Kontakt steht, während an anderen Stellen Titannitrid gebildet wird, das leicht selektiv entfernt werden kann, so dass die in Fig. 1 dargestellte Anordnung erhalten wird.
  • Fig. 11 ist ein Querschnitt, der eine erfindungsgemäße CMOST-Anordnung zeigt. Die Anordnung umfasst außer dem n-Kanal-Transistor T&sub1; einen dazu komplementären Transistor T&sub2;, d. h. einen p-Kanal-Transistor. Der Transistor T&sub1; hat einen Aufbau, der dem des Transistors der vorhergehenden Ausführungsform entspricht und hat daher der Einfachheit halber das gleiche Bezugszeichen. Der Transistor umfasst wieder ein intrinsisches Kanalgebiet 7, das von der stark dotierten p-Grundebenenschicht 10 durch die SiGe- Schicht 11 getrennt ist, analog zum vorhergehenden Beispiel. Der p-Kanal-Feldeffekttransistor T&sub2; umfasst eine n-Wanne 23, in der die p-Source- und Drainzonen 25 und 26 liegen. Zwischen den Source- und Drainzonen liegt das Kanalgebiet 27, das eine sehr niedrige Dotierungskonzentration hat, analog dem Kanalgebiet 7, und das daher im Weiteren wieder als intrinsisches Halbleitergebiet betrachtet wird. Die Gateelektrode 29 ist über dem Kanalgebiet 27 vorgesehen. Ein Grundebenengebiet ist in sehr kleinem Abstand von der Oberfläche vorgesehen und nimmt die Form einer dünnen, stark dotierten n-Zone 30 an, die über eine SiGe-Schicht 31 in das intrinsische Gebiet 27 übergeht. Im Allgemeinen hat SiGe die Eigenschaft, das es die Diffusion von n-Verunreinigungen beschleunigt statt sie abzubremsen, wie bei Bor. Darum wird As als Dotierstoff für die n-Grundebene 30 verwendet. As diffundiert während der verschiedenen Prozessschritte, wie der Bildung des Gateoxids, beschleunigt in die SiGe-Schicht 31, so dass diese Schicht 31 verhältnismäßig stark n-dotiert sein wird. As hat in Si jedoch eine sehr niedrige Diffusionsgeschwindigkeit, so dass die Diffusion praktisch an der Grenze zwischen der SiGe-Schicht 31 und dem - intrinsischen - Kanalgebiet 27 stoppt.
  • Die Herstellung der Anordnung von Fig. 11 wird anhand von Fig. 7 bis 10 beschrieben, die einige Stadien in dem Prozess darstellen. Der Prozess beginnt wieder mit einem stark dotierten p-Silicium Substrat 40, auf dem eine weniger stark dotierte p-Epitaxieschicht 41 mit einer Konzentration zwischen 10¹&sup4; und 10¹&sup5; Atome pro cm³ gebildet wird. Es sei bemerkt dass das niederohmige Substrat 40 nur in Fig. 7 gezeigt wird, nicht in Fig. 8 bis 10. In dem so erhaltenen Halbleiterkörper 1 werden in üblicher Weise eine p- Wanne 3 für den n-Kanal Transistor und eine n-Wanne 42 für den p-Kanal-Transistor gebildet, siehe Fig. 7. Die Dicken der p-Wanne 3 und der n-Wanne 42 können Werte zwischen 1 und 3 um haben. Die mittlere Dotierungskonzentration ist beispielsweise 1017 Atome pro cm³. In der anhand der vorhergehenden Ausführungsform beschriebenen Weise werden dann eine ungefähr 20 nm dicke SiGe-Schicht 11 und eine ungefähr 30 nm intrinsische Si-Schicht 7 epitaktisch aufgebracht, siehe Fig. 8. Für die SiGe-Schicht 11 kann die gleiche Zusammensetzung gewählt werden wie in der vorhergehenden Ausführungsform. Dann werden zwischen den Gebieten 3 und 42 Gräben 14 (Fig. 9) angebracht, die die intrinsische Si-Schicht 7 und die SiGe-Schicht in eine Anzahl gesonderte Abschnitte unterteilen.
  • In einem nächsten Stadium, in Fig. 10 gezeigt, werden die stark dotierte p- Schicht 10 und die stark dotierte n-Schicht 30 unterhalb der SiGe-Schicht 11 mit aufeinanderfolgenden maskierten Implantationsschritten aufgebracht. Die Schicht 10, die eine Dicke von beispielsweise 30 nm hat, wird durch Implantation von Bor mit einer Implantationsenergie von ungefähr 25 keV und einer Dosis von ungefähr 10¹³ Atome pro cm² aufgebracht. Die n-Grundebene 30 wird durch Implantation von As mit einer Energie von ungefähr 150 keV und einer Dosis von wiederum ungefähr 10¹³ Atome pro cm² aufgebracht. Nach den Implantationsschritten wird eine RTA-Behandlung bei einer Temperatur von ungefähr 950ºC von ungefähr 25 Sekunden Dauer ausgeführt, um die B- und As-Atome zu aktivieren und Schäden im Kristall zu beheben. Das Gateoxid 8 wird in dem nachfolgenden Oxidationsschritt in der anhand der vorhergehenden Ausführungsform beschriebenen Weise gebildet. Diffusion von Bor-Atomen aus der stark dotierten Schicht 10 wird durch die SiGe-Schicht 11 während dieses Wärmeschrittes abgebremst, so dass das Dotierungsniveau in dem Kanalgebiet 7 sehr niedrig bleibt. Die As-Atome in der stark dotierten Schicht 30 des p-Kanal-MOST diffundieren in die SiGe-Schicht, wodurch die verhältnismäßig stark dotierte n-SiGe-Schicht 31 in dem Transistor T&sub2; gebildet wird. Da die Diffusionsgeschwindigkeit von As in Si jedoch sehr klein ist, stoppt die Diffusion von As praktisch an der Grenze zwischen der SiGe-Schicht 31 und der Si-Schicht 7. Daher bleibt die Dotierungskonzentration im Kanalgebiet des p-Kanal-Transistor auch sehr niedrig, und die Vorteile der Grundebenenkonfiguration im n-Kanal-Transistor werden somit auch im p-Kanal- Transistor T&sub2; erhalten.
  • Nach Bildung des Gateoxids 8 wird eine nicht dotierte Polyschicht deponiert, aus der die Gates 9 von T&sub1; und 29 von T&sub2; gebildet werden. Die n-Source- und Drain zonen 5 und 6 des n-Kanal-Transistors T&sub1; und die p-Source- und Drainzonen 25 und 26 des p-Kanal-Transistors T&sub2; werden durch aufeinanderfolgende Maskierungs- und Dotierungsschritte gebildet. Für die Dosierungs- und Implantationsenergie des n-Dotierstoffes zum Bilden der Source- und Drainzonen des n-Kanal Transistors T&sub1; können die gleichen Werte wie in der vorhergehenden Ausführungsform verwendet werden. Die Fortsätze der Source- und Drainzonen 25, 26 des p-Kanal-Transistors T&sub2; können durch Implantation von BF2- Ionen mit einer Dosis von ungefähr 5 · 10¹&sup4; Ionen pro cm² und einer Energie von ungefähr 5 keV gebildet werden. Die tiefen Zonen können durch Implantation von BF2 mit einer Dosis von ungefähr 2,5 · 10¹&sup5; Ionen pro cm² und einer Energie von ungefähr 20 keV gebildet werden. Gleichzeitig mit einer oder beiden Implantationen kann das Gate 29 p-dotiert werden. Nach einer RTA-Behandlung, die so kurz wie möglichst ist, um die Diffusion von Verunreinigungen möglichst zu verhindern, können in der oben beschriebenen Weise wieder Silicidkontakte an den Source- und Drainzonen und Gateelektroden angebracht werden, woraufhin weitere übliche Schritte ausgeführt werden können, wie das Anbringen von Isolierschichten und Bedrahtung.
  • Für die Begrenzung der aktiven Gebiete wurden in den oben beschriebenen Beispielen Gräben verwendet, die eventuell mit einer geeigneten Substanz gefüllt sind, um eine plane Oberfläche zu erhalten. Fig. 12 bis 14 zeigen im Querschnitt eine Ausführungsform, in der die aktiven Gebiete durch ein herkömmliches Feldoxid begrenzt werden, das mit einem an sich bekannten LOCOS-Prozess erhalten werden kann. Fig. 12 zeigt den Fall, bei dem der Halbleiterkörper an seiner Oberfläche mittels maskierter Oxidation mit einer Struktur 33 aus Siliciumoxid mit einer Dicke von ungefähr 0,3 um versehen ist, die das Feldoxid bildet. Die p-Wanne 3 und die n-Wanne 23 können dann durch Ionenimplantation verschafft werden. Anschließend werden die SiGe-Schicht 11 und die intrinsische Si- Schicht 7 in dem aktiven Gebiets zwischen den Oxidschichten 33 durch selektive Epitaxie deponiert, siehe Fig. 13. Die Dicke und die Zusammensetzung der SiGe-Schicht 11 und die Dicke der intrinsischen Schicht 7 entsprechen der Dicke und Zusammensetzung der SiGe- Schicht 11 und Si-Schicht 7 in der ersten Ausführungsform. In einer folgenden Reihe von Schritten werden dann die stark dotierte n-Grundebene 30 und die p-Grundebene 10 unterhalb der SiGe-Schicht 11 in kurzem Abstand von der Oberfläche angebracht. Dieses Stadium wird in Fig. 14 gezeigt. Der Prozess kann wie in der vorhergehenden Ausführungsform mit dem Aufwachsen des Gateoxids fortgesetzt werden, dem die Bildung der Gateelektroden und der Source- und Drainzonen folgt, so wie oben beschrieben.
  • Es wird deutlich sein, dass die Erfindung sich nicht auf die hier beschriebenen Ausführungsformen beschränkt, sondern dass für den Fachkundigen im Rahmen der Erfindung viel mehr Varianten möglich sind. So kann beispielsweise die Reihenfolge der verschiedenen Prozessschritte in den beschriebenen Beispielen geändert werden; beispielsweise kann erst die Implantation für die Grundebene ausgeführt werden und danach die SiGe-Schicht und die intrinsische Schicht epitaktisch aufgebracht werden. Wenn die SiGe- Schicht und die intrinsische Schicht durch selektive Epitaxie aufgebracht werden, ist es möglich, den Halbleiterkörper örtlich gegen Epitaxie zu maskieren, wo die genannten Schichten nicht benötigt werden, beispielsweise an Stellen, wo Bipolartransistoren gebildet werden.

Claims (9)

1. Halbleiteranordnung, die einen Halbleiterkörper (4, 41) aus Silicium umfasst, mit einem an eine Oberfläche grenzenden p-Oberflächengebiet (3) und versehen mit einem n-Kanal-Feldeffekttransistor mit isoliertem Gate (9) und mit in dem Oberflächengebiet angebrachten Source- (5) und Drainzonen (6) vom n-Typ, die voneinander durch ein dazwischen liegendes, ebenfalls an die Oberfläche grenzendes Kanalgebiet (7) getrennt sind, wobei das Oberflächengebiet mit einer vergrabenen p-dotierten Zone (10) versehen ist, die sich unter dem Kanalgebiet in einem kleinen Abstand von der Oberfläche erstreckt und die eine höhere Dotierungskonzentration hat als das Kanalgebiet, dadurch gekennzeichnet, dass das Oberflächengebiet zusätzlich mit einer vergrabenen Si1-xGex-Schicht (11) versehen ist, mit x der Molanteil von Ge, die sich unter dem Kanalgebiet erstreckt und zwischen dem verhältnismäßig schwach dotierten, an die Oberfläche grenzenden Kanalgebiet und der verhältnismäßig stark dotierten vergrabenen p-Zone eine Diffusionsbarriere bildet.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Si1-xGex-Schicht und das an die Oberfläche grenzende Kanalgebiet von Epitaxieschichten gebildet werden.
3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Source- und Drainzonen vom n-Typ sich von der Oberfläche aus tiefer in den Halbleiterkörper erstrecken als die vergrabene p-Zone und die Si1-xGex-Schicht.
4. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Transistor in dem Halbleiterkörper durch Gräben (14) lateral begrenzt wird, die gegebenenfalls mit einem Füllstoff gefüllt sein können und die sich von der Oberfläche aus in den Halbleiterkörper bis zu einer Tiefe erstrecken, die größer ist als die Tiefe der Source- und Drainzonen.
5. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiterkörper am Ort eines innerhalb des Halbleiterkörpers (41) gebildeten und an die Oberfläche grenzenden n-Oberflächengebietes (23) mit einem p- Kanal-Feldeffekttransistor mit isoliertem Gate sowie mit in dem n-Oberflächengebiet angebrachten Source- (25) und Drainzonen (26) vom p-Typ, die voneinander durch ein ebenfalls an die Oberfläche grenzendes, dazwischen liegendes Kanalgebiet (27) getrennt sind, versehen ist, wobei das n-Oberflächengebiet unter dem Kanalgebiet mit einer vergrabenen n- Zone (30) versehen ist, wobei die Zone mit einer Dotierungskonzentration, die höher ist als die des an die Oberfläche grenzenden Kanalgebietes und die einer vergrabenen Si1-xGex- Schicht, die sich unterhalb des Kanalgebietes erstreckt, mit As oder Sb dotiert ist.
6. Halbleiteranordnung nach Anspruch 5, dadurch gekennzeichnet, dass der Abstand von der Oberfläche zu der vergrabenen n-Zone nahezu gleich dem Abstand zwischen der Oberfläche und der vergrabenen Si1-xGex-Schicht ist.
7. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die vergrabene Si1-xGex-Schicht eine Dicke von höchstens 50 nm hat.
8. Halbleiteranordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Dicke der vergrabenen Si1-xGex-Schicht einen Wert hat, der in dem Bereich liegt, der durch 20 nm als Untergrenze und 30 nm als Obergrenze definiert wird.
9. Halbleiteranordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass der Molanteil x in der vergrabenen Si1-xGex-Schicht einen Wert von ungefähr 0,3 hat.
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