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CN103855020B - 晶体管及其形成方法 - Google Patents

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CN103855020B
CN103855020B CN201210513882.2A CN201210513882A CN103855020B CN 103855020 B CN103855020 B CN 103855020B CN 201210513882 A CN201210513882 A CN 201210513882A CN 103855020 B CN103855020 B CN 103855020B
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Abstract

一种晶体管及其形成方法，所述晶体管的形成方法包括：提供半导体衬底；对所述半导体衬底进行阈值调整注入，形成阈值调整层；在所述阈值调整层表面形成缓冲层，所述缓冲层为掺杂了IV族离子的硅层；在所述缓冲层表面形成本征层；在所述本征层表面形成栅极结构。所述晶体管的形成方法，可以提高晶体管的沟道区域的载流子的迁移率，提高晶体管的性能。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种晶体管及其形成方法。
背景技术
在半导体工艺中，晶体管的阈值电压等于形成沟道需要的栅极对源极的偏置电压。如果栅极对源极的偏置电压小于阈值电压，就不会产生沟道。
栅极结构底部的掺杂是决定阈值电压的主要因素，晶体管的底部掺杂能通过在栅极结构底部下的离子注入来调整，这种离子注入被叫做阈值调整注入。目前，传统的阈值调整注入方法可以通过掺杂注入完成，通过在栅极结构下面的衬底中形成合适的掺杂区，从而实现对半导体阈值电压的调整。但是对所述衬底进行离子掺杂之后会降低衬底内载流子的迁移率。与本征半导体相比，进行离子掺杂后的半导体材料中，杂质离子使得载流子的散射几率增大，从而载流子的迁移率下降，掺杂浓度越大，迁移率越小。载流子迁移率下降会提高晶体管的功耗，降低器件的电流承受能力和晶体管的开关速度。所以现有的晶体管在调整阈值电压的同时，还需要提高其载流子的迁移率。
更多调整晶体管阈值电压的方法，请参考公开号为CN102110613A的中国专利文件。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，所述晶体管的形成方法能够在实现对晶体管的阈值电压进行调整的同时，提高沟道内的载流子迁移率。
为解决上述问题，本发明技术方案提出了一种晶体管的形成方法，所述晶体管的形成方法，包括：提供半导体衬底；对所述半导体衬底进行阈值调整注入，形成阈值调整层；在所述阈值调整层表面形成缓冲层，所述缓冲层为掺杂了IV族离子的硅层；在所述缓冲层表面形成本征层；在所述本征层表面形成栅极结构，在所述栅极结构的两侧的半导体衬底内形成源极和漏极。
优选的，形成所述缓冲层的方法包括：在所述阈值调整层表面形成外延硅层之后，对所述外延硅层进行表面非晶化注入，所述表面非晶化注入的离子包括Sn、Ge或C中的一种或几种，所述表面非晶化注入的离子能量为20KeV~500KeV，剂量为1E15atom/cm3~1E16atom/cm3。
优选的，形成所述缓冲层的方法为在所述阈值调整层表面形成外延硅层的同时进行原位掺杂，所述掺杂离子包括Sn、Ge或C中一种或几种。
优选的，所述缓冲层的厚度范围为5nm~30nm。
优选的，所述缓冲层中，Si1-xCx的摩尔浓度比为3%~15%。
优选的，所述缓冲层中，Si1-xGex或Si1-xSnx的摩尔浓度比为3%~35%。
优选的，所述半导体衬底内掺杂了Sn、Ge或C中的一种或几种离子，对所述半导体衬底进行掺杂的工艺为离子注入或原位掺杂。
优选的，所述对半导体衬底进行阈值调整注入的离子为硼或磷，当注入离子为硼时，所述离子注入的剂量为1E13atom/cm3~5E13atom/cm3，所述离子注入的能量范围为12KeV~50KeV；当注入离子为磷时，所述离子注入的剂量为1E13atom/cm3~5E13atom/cm3，所述离子注入的能量范围为3KeV~10KeV。
优选的，所述本征层的形成方法为选择性外延生长工艺，所述本征层的厚度范围为5nm~30nm。
为解决上述问题，本发明的技术方案还提供了一种晶体管，所述晶体管采用上述方法形成，包括：半导体衬底；位于半导体衬底表面的栅极结构；位于栅极结构两侧的半导体衬底内的源极和漏极；位于所述栅极结构下方以及源极和漏极之间的沟道区域，所述沟道区域包括半导体衬底表面的阈值调整层、位于所述阈值调整层表面的缓冲层和位于所述缓冲层表面的本征层。
为解决上述问题，本发明的技术方案还提供了一种晶体管的形成方法，所述晶体管的形成方法包括：提供半导体衬底；对所述半导体衬底进行阈值调整注入，形成阈值调整层；刻蚀所述阈值调整层，形成第一鳍部；在所述第一鳍部表面形成缓冲层，所述缓冲层覆盖第一鳍部的顶部和侧壁，所述缓冲层为掺杂了IV族离子的硅层；在所述缓冲层表面形成本征层，所述本征层覆盖了缓冲层的顶部和侧壁，所述第一鳍部、缓冲层和本征层构成第二鳍部；在半导体衬底表面表面形成横跨所述第二鳍部的栅极结构，在所述栅极结构两侧的第二鳍部的两端形成源极和漏极。
优选的，形成所述缓冲层的方法包括：在第一鳍部进行选择性外延，形成外延硅层之后，对所述外延硅层进形表面非晶化注入，所述表面非晶化注入的离子包括Sn、Ge或C中的一种或几种，所述表面非晶化注入的离子能量为20KeV~500KeV，剂量为1E15atom/cm3~1E16atom/cm3。
优选的，形成所述缓冲层的方法为采用原位掺杂工艺在所述第一鳍部表面形成硅层，所述掺杂离子包括Sn、Ge或C中一种或几种。
优选的，所述缓冲层的厚度范围为5nm~30nm。
优选的，所述缓冲层中，Si1-xCx的摩尔浓度比为3%~15%。
优选的，所述缓冲层中，Si1-xGex或Si1-xSnx的摩尔浓度比为3%~35%。
优选的，所述半导体衬底内掺杂了Sn、Ge或C中的一种或两种离子，对所述半导体衬底进行掺杂的工艺为离子注入或原位掺杂。
优选的，所述对半导体衬底进行阈值调整注入的离子为硼或磷，当注入离子为硼时，所述离子注入的剂量为1E13atom/cm3~5E13atom/cm3，所述离子注入的能量范围为12KeV~50KeV；当注入离子为磷时，所述离子注入的剂量为1E13atom/cm3~5E13atom/cm3，所述离子注入的能量范围为3KeV~10KeV。
优选的，所述本征层的形成方法为选择性外延生长工艺，所述本征层的厚度范围为5nm~30nm。
为解决上述问题，本发明的技术方案还提出了一种晶体管，所述晶体管包括：半导体衬底；位于所述半导体衬底表面的第二鳍部；位于半导体衬底表面横跨所述第二鳍部的栅极结构；位于所述栅极结构两侧的第二鳍部两端的源极和漏极；位于所述栅极结构下方以及源极和漏极之间的沟道区域，所述沟道区域包括第一鳍部、位于第一鳍部表面的缓冲层和位于所述缓冲层表面的本征层。
与现有技术相比，本发明具有以下优点：
本发明的技术方案，先通过阈值调整注入，在所述半导体衬底上形成阈值调整层，然后在所述阈值调整层上依次形成缓冲层和本征层。所述阈值调整层通过控制注入离子的浓度和类型调整晶体管的阈值电压，由于缓冲层掺杂了IV族离子，能够阻止阈值调整层中注入的N型或P型离子向外扩散进入本征层中，使本征层中不存在或只有少量的杂质离子存在。而所述本征层中由于不存在或只有少量杂质离子存在，对载流子的散射作用小，能够提高晶体管沟道区域内载流子的迁移率。
进一步的，阈值调整注入的硼、磷等杂质离子的扩散主要是依赖于硅晶体中的间隙式缺陷。一方面，缓冲层中掺杂Sn或Ge会形成Si1-xGex或Si1-xSnx合金，所述Si1-xGex或Si1-xSnx合金能够减少缓冲层的硅晶体中的间隙式缺陷，从而抑制硼、磷等杂质的扩散，并且采用非晶化离子注入工艺掺杂Sn、C或Ge，可以使硅层的表面非晶化，经过随后的退火再结晶化后形成的缓冲层中的间隙式缺陷也得以减少，同样可以抑制硼、磷等杂质的扩散；另一方面，所述缓冲层中掺杂C，会改变缓冲层中硅的晶体结构，C与硅晶体中的间隙式缺陷相互作用，形成难以分解的缺陷团簇，使分离式的间隙式缺陷数量减小，从而能够抑制硼、磷等杂质的扩散，阻止它们向相邻的本征层中扩散，从而使本征层中不存在或只有少量的杂质离子存在，提高晶体管的沟道内载流子的迁移率。
附图说明
图1至图5是本发明的第一实施例中晶体管的形成方法的剖面示意图；
图6至图11是本发明的第二实施例中晶体管的形成方法的剖面示意图。
具体实施方式
如背景技术中所述，现有技术对晶体管的沟道区域进行阈值调整注入后，会降低沟道内载流子的迁移率，从而影响晶体管的性能。
为了解决上述问题，本发明提出了一种晶体管及其形成方法，所述晶体管的形成方法能够在实现阈值调整的同时，提高晶体管的载流子迁移率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。因此本发明不受下面公开的具体实施的限制。
第一实施例
请参考图1，提供半导体衬底100。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
本实施例中，所述半导体衬底100为绝缘体上硅，包括底层硅层101，绝缘层102和顶层硅层103。
在本发明的其他实施例中，所述顶层硅层103中掺杂有C、Ge或Sn等杂质离子。形成所述具有Ge、Sn或C等杂质离子的顶层硅层103的工艺为离子注入或原位掺杂工艺。所述顶层硅层103中掺杂Ge、Sn或C等杂质离子可以抑制后续对所述顶层硅层103进行阈值调整注入所掺杂的N型或P型离子向后续形成在顶层硅层103上的缓冲层以及缓冲层表面的本征层内扩散。
请参考图2，在所述顶层硅层103（请参考图1）表面形成氧化硅层104之后，进行阈值调整注入，形成阈值调整层110。
具体的，对于N型半导体器件，使用P型掺杂剂进行离子注入以提高器件的阈值电压，使用N型掺杂剂进行离子注入以降低器件的阈值电压；对于P型半导体器件，使用N型掺杂剂进行离子注入以提高器件的阈值电压，使用P型掺杂剂进行离子注入以降低器件的阈值电压。所述N型离子包括V族元素，例如磷或砷等；所述P型离子包括III族元素，例如硼或铟等。
本实施例中，形成的晶体管为NMOS，采用离子注入工艺对所述顶层硅层103（请参考图1）进行掺杂，注入离子为硼离子，以提高NMOS的阈值电压，所述硼离子注入的能量范围为12KeV~50KeV，剂量为1E13atom/cm3~5E13atom/cm3。在本发明的其他实施例中，也可以注入磷离子，以降低所述NMOS的阈值电压，所述磷离子注入的能量范围为3KeV~10KeV，剂量为1E13atom/cm3~5E13atom/cm3。
在进行离子注入之前，首先在所述顶层硅层103表面形成一层薄的氧化硅层104，所述氧化硅层104可以使离子注入的离子束的方向随机化，使离子以不同的角度进入半导体衬底的顶层硅层103，而不会直接进入晶体沟道，降低离子注入的沟道效应，使得形成的阈值调整层110内离子掺杂浓度均匀。
请参考图3，去除所述氧化硅层104（请参考图2）之后，在所述阈值调整层110的表面形成缓冲层105。
具体的，所述缓冲层105为掺杂的硅层，所述掺杂离子包括Sn、Ge或C中的一种或几种。所述缓冲层105的厚度范围为5nm~30nm。
本实施例中，形成所述缓冲层105的方法为：在所述阈值调整层110表面采用化学气相沉积工艺形成外延硅层，然后对所述外延硅层进行表面非晶化注入，所述表面非晶化注入的离子包括Ge、Sn或C中的一种或几种，所述表面非晶化注入的离子能量为20KeV~500KeV，剂量为1E15atom/cm3~1E16atom/cm3。采用非晶化离子注入工艺掺杂Ge、Sn或C，可以使外延硅层的表面非晶化，随后经过退火再结晶化后形成的缓冲层中的间隙式缺陷得以减少，可以抑制阈值调整层中，N型或P型离子，例如硼、磷等杂质的扩散。
在本发明的其他实施例中，也可以采用原位掺杂工艺，形成所述缓冲层105。
所述缓冲层105中由于掺杂了Ge、Sn或C等离子，后续对所述缓冲层105进行退火，以激活所述掺杂离子，退火过程中会使的硅晶体中部分形成Si1-xCx、Si1-xSnx或Si1-xGex合金，其中Si1-xCx的摩尔浓度比为3%~15％，Si1-xGex或Si1-xSnx的摩尔浓度比为3%~35%。
阈值调整注入的硼、磷等杂质的扩散主要是依赖于硅晶体中的间隙式缺陷。一方面，缓冲层中掺杂Sn或Ge会形成Si1-xGex或Si1-xSnx合金，所述Si1-xGex或Si1-xSnx合金能够减少缓冲层的硅晶体中的间隙式缺陷，从而抑制硼、磷等杂质的扩散，并且采用非晶化离子注入工艺掺杂Ge、Sn或C，可以使硅层的表面非晶化，经过随后的退火再结晶化后形成的缓冲层中的间隙式缺陷也得以减少，同样可以抑制硼、磷等杂质的扩散；另一方面，所述缓冲层中掺杂C，会改变缓冲层中硅的晶体结构，C与硅晶体中的间隙式缺陷相互作用，形成难以分解的缺陷团簇，使分离式的间隙式缺陷数量减小，从而能够抑制硼、磷等杂质的扩散，阻止它们向后续形成在缓冲层表面的本征层中扩散。
请参考图4，在所述缓冲层105的表面形成本征层106。
具体的，所述本征层106的材料可以是硅、锗、锗硅或砷化镓等未被掺杂的半导体材料，所述本征层的厚度范围为5nm~30nm。
本实施例中，采用化学气相沉积工艺在所述缓冲层105的表面形成本征层106。由于所述本征层106未被掺杂，载流子在所述本征层106中的迁移率大于在缓冲层105和阈值调整层110中的迁移率。而且，由于所述缓冲层105能够阻止阈值调整层110中的掺杂离子向外扩散进入本征层106中，从而使本征层106中的载流子具有较高的迁移率。
请参考图5，在本征层106表面形成栅极结构210。
具体的，所述栅极结构210包括位于所述本征层106表面的栅介质层201和位于栅介质层201表面的栅极202。所述栅介质层201的材料可以是SiO2、SiON、HfO2、La2O3、HfSiON或者HfAlO2，所述栅极202的材料可以是多晶硅或金属材料。本实施例还包括，对所述晶体管的源漏区域进行掺杂，形成源极和漏极（未示出）。
所述栅极结构210下方的本征层106、缓冲层105和阈值调整层110中，通过控制阈值调整层中N型或P型离子的浓度来调节晶体管的阈值电压。所述缓冲层105阻挡了阈值调整层中的掺杂离子向本征层106中扩散，使本征层中没有或只有少量的掺杂离子。而所述晶体管沟道区域的载流子主要在本征层106内流动，所述本征层对载流子的散射作用较弱，所述载流子具有较高的迁移率。
采用本实施例的所述方法形成的晶体管如图5所示，包括：底层硅层101，位于所述底层硅层101表面的绝缘层102，绝缘层102表面的阈值调整层110，位于阈值调整层110表面的缓冲层105，以及位于所述缓冲层105表面的本征层106和所述本征层表面的栅极结构210，所述栅极结构210包括栅介质层201和栅极202。
第二实施例
请参考图6，提供半导体衬底300。
所述半导体衬底300的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底300上形成的半导体器件选择所述半导体衬底300的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
本实施例中，所述半导体衬底300为绝缘体上硅，包括底层硅层301，绝缘层302和顶层硅层303。
在本发明的其他实施例中，所述顶层硅层303中掺杂有C、Ge或Sn等杂质离子。形成所述具有Ge、Sn或C等杂质离子的顶层硅层103的工艺为离子注入或原位掺杂工艺。所述顶层硅层303中掺杂Ge、Sn或C等杂质离子可以抑制后续对所述顶层硅层303进行阈值调整注入所掺杂的N型或P型离子向外扩散。
请参考图7，对所述半导体衬底300进行阈值调整注入，形成阈值调整层310。
具体的，对于N型半导体器件，使用P型掺杂剂进行离子注入以提高器件的阈值电压，使用N型掺杂剂进行离子注入以降低器件的阈值电压；对于P型半导体器件，使用N型掺杂剂进行离子注入以提高器件的阈值电压，使用P型掺杂剂进行离子注入以降低器件的阈值电压。所述N型离子包括V族元素，例如磷或砷等；所述P型离子包括III族元素，例如硼或铟等。
本实施例中，形成的晶体管为NMOS，采用离子注入工艺对所述顶层硅层303（请参考图6）进行掺杂，注入离子为硼离子，以提高NMOS的阈值电压，所述硼离子注入的能量范围为12KeV~50KeV，剂量为1E13atom/cm3~5E13atom/cm3。在本发明的其他实施例中，也可以注入磷离子，以降低所述NMOS的阈值电压，所述磷离子注入的能量范围为3KeV~10KeV，剂量为1E13atom/cm3~5E13atom/cm3。
在进行离子注入之前，首先在所述顶层硅层303表面形成一层薄的氧化硅层304，所述氧化硅层304可以使离子注入的离子束的方向随机化，使离子以不同的角度进入半导体衬底的顶层硅层303，而不会直接进入晶体沟道，降低离子注入的沟道效应，使得形成的阈值调整层310内离子掺杂浓度均匀。
请参考图8，去除所述氧化硅层304（请参考图7）之后，刻蚀所述阈值调整层310（请参考图7），形成第一鳍部400。
具体的，去除所述氧化层304之后，在所述半导体衬底300表面形成图形化掩膜层，以所述图形化掩膜层为掩膜刻蚀所述阈值调整层310，形成第一鳍部400。
请参考图9，在所述第一鳍部400的表面形成缓冲层401，所述缓冲层覆盖第一鳍部的顶部和侧壁。
具体的，所述缓冲层401为掺杂的硅层，所述掺杂离子包括Sn、Ge或C中的一种或几种。所述缓冲层的厚度范围为5nm~30nm。
本实施例中，形成所述缓冲层的方法为：在所述第一鳍部400表面进行选择性外延，形成外延硅层，然后对所述外延硅层进行表面非晶化注入，所述表面非晶化注入的离子包括Ge、Sn或C中的一种或几种，所述表面非晶化注入的离子能量为20KeV~500KeV，剂量为1E15atom/cm3~1E16atom/cm3。采用非晶化离子注入工艺掺杂，可以使外延硅层的表面非晶化，随后经过退火再结晶化后形成的缓冲层中的间隙式缺陷也得以减少，同样可以抑制阈值调整层中，N型或P型离子，例如硼、磷等杂质的扩散。
在本发明的其他实施例中，也可以采用原位掺杂工艺，形成所述缓冲层401。
所述缓冲层401可以阻止第一鳍部中的掺杂离子向外扩散。所述缓冲层401中由于掺杂了Ge、Sn或C等离子，后续对所述缓冲层401进行退火，以激活所述掺杂离子，退火过程中会使的硅晶体中部分形成Si1-xCx、Si1-xSnx或Si1-xGex合金，其中Si1-xCx的摩尔浓度比为3%~15%，Si1-xGex或Si1-xSnx的摩尔浓度比为3%~35%。阈值调整注入的硼、磷等杂质的扩散主要是依赖于硅晶体中的间隙式缺陷。一方面，缓冲层中掺杂Sn或Ge会形成Si1-xGex或Si1-xSnx合金，所述Si1-xGex或Si1-xSnx合金能够减少缓冲层的硅晶体中的间隙式缺陷，从而抑制硼、磷等杂质的扩散，并且采用非晶化离子注入工艺掺杂Ge、Sn或C，可以使硅层的表面非晶化，经过随后的退火再结晶化后形成的缓冲层中的间隙式缺陷也得以减少，同样可以抑制硼、磷等杂质的扩散；另一方面，所述缓冲层中掺杂C，会改变缓冲层中硅的晶体结构，C与硅晶体中的间隙式缺陷相互作用，形成难以分解的缺陷团簇，使分离式的间隙式缺陷数量减小，从而能够抑制硼、磷等杂质的扩散，阻止它们向后续形成在缓冲层表面的本征层中扩散。
请参考图10，在所述缓冲层401的表面形成本征层402，所述本征层覆盖缓冲层的顶部和侧壁。
具体的，所述本征层402的材料可以是硅、锗、锗硅或砷化镓等未被掺杂的半导体材料，所述本征层的厚度范围为5nm~30nm。
所述第一鳍部400、缓冲层401和本征层402形成第二鳍部410。
本实施例中，采用选择性外延工艺在所述缓冲层401的表面形成本征层402。由于所述本征层402未被掺杂，载流子在所述本征层中的迁移率大于在缓冲层401和第一鳍部400中的迁移率。而且，由于所述缓冲层401能够阻止第一鳍部200中的掺杂离子向外扩散进入本征层中，使本征层中的载流子具有较高的迁移率。
请参考图11，在本征层402表面形成横跨所述第二鳍部410的栅极结构420。
具体的，所述栅极结构420包括位于所述第二鳍部410的本征层402表面的栅介质层403和位于栅介质层表面的栅极404。所述栅介质层403的材料包括：SiO2、SiON、HfO2、La2O3、HfSiON或者HfAlO2，所述栅极404的材料可以是多晶硅或金属材料。本实施例还包括以所述栅极结构420为掩膜，在所述栅极结构两侧的鳍部内掺杂形成源极和漏极（未示出）。
所述栅极结构420下方的本征层402、缓冲层401和第一鳍部400中，通过控制第一鳍部中N型或P型离子的浓度来调节晶体管的阈值电压。所述缓冲层401阻挡了第一鳍部中的掺杂离子向本征层402中扩散，使本征层中没有或只有少量的掺杂离子。而所述晶体管沟道区域的载流子主要在本征层402内流动，所述本征层对载流子的散射作用较弱，所以所述晶体管沟道区域的载流子具有较高的迁移率。
采用本实施例的所述方法形成的晶体管如图11所示，包括：底层硅层301；位于所述底层硅层301表面的绝缘层302；绝缘层302表面的第二鳍部410，所述第二鳍部包括最内层的第一鳍部400，所述第一鳍部400表面的缓冲层401，位于缓冲层表面的本征层402；横跨所述第二鳍部的栅极结构420，所述栅极结构420包括本征层表面的栅介质层403和所述栅介质层403表面的栅极404。
上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。

Claims (18)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
对所述半导体衬底表面进行阈值调整注入，形成阈值调整层；
在所述阈值调整层表面形成缓冲层，所述缓冲层为掺杂了IV族离子的硅层，所述缓冲层的形成方法包括：在所述阈值调整层表面形成外延硅层，然后对所述外延硅层进行表面非晶化注入使所述外延硅层表面非晶化，再进行退火使所述外延硅层表面再结晶；
在所述缓冲层表面形成本征层；
在所述本征层表面形成栅极结构；
在所述栅极结构的两侧的半导体衬底内形成源极和漏极。
2.根据权利要求1所述的晶体管的形成方法，其特征在于，所述表面非晶化注入的离子包括Sn、Ge或C中的一种或几种，所述表面非晶化注入的离子能量为20KeV～500KeV，剂量为1E15atom/cm3～1E16atom/cm3。
3.根据权利要求1所述的晶体管的形成方法，其特征在于，所述缓冲层的厚度范围为5nm～30nm。
4.根据权利要求2所述的晶体管的形成方法，其特征在于，所述缓冲层中，Si1-xCx的摩尔浓度比为3％～15％。
5.根据权利要求2所述的晶体管的形成方法，其特征在于，所述缓冲层中，Si1-xGex或Si1-xSnx的摩尔浓度比为3％～35％。
6.根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体衬底内掺杂了Sn、Ge或C中的一种或几种离子，对所述半导体衬底进行掺杂的工艺为离子注入或原位掺杂。
7.根据权利要求1所述的晶体管的形成方法，其特征在于，对所述半导体衬底表面进行阈值调整注入的离子为硼或磷，当注入离子为硼时，所述注入离子的剂量为1E13atom/cm3～5E13atom/cm3，所述注入离子的能量范围为12KeV～50KeV；当注入离子为磷时，所述注入离子的剂量为1E13atom/cm3～5E13atom/cm3，所述注入离子的能量范围为3KeV～10KeV。
8.根据权利要求1所述的晶体管的形成方法，其特征在于，所述本征层的形成方法为选择性外延生长工艺，所述本征层的厚度范围为5nm～30nm。
9.一种晶体管，其特征在于，所述晶体管采用权利要求1至8中任意一项所述的晶体管的形成方法所形成，包括：半导体衬底；位于半导体衬底表面的栅极结构；位于栅极结构两侧的半导体衬底内的源极和漏极；位于所述栅极结构下方以及源极和漏极之间的沟道区域，所述沟道区域包括半导体衬底表面的阈值调整层、位于所述阈值调整层表面的缓冲层和位于所述缓冲层表面的本征层。
10.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
对所述半导体衬底进行阈值调整注入，形成阈值调整层；
刻蚀所述阈值调整层，形成第一鳍部；
在所述第一鳍部表面形成缓冲层，所述缓冲层覆盖第一鳍部的顶部和侧壁，所述缓冲层为掺杂了IV族离子的硅层，所述缓冲层的形成方法包括：在所述第一鳍部表面形成外延硅层，然后对所述外延硅层进行表面非晶化注入使所述外延硅层表面非晶化，再进行退火使所述外延硅层表面再结晶；
在所述缓冲层表面形成本征层，所述本征层覆盖了缓冲层的顶部和侧壁，所述第一鳍部、缓冲层和本征层构成第二鳍部；
在半导体衬底表面形成横跨所述第二鳍部的栅极结构；
在所述栅极结构两侧的第二鳍部的两端形成源极和漏极。
11.根据权利要求10所述的晶体管的形成方法，其特征在于，所述表面非晶化注入的离子包括Sn、Ge或C中的一种或几种，所述表面非晶化注入的离子能量为20keV～500keV，剂量为1E15atom/cm3～1E16atom/cm3。
12.根据权利要求10所述的晶体管的形成方法，其特征在于，所述缓冲层的厚度范围为5nm～30nm。
13.根据权利要求11所述的晶体管的形成方法，其特征在于，所述缓冲层中，Si1-xCx的摩尔浓度比为3％～15％。
14.根据权利要求11所述的晶体管的形成方法，其特征在于，所述缓冲层中，Si1-xGex或Si1-xSnx的摩尔浓度比为3％～35％。
15.根据权利要求10所述的晶体管的形成方法，其特征在于，所述半导体衬底内掺杂了Sn、Ge或C中的一种或两种离子，对所述半导体衬底进行掺杂的工艺为离子注入或原位掺杂。
16.根据权利要求10所述的晶体管的形成方法，其特征在于，对所述半导体衬底进行阈值调整注入的离子为硼或磷，当注入离子为硼时，所述注入离子的剂量为1E13atom/cm3～5E13atom/cm3，所述注入离子的能量范围为12KeV～50KeV；当注入离子为磷时，所述注入离子的剂量为1E13atom/cm3～5E13atom/cm3，所述注入离子的能量范围为3KeV～10KeV。
17.根据权利要求10所述的晶体管的形成方法，其特征在于，所述本征层的形成方法为选择性外延生长工艺，所述本征层的厚度范围为5nm～30nm。
18.一种晶体管，其特征在于，所述晶体管采用权利要求10至17中任意一项所述的晶体管的形成方法所形成，包括：半导体衬底；位于所述半导体衬底表面的第二鳍部；位于半导体衬底表面横跨所述第二鳍部的栅极结构；位于所述栅极结构两侧的第二鳍部两端的源极和漏极；位于所述栅极结构下方以及源极和漏极之间的沟道区域，所述沟道区域包括第一鳍部、位于第一鳍部表面的缓冲层和位于所述缓冲层表面的本征层。
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