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KR100831682B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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KR100831682B1
KR100831682B1 KR1020060138820A KR20060138820A KR100831682B1 KR 100831682 B1 KR100831682 B1 KR 100831682B1 KR 1020060138820 A KR1020060138820 A KR 1020060138820A KR 20060138820 A KR20060138820 A KR 20060138820A KR 100831682 B1 KR100831682 B1 KR 100831682B1
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Abstract

본 발명의 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 트렌치의 노출면 상에 측벽산화막을 형성하는 단계; 반도체 기판을 싱글 타입의 챔버 내에 로딩시키는 단계; 챔버 내에 질화물 증착 소스를 공급하여 상기 측벽산화막 위에 라이너 질화막을 증착하는 단계; 챔버 내에 플라즈마를 형성하여 라이너 질화막 표면으로부터 소정 두께를 산화시켜 플라즈마 산화막을 형성하는 단계; 트렌치 내부를 일부 매립하는 유동성 막을 형성하는 단계; 반도체 기판을 챔버에 로딩하고 헬륨 가스 분위기에서 저산화 프리히팅을 수행하는 단계; 챔버 내에 증착 소스를 공급하여 프리히팅된 반도체 기판의 트렌치를 매립하는 매립절연막을 형성하는 단계; 및 매립절연막을 평탄화하여 소자분리막을 형성하는 단계를 포함한다.
보이드, 플라즈마 산화막, 저산화 프리히팅

Description

반도체 소자의 소자분리막 형성방법{Method for fabricating isolation layer in semiconductor device}
도 1은 종래 기술에서 소자분리막 형성시 발생된 보이드를 나타내보인 셈(SEM) 사진이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 패턴이 미세화됨에 따라 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 트렌치형 소자분리(STI; Shallow Trench Isolation)공정의 중요성이 더욱 더 커지고 있다. 이러한 트렌치형 소자분리 공정에 의한 소자분리막은 통상적으로 노광기술과 식각공정에 의해 반도체 기판에 소정 깊이의 트렌치를 형성하고, 절연막으로 트렌치를 매립한 후 평탄화하는 과정으로 이루어진다.
한편, 반도체 소자가 고집적화되면서 패턴이 점점 더 미세화됨에 따라 패턴, 예를 들어 소자분리막을 형성하기 위한 공간이 급격하게 감소하면서 갭필(gap-fill) 마진도 감소하고 있다.
이에 따라 공간 마진이 작은 트렌치를 매립하기 위한 갭필(gap-fill) 방법, 예를 들어 증착-식각-증착(DED; deposition-etch-deposition)을 반복하여 트렌치를 매립하는 방법을 이용하고 있다. 또한, 갭필 특성이 우수한 물질, 예컨대 고밀도 플라즈마 산화막(HDP; High Density Plasma)을 트렌치를 매립하는 절연막으로 이용하고 있다.
도 1은 종래 기술에서 소자분리막 형성시 발생된 보이드를 나타내보인 셈(SEM) 사진이다.
고밀도 플라즈마 산화막을 이용하여 트렌치를 매립하는 방법은 플라즈마 챔버 내에 반도체 기판을 로딩하고, 챔버 내에 플라즈마를 형성한 다음 상기 플라즈마를 하부로 흡착하여 반도체 기판 상에 원하는 대상막을 형성한다. 그런데 고집적화에 따라 크기가 점점 더 축소되는 트렌치를 이러한 고밀도 플라즈마 산화막으로 갭필하는데 한계가 있다. 이와 같이 트렌치를 충분히 갭필하지 못하면, 트렌치 내에는 도 1에 도시된 바와 같이, 보이드(void, 100)가 발생되고, 이렇게 형성된 보이드는 후속 공정에서 단락(short)의 원인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 트렌치를 매립하는 고밀도 플라즈 마 산화막을 증착하는 과정을 개선하여 공정 단계를 감소시킬 수 있고, 갭필 마진을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치의 노출면 상에 측벽산화막을 형성하는 단계; 상기 반도체 기판을 싱글 타입의 챔버 내에 로딩시키는 단계; 상기 챔버 내에 질화물 증착 소스를 공급하여 상기 측벽산화막 위에 라이너 질화막을 증착하는 단계; 상기 챔버 내에 플라즈마를 형성하여 상기 라이너 질화막 표면으로부터 소정 두께를 산화시켜 플라즈마 산화막을 형성하는 단계; 상기 트렌치 내부를 일부 매립하는 유동성 막을 형성하는 단계; 상기 반도체 기판을 챔버에 로딩하고 헬륨 가스 분위기에서 저산화 프리히팅을 수행하는 단계; 상기 챔버 내에 증착 소스를 공급하여 상기 프리히팅된 반도체 기판의 트렌치를 매립하는 매립절연막을 형성하는 단계; 및 상기 매립절연막을 평탄화하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 질화물 증착 소스는, 실란(SiH4) 가스, 암모늄(NH3), 가스 및 질소(N2) 가스를 포함할 수 있다.
상기 플라즈마 산화막은, 상기 싱글 타입의 챔버 내에 아산화질소(N2O) 플라즈마를 형성하여 형성하는 것이 바람직하다.
상기 아산화질소(N2O) 플라즈마는, 650-750℃의 공정 온도와 250-350torr의 압력에서 아산화질소(N2O) 가스를 7500-8500sccm의 유량으로 공급하고, 저주파에서 300-500W의 파워를 인가하여 형성하는 것이 바람직하다.
상기 저산화 프리히팅은, 헬륨(He) 가스를 1400-2000sccm의 유량으로 공급하고, 저주파에서 1500-2500W의 파워를 인가하여 5-15초 동안 수행하는 것이 바람직하다.
상기 유동성 막을 형성하는 단계는, 상기 반도체 기판 상에 스핀 온 절연막(SOD)을 도포하는 단계; 및 상기 스핀 온 절연막(SOD)을 소정 두께만큼 식각하여 상기 트렌치의 측벽의 일부를 노출시키는 단계를 포함하는 것이 바람직하다.
상기 매립절연막은 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 2a를 참조하면, 반도체 기판(200) 상에 소자분리영역을 정의하는 마스크 막 패턴(206)을 형성한다.
구체적으로, 반도체 기판(200) 위에 패드산화막과 패드질화막을 증착한다. 여기서 패드산화막은 패드질화막의 인력에 의한 반도체 기판(200)의 스트레스를 완화하는 역할을 한다. 이 경우, 비록 도면에 도시하지는 않았지만, 패드산화막 및 패드질화막은 퍼니스(furnace)에서 형성하므로 반도체 기판(200)의 후면에도 형성된다. 다음에 패드질화막 및 패드산화막을 패터닝하여 반도체 기판(200)의 소정 영역을 선택적으로 노출시키는 패드산화막 패턴(202) 및 패드질화막 패턴(204)을 포함하는 마스크막 패턴(206)을 형성한다. 여기서 반도체 기판(200)의 노출된 부분은 소자분리막이 형성될 영역이다. 계속해서 마스크막 패턴(206)을 식각 마스크로 노출된 반도체 기판(200)을 식각하여 반도체 기판(200) 내에 소정 깊이를 갖는 트렌치(208)를 형성한다.
도 2b를 참조하면, 트렌치(208)에 의한 노출면 상에 산화 공정을 수행하여 측벽 산화막(210)을 형성한다. 측벽 산화막(210)은 후속 형성될 라이너 질화막이 반도체 기판(200) 위에 바로 증착되어 발생하는 스트레스를 방지하는 버퍼막(buffer layer) 역할을 한다.
도 2c를 참조하면, 측벽 산화막(210) 위에 라이너 질화막(212)을 형성한다.
구체적으로, 반도체 기판(200)을 싱글 타입(single type)의 챔버(chamber) 내에 로딩(loading)시킨다. 다음에 싱글 타입의 챔버 내에 질화물 증착 소스를 공급하여 측벽 산화막(210) 위에 라이너 질화막(212)을 형성한다. 여기서 질화물 증 착 소스는, 실란(SiH4) 가스, 암모늄(NH3) 가스 및 질소(N2) 가스를 포함하여 공급할 수 있다. 이때, 라이너 질화막(212)은 650-750℃의 공정 온도와 250-350torr의 압력 하에서 실란(SiH4) 가스를 10-20sccm의 유량으로 공급하고, 암모늄(NH3) 가스를 5000-7000sccm의 유량으로 공급하고, 질소(N2) 가스를 3000-5000sccm의 유량으로 공급하는 공정 조건으로 진행할 수 있다.
라이너 질화막(212)은 이후 반도체 소자를 제조공정, 예컨대 게이트 산화(gate oxidation) 및 열 공정을 진행하는 과정에서 산화 소스(oxidant source) 가 반도체 기판(200) 내로 침투하여 트렌치 측면에 스트레스가 증가하여 생기는 누설 전류를 방지하는 역할을 한다. 또한, 후속 채널을 형성하기 위해 불순물을 주입하는 과정에서 불순물, 예컨대 붕소(B) 이온이 소자분리막으로 침투하여 셀 문턱전압(Vth; threshold voltage)이 감소하는 현상을 방지하는 역할을 한다.
이러한 역할을 하는 라이너 질화막(212)은 종래의 경우 약 50Å의 두께로 증착한 것과 비교하여 상대적으로 두꺼운 65-75Å의 두께로 형성하며, 바람직하게는 70Å의 두께로 형성한다. 이와 같이 라이너 질화막(212)을 종래보다 두꺼운 두께로 형성하는 이유는, 후속 진행될 플라즈마 공정에서 라이너 질화막(212)의 일부 두께만큼 산화막이 되기 때문에 라이너 질화막(212)의 특성에 영향을 미치지 않도록 충분히 두꺼운 두께로 형성하는 것이 바람직하다.
또한, 라이너 질화막(212)은 종래의 경우에는 배치 타입(batch type)의 퍼니스(furnace)에서 형성시켰지만, 본 발명의 실시예에서는 싱글 타입의 챔버에서 형 성하는 것이 바람직하다.
도 2d를 참조하면, 싱글 타입의 챔버 내에 산화 소스를 공급하여 라이너 질화막(212) 표면으로부터 소정 두께의 플라즈마 산화막(214)을 형성한다.
구체적으로, 650-750℃의 공정 온도와 250-350torr의 압력을 유지한 상태에서 싱글 타입의 챔버 내에 아산화질소(N2O) 가스를 7500-8500sccm의 유량으로 공급하고, 300-500W의 파워를 인가하여 아산화질소(N2O) 플라즈마를 형성한다. 이렇게 챔버 내에 형성된 아산화질소(N2O) 플라즈마와 라이너 질화막(212) 사이에 산화 반응이 일어나면서 라이너 질화막(212) 표면에 플라즈마 산화막(214)이 10-20Å의 두께로 형성된다.
이렇게 라이너 질화막(212) 표면에 형성된 플라즈마 산화막(214)은 후속 식각 공정을 진행하는 과정에서 라이너 질화막(212)이 어택(attack) 받는 것을 방지하는 역할을 한다. 이와 같이, 플라즈마를 이용한 산화 공정에 의해 플라즈마 산화막(214)을 형성함으로써, 종래의 경우 라이너 질화막(212)이 어택 받는 것을 방지하기 위해 형성한 라이너 산화막을 형성하는 과정을 생략할 수 있어 공정 단계를 감소시킬 수 있다. 또한, 챔버 내에 형성된 아산화질소(N2O) 플라즈마에 의해 세정도 동시에 진행할 수 있어 반도체 기판(200) 상의 유기물을 포함하는 잔여물질을 제거할 수 있다. 여기서 라이너 질화막(212)을 형성하는 공정 및 라이너 질화막(212) 표면에 플라즈마 산화막(214)을 형성하는 공정은 싱글 타입의 챔버에서 인-시츄(in-situ) 공정으로 진행할 수 있다.
도 2e를 참조하면, 트렌치(208) 일부를 매립하는 유동성 막(216)을 형성한다.
구체적으로, 반도체 기판(200) 상에 플로우 특성을 가지는 유동성 막(216)을 도포한다. 유동성 막(216)은 스핀 온 절연막(SOD; Spin On Dielectric)을 포함하여 도포할 수 있다. 여기서 종래의 경우 유동성 막(216)을 도포하기 전에 반도체 기판 상에 남아 있는 잔여물을 제거하기 위하여 전처리(precleaning) 공정을 진행하였으나, 본 발명의 실시예에서는 아산화질소(N2O) 플라즈마에 의해 산화 공정 및 세정 공정이 함께 진행되었으므로 이와 같은 전처리 공정을 진행하지 않을 수 있다.
다음에 플라즈마 산화막(214)의 표면이 노출될 때까지 유동성 막(216)에 평탄화 공정, 예컨대 화학적 기계적 연마(CMP; Chemical mechanical polishing) 공정을 수행한다. 계속해서 평탄화가 진행된 유동성 막(216)에 습식 식각을 진행하여 트렌치(208)의 측벽 일부분을 노출시킨다.
도 2f를 참조하면, 반도체 기판(200)을 챔버에 로딩하고 헬륨(He) 가스 분위기에서 저산화 프리히팅 공정을 수행한다.
이를 위해 유동성 막(216)이 도포된 반도체 기판(200)을 챔버에 로딩시킨다. 계속해서 챔버 내에 프리히팅 가스를 공급하여 반도체 기판(200) 상에 저산화 프리히팅 공정을 수행한다. 저산화 프리히팅 공정은 싱글 타입의 챔버 내에 헬륨(He) 가스를 1400-2000sccm의 유량으로 공급하고, 1500-2500W의 파워를 인가하여 5-15초 동안 진행한다. 종래의 경우 프리히팅 공정은 헬륨(He) 가스를 500sccm의 유량으로 공급하고, 산소(O2) 가스는 300sccm의 유량으로 공급하면서 4500W의 파워를 인가하여 60초 동안 고산화 프리히팅(high oxidation preheating) 공정을 수행하였다. 이러한 고산화 프리히팅 공정을 수행할 경우, 라이너 질화막이 완전히 산화될 수 있다. 이와 같이 라이너 질화막이 완전히 산화되면 반도체 기판(200)에 스트레스가 가해지면서 누설전류가 발생할 수 있다.
이에 따라 본 발명의 실시예에서는 헬륨(He) 가스만을 공급하면서 프리히팅 시간이 종래의 경우보다 5-15초 정도로 짧은 시간동안 진행하는 저산화 프리히팅(low oxidation preheating) 공정을 수행한다. 이러한 저산화 프리히팅 공정을 진행하여 표면의 소정 두께가 산화되고 남아 있는 라이너 질화막(216)이 산화되는 것을 감소시킬 수 있다.
이와 같이 플라즈마 산화막이 형성되고 남아 있는 라이너 질화막은 라이너 질화막(212)은 이후 반도체 소자를 제조공정, 예컨대 게이트 산화(gate oxidation) 및 열 공정을 진행하는 과정에서 산화 소스(oxidant source) 가 반도체 기판(200) 내로 침투하여 트렌치 측면에 스트레스가 증가하여 생기는 누설 전류를 방지하는 역할을 한다. 또한, 후속 채널을 형성하기 위해 불순물을 주입하는 과정에서 불순물, 예컨대 붕소(B) 이온이 소자분리막으로 침투하여 셀 문턱전압(Vth; threshold voltage)이 감소하는 현상을 방지하는 역할을 한다.
도 2g를 참조하면, 챔버 내에 증착 소스를 공급하여 저산화 프리히팅이 수행된 반도체 기판(200)의 트렌치(208)를 매립하는 고밀도 플라즈마 산화막(218)을 형 성한다.
구체적으로, 헬륨(He) 가스 분위기의 저산화 프리히팅이 수행된 챔버 내에 산화물 증착 소스, 예컨대 실란(SiH4) 가스를 공급하여 라이너 고밀도 플라즈마 산화막(미도시함)을 형성한다. 다음에 증착 소스를 추가로 공급하여 트렌치(208)를 모두 매립하는 고밀도 플라즈마 산화막(218)을 형성한다.
도 2h를 참조하면, 고밀도 플라즈마 산화막(218)에 대한 평탄화를 수행하여 트렌치 소자분리막(220)을 형성한다. 여기서 고밀도 플라즈마 산화막(218)에 대한 평탄화는 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법 또는 에치백(etch back) 공정을 이용하여 진행할 수 있다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 라이너 질화막을 싱글 타입의 챔버에서 형성하고, 플라즈마를 이용하여 라이너 질화막 표면상에 플라즈마 산화막을 형성하여 유동성 막과 접착성을 향상시킴으로서 리프트성 결함이 발생하는 것을 방지할 수 있다. 또한, 저산화 프리히팅 공정을 진행하여 산화가 진행된 라이너 질화막이 더 이상 산화되는 것을 방지할 수 있다. 아울러 라이너 산화막 및 전처리 공정을 생략하여 공정 단계를 감소시키고, 갭필 마진을 향상시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법에 의하면, 유동성 막의 리프트성 결함 및 습식 공정에서 계면 특성이 저하하 는 것을 방지할 수 있다. 또한, 라이너 질화막이 더 이상 산화되어 어택받는 것을 방지할 수 있다. 아울러 공정 단계를 감소시키고, 소자분리막의 갭필 마진을 향상시킬 수 있다.

Claims (7)

  1. 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치의 노출면 상에 측벽산화막을 형성하는 단계;
    상기 반도체 기판을 싱글 타입의 챔버 내에 로딩시키는 단계;
    상기 싱글 타입의 챔버 내에 질화물 증착 소스를 공급하여 상기 측벽산화막 위에 라이너 질화막을 증착하는 단계;
    상기 싱글 타입의 챔버 내에 플라즈마를 형성하여 상기 라이너 질화막 표면으로부터 소정 두께를 산화시켜 플라즈마 산화막을 형성하는 단계;
    상기 반도체 기판을 상기 싱글 타입의 챔버로부터 언로딩하는 단계;
    상기 트렌치 내부를 일부 매립하는 유동성 막을 형성하는 단계;
    상기 반도체 기판을 싱글 타입의 챔버에 로딩하고 헬륨(He) 가스를 1400-2000sccm의 유량으로 공급하고, 1500-2500W의 파워를 인가하여 5-15초 동안 수행하는 저산화 프리히팅을 수행하는 단계;
    상기 싱글 타입의 챔버 내에 증착 소스를 공급하여 상기 프리히팅된 반도체 기판의 트렌치를 매립하는 매립절연막을 형성하는 단계; 및
    상기 매립절연막을 평탄화하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 질화물 증착 소스는, 실란(SiH4) 가스, 암모늄(NH3) 가스 및 질소(N2) 가스를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 플라즈마 산화막은, 상기 싱글 타입의 챔버 내에 아산화질소(N2O) 플라즈마를 형성하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제3항에 있어서,
    상기 아산화질소(N2O) 플라즈마는, 650-750℃의 공정 온도와 250-350torr의 압력에서 아산화질소(N2O) 가스를 7500-8500sccm의 유량으로 공급하고, 300-500W의 파워를 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 삭제
  6. 제1항에 있어서, 상기 유동성 막을 형성하는 단계는,
    상기 반도체 기판 상에 스핀 온 절연막(SOD)을 도포하는 단계; 및
    상기 스핀 온 절연막(SOD)을 소정 두께만큼 식각하여 상기 트렌치의 측벽의 일부를 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제1항에 있어서,
    상기 매립절연막은 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020054985A (ko) * 2000-12-28 2002-07-08 이계안 공기배출장치를 구비한 에어백 시스템
JP2002289683A (ja) 2001-03-28 2002-10-04 Nec Corp トレンチ分離構造の形成方法および半導体装置
KR20040108193A (ko) * 2003-06-17 2004-12-23 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR20050003009A (ko) * 2003-06-30 2005-01-10 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법
KR20050110751A (ko) * 2004-05-19 2005-11-23 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100532503B1 (ko) 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법
KR20050115894A (ko) * 2003-03-07 2005-12-08 앰버웨이브 시스템즈 코포레이션 쉘로우 트렌치 분리법
KR100557563B1 (ko) 2004-06-01 2006-03-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
KR20060119151A (ko) * 2005-05-18 2006-11-24 삼성전자주식회사 Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020054985A (ko) * 2000-12-28 2002-07-08 이계안 공기배출장치를 구비한 에어백 시스템
JP2002289683A (ja) 2001-03-28 2002-10-04 Nec Corp トレンチ分離構造の形成方法および半導体装置
KR20050115894A (ko) * 2003-03-07 2005-12-08 앰버웨이브 시스템즈 코포레이션 쉘로우 트렌치 분리법
KR20040108193A (ko) * 2003-06-17 2004-12-23 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR20050003009A (ko) * 2003-06-30 2005-01-10 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법
KR100532503B1 (ko) 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법
KR20050110751A (ko) * 2004-05-19 2005-11-23 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100557563B1 (ko) 2004-06-01 2006-03-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
KR20060119151A (ko) * 2005-05-18 2006-11-24 삼성전자주식회사 Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법

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