KR100301246B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, MOS 형성을 위한 웰 영역 형성 후 게이트 산화막을 형성하기 전, 인-시투로 보론이 도핑된 에피택셜 성장막을 형성하고 이를 채널 문턱전압 조절층으로 사용하여, 기존의 이온 주입 공정에 의해 형성된 문턱전압 조절층보다 더욱 높고 균일한 농도로 실리콘 기판 표면에 카운터-도프트 보론층을 만들수 있어 채널 영역에서의 문턱 전압 프로파일이 더욱 예리할 수 있고, 결과적으로 채널 및 접합 엔지니어링(engineering)의 조합에 의하여 소자의 쇼트 채널 특성을 개선할 수 있는 반도체 소자의 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하, SEG라 함) 기술을 사용하여 엘리베이티드 소오스/드레인(Elevated Source/Drain; ESD) 구조를 형성할 때 게이트 산화막 하부에 균일하고 높은 농도의 보론이 도핑된 선택적 에피택셜 성장막을 형성하므로써, 소자의 쇼트 채널 효과를 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
종래의 자기정렬 에피택셜 실리콘 슬리버(Self-aligned Epitaxial Silicon Sliver; 이하, SESS라 함)를 갖는 매립 채널 PMOS 엘리베이티드 소오스/드레인 구조의 반도체 소자는 이온 주입에 의한 문턱전압(Vt) 조절 방법은 그대로 사용하면서, 패이싯(facet)을 가급적 억제하여 채널에 인접한 접합 깊이를 용이하게 감소시켜 소자의 쇼트 채널 특성을 향상시킬 수 있다.
도 1a 내지 1d는 종래 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, PMOS 소자를 형성하는 경우를 예로 들어 설명하면 다음과 같다.
도 1a는 실리콘 기판(11)에 소자분리막(12)을 형성하고 PMOS 형성을 위해 N-웰을 형성한 상태를 나타낸다.
도 1b는 문턱전압(Vt) 조절을 위한 이온주입 공정을 실시하여, 문턱전압 조절용 이온 주입 영역(13)을 형성한 후, 게이트 산화막(14)을 성장시키고 전체구조 상에 게이트 전극(15) 및 마스크 산화막(16)을 순차적으로 형성한 후, 마스크 산화막(16), 게이트 전극(15) 및 게이트 산화막(14)을 패터닝한 상태를 나타낸다.
이후, 도 1c에 도시된 바와 같이, 전체구조 상에 산화막 및 질화막을 순차적으로 형성하고, 전면 식각 공정을 실시하여, 패터닝된 구조 측벽에 산화막 스페이서(17) 및 질화막 스페이서(18)로 되는 이중 스페이서 구조를 형성한다. 다음에, 노출된 실리콘 기판(11) 상에 화학 기상법으로 에피택셜층(19)을 선택적으로 성장시킨다. 에피택셜층(19) 성장시에는 SESS(A) 쪽으로 자기정렬적인 실리콘 성장이 이루어지게 된다.
도 1d는 이온 주입 공정을 실시하고, 열처리를 실시하여 도펀트를 활성화시키므로써, 주입된 도펀트들이 기판 내로 약간 확산되도록 하여 엘리베이티드 소오스(S) 및 드레인(D) 영역이 형성된 상태를 나타낸다.
이와 같은 방법으로 매립 PMOS 엘리베이티드 소오스/드레인 구조를 형성하는 경우에는 패이싯(B)의 발생을 가급적 억제하였기 때문에, 채널에 인접한 접합(S,D)의 깊이를 용이하게 감소시킬 수 있다. 이에 따라 소자의 쇼트 채널 특성이 어느정도 향상되는 것은 사실이지만, 이온주입된 문턱전압의 프로파일은 기존의 소자와 큰 차이가 없게 된다. 즉, 이러한 구조에서는 채널 엔지니어링이 아닌 접합 엔지니어링에 의해 쇼트 채널 특성이 개선되는 것이다.
소자의 집적도가 더욱 증가하게 되면, 이러한 접합 엔지니어링만으로는 쇼트 채널 특성을 개선하는 것이 한계에 도달하게 되는 문제점이 발생한다. 그러므로 채널 엔지니어링에 의해 채널 특성을 근본적으로 개선하는 방법이 요구되고 있다.
따라서, 본 발명은 웰 형성 후 문턱전압 조절을 위하여 보론이 도핑된 선택적 에피택셜층을 인-시투로 성장시키므로써, 문턱전압 조절용 이온주입층보다 더욱 높고 균일한 농도의 카운터-도프트 보론층을 형성할 수 있게 되어, 소자의 채널 특성을 개선할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 실리콘 기판에 소자 분리막을 형성하고, PMOS 소자를 형성하기 위한 n-웰 영역을 형성하는 단계; 보론이 도핑된 선택적 에피택셜 성장막을 형성하는 단계; 전체구조 상에 게이트 산화막, 게이트 전극 및 마스크 산화막을 순차적으로 형성한 후, 선택된 영역의 마스크 산화막, 게이트 전극 및 게이트 산화막을 패터닝하여 게이트 영역을 확보하는 단계; 전체구조 상에 산화막 및 질화막을 형성하고 전면 식각 공정을 실시하여, 패터닝된 구조 측벽에 산화막 스페이서 및 질화막 스페이서의 이중스페이서를 형성하는 단계; 노출된 상기 실리콘 기판 상에 선택적 에피택셜 성장막을 형성하는 단계; 상기 선택적 에피택셜 성장막을 통하여 이온 주입 공정을 실시하고, 열처리하여 도펀트가 상기실리콘 기판 내로 확산하여 엘리베이티드 소오스 및 드레인 영역이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1d는 종래 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 3은 에피택셜 성장 채널 적용 여부에 따른 보론 집중도와 보론 도핑 깊이와의 관계를 나타내는 그래프.
도 4는 에피택셜 성장 채널 적용 여부에 따른 채널 길이와 스레시 홀드 전압과의 관계를 나타내는 그래프.
도 5는 에피택셜 성장 채널 적용 여부에 따른 채널 길이와 포화 전류밀도와의 관계를 나타내는 그래프.
도 6은 에피택셜 성장 채널 적용 여부에 따른 채널 길이와 채널 펀치-스루우 전압과의 관계를 나타내는 그래프.
<도면의 주요 부분에 대한 부호 설명>
21 : 실리콘 기판 22 : 소자 분리막
23 : 보론이 도핑된 선택적 에피택셜 성장막
24 : 게이트 산화막 25 : 게이트 전극
26 : 마스크 산화막 27 : 산화막 스페이서
28 : 질화막 스페이서 29 : 선택적 에피택셜 성장막
A, C : SESS B : 패이싯
S : 소오스 D : 드레인
본 발명은 MOS 형성을 위한 웰 영역 형성 후 게이트 산화막을 형성하기 전, 인-시투로 보론이 도핑된 에피택셜 성장막을 선택적으로 형성하고 이를 이용하여 채널 문턱전압을 조절한다. 이 방법은 기존의 이온 주입에 의해 형성된 문턱전압 조절층보다 더욱 높고 균일한 농도로 표면에 카운터-도프트 보론층을 만들수 있게 한다. 이에 따라 채널 영역에서의 문턱 전압 프로파일이 더욱 예리하게 되며, 결과적으로 채널 및 접합 엔지니어링(engineering)의 조합에 의하여 소자의 쇼트 채널 특성이 더욱 개선된 소자를 제작할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, PMOS 소자를 형성하는 경우를 예로 들어 설명한다.
도 2a는 실리콘 기판(21)에 소자 분리막(22)을 형성하고, PMOS 소자를 형성하기 위한 n-웰을 형성한 상태를 나타낸다. n-웰 영역은 인(P) 이온을 800 내지1200keV에서 1×1013내지 3×1013ion/cm2로 이온주입한 후 퍼니스를 이용하여 900 내지 1000℃에서 25 내지 35분 동안 열처리하여 도펀트를 활성화시키므로써 형성된다.
도 2b에 도시된 바와 같이, 실리콘 기판(21) 상에 성장된 자연 산화막을 제거하기 위한 세정 공정을 실시하고, 채널의 문턱전압 조절을 위하여 보론이 도핑된 선택적 에피택셜 성장막(23)을 형성한 후, 게이트 산화막(24)을 성장시킨다. 세정 공정은 익스-시투와 인-시투의 연속공정으로 진행한다. 익스-시투로 진행할 경우에는 RCA 세정 또는 UV-O3세정과 HF 디핑(dipping)의 혼합 공정을 이용하고, 인-시투로 진행할 경우에는 800 내지 900℃의 온도에서 1 내지 5분동안 수소 배이크를 실시한다. 이후, 전체구조 상에 게이트 전극(25) 및 마스크 산화막(26)을 순차적으로 형성한 다음, 선택된 영역의 마스크 산화막(26), 게이트 전극(25) 및 게이트 산화막(24)을 패터닝하여 게이트 영역을 확보한다. 보론이 도핑된 선택적 에피택셜 성장막(23)은 저압화학기상증착법으로 인-시투로 형성하며, 두께는 100 내지 200Å이 되도록 하고 보론의 도핑 농도는 3×1012내지 7×1012ion/cm2로 한다. 또한, 증착 가스로는 디클로로 사일렌(DCS)과 염산(HCl)을 사용하는데, DCS의 유량은 30 내지 300sccm으로 하고, HCl의 유량은 30 내지 200sccm으로 하며, 도핑을 위해 디보래인(B2H6)을 약 100 내지 300sccm 흘려준다. 이때 증착압력은 5 내지 50Torr로 하고 증착 온도는 750 내지 950℃로 한다.
이와 같은 방법으로 문턱전압 조절층을 형성하는 경우에는, 이온 주입에 의해 문턱전압 조절층을 형성한 경우보다 예리한 프로파일을 갖는 문턱전압 특성을 얻을 수 있다.
도 2c에 도시된 바와 같이, 전체구조 상에 산화막 및 질화막을 형성하고 전면 식각 공정을 실시하여, 패터닝된 구조 측벽에 산화막 스페이서(27) 및 질화막 스페이서(28)의 이중 스페이서를 형성한다. 여기에서, 산화막은 100 내지 300Å의 두께로 형성하고, 질화막은 200 내지 500Å의 두께로 형성한다. 이후, 화학기상 방법으로 노출된 실리콘 기판(21) 상에 선택적으로 에피택셜막(29)을 성장시킨다. 이 선택적 에피택셜 성장막(29)은 언도프트 실리콘막이며, 800 내지 2000Å의 두께로 형성한다. 선택적 에피택셜 성장막(29)은 화학기상증착법을 이용하여 인-시투로 형성하며, 증착 가스로는 디클로로 사일렌(DCS)과 염산(HCl)을 사용하는데, DCS의 유량은 30 내지 300sccm으로 하고, HCl의 유량은 30 내지 200sccm으로 한다. 또한, 증착압력은 5 내지 50Torr로 하고 증착 온도는 750 내지 950℃로 한다.
선택적 에피택셜 성장막(29) 형성시 SESS(C) 쪽으로 자기정렬적인 실리콘 성장이 이루어지게 된다. 선택적 에피택셜 성장막(29)을 형성하기 전, 표면의 자연 산화막 등을 제거하기 위한 세정 공정을 실시한다. 세정 공정은 익스-시투와 인-시투의 연속공정으로 진행한다. 익스-시투로 진행할 경우에는 RCA 세정 또는 UV-O3세정과 HF 디핑(dipping)의 혼합 공정을 이용하고, 인-시투로 진행할 경우에는 800 내지 900℃의 온도에서 1 내지 5분동안 수소 배이크를 실시한다.
도 2d는 이온 주입 공정을 실시하고, 이온주입된 도펀트를 활성화시키기 위하여 열처리하므로써, 도펀트들이 실리콘 기판(21) 내로 약간 확산하여 엘리베이티드 소오스(S) 및 드레인(D) 영역이 형성된 상태를 나타내는 소자의 단면도이다. 소오스(S) 및 드레인(D) 영역을 형성하기 위한 이온 주입시에는 도펀트를 BF2로 하여 10 내지 60keV로 1×1015내지 5×1015ion/cm2정도의 높은 농도로 도핑한다.
도 3은 에피택셜 성장 채널 적용 여부에 따른 보론 집중도와 보론 도핑 깊이와의 관계를 나타내는 그래프이고, 도 4는 에피택셜 성장 채널 적용 여부에 따른 채널 길이와 스레시 홀드 전압과의 관계를 나타내는 그래프이다. 또한, 도 5는 에피택셜 성장 채널 적용 여부에 따른 채널 길와 포화 전류밀도와의 관계를 나타내는 그래프이고, 도 6은 에피택셜 성장 채널 적용 여부에 따른 채널 길이와 채널 펀치-스루우 전압과의 관계를 나타내는 그래프이다.
도 3에서 알 수 있는 바와 같이, 보론 도핑 농도를 비교할 경우, 본 발명에서와 같이 에피택셜 성장 채널 구조와 엘리베이티드 소오스/드레인 구조를 동시에 적용(32)하면 기존의 이온주입에 의해 문턱전압층이 형성된 것(31)보다 더욱 예리하고 얇은 채널층을 형성할 수 있게 된다. 도 4 내지 도 6에서도 마찬가지로, 에피택셜 성장 채널 구조와 엘리베이티드 소오스/드레인 구조를 동시에 적용한 경우(42, 52, 62)에는 엘리베이티드 소오스/드레인 구조만을 적용한 경우(41, 51, 61)에 비해 문턱전압의 롤-오프(roll-off) 특성이 다소 향상될 뿐 아니라 거의 같은 포화전류밀도 하에서도 0.2㎛ 이하에서 펀치-스루우 특성이 현저히 개선된 것을알 수 있다.
결과적으로, 채널 및 접합 엔지니어링을 동시에 적용함에 의해 채널 특성이 향상된 매립 채널(Burried Channel) MOS 소자를 형성할 수 있게 된다.
상술한 바와 같이, 본 발명은 SESS 구조를 갖는 매립 채널-PMOS 엘리베이티드 소오스/드레인 구조가 접합 엔지니어링(engineering)에 의해 쇼트 채널 특성을 향상시키는 것에 비해, 게이트 산화막을 형성하기 전에 인-시투로 보론이 도핑된 선택적 에피택셜층을 성장시켜 이를 이용하여 채널 문턱 전압을 조절하므로써, 더욱 높고 균일한 농도의 카운터-도프트 보론층을 만들 수 있다. 이에 따라 채널에서의 문턱 전압 프로파일이 더욱 예리하여 채널 및 접합 엔지니어링의 조합에 의하여 더욱 향상된 소트 채널 특성을 갖는 소자를 제조할 수 있는 효과가 있다.
Claims (25)
- 실리콘 기판에 소자 분리막을 형성하고, PMOS 소자를 형성하기 위한 n-웰 영역을 형성하는 단계;상기 실리콘 기판 상에 보론이 도핑된 선택적 에피택셜 성장막을 형성하는 단계;전체구조 상에 게이트 산화막, 게이트 전극 및 마스크 산화막을 순차적으로 형성한 후, 선택된 영역의 마스크 산화막, 게이트 전극 및 게이트 산화막을 패터닝하여 게이트 영역을 확보하는 단계;전체구조 상에 산화막 및 질화막을 형성하고 전면 식각 공정을 실시하여, 패터닝된 구조 측벽에 산화막 스페이서 및 질화막 스페이서의 이중 스페이서를 형성하는 단계;상기 노출된 실리콘 기판 상에 선택적 에피택셜 성장막을 형성하는 단계;상기 선택적 에피택셜 성장막을 통하여 이온 주입 공정을 실시하고, 열처리하여 도펀트가 상기실리콘 기판 내로 확산하여 엘리베이티드 소오스 및 드레인 영역이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 n-웰 영역은 800 내지 1200keV에서 1×1013내지 3×1013ion/cm2로 인 이온주입한 후 퍼니스를 이용하여 900 내지 1000℃에서 25 내지 35분 동안 열처리하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 보론이 도핑된 선택적 에피택셜 성장막은 저압화학기상증착법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 보론이 도핑된 선택적 에피택셜 성장막은 인-시투로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 보론이 도핑된 선택적 에피택셜 성장막은 100 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 보론이 도핑된 선택적 에피택셜 성장막은 보론의 도핑 농도를 3×1012내지 7×1012ion/cm2로 하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 보론이 도핑된 선택적 에피택셜 성장막은 디클로로 사일렌과 염산을 증착 가스로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 디클로로 사일렌의 유량은 30 내지 300sccm으로 하고, 상기 염산의 유량은 30 내지 200sccm으로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 보론이 도핑된 선택적 에피택셜 성장막은 100 내지 300sccm의 디보래인을 추가하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항 또는 제 8 항에 있어서,상기 보론이 도핑된 선택적 에피택셜 성장막은 5 내지 50Torr의 압력 조건 및 750 내지 950℃의 온도 조건에서 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막은 100 내지 300Å의 두께로 형성하고 상기 질화막은 200 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 2중 스페이서 형성 후 실리콘 기판에 성장된 선택적 에피택셜 성장막은 언도프트 실리콘막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 선택적 에피택셜 성장막은 800 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 선택적 에피택셜 성장막은 저압 화학기상증착법을 이용하여 인-시투로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 선택적 에피택셜 성장막은 디클로로 사일렌과 염산을 증착가스로 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서,상기 디클로로 사일렌의 유량은 30 내지 300sccm으로 하고, 염산의 유량은 30 내지 200sccm으로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 선택적 에피택셜 성장막은 5 내지 50Torr의 압력 조건과 750 내지 950℃의 온도 조건에서 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 12 항에 있어서,상기 소오스 및 드레인 영역을 형성하기 위한 이온 주입시에는 도펀트로써 BF2를 이용하여 10 내지 60keV에서 1×1015내지 5×1015ion/cm2의 농도로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 n-웰 영역 형성 후 상기 실리콘 기판 상에 성장된 자연 산화막을 제거하기 위한 1차 세정공정을 실시하고, 상기 이중 스페이서 형성 후 노출된 전면에 대하여 2차 세정공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 19 항에 있어서,상기 1차 세정 공정은은 익스-시투 또는 인-시투로 진행하는 것을 특징으로하는 반도체 소자의 제조 방법.
- 제 19 항에 있어서,상기 1차 세정 공정은 RCA 세정 또는 UV-O3세정과 HF 디핑의 혼합 공정을 이용하여 익스-시투 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 19 항에 있어서,상기 1차 세정 공정은 800 내지 900℃의 온도에서 1 내지 5분동안 수소 배이크를 실시하는 인-시투 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 19 항에 있어서,상기 2차 세정 공정은 익스-시투 또는 인-시투로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 19 항에 있어서,상기 2차 세정 공정은 RCA 세정 또는 UV-O3세정과 HF 디핑의 혼합 공정을 이용한 익스-시투 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 19 항에 있어서,상기 2차 세정 공정은 800 내지 900℃의 온도에서 1 내지 5분동안 수소 배이크를 실시하는 인-시투 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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