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KR100882930B1 - 소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들 - Google Patents

소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들 Download PDF

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KR100882930B1
KR100882930B1 KR1020040108060A KR20040108060A KR100882930B1 KR 100882930 B1 KR100882930 B1 KR 100882930B1 KR 1020040108060 A KR1020040108060 A KR 1020040108060A KR 20040108060 A KR20040108060 A KR 20040108060A KR 100882930 B1 KR100882930 B1 KR 100882930B1
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이호
이승환
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Abstract

상승된 소오스/드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들이 제공된다. 상기 씨모스 반도체 소자들은 반도체기판에 제공되어 제1 및 제2 활성영역들을 한정하는 소자분리막 및 상기 제1 및 제2 활성영역들의 상부를 각각 가로지르는 제1 및 제2 게이트 패턴들을 구비한다. 상기 제1 게이트 패턴의 양 옆에 각각 제1 상승된 소오스 영역 및 제1 상승된 드레인 영역이 제공되고, 상기 제2 게이트 패턴의 양 옆에 각각 제2 상승된 소오스 영역 및 제2 상승된 드레인 영역이 제공된다. 상기 제1 상승된 소오스/드레인 영역들은 상기 제1 활성영역 상에 위치하고, 상기 제2 상승된 소오스/드레인 영역들은 상기 제2 활성영역 상에 위치한다. 상기 제1 게이트 패턴 및 상기 제1 상승된 소오스/드레인 영역들 사이에 제1 게이트 스페이서가 제공된다. 상기 제2 게이트 패턴에 인접한 상기 제2 상승된 소오스/드레인 영역들의 가장자리들 및 상기 제2 게이트 패턴의 상부 측벽을 덮도록 제2 게이트 스페이서가 배치된다. 상기 씨모스 반도체소자의 제조방법들 또한 제공된다.

Description

소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들{CMOS semiconductor devices having source and drain regions and methods of fabricating the same}
도 1은 본 발명의 실시예들에 따른 씨모스 반도체소자들을 설명하기 위한 단면도이다.
도 2 내지 도 7은 본 발명의 실시예들에 따른 씨모스 반도체소자의 제조방법들을 설명하기 위한 단면도들이다.
본 발명은 반도체소자들 및 그 제조방법들에 관한 것으로, 특히 상승된 소오스/드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들에 관한 것이다.
모스 트랜지스터들은 반도체 소자의 개별소자(discrete device)로서 널리 채택되고 있다. 상기 반도체 소자가 고집적화됨에 따라 상기 모스 트랜지스터들은 점점 스케일 다운되고 있다. 특히, 고성능 반도체소자(high performance semiconductor device)를 구현하기 위해서는 상기 모스 트랜지스터들의 채널 길이 가 감소되어야 한다. 그러나, 상기 채널 길이를 감소시키면, 상기 모스 트랜지스터들은 단채널 효과(short channel effect)로부터 악영향을 받을 수 있다(suffer from). 이에 따라, 상기 단채널 효과를 개선하기 위해서는 상기 모스 트랜지스터들의 소오스/드레인 영역들의 접합 깊이(junction depth) 또한 감소되어야 한다. 즉, 고성능 모스 트랜지스터들을 제작하기 위해서는 얕은 소오스/드레인 영역들(shallow source/drain regions)을 형성하는 방법이 요구된다. 그러나, 상기 얕은 소오스/드레인 영역들은 상기 모스 트랜지스터들의 온 저항(on-resistance)의 증가로 이어지고, 상기 온 저항의 증가는 상기 모스 트랜지스터들의 전류 구동력(current drivability)을 저하시킬 수 있다.
최근에, 상기 모스 트랜지스터들의 상기 단채널 효과 및 상기 전류 구동력을 개선시키기 위하여 상승된 소오스/드레인 구조(elevated source/drain structure)가 제안된 바 있다. 상기 상승된 소오스/드레인 구조를 구현하기 위하여, 선택적 에피택시얼 성장 기술이 널리 사용되고 있다.
상기 선택적 에피택시얼 성장 기술이 미국특허 제6,429,084 B1호에 "높여진 소오스들 및 드레인들을 갖는 모스 트랜지스터들(MOS transistors with raised sources and drains)"라는 제목으로 박 등(Park et al.)에 의해 개시된 바 있다. 박 등에 따르면, 게이트 전극 상에 게이트 캐핑 절연막이 형성된다. 상기 게이트 캐핑 절연막은 소오스/드레인 영역들 상에 에피택시얼 반도체층을 형성하는 동안 상기 에피택시얼 반도체층이 상기 게이트 전극 상에 형성되는 것을 방지한다. 따라서, 후속 공정에서 상기 게이트 전극 상에 금속 실리사이드층을 형성하는 경우에, 복잡한 공정이 요구된다.
더 나아가서, 상기 상승된 소오스/드레인 영역들을 형성하기 위한 방법이 미국특허공개번호(US patent publication No.) US 2002/0034864 A1호에 "반도체소자 및 그 제조방법(Semiconductor device and method of fabricating the same)"이라는 제목으로 미주시마 등(Mizushima et al.)에 의해 개시된 바 있다. 미주시마 등에 따르면, 폴리실리콘 게이트 전극 및 단결정 소오스/드레인 영역들을 갖는 반도체기판의 전면 상에 비정질 실리콘층을 전면 증착 기술(blanket deposition technique)을 사용하여 형성한다. 상기 비정질 실리콘층은 고상 에피택시얼(SPE; solid phase epitaxial) 기술을 사용하여 결정화된다(crystallized). 그 결과, 상기 단결정 소오스/드레인 영역들 상에만 상승된 단결정 소오스/드레인 영역들(elevated single crystalline source/drain regions)이 형성되고, 상기 폴리실리콘 게이트 전극 상에는 여전히 상기 비정질 실리콘층(또는 다결정 실리콘층)이 잔존한다.
상기 게이트 전극 상의 상기 비정질 실리콘층 또는 다결정 실리콘층은 염화수소(HCl) 가스를 사용하여 선택적으로 제거된다. 상기 소오스/드레인 영역들 상의 상기 단결정 실리콘층은 1회의 고상 에피택시얼 공정(a single step of solid phase epitaxial process)에 의해 형성된다. 이 경우에, 상기 소오스/드레인 영역들 상의 상기 단결정 실리콘층의 두께를 증가시키기 위하여 상기 고상 에피택시얼 공정 시간을 증가시키면, 상기 소오스/드레인 영역들 상의 상기 단결정 실리콘층은 횡방향으로도(even laterally) 성장된다. 즉, 상기 소오스/드레인 영역들에 인접한 소자분리막 상에도 상기 단결정 실리콘층이 형성될 수 있다. 이에 따라, 고집적 반도체소자를 구현하기 위하여 상기 소자분리막의 폭을 감소시키면, 서로 이웃하는 소오스/드레인 영역들 사이에 전기적인 단락(electrical shortage)이 발생할 수 있다.
한편, 상기 상승된 소오스/드레인 영역들은 엔모스(NMOS) 트랜지스터들 및 피모스(PMOS) 트랜지스터들 모두에 채택될 수 있다. 더 나아가서, 상기 상승된 소오스/드레인 영역들을 갖는 상기 모스 트랜지스터들은 엘디디형의 소오스/드레인 영역들의 형성 및 샐리사이드(salicide; self-aligned silicide) 기술의 적용을 위하여 게이트 전극들의 측벽들 상에 제공되는 절연성 게이트 스페이서들(insulating gate spacers)을 채택한다. 이 경우에, 상기 게이트 스페이서들은 상기 게이트 전극들을 상기 상승된 소오스/드레인 영역들로부터 전기적으로 절연시킨다.
상기 게이트 스페이서들의 폭이 증가하면, 상기 게이트 전극들 및 상기 상승된 소오스/드레인 영역들 사이의 커플링 커패시턴스는 감소하고 상기 엘디디형의 소오스/드레인 영역들의 전기적인 저항은 증가한다. 이 경우에, 상기 엔모스 트랜지스터들의 동작 속도(operating speed)는 향상되는 반면에, 상기 피모스 트랜지스터들의 동작 속도는 저하된다. 이는, 상기 엔모스 트랜지스터들의 캐리어들로서 역할을 하는 전자들의 이동도가 상기 피모스 트랜지스터들의 캐리어들로서 역할을 하는 정공들의 이동도보다 크기 때문이다. 즉, 상기 엔모스 트랜지스터들의 동작 속도는 상기 소오스/드레인 영역들의 전기적인 저항보다는 오히려 상기 게이트 전극들 및 상기 소오스/드레인 영역들 사이의 기생 커패시턴스에 지배를 받고, 상기 피 모스 트랜지스터들의 동작 속도는 상기 게이트 전극들 및 상기 소오스/드레인 영역들 사이의 기생 커패시턴스보다는 오히려 상기 소오스/드레인 영역들의 전기적인 저항에 지배를 받는다. 따라서, 상기 상승된 소오스/드레인 영역들을 채택하는 상기 엔모스 트랜지스터들 및 상기 피모스 트랜지스터들의 특성들을 모두 개선시키기 위한 최적화가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 상승된 소오스/드레인 영역들을 갖는 엔모스 트랜지스터들 및 피모스 트랜지스터들의 특성들을 최적화시키기에 적합한 씨모스 반도체소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상승된 소오스/드레인 영역들을 갖는 엔모스 트랜지스터들 및 피모스 트랜지스터들의 특성들을 최적화시킬 수 있는 씨모스 반도체소자의 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 선택적 디스포저블 스페이서 기술(selective disposable spacer technique)을 사용하여 상승된 소오스/드레인 영역들을 구비하는 소오스/드레인 영역들의 실질적인 깊이(substantial depth) 및 전기적인 저항을 최소화시킬 수 있는 모스 트랜지스터의 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 상승된 소오스/드레인 영역들을 갖는 씨모스 반도체소자들이 제공된다. 상기 씨모스 반도체소자들은 반도체기판에 제공되어 제1 및 제2 활성영역들을 한정하는 소자분리막을 구비한다. 상기 제1 및 제2 활성영역들의 상부를 각각 가로지르도록 제1 및 제2 게이트 패턴들이 배치된다. 상기 제1 게이트 패턴의 양 옆에 각각 제1 상승된 소오스 영역 및 제1 상승된 드레인 영역이 제공된다. 상기 제1 상승된 소오스/드레인 영역들은 상기 제1 활성영역 상에 위치한다. 상기 제1 게이트 패턴 및 상기 제1 상승된 소오스/드레인 영역들 사이에 제1 게이트 스페이서가 제공된다. 상기 제2 게이트 패턴의 양 옆에 각각 제2 상승된 소오스 영역 및 제2 상승된 드레인 영역이 배치된다. 상기 제2 상승된 소오스/드레인 영역들은 상기 제2 활성영역 상에 위치한다. 상기 제2 게이트 패턴에 인접한 상기 제2 상승된 소오스/드레인 영역들의 가장자리들 및 상기 제2 게이트 패턴의 상부 측벽을 덮도록 제2 게이트 스페이서가 제공된다.
본 발명의 몇몇 실시예들에서, 상기 제1 상승된 소오스/드레인 영역들은 N형의 상승된 소오스/드레인 영역들일 수 있고 상기 제2 상승된 소오스/드레인 영역들은 P형의 상승된 소오스/드레인 영역들일 수 있다.
다른 실시예들에서, 상기 제1 및 제2 상승된 소오스/드레인 영역들은 에피택시얼 반도체 패턴들일 수 있다.
또 다른 실시예들에서, 상기 제1 게이트 스페이서는 상기 제1 게이트 패턴의 측벽을 덮는 제1 내부 게이트 스페이서와 아울러서 상기 제1 내부 게이트 스페이서 및 상기 제1 상승된 소오스/드레인 영역들 사이에 개재된 제1 외부 게이트 스페이서를 포함할 수 있다. 또한, 상기 제2 게이트 스페이서는 상기 제2 게이트 패턴 및 상기 제2 상승된 소오스/드레인 영역들 사이에 개재되고 상기 제2 게이트 패턴의 측벽을 덮는 제2 내부 게이트 스페이서와 아울러서 상기 제2 내부 게이트 스페이서와 인접한 상기 제2 상승된 소오스/드레인 영역들의 가장자리들 및 상기 제2 내부 게이트 스페이서의 상부 측벽을 덮는 제2 외부 게이트 스페이서를 포함할 수 있다. 상기 제1 및 제2 내부 게이트 스페이서들은 실리콘 산화막 또는 실리콘 질화막일 수 있고, 상기 제1 및 제2 외부 게이트 스페이서들 역시 실리콘 산화막 또는 실리콘 질화막일 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 게이트 패턴들의 각각은 차례로 적층된 게이트 절연막 및 게이트 전극을 포함할 수 있다. 상기 게이트 전극들은 다결정 반도체 패턴들일 수 있고, 상기 제1 및 제2 상승된 소오스/드레인 영역들은 단결정 에피택시얼 반도체 패턴들일 수 있다. 이에 더하여, 상기 게이트 전극들의 상부면들 및 상기 상승된 소오스/드레인 영역들의 상부면들에 선택적으로 금속 실리사이드막이 제공될 수 있다. 상기 제1 상승된 소오스/드레인 영역들 상의 상기 금속 실리사이드막의 하부면은 상기 제1 게이트 스페이서의 하부면보다 높을 수 있고, 상기 제2 상승된 소오스/드레인 영역들 상의 상기 금속 실리사이드막의 하부면은 상기 제2 상승된 소오스/드레인 영역들의 가장자리들 상의 제2 게이트 스페이서의 하부면보다 낮을 수 있다.
또 다른 실시예들에서, 상기 제1 상승된 소오스/드레인 영역들의 하부의 상기 제1 활성영역 내에 제1 고농도 소오스/드레인 영역들이 제공될 수 있고, 상기 제1 게이트 스페이서의 하부에 상기 제1 고농도 소오스/드레인 영역들과 접촉하는 제1 저농도 소오스/드레인 영역들이 제공될 수 있다. 이에 더하여, 상기 제2 상승 된 소오스/드레인 영역들의 하부의 상기 제2 활성영역 내에 제2 고농도 소오스/드레인 영역들이 제공될 수 있고, 상기 제2 게이트 패턴 및 상기 제2 상승된 소오스/드레인 영역들 사이의 영역의 하부에 상기 제2 고농도 소오스/드레인 영역들과 접촉하는 제2 저농도 소오스/드레인 영역들이 제공될 수 있다. 상기 제1 고농도 소오스/드레인 영역들 및 상기 제1 저농도 소오스/드레인 영역들은 상기 제1 상승된 소오스/드레인 영역들과 동일한 도전형을 가질 수 있고, 상기 제2 고농도 소오스/드레인 영역들 및 상기 제2 저농도 소오스/드레인 영역들은 상기 제2 상승된 소오스/드레인 영역들과 동일한 도전형을 가질 수 있다.
더 나아가서, 상기 제1 게이트 패턴의 하부의 채널 영역에 인접하고 상기 제1 저농도 소오스/드레인 영역을 둘러싸도록 제1 펀치쓰루 억제 영역(a first anti-punchthrough region)이 제공될 수 있고, 상기 제2 게이트 패턴의 하부의 채널 영역에 인접하고 상기 제2 저농도 소오스/드레인 영역을 둘러싸도록 제2 펀치쓰루 억제 영역이 제공될 수 있다.
본 발명의 다른 양태에 따르면, 상승된 소오스/드레인 영역들을 갖는 씨모스 반도체소자의 제조방법들이 제공된다. 이 방법들은 반도체기판의 소정영역에 소자분리막을 형성하여 제1 및 제2 활성영역들을 한정하는 것과, 상기 제1 및 제2 활성영역들의 상부를 각각 가로지르는 제1 및 제2 게이트 패턴들을 형성하는 것을 포함한다. 상기 제1 및 제2 게이트 패턴들의 측벽들 상에 각각 제1 더미 게이트 스페이서 및 제2 더미 게이트 스페이서를 형성하고, 상기 제2 더미 게이트 스페이서를 선택적으로 식각한다. 상기 제2 더미 게이트 스페이서가 식각된 기판의 상기 제1 및 제2 활성영역들 상에 각각 제1 상승된 소오스/드레인 영역들 및 제2 상승된 소오스/드레인 영역들을 형성한다. 상기 제1 더미 게이트 스페이서를 선택적으로 제거하여 개구부를 형성한다. 상기 개구부 내에 제1 외부 게이트 스페이서를 형성한다. 상기 제1 외부 게이트 스페이서는 상기 제1 게이트 패턴의 측벽을 덮도록 형성된다. 상기 제1 외부 게이트 스페이서를 형성하는 동안, 상기 제2 게이트 패턴에 인접한 상기 제2 상승된 소오스/드레인 영역들의 가장자리들 상에 제2 외부 게이트 스페이서가 형성된다.
본 발명의 몇몇 실시예들에서, 상기 제1 및 제2 게이트 패턴들의 각각은 차례로 적층된 게이트 절연막 및 게이트 전극을 갖도록 형성될 수 있다. 상기 게이트 전극들은 다결정 반도체막으로 형성할 수 있다.
다른 실시예들에서, 상기 제1 및 제2 더미 게이트 스페이서들을 형성하기 전에, 상기 제1 및 제2 게이트 패턴들의 측벽들 상에 각각 제1 및 제2 내부 게이트 스페이서들을 추가로 형성할 수 있다. 이 경우에, 상기 제1 및 제2 더미 게이트 스페이서들은 각각 상기 제1 및 제2 내부 게이트 스페이서들의 외측벽들을 덮도록 형성될 수 있다.
상기 제1 및 제2 내부 게이트 스페이서들을 형성하는 것은 상기 제1 및 제2 게이트 패턴들을 갖는 기판을 열산화시키어 상기 제1 및 제2 게이트 패턴들에 인접한 상기 제1 및 제2 활성영역들과 아울러서 상기 제1 및 게이트 패턴들의 표면들 상에 열산화막을 형성하는 것과, 상기 열산화막을 이방성 식각하여 상기 제1 및 제2 게이트 패턴들의 상부면들과 아울러서 상기 제1 및 제2 활성영역들의 상부면들을 노출시키는 것을 포함할 수 있다. 이와는 달리, 상기 제1 및 제2 내부 게이트 스페이서들을 형성하는 것은 상기 제1 및 제2 게이트 패턴들을 갖는 기판 상에 절연성 내부 스페이서막을 형성하는 것과, 상기 절연성 내부 스페이서막을 이방성 식각하여 상기 제1 및 제2 게이트 패턴들의 상부면들과 아울러서 상기 제1 및 제2 활성영역들의 상부면들을 노출시키는 것을 포함할 수 있다. 상기 절연성 내부 스페이서막은 화학기상증착 기술을 사용하여 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 제1 및 제2 더미 게이트 스페이서들은 상기 제1 및 제2 내부 게이트 스페이서들에 대하여 식각 선택비를 갖는 물질막으로 형성할 수 있다. 상기 제2 더미 게이트 스페이서는 상기 제1 더미 게이트 스페이서보다 빠른 습식 식각률을 가질 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 더미 게이트 스페이서들을 형성하는 것은 상기 제1 및 제2 게이트 패턴들을 갖는 기판 상에 더미 스페이서막을 형성하는 것과, 상기 제2 활성영역 상의 상기 더미 스페이서막에 선택적으로 손상을 가하여 상기 제1 활성영역 상의 상기 더미 스페이서막보다 빠른 습식 식각률을 보이는 손상된 더미 스페이서막(damaged dummy spacer layer)을 형성하는 것과, 상기 손상된 더미 스페이서막을 포함하는 상기 더미 스페이서막을 이방성 식각하여 상기 게이트 패턴들에 인접한 상기 제1 및 제2 활성영역들의 표면들을 노출시키는 것을 포함할 수 있다. 상기 더미 스페이서막은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 제2 활성영역 상의 상기 더미 스페이서막에 선택적으로 손상을 가하는 것은 상기 제1 활성영역 상의 상기 더미 스페이서막을 덮는 포토레지스트 패턴을 형성하여 상기 제2 활성영역 상의 상기 더미 스페이서막을 노출시키는 것과, 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 노출된 더미 스페이서막 내로 손상 불순물 이온들(damage impurity ions)을 주입하는 것과, 상기 포토레지스트 패턴을 제거하는 것을 포함할 수 있다. 상기 손상 불순물 이온들은 질소 이온들, 실리콘 이온들, 게르마늄 이온들 또는 아르곤 이온들일 수 있다. 상기 손상 불순물 이온들은 상기 반도체기판의 표면에 수직한 법선에 대하여 0°보다 크고 90°보다 작은 경사진 각도(tilted angle)로 주입될 수 있다.
또 다른 실시예들에서, 상기 제2 더미 게이트 스페이서는 습식 식각 공정을 사용하여 선택적으로 식각할 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 상승된 소오스/드레인 영역들은 선택적 에피택시얼 성장 공정을 사용하여 형성할 수 있다. 상기 선택적 에피택시얼 성장 공정은 상기 제2 더미 게이트 스페이서가 식각된 기판 상에 메인 반도체 소스 가스 및 메인 식각 가스를 공급하여 상기 게이트 전극들 및 상기 활성영역들 상에 각각 다결정 에피택시얼 반도체층 및 단결정 에피택시얼 반도체층을 형성하는 것과, 상기 에피택시얼 반도체층들이 형성된 기판 상에 선택적 식각 가스를 공급하여 상기 다결정 에피택시얼 반도체층을 선택적으로 제거하는 것을 포함할 수 있다. 상기 메인 가스들 및 상기 선택적 식각 가스는 적어도 2회(at least two times) 번갈아가면서 반복적으로(alternately and repeatedly) 공급되어 상기 활성영역들 상에 선택적으로 원하는 두께(desired thickness)를 갖는 단결정 반도체 패턴들을 형성할 수 있다. 상기 메인 식각 가스 및 상기 선택적 식각 가스는 할로겐 원소를 함유 하는 가스일 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 외부 게이트 스페이서들을 형성하기 전에, 상기 제1 게이트 패턴 및 상기 제1 상승된 소오스/드레인 영역들을 이온주입 마스크들로 사용하여 상기 제1 활성영역 내로 N형의 불순물 이온들을 주입하여 상기 제1 게이트 패턴의 양 옆의 상기 개구부들 하부에 제1 저농도 소오스/드레인 영역들을 형성할 수 있다. 이에 더하여, 상기 제2 게이트 패턴을 이온주입 마스크로 사용하여 상기 제2 활성영역 내로 P형의 불순물 이온들을 주입하여 상기 제2 상승된 소오스/드레인 영역들의 하부에 제2 저농도 소오스/드레인 영역들을 형성할 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 외부 게이트 스페이서들을 형성하는 것은 상기 개구부를 갖는 기판 상에 절연성 외부 스페이서막을 형성하는 것과, 상기 절연성 외부 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 제1 게이트 패턴 및 상기 제1 외부 게이트 스페이서를 이온주입 마스크들로 사용하여 상기 제1 활성영역 내로 N형의 불순물 이온들을 주입하여 제1 고농도 불순물 영역들을 형성함과 동시에 상기 제1 상승된 소오스/드레인 영역들을 상기 N형의 불순물 이온들로 도우핑시킬 수 있고, 상기 제2 게이트 패턴 및 상기 제2 외부 게이트 스페이서를 이온주입 마스크들로 사용하여 상기 제2 활성영역 내로 P형의 불순물 이온들을 주입하여 제2 고농도 불순물 영역들을 형성함과 동시에 상기 제2 상승된 소오스/드레인 영역들을 상기 P형의 불순물 이온들로 도우핑시킬 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 외부 게이트 스페이서들을 형성한 후에, 상기 제1 및 제2 게이트 패턴들의 표면들과 아울러서 상기 제1 및 제2 상승된 소오스/드레인 영역들의 표면들에 선택적으로 금속 실리사이드막을 형성할 수 있다.
본 발명의 또 다른 양태에 따르면, 상승된 소오스/드레인 영역들을 갖는 모스 트랜지스터의 제조방법들을 제공한다. 상기 모스 트랜지스터를 제조하는 방법들은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것과, 상기 활성영역의 상부를 가로지르는 게이트 패턴을 형성하는 것을 포함한다. 상기 게이트 패턴의 측벽 상에 내부 게이트 스페이서를 형성한다. 상기 내부 게이트 스페이서의 외측벽 상에 더미 게이트 스페이서를 형성한다. 상기 더미 게이트 스페이서와 인접한 상기 활성영역 상에 상승된 소오스/드레인 영역들을 형성한다. 상기 더미 게이트 스페이서를 선택적으로 제거하여 개구부를 형성한다. 상기 게이트 패턴, 상기 내부 게이트 스페이서 및 상기 상승된 소오스/드레인 영역들을 이온주입 마스크들로 사용하여 상기 활성영역 내로 제1 불순물 이온들을 주입하여 상기 게이트 패턴의 양 옆의 상기 개구부 하부에 저농도 소오스/드레인 영역들을 형성한다. 상기 내부 게이트 스페이서의 외측벽을 덮고 상기 개구부를 채우도록 외부 게이트 스페이서를 형성한다. 상기 게이트 패턴, 상기 내부 게이트 스페이서 및 상기 외부 게이트 스페이서를 이온주입 마스크들로 사용하여 상기 활성영역 내로 제2 불순물 이온들을 주입하여 고농도 소오스/드레인 영역들을 형성함과 동시에 상기 상승된 소오스/드레인 영역들을 상기 제2 불순물 이온들로 도우핑시킨다.
본 발명의 몇몇 실시예들에서, 상기 게이트 패턴은 차례로 적층된 게이트 절연막 및 게이트 전극을 갖도록 형성할 수 있다. 상기 게이트 전극들은 다결정 반도체막으로 형성할 수 있다.
다른 실시예들에서, 상기 제1 및 제2 불순물 이온들은 N형의 불순물 이온들일 수 있다.
또 다른 실시예들에서, 상기 외부 게이트 스페이서를 형성하는 것은 상기 개구부를 갖는 기판 상에 절연성 외부 스페이서막을 형성하는 것과, 상기 절연성 외부 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 씨모스 반도체소자들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)이 제공되어 제1 및 제2 활성영역들(3a, 3b)을 한정한다. 상기 제1 활성영역(3a)은 P웰(2a) 내에 한정될 수 있고 상기 제2 활성영역(3b)은 N웰(2b) 내에 한정될 수 있다. 상기 제1 활성영역(3a)의 상부를 가로지르도록 제1 게이트 패턴(8a)이 제공된다. 이와 마찬가지로, 상기 제2 활성영역(3b)의 상부를 가로지르도록 제2 게이트 패턴(8b)이 제공된다. 상기 제1 게이트 패턴(8a)은 차례로 적층된 제1 게이트 절연막(5a) 및 제1 게이트 전극(7a)을 포함할 수 있고, 상기 제2 게이트 패턴(8b) 역시 차례로 적층된 제2 게이트 절연막(5b) 및 제2 게이트 전극(7b)을 포함할 수 있다. 상기 제1 및 제2 게이트 전극들(7a, 7b)은 다결정 반도체 패턴들일 수 있다. 예를 들면, 상기 제1 및 제2 게이트 전극들(7a, 7b)은 다결정 실리콘 패턴들일 수 있다.
상기 제1 게이트 패턴(8a)의 양 옆에 각각 제1 상승된 소오스 영역(17s') 및 제1 상승된 드레인 영역(17d')이 배치된다. 상기 제1 상승된 소오스/드레인 영역들(17s', 17d')은 상기 제1 활성영역(3a) 상에 위치한다. 구체적으로, 상기 제1 상승된 소오스/드레인 영역들(17s', 17d')은 상기 제1 활성영역(3a)과 접촉할 수 있다.
상기 제1 상승된 소오스/드레인 영역들(17s', 17d')은 단결정 에피택시얼 반도체 패턴들일 수 있다. 예를 들면, 상기 제1 상승된 소오스/드레인 영역들(17s', 17d')은 단결정 에피택시얼 실리콘 패턴들일 수 있다. 또한, 상기 제1 상승된 소오스/드레인 영역들(17s', 17d')은 제1 도전형의 불순물들, 예컨대 N형의 불순물들로 도우핑된 에피택시얼 반도체 패턴들일 수 있다.
상기 제1 게이트 패턴(8a) 및 상기 제1 상승된 소오스/드레인 영역들(17s', 17d') 사이에 제1 게이트 스페이서(28a)가 개재된다. 상기 제1 게이트 스페이서(28a)는 상기 제1 게이트 패턴(8a)의 측벽을 덮는 제1 내부 게이트 스페이서(inner gate spacer; 9a) 및 상기 제1 내부 게이트 스페이서(9a)의 외측벽을 덮는 제1 외 부 게이트 스페이서(outer gate spacer; 27a)를 포함할 수 있다. 즉, 상기 제1 외부 게이트 스페이서(27a)는 상기 제1 내부 게이트 스페이서(9a) 및 상기 제1 상승된 소오스/드레인 영역들(17s', 17d') 사이에 개재된다.
상기 제2 게이트 패턴(8b)의 양 옆에 각각 제2 상승된 소오스 영역(17s") 및 제2 상승된 드레인 영역(17d")이 배치된다. 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")은 상기 제2 활성영역(3b) 상에 위치한다. 구체적으로, 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")은 상기 제2 활성영역(3b)과 접촉할 수 있다.
상기 제2 상승된 소오스/드레인 영역들(17s", 17d") 역시 단결정 에피택시얼 반도체 패턴들일 수 있다. 예를 들면, 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")은 단결정 에피택시얼 실리콘 패턴들일 수 있다. 또한, 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")은 제2 도전형의 불순물들, 예컨대 P형의 불순물들로 도우핑된 에피택시얼 반도체 패턴들일 수 있다.
상기 제2 게이트 패턴(8b) 및 상기 제2 상승된 소오스/드레인 영역들(17s", 17d") 사이에 제2 내부 게이트 스페이서(9b)가 개재된다. 상기 제2 내부 게이트 스페이서(9b)는 상기 제2 게이트 패턴(8b)의 측벽 전체를 덮는다. 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")의 상부면들은 도 1에 도시된 바와 같이 상기 제2 게이트 패턴(8b)의 상부면 보다 낮을 수 있다. 이 경우에, 상기 제2 내부 게이트 스페이서(9b)의 상부 측벽(upper sidewall) 상에 제2 외부 게이트 스페이서(27b)가 제공된다. 또한, 상기 제2 외부 게이트 스페이서(27b)는 상기 제2 내부 게이트 스페이서(9b)에 인접한 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")의 가장자 리들을 덮는다. 상기 제2 내부 게이트 스페이서(9b) 및 상기 제2 외부 게이트 스페이서(27b)는 제2 게이트 스페이서(28b)를 구성한다.
결과적으로, 상기 제1 상승된 소오스/드레인 영역들(17s', 17d')은 상기 제1 내부 게이트 스페이서(9a) 및 제1 외부 게이트 스페이서(27a)에 의해 상기 제1 게이트 전극(7a)으로부터 절연되고, 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")은 상기 제2 내부 게이트 스페이서(9b)에 의해 상기 제2 게이트 전극(7b)으로부터 절연된다. 상기 제1 및 제2 내부 게이트 스페이서들(9a, 9b)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막일 수 있고 동일한 폭을 갖는다. 상기 제1 및 제2 외부 게이트 스페이서들(27a, 27b) 역시 실리콘 산화막 또는 실리콘 질화막과 같은 절연막일 수 있다. 따라서, 상기 제1 상승된 소오스/드레인 영역들(17s', 17d') 및 상기 제1 게이트 전극(7a) 사이의 제1 거리는 상기 제2 상승된 소오스/드레인 영역들(17s", 17d") 및 상기 제2 게이트 전극(7b) 사이의 제2 거리 보다 크다. 이에 따라, 상기 제1 상승된 소오스/드레인 영역들(17s', 17d') 및 상기 제1 게이트 전극(7a) 사이의 기생 커플링 커패시턴스는 상기 제2 상승된 소오스/드레인 영역들(17s", 17d") 및 상기 제2 게이트 전극(7b) 사이의 기생 커플링 커패시턴스 보다 작을 수 있다.
상기 제1 상승된 소오스/드레인 영역들(17s', 17d') 하부의 상기 제1 활성영역(3a) 내에 제1 고농도 소오스/드레인 영역들(29)이 제공될 수 있다. 또한, 상기 제2 상승된 소오스/드레인 영역들(17s", 17d") 하부의 상기 제2 활성영역(3b) 내에 제2 고농도 소오스/드레인 영역들(31)이 제공될 수 있다. 상기 제1 고농도 소오스/ 드레인 영역들(29)은 상기 제1 상승된 소오스/드레인 영역들(17s', 17d')과 동일한 도전형을 가질 수 있고, 상기 제2 고농도 소오스/드레인 영역들(31)은 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")과 동일한 도전형을 가질 수 있다. 예를 들면, 상기 제1 상승된 소오스/드레인 영역들(17s', 17d') 및 상기 제1 고농도 소오스/드레인 영역들(29)은 N형의 불순물들로 도우핑될 수 있고, 상기 제2 상승된 소오스/드레인 영역들(17s", 17d") 및 상기 제2 고농도 소오스/드레인 영역들(31)은 P형의 불순물들로 도우핑될 수 있다.
더 나아가서, 상기 제1 게이트 스페이서(28a) 하부의 상기 제1 활성영역(3a) 내에 제1 저농도 소오스/드레인 영역들(19)이 제공될 수 있고, 상기 제2 내부 게이트 스페이서(9b) 하부의 상기 제2 활성영역(3b) 내에 제2 저농도 소오스/드레인 영역들(23)이 제공될 수 있다. 상기 제1 저농도 소오스/드레인 영역들(19)은 상기 제1 고농도 소오스/드레인 영역들(29)과 접촉하고, 상기 제2 저농도 소오스/드레인 영역들(23)은 상기 제2 고농도 소오스/드레인 영역들(31)과 접촉한다. 그 결과, 상기 제1 저농도 소오스/드레인 영역들(19)의 제1 길이(L1)는 상기 제2 저농도 소오스/드레인 영역들(23)의 제2 길이(L2) 보다 클 수 있다.
상기 제1 저농도 소오스/드레인 영역들(19)은 상기 제1 고농도 소오스/드레인 영역들(29)과 동일한 도전형을 가질 수 있고, 상기 제2 저농도 소오스/드레인 영역들(23)은 상기 제2 고농도 소오스/드레인 영역들(31)과 동일한 도전형을 가질 수 있다. 예를 들면, 상기 제1 저농도 소오스/드레인 영역들(23)은 N형의 저농도 소오스/드레인 영역들일 수 있고, 상기 제2 저농도 소오스/드레인 영역들(23)은 P 형의 저농도 소오스/드레인 영역들일 수 있다. 이 경우에, 상기 제1 활성영역(3a)에 엔모스 트랜지스터가 제공되고, 상기 제2 활성영역(3b)에 피모스 트랜지스터가 제공된다. 이에 더하여, 상기 제1 저농도 소오스/드레인 영역들(19)은 상기 제1 고농도 소오스/드레인 영역들(29) 보다 낮은 불순물 농도를 갖고, 상기 제2 저농도 소오스/드레인 영역들(23)은 상기 제2 고농도 소오스/드레인 영역들(31) 보다 낮은 불순물 농도를 갖는다.
상술한 바와 같이 상기 제1 및 제2 활성영역들(3a, 3b)에 각각 엔모스 트랜지스터 및 피모스 트랜지스터가 제공되는 경우에, 상기 N형의 저농도 소오스/드레인 영역들(19)의 전기적인 저항은 상기 P형의 저농도 소오스/드레인 영역들(23)의 전기적인 저항에 비하여 상대적으로 증가하고 상기 제2 게이트 전극(7b)의 기생 커플링 커패시턴스는 상기 제1 게이트 전극(7a)의 기생 커플링 커패시턴스에 비하여 상대적으로 증가한다. 그럼에도 불구하고, 상기 엔모스 트랜지스터 및 상기 엔모스 트랜지스터의 동작 속도들은 모두 향상될 수 있다. 이는, 전자의 이동도(electron mobility)가 정공의 이동도(hole mobility) 보다 크기 때문이다. 즉, 상기 엔모스 트랜지스터의 동작 속도는 상기 전자 이동도(electron mobility)와 관련된 소오스/드레인 저항보다는 오히려 게이트 전극의 커플링 커패시턴스에 지배를 받고, 상기 피모스 트랜지스터의 동작 속도는 상기 게이트 커플링 커패시턴스보다는 오히려 정공 이동도(hole mobility)에 지배를 받기 때문이다.
계속해서, 상기 제1 게이트 패턴(8a)의 하부의 채널 영역에 인접한 상기 제1 저농도 소오스/드레인 영역들(19)은 제1 펀치쓰루 억제 영역들(first anti- punchthrough regions; 21)에 의해 둘러싸여질 수 있다. 이와 마찬가지로, 상기 제2 게이트 패턴(8b)의 하부의 채널 영역에 인접한 상기 제2 저농도 소오스/드레인 영역들(23)은 제2 펀치쓰루 억제 영역들(25)에 의해 둘러싸여질 수 있다. 상기 제1 펀치쓰루 억제 영역들(21)은 상기 P웰(2a)과 동일한 도전형을 갖는 불순물 영역들이고, 상기 제2 펀치쓰루 억제 영역들(25)은 상기 N웰(2b)과 동일한 도전형을 갖는 불순물 영역들이다.
이에 더하여, 상기 게이트 전극들(7a, 7b)의 상부면들 및 상기 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d")의 상부면들에 선택적으로 니켈 실리사이드막 또는 코발트 실리사이드막과 같은 금속 실리사이드막(33)이 제공될 수 있다. 상기 제1 상승된 소오스/드레인 영역들(17s', 17d') 상의 상기 금속 실리사이드막(33)의 하부면은 상기 제1 게이트 스페이서(28a)의 하부면 보다 높을 수 있다. 이에 반하여, 상기 제2 상승된 소오스/드레인 영역들(17s", 17d") 상의 상기 금속 실리사이드막(33)의 하부면은 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")의 가장자리들을 덮는 상기 제2 외부 게이트 스페이서(27b)의 하부면보다 낮을 수 있다.
이제, 도 2 내지 도 7을 참조하여 본 발명의 실시예들에 따른 씨모스 반도체소자의 제조방법들을 설명하기로 한다.
도 2를 참조하면, 반도체기판(1)의 제1 및 제2 영역들 내에 각각 통상의 트윈 웰 형성방법(twin well formation method)을 사용하여 P웰(2a) 및 N웰(2b)을 형성한다. 상기 P웰(2a) 및 N웰(2b)을 갖는 반도체기판의 소정영역에 소자분리막(3) 을 형성하여 상기 P웰(2a) 및 N웰(2b) 내에 각각 제1 및 제2 활성영역들(3a, 3b)을 한정한다. 상기 소자분리막(3)의 형성은 상기 P웰(2a) 및 N웰(2b)을 형성하기 전에 실시될 수도 있다.
상기 제1 및 제2 활성영역들(3a, 3b) 상에 게이트 절연막을 형성하고, 상기 게이트 절연막을 갖는 기판 상에 게이트 도전막을 형성한다. 상기 게이트 절연막은 열산화막과 같은 절연막으로 형성할 수 있고, 상기 게이트 도전막은 다결정 실리콘막과 같은 다결정 반도체막으로 형성할 수 있다. 상기 게이트 도전막을 패터닝하여 상기 제1 및 제2 활성영역들(3a, 3b)의 상부를 각각 가로지르는 제1 및 제2 게이트 전극들(7a, 7b)을 형성한다. 상기 제1 및 제2 게이트 전극들(7a, 7b)을 형성하는 동안, 상기 게이트 절연막이 과도 식각되어 상기 제1 및 제2 활성영역들(3a, 3b)을 노출시킬 수 있다. 이 경우에, 도 2에 도시된 바와 같이, 상기 제1 게이트 전극(7a) 하부에 제1 게이트 절연막(5a)이 잔존할 수 있고 상기 제2 게이트 전극(7b) 하부에 제2 게이트 절연막(5b)이 잔존할 수 있다. 상기 제1 게이트 절연막(5a) 및 제1 게이트 전극(7a)은 제1 게이트 패턴(8a)을 구성하고, 상기 제2 게이트 절연막(5b) 및 제2 게이트 전극(7b)은 제2 게이트 패턴(8b)을 구성한다.
상기 제1 및 제2 게이트 패턴들(8a, 8b)을 갖는 기판을 열산화시키어 상기 게이트 전극들(7a, 7b)의 표면들 및 상기 노출된 활성영역들(3a, 3b)의 표면들에 열산화막(9)을 형성한다. 도면에 도시하지는 않았지만, 상기 열산화막(9) 대신에 화학기상증착(CVD) 기술을 사용하여 절연성 내부 스페이서막을 형성할 수도 있다. 이 경우에, 상기 절연성 내부 스페이서막은 상기 게이트 패턴들(8a, 8b)을 갖는 기 판의 전면 상에 형성될 수 있다. 상기 절연성 내부 스페이서막은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
도 3을 참조하면, 상기 열산화막(9) 또는 상기 절연성 내부 스페이서막을 이방성 식각하여 상기 게이트 전극들(7a, 7b)의 상부면들 및 상기 활성영역들(3a, 3b)의 상부면들을 노출시킨다. 그 결과, 상기 제1 및 제2 게이트 패턴들(8a, 8b)의 측벽들 상에 각각 제1 내부 게이트 스페이서(9a) 및 제2 내부 게이트 스페이서(9b)가 형성된다. 상기 제1 및 제2 내부 게이트 스페이서들(9a, 9b)을 갖는 기판 상에 더미 스페이서막(11)을 형성한다. 상기 더미 스페이서막(11)은 상기 제1 및 제2 내부 게이트 스페이서들(9a, 9b)에 대하여 식각 선택비를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 내부 게이트 스페이서들(9a, 9b)이 실리콘 산화막으로 형성되는 경우에, 상기 더미 스페이서막(11)은 실리콘 질화막으로 형성할 수 있다. 이와는 달리, 상기 내부 게이트 스페이서들(9a, 9b)이 실리콘 질화막으로 형성되는 경우에, 상기 더미 스페이서막(11)은 실리콘 산화막으로 형성할 수 있다.
상기 제2 활성영역(3b) 상의 상기 더미 스페이서막(11)에 선택적으로 손상을 가하여 상기 제1 활성영역(3a) 상의 상기 더미 스페이서막(11) 보다 빠른 습식 식각률을 갖는 손상된 더미 스페이서막(11d)을 형성한다.
상기 손상된 더미 스페이서막(11d)은 이온주입 기술을 사용하여 형성할 수 있다. 구체적으로, 상기 더미 스페이서막(11) 상에 포토레지스트 패턴(13)을 형성한다. 상기 포토레지스트 패턴(13)은 상기 제1 활성영역(3a) 상의 상기 더미 스페이서막(11)을 덮고 상기 제2 활성영역(3b) 상의 상기 더미 스페이서막(11)을 선택 적으로 노출시키도록 형성된다. 상기 포토레지스트 패턴(13)을 이온주입 마스크로 사용하여 상기 노출된 더미 스페이서막(11) 내로 손상 불순물 이온들(damage impurity ions; 15)을 주입하여 상기 제2 활성영역(3b) 상에 손상된 더미 스페이서막(11d)을 형성한다. 상기 손상 불순물 이온들(15)은 질소 이온들, 실리콘 이온들, 게르마늄 이온들 또는 아르곤 이온들일 수 있다. 또한, 상기 손상 불순물 이온들(15)은 도 3에 도시된 바와 같이 경사진 각도(tilted angle)로 주입되는 것이 바람직하다. 이는, 상기 제2 게이트 패턴(8b)의 측벽 상의 상기 더미 스페이서막(11) 내로 상기 손상 불순물 이온들(15)을 충분히 주입시키기 위함이다. 예를 들면, 상기 손상 불순물 이온들(15)의 주입 각도(implantation angle)는 상기 반도체기판(1)의 표면에 수직한 법선에 대하여 0°보다 크고 90°보다 작을 수 있다. 이 경우에, 상기 제2 활성영역(3b) 상의 상기 손상된 더미 스페이서막(11d)은 상기 제1 활성영역(3a) 상의 상기 초기 더미 스페이서막(11) 보다 약 5배 빠른 습식 식각률을 보일 수 있다.
도 4를 참조하면, 상기 포토레지스트 패턴(13)을 제거한 후에, 상기 손상된 더미 스페이서막(11d)을 포함하는 상기 더미 스페이서막(11)을 이방성 식각하여 상기 제1 및 제2 내부 게이트 스페이서들(9a, 9b)의 외측벽들 상에 각각 제1 및 제2 더미 게이트 스페이서들(11a, 11b)을 형성한다. 결과적으로, 상기 제1 더미 게이트 스페이서(11a)는 상기 초기 더미 스페이서막(11)으로 형성되고, 상기 제2 더미 게이트 스페이서(11b)는 상기 손상된 더미 스페이서막(11d)으로 형성된다. 이에 따라, 상기 제2 더미 게이트 스페이서(11b)는 여전히 상기 제1 더미 게이트 스페이서 (11a) 보다 더 빠른 습식 식각률을 보인다.
도 5를 참조하면, 상기 제2 더미 게이트 스페이서(11b), 즉 상기 손상된 더미 게이트 스페이서를 선택적으로 습식 식각하여 상기 제2 내부 게이트 스페이서(9b)의 외측벽을 노출시키거나 상기 제2 더미 게이트 스페이서(11b)의 일 부를 잔존시킨다. 상기 제2 더미 게이트 스페이서(11b)를 습식 식각하는 동안 상기 제1 더미 게이트 스페이서(11a)의 과도한 식각을 방지할 수 있다. 이는, 상술한 바와 같이 상기 제1 더미 게이트 스페이서(11a)의 습식 식각률이 상기 제2 더미 게이트 스페이서(11b)의 습식 식각률보다 느리기 때문이다.
상기 더미 게이트 스페이서들(11a, 11b)이 실리콘 산화막으로 형성된 경우에, 상기 제2 더미 게이트 스페이서(11b)의 습식 식각은 불산(hydrofluoric acid) 또는 완충 산화막 식각용액(buffered oxide etchant; BOE)을 사용하여 실시될 수 있다. 이와는 달리, 상기 더미 게이트 스페이서들(11a, 11b)이 실리콘 질화막으로 형성된 경우에, 상기 제2 더미 게이트 스페이서(11b)의 습식 식각은 인산(H3PO4)을 사용하여 실시될 수 있다.
상기 제2 더미 게이트 스페이서(11b)가 습식 식각된 기판의 표면을 세정하여 상기 게이트 전극들(7a, 7b) 및 상기 활성영역들(3a, 3b)의 표면들 상에 잔존하는 파티클들 및/또는 자연산화막(native oxide layer)을 제거할 수 있다. 이어서, 상기 제1 및 제2 활성영역들(3a, 3b) 상에 각각 제1 상승된 소오스/드레인 영역들(first elevated source/drain regions; 17s', 17d') 및 제2 상승된 소오스/드레인 영역들(17s", 17d")을 형성한다.
상기 제1 상승된 소오스 영역(17s') 및 상기 제1 상승된 드레인 영역(17d')은 각각 상기 제1 게이트 패턴(8a)의 양 옆에 형성되고, 상기 제2 상승된 소오스 영역(17s") 및 상기 제2 상승된 드레인 영역(17d")은 각각 상기 제2 게이트 패턴(8b)의 양 옆에 형성된다. 결과적으로, 상기 제1 게이트 패턴(8a) 및 상기 제1 상승된 소오스/드레인 영역들(17s', 17d') 사이에 상기 제1 내부 게이트 스페이서(9a) 및 제1 더미 게이트 스페이서(11a)가 개재되고, 상기 제2 게이트 패턴(8b) 및 상기 제2 상승된 소오스/드레인 영역들(17s", 17d") 사이에는 상기 제2 내부 게이트 스페이서(9b)만이 개재된다. 이에 따라, 상기 제1 게이트 패턴(8a) 및 상기 제1 상승된 소오스/드레인 영역들(17s', 17d') 사이의 거리는 상기 제2 게이트 패턴(8b) 및 상기 제2 상승된 소오스/드레인 영역들(17s", 17d") 사이의 거리보다 클 수 있다.
상기 제1 및 제2 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d")은 선택적 에피택시얼 성장 공정을 사용하여 에피택시얼 반도체층, 예컨대 에피택시얼 실리콘층, 에피택시얼 게르마늄층 또는 에피택시얼 실리콘 게르마늄층으로 형성할 수 있다. 이 경우에, 상기 반도체기판(1)이 단결정 반도체기판이고 상기 게이트 전극들(7a, 7b)이 다결정 반도체 패턴들이면, 상기 제1 및 제2 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d")은 단결정 구조(single crystalline structure)를 갖도록 형성되고 상기 게이트 전극들(7a, 7b) 상에 다결정 구조(polycrystalline structure)를 갖는 게이트 에피택시얼 반도체 패턴들(17g)이 형성될 수 있다.
상기 게이트 에피택시얼 반도체 패턴들(17g)은 종방향(vertical direction) 뿐만 아니라 횡방향(lateral direction)으로도 성장될 수 있다. 이 경우에, 상기 게이트 에피택시얼 반도체 패턴들(17g)은 상기 게이트 전극들(7a, 7b)보다 큰 폭을 갖도록 형성되어 "T"형의(T-shaped) 최종 게이트 전극들이 될 수 있다. 따라서, 상기 게이트 에피택시얼 반도체 패턴들(17g)은 후속의 이온주입 공정을 방해하는 역할을 할 수 있다. 이와 마찬가지로, 상기 제1 및 제2 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d") 역시 횡방향으로 성장될 수 있다. 이 경우에, 상기 소자분리막(3)의 폭이 감소하면 상기 인접한 상승된 소오스/드레인 영역들(17d', 17s")이 서로 전기적으로 연결될 수 있다. 따라서, 상기 제1 및 제2 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d")을 형성하는 동안, 상기 게이트 에피택시얼 반도체 패턴들(17g)의 형성은 물론 상기 제1 및 제2 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d")의 횡방향 성장(lateral growth) 역시 억제되는 것이 바람직하다.
상기 제1 및 제2 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d")은 순환 선택적 에피택시얼 성장 기술(cyclic selective epitaxial growth technique)을 사용하여 상기 활성영역들(3a, 3b) 상에만 선택적으로 형성될 수 있다. 즉, 상기 순환 선택적 에피택시얼 성장 기술은 게이트 에피택시얼 반도체 패턴들(17g)의 형성을 억제하고 상기 제1 및 제2 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d")의 횡방향 성장을 억제시킬 수 있다.
상기 순환 선택적 에피택시얼 성장 공정은 상기 제2 더미 게이트 스페이서 (11b)가 습식 식각된 기판 상에 메인 반도체 소스 가스 및 메인 식각 가스를 공급하여 상기 게이트 전극들 및 상기 활성영역들 상에 각각 다결정 에피택시얼 반도체층 및 단결정 에피택시얼 반도체층을 선택적으로 형성하고 상기 에피택시얼 반도체층들을 갖는 기판 상에 선택적 식각 가스를 공급하여 상기 다결정 에피택시얼 반도체층을 선택적으로 제거함으로써 이루어질 수 있다. 상기 메인 가스들을 공급하는 제1 단계 및 상기 선택적 식각 가스를 공급하는 제2 단계는 적어도 2회 번갈아가면서 반복적으로 실시할 수 있다. 이에 따라, 상기 활성영역들 상에만 선택적으로 원하는 두께(desired thickness)를 갖는 상기 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d")을 형성할 수 있다. 상기 메인 식각 가스는 상기 에피택시얼 반도체층들이 상기 소자분리막(3) 및 상기 스페이서들(11a, 9a, 9b) 상에 성장되는 것을 억제시키는 역할을 하고, 상기 선택적 식각 가스는 상기 게이트 전극들(7a, 7b) 상의 상기 다결정 에피택시얼 반도체층들(17g)을 선택적으로 제거하는 역할을 한다.
상기 메인 식각 가스 및 상기 선택적 식각 가스로는 상기 다결정 에피택시얼 반도체층들 내의 원자들(예를 들면, 실리콘 원자들 또는 게르마늄 원자들)과 쉽게 반응하는 할로겐 원소(halogen element)를 함유하는 가스가 사용될 수 있다. 예를 들면, 상기 메인 식각 가스 및 상기 선택적 식각 가스로는 염화수소(hydrogen chloride; HCl) 가스 또는 염소 가스가 사용될 수 있다. 이 경우에, 상기 다결정 에피택시얼 반도체층은 그레인 경계 영역들(grain boundary regions)에 기인하여 굴곡진 표면(uneven surface), 즉 거친 표면(rough surface)을 갖는 반면에 상기 단결정 에피택시얼 반도체층은 평평한 표면을 갖는다. 따라서, 상기 선택적 식각 가스가 공급되는 동안 상기 다결정 에피택시얼 반도체층은 상기 단결정 에피택시얼 반도체층 보다 빠른 식각률을 보일 수 있다. 그 결과, 상기 다결정 에피택시얼 반도체층이 선택적으로 제거될 수 있다.
한편, 상기 제1 및 제2 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d")은 상기 게이트 전극들(7a, 7b)보다 낮은 상부면들을 갖도록 형성되는 것이 바람직하다. 다시 말해서, 상기 제1 및 제2 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d")은 도 5에 도시된 바와 같이 상기 게이트 전극들(7a, 7b) 보다 얇도록 형성되는 것이 바람직하다. 이에 따라, 상기 제1 더미 게이트 스페이서(11a)의 상부 측벽 및 상기 제2 내부 게이트 스페이서(9b)의 상부 측벽이 노출될 수 있다.
도 6을 참조하면, 상기 제1 더미 게이트 스페이서(11a)를 선택적으로 제거하여 상기 제1 내부 게이트 스페이서(9a)를 둘러싸는 개구부(18)를 형성한다. 상기 제1 및 제2 내부 게이트 스페이서들(9a, 9b)이 실리콘 산화막으로 형성되고 상기 제1 더미 게이트 스페이서(11a)가 실리콘 질화막으로 형성된 경우에, 상기 제1 더미 게이트 스페이서(11a)는 인산(H3PO4)을 사용하여 선택적으로 제거할 수 있다. 이와는 달리, 상기 제1 및 제2 내부 게이트 스페이서들(9a, 9b)이 실리콘 질화막으로 형성되고 상기 제1 더미 게이트 스페이서(11a)가 실리콘 산화막으로 형성된 경우에, 상기 제1 더미 게이트 스페이서(11a)는 불산(HF) 또는 완충 산화막 식각용액 (BOE)를 사용하여 선택적으로 제거할 수 있다.
계속해서, 상기 제1 게이트 패턴(8a), 상기 제1 내부 게이트 스페이서(9a) 및 상기 제1 상승된 소오스/드레인 영역들(17s', 17d')을 이온주입 마스크들로 사용하여 상기 제1 활성영역(3a) 내로 N형의 불순물 이온들을 주입하여 상기 개구부(18) 하부의 상기 제1 활성영역(3a) 내에 제1 저농도 소오스/드레인 영역들(19)을 형성한다. 이에 더하여, 상기 제1 게이트 패턴(8a), 상기 제1 내부 게이트 스페이서(9a) 및 상기 제1 상승된 소오스/드레인 영역들(17s', 17d')을 이온주입 마스크들로 사용하여 상기 제1 활성영역(3a) 내로 P형의 불순물 이온들을 주입하여 상기 제1 게이트 패턴(8a)의 하부의 채널 영역에 접하는 상기 제1 저농도 소오스/드레인 영역들(19)을 둘러싸는 제1 펀치쓰루 억제 영역들(first anti-punchthrough regions; 21)을 형성할 수 있다. 상기 제1 펀치쓰루 억제 영역들(21)은 통상의 헤일로 이온주입 기술(halo ion implantation technique)을 사용하여 형성할 수 있다.
더 나아가서, 제2 게이트 패턴(8b) 및 상기 제2 내부 게이트 스페이서(9b)를 이온주입 마스크들로 사용하여 상기 제2 활성영역(3b) 내로 P형의 불순물 이온들을 주입하여 상기 제2 상승된 소오스/드레인 영역들(17s", 17d") 하부의 상기 제2 활성영역(3b) 내에 제2 저농도 소오스/드레인 영역들(23)을 형성한다. 이에 더하여, 상기 제2 게이트 패턴(8b) 및 상기 제2 내부 게이트 스페이서(9b)를 이온주입 마스크들로 사용하여 상기 제2 활성영역(3b) 내로 N형의 불순물 이온들을 주입하여 상기 제2 게이트 패턴(8b)의 하부의 채널 영역에 접하는 상기 제2 저농도 소오스/드 레인 영역들(23)을 둘러싸는 제2 펀치쓰루 억제 영역들(second anti-punchthrough regions; 25)을 형성할 수 있다. 상기 제2 펀치쓰루 억제 영역들(25) 역시 통상의 헤일로 이온주입 기술(halo ion implantation technique)을 사용하여 형성할 수 있다. 상기 펀치쓰루 억제 영역들(21, 25)은 상기 저농도 소오스/드레인 영역들(19, 23)을 형성하기 전에 형성될 수도 있다. 어떠한 경우에 있어서도, 상기 저농도 소오스/드레인 영역들(19, 23) 및 상기 펀치쓰루 억제 영역들(21, 25)은 약 800℃의 고온에서 진행되는 상기 선택적 에피택시얼 성장 공정을 실시한 후에 형성된다. 따라서, 본 실시예들에 따르면, 상기 불순물 영역들(19, 21, 23, 25), 특히 상기 저농도 소오스/드레인 영역들(19, 23)의 과도한 확산(excessive diffusion)을 방지할 수 있으므로, 모스 트랜지스터들의 단채널 효과(short channel effect)가 현저히 억제될 수 있다.
도 7을 참조하면, 상기 저농도 소오스/드레인 영역들(19, 23) 및 상기 펀치쓰루 억제 영역들(21, 25)을 갖는 기판 상에 절연성 외부 스페이서막(insulating outer spacer layer)을 형성한다. 상기 절연성 외부 스페이서막은 상기 개구부(18)를 채우도록 형성된다. 또한, 상기 절연성 외부 스페이서막은 실리콘 질화막 또는 실리콘 산화막과 같은 절연막으로 형성할 수 있다. 상기 절연성 외부 스페이서막을 이방성 식각하여 상기 게이트 전극들(7a, 7b)의 상부면들 및 상기 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d")의 상부면들을 노출시킨다. 그 결과, 상기 제1 내부 게이트 스페이서(9a)의 측벽을 덮고 상기 개구부(18)를 채우는 제1 외부 게이트 스페이서(27a)가 형성되고, 상기 제2 내부 게이트 스페이서(9b)의 상부 측 벽을 덮는 제2 외부 게이트 스페이서(27b)가 형성된다. 상기 제2 외부 게이트 스페이서(27b)는 또한 상기 제2 내부 게이트 스페이서(9b)에 인접한 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")의 가장자리들을 덮도록 형성된다. 상기 제1 내부 게이트 스페이서(9a) 및 상기 제1 외부 게이트 스페이서(27a)는 제1 게이트 스페이서(28a)를 구성하고, 상기 제2 내부 게이트 스페이서(9b) 및 상기 제2 외부 게이트 스페이서(27b)는 제2 게이트 스페이서(28b)를 구성한다.
계속해서, 상기 제1 게이트 패턴(8a) 및 상기 제1 게이트 스페이서(28a)를 이온주입 마스크들로 사용하여 상기 제1 활성영역(3a) 내로 N형의 불순물 이온들을 주입하여 상기 제1 상승된 소오스/드레인 영역들(17s', 17d')의 하부에 제1 고농도 소오스/드레인 영역들(29)을 형성한다. 이에 따라, 상기 제1 활성영역(3a)에 엔모스(NMOS) 트랜지스터가 형성된다. 상기 제1 고농도 소오스/드레인 영역들(29)은 상기 제1 저농도 소오스/드레인 영역들(19)보다 높은 불순물 농도를 갖도록 형성된다. 상기 제1 고농도 소오스/드레인 영역들(29)을 형성하는 동안, 상기 제1 상승된 소오스/드레인 영역들(17s', 17d')은 상기 N형의 불순물 이온들로 도우핑된다. 결과적으로, 상기 제1 저농도 소오스/드레인 영역들(19)은 상기 제1 게이트 스페이서(28a)의 하부에 잔존하고 상기 제1 게이트 스페이서(28a)의 폭에 대응하는 제1 길이(L1)를 가질 수 있다.
이에 더하여, 상기 제2 게이트 패턴(8b) 및 상기 제2 게이트 스페이서(28b)를 이온주입 마스크들로 사용하여 상기 제2 활성영역(3b) 내로 P형의 불순물 이온들을 주입하여 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")의 하부에 제2 고농도 소오스/드레인 영역들(31)을 형성한다. 이에 따라, 상기 제2 활성영역(3b)에 피모스(PMOS) 트랜지스터가 형성된다. 상기 제2 고농도 소오스/드레인 영역들(31)은 상기 제2 저농도 소오스/드레인 영역들(23)보다 높은 불순물 농도를 갖도록 형성된다. 상기 제2 고농도 소오스/드레인 영역들(31)을 형성하는 동안, 상기 제2 상승된 소오스/드레인 영역들(17s", 17d")은 상기 P형의 불순물 이온들로 도우핑된다. 이 경우에, 상기 제2 고농도 소오스/드레인 영역들(31)은 후속의 열처리 공정을 실시하는 동안 상기 제2 상승된 소오스/드레인 영역들(17s", 17d") 및 상기 제2 내부 게이트 스페이서(9b)의 경계 영역들까지 쉽게 확산될 수 있다. 그 결과, 상기 제2 저농도 소오스/드레인 영역들(23)은 상기 제2 내부 게이트 스페이서(9b)의 하부에 잔존할 수 있고 상기 제1 길이(L1)보다 작은 제2 길이(L2)를 가질 수 있다.
상술한 바와 같이, 상기 피모스 트랜지스터의 게이트 전극 및 소오스/드레인 영역들 사이의 커플링 커패시턴스는 상기 엔모스 트랜지스터의 게이트 전극 및 소오스/드레인 영역들 사이의 커플링 커패시턴스보다 크다. 그럼에도 불구하고, 본 실시예들에 따른 상기 피모스 트랜지스터의 동작 속도는 개선될 수 있다. 이는, 상기 피모스 트랜지스터의 저농도 소오스/드레인 영역들의 전기적인 저항이 상기 엔모스 트랜지스터의 저농도 소오스/드레인 영역들의 전기적인 저항보다 작기 때문이다. 즉, 상기 피모스 트랜지스터의 동작 속도는 게이트 전극의 커플링 커패시턴스보다는 오히려 소오스/드레인 영역의 전기적인 저항에 지배를 받는다.
한편, 상기 엔모스 트랜지스터는 상기 피모스 트랜지스터와는 달리 소오스/드레인 영역의 전기적인 저항보다는 오히려 게이트 전극의 커플링 커패시턴스에 지 배를 받는다. 이는, 전자의 이동도(electron mobility)가 정공의 이동도(hole mobility)보다 약 5배 크기 때문이다. 즉, 상기 제1 게이트 스페이서(28a)의 폭을 증가시키는 경우에, 상기 제1 저농도 소오스/드레인 영역들(19), 즉 N형의 저농도 소오스/드레인 영역들의 전기적인 저항은 증가하는 반면에 상기 제1 게이트 전극(7a)의 커플링 커패시턴스는 감소한다. 이에 따라, 상기 엔모스 트랜지스터의 동작속도는 오히려 개선될 수 있다.
상기 고농도 소오스/드레인 영역들(29, 31)을 갖는 기판에 통상의 샐리사이드(self-aligned silicide; salicide) 공정을 적용하여 상기 상승된 소오스/드레인 영역들(17s', 17d', 17s", 17d") 및 상기 게이트 전극들(7a, 7b) 상에 선택적으로 금속 실리사이드막(도 1의 33)을 형성할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 엔모스 트랜지스터의 게이트 커플링 커패시턴스는 피모스 트랜지스터의 게이트 커플링 커패시턴스에 비하여 상대적으로 감소된다. 이에 반하여, 상기 피모스 트랜지스터의 저농도 소오스/드레인 영역들의 전기적인 저항은 상기 엔모스 트랜지스터의 저농도 소오스/드레인 영역들의 전기적인 저항에 비하여 상대적으로 감소된다. 이에 따라, 상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 동작 특성을 최적화시킬 수 있다. 또한, 상기 상승된 소오스/드레인 영역들은 약 800℃의 높은 온도에서 진행되는 선택적 에피택시얼 성장 공정을 사용하여 형성되고, 상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 저농도 소오스/드레인 영역들은 상기 선택적 에피택시얼 성장 공정 후에 형성된다. 따라서, 상기 저농도 소오스/드레인 영역들의 과도한 확산을 방지할 수 있으므로, 상기 모스 트랜지스터들의 단채널 효과를 현저히 개선시킬 수 있다.

Claims (50)

  1. 반도체기판에 제공되어 제1 및 제2 활성영역들을 한정하는 소자분리막;
    상기 제1 활성영역의 상부를 가로지르는 제1 게이트 패턴;
    상기 제1 게이트 패턴의 양 옆에 각각 위치하여 상기 제1 활성영역 상에 제공된 제1 상승된 소오스 영역 및 제1 상승된 드레인 영역;
    상기 제1 게이트 패턴 및 상기 제1 상승된 소오스/드레인 영역들 사이에 개재된 제1 게이트 스페이서;
    상기 제2 활성영역의 상부를 가로지르는 제2 게이트 패턴;
    상기 제2 게이트 패턴의 양 옆에 각각 위치하여 상기 제2 활성영역 상에 제공된 제2 상승된 소오스 영역 및 제2 상승된 드레인 영역; 및
    상기 제2 상승된 소오스/드레인 영역들의 상부표면을 부분적으로 덮으며, 상기 제2 상승된 소오스/드레인 영역들 및 상기 제2 게이트 패턴 사이에 연장되고, 상기 제2 게이트 패턴의 상부 측벽을 덮는 제2 게이트 스페이서를 포함하는 씨모스 반도체소자.
  2. 제 1 항에 있어서,
    상기 제1 상승된 소오스/드레인 영역들은 N형의 상승된 소오스/드레인 영역들이고 상기 제2 상승된 소오스/드레인 영역들은 P형의 상승된 소오스/드레인 영역들인 것을 특징으로 하는 씨모스 반도체소자.
  3. 제 1 항에 있어서, 상기 제1 및 제2 상승된 소오스/드레인 영역들은 에피택시얼 반도체 패턴들인 것을 특징으로 하는 씨모스 반도체소자.
  4. 제 1 항에 있어서, 상기 제1 게이트 스페이서는
    상기 제1 게이트 패턴의 측벽을 덮는 제1 내부 게이트 스페이서; 및
    상기 제1 내부 게이트 스페이서 및 상기 제1 상승된 소오스/드레인 영역들 사이에 개재된 제1 외부 게이트 스페이서를 포함하는 것을 특징으로 하는 씨모스 반도체소자.
  5. 제 4 항에 있어서, 상기 제2 게이트 스페이서는
    상기 제2 게이트 패턴 및 상기 제2 상승된 소오스/드레인 영역들 사이에 개재되고 상기 제2 게이트 패턴의 측벽을 덮는 제2 내부 게이트 스페이서; 및
    상기 제2 내부 게이트 스페이서와 인접한 상기 제2 상승된 소오스/드레인 영역들의 가장자리들 및 상기 제2 내부 게이트 스페이서의 상부 측벽을 덮는 제2 외부 게이트 스페이서를 포함하는 것을 특징으로 하는 씨모스 반도체소자.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 내부 게이트 스페이서들은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 씨모스 반도체소자.
  7. 제 5 항에 있어서,
    상기 제1 및 제2 외부 게이트 스페이서들은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 씨모스 반도체소자.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 패턴들의 각각은 차례로 적층된 게이트 절연막 및 게이트 전극을 포함하는 것을 특징으로 하는 씨모스 반도체소자.
  9. 제 8 항에 있어서,
    상기 게이트 전극들은 다결정 반도체 패턴들이고, 상기 제1 및 제2 상승된 소오스/드레인 영역들은 단결정 에피택시얼 반도체 패턴들인 것을 특징으로 하는 씨모스 반도체소자.
  10. 제 9 항에 있어서,
    상기 게이트 전극들의 상부면들 및 상기 상승된 소오스/드레인 영역들의 상부면들에 선택적으로 형성된 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 씨모스 반도체소자.
  11. 제 10 항에 있어서,
    상기 제1 상승된 소오스/드레인 영역들 상의 상기 금속 실리사이드막의 하부 면은 상기 제1 게이트 스페이서의 하부면보다 높고, 상기 제2 상승된 소오스/드레인 영역들 상의 상기 금속 실리사이드막의 하부면은 상기 제2 상승된 소오스/드레인 영역들의 가장자리들 상의 제2 게이트 스페이서의 하부면보다 낮은 것을 특징으로 하는 씨모스 반도체소자.
  12. 제 1 항에 있어서,
    상기 제1 상승된 소오스/드레인 영역들의 하부의 상기 제1 활성영역 내에 형성된 제1 고농도 소오스/드레인 영역들;
    상기 제1 고농도 소오스/드레인 영역들과 접촉하고 상기 제1 게이트 스페이서의 하부에 제공된 제1 저농도 소오스/드레인 영역들;
    상기 제2 상승된 소오스/드레인 영역들의 하부의 상기 제2 활성영역 내에 형성된 제2 고농도 소오스/드레인 영역들; 및
    상기 제2 고농도 소오스/드레인 영역들과 접촉하고 상기 제2 게이트 패턴 및 상기 제2 상승된 소오스/드레인 영역들 사이의 영역의 하부에 제공된 제2 저농도 소오스/드레인 영역들을 더 포함하되, 상기 제1 고농도 소오스/드레인 영역들 및 상기 제1 저농도 소오스/드레인 영역들은 상기 제1 상승된 소오스/드레인 영역들과 동일한 도전형을 갖고 상기 제2 고농도 소오스/드레인 영역들 및 상기 제2 저농도 소오스/드레인 영역들은 상기 제2 상승된 소오스/드레인 영역들과 동일한 도전형을 갖는 것을 특징으로 하는 씨모스 반도체소자.
  13. 제 12 항에 있어서,
    상기 제1 게이트 패턴의 하부의 채널 영역에 인접하고 상기 제1 저농도 소오스/드레인 영역을 둘러싸는 제1 펀치쓰루 억제 영역(a first anti-punchthrough region); 및
    상기 제2 게이트 패턴의 하부의 채널 영역에 인접하고 상기 제2 저농도 소오스/드레인 영역을 둘러싸는 제2 펀치쓰루 억제 영역을 더 포함하는 것을 특징으로 하는 씨모스 반도체소자.
  14. 반도체기판의 소정영역에 소자분리막을 형성하여 제1 및 제2 활성영역들을 한정하고,
    상기 제1 및 제2 활성영역들의 상부를 각각 가로지르는 제1 및 제2 게이트 패턴들을 형성하고,
    상기 제1 및 제2 게이트 패턴들의 측벽들 상에 각각 제1 더미 게이트 스페이서 및 제2 더미 게이트 스페이서를 형성하고,
    상기 제2 더미 게이트 스페이서를 선택적으로 식각하고,
    상기 제2 더미 게이트 스페이서가 식각된 기판의 상기 제1 및 제2 활성영역들 상에 각각 제1 상승된 소오스/드레인 영역들 및 제2 상승된 소오스/드레인 영역들을 형성하고,
    상기 제1 더미 게이트 스페이서를 선택적으로 제거하여 개구부를 형성하고,
    상기 제1 게이트 패턴의 측벽을 덮고 상기 개구부 내에 위치하는 제1 외부 게이트 스페이서 및 상기 제2 게이트 패턴에 인접한 상기 제2 상승된 소오스/드레인 영역들의 가장자리들 상에 위치하는 제2 외부 게이트 스페이서를 형성하는 것을 포함하되, 상기 제2 외부 게이트 스페이서는 상기 제2 상승된 소오스/드레인 영역들의 상부표면을 부분적으로 덮는 씨모스 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 및 제2 게이트 패턴들의 각각은 차례로 적층된 게이트 절연막 및 게이트 전극을 갖도록 형성되는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 게이트 전극들은 다결정 반도체막으로 형성하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  17. 제 14 항에 있어서,
    상기 제1 및 제2 더미 게이트 스페이서들을 형성하기 전에, 상기 제1 및 제2 게이트 패턴들의 측벽들 상에 각각 제1 및 제2 내부 게이트 스페이서들을 형성하는 것을 더 포함하되, 상기 제1 및 제2 더미 게이트 스페이서들은 각각 상기 제1 및 제2 내부 게이트 스페이서들의 외측벽들을 덮도록 형성되는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  18. 제 17 항에 있어서, 상기 제1 및 제2 내부 게이트 스페이서들을 형성하는 것은
    상기 제1 및 제2 게이트 패턴들을 갖는 기판을 열산화시키어 상기 제1 및 제2 게이트 패턴들에 인접한 상기 제1 및 제2 활성영역들과 아울러서 상기 제1 및 게이트 패턴들의 표면들 상에 열산화막을 형성하고,
    상기 열산화막을 이방성 식각하여 상기 제1 및 제2 게이트 패턴들의 상부면들과 아울러서 상기 제1 및 제2 활성영역들의 상부면들을 노출시키는 것을 포함하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  19. 제 17 항에 있어서, 상기 제1 및 제2 내부 게이트 스페이서들을 형성하는 것은
    상기 제1 및 제2 게이트 패턴들을 갖는 기판 상에 절연성 내부 스페이서막을 형성하고,
    상기 절연성 내부 스페이서막을 이방성 식각하여 상기 제1 및 제2 게이트 패턴들의 상부면들과 아울러서 상기 제1 및 제2 활성영역들의 상부면들을 노출시키는 것을 포함하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 절연성 내부 스페이서막은 화학기상증착 기술을 사용하여 실리콘 산화막 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 씨모스 반도체소자의 제 조방법.
  21. 제 17 항에 있어서,
    상기 제1 및 제2 더미 게이트 스페이서들은 상기 제1 및 제2 내부 게이트 스페이서들에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 제2 더미 게이트 스페이서는 상기 제1 더미 게이트 스페이서보다 빠른 습식 식각률을 갖는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  23. 제 14 항에 있어서, 상기 제1 및 제2 더미 게이트 스페이서들을 형성하는 것은
    상기 제1 및 제2 게이트 패턴들을 갖는 기판 상에 더미 스페이서막을 형성하고,
    상기 제2 활성영역 상의 상기 더미 스페이서막에 선택적으로 손상을 가하여 상기 제1 활성영역 상의 상기 더미 스페이서막보다 빠른 습식 식각률을 보이는 손상된 더미 스페이서막(damaged dummy spacer layer)을 형성하고,
    상기 손상된 더미 스페이서막을 포함하는 상기 더미 스페이서막을 이방성 식각하여 상기 제1 및 제2 게이트 패턴들에 인접한 상기 제1 및 제2 활성영역들의 표면들을 노출시키는 것을 포함하는 씨모스 반도체소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 더미 스페이서막은 실리콘 산화막 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  25. 제 23 항에 있어서,
    상기 제2 활성영역 상의 상기 더미 스페이서막에 선택적으로 손상을 가하는 것은
    상기 제1 활성영역 상의 상기 더미 스페이서막을 덮는 포토레지스트 패턴을 형성하여 상기 제2 활성영역 상의 상기 더미 스페이서막을 노출시키고,
    상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 더미 스페이서막 내로 손상 불순물 이온들(damage impurity ions)을 주입하고,
    상기 포토레지스트 패턴을 제거하는 것을 포함하는 씨모스 반도체소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 손상 불순물 이온들은 질소 이온들, 실리콘 이온들, 게르마늄 이온들 또는 아르곤 이온들인 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  27. 제 25 항에 있어서,
    상기 손상 불순물 이온들은 상기 반도체기판의 표면에 수직한 법선에 대하여 0°보다 크고 90°보다 작은 경사진 각도(tilted angle)로 주입되는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  28. 제 14 항에 있어서,
    상기 제2 더미 게이트 스페이서를 선택적으로 식각하는 것은 습식 식각 공정을 사용하여 실시하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  29. 제 16 항에 있어서,
    상기 제1 및 제2 상승된 소오스/드레인 영역들은 선택적 에피택시얼 성장 공정을 사용하여 형성하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  30. 제 29 항에 있어서, 상기 선택적 에피택시얼 성장 공정은
    상기 제2 더미 게이트 스페이서가 식각된 기판 상에 메인 반도체 소스 가스 및 메인 식각 가스를 공급하여 상기 게이트 전극들 및 상기 제1 및 제2 활성영역들 상에 각각 다결정 에피택시얼 반도체층 및 단결정 에피택시얼 반도체층을 형성하고,
    상기 에피택시얼 반도체층들이 형성된 기판 상에 선택적 식각 가스를 공급하여 상기 다결정 에피택시얼 반도체층을 선택적으로 제거하는 것을 포함하되, 상기 메인 반도체 소스 가스, 상기 메인 식각 가스 및 상기 선택적 식각 가스는 적어도 2회(at least two times) 번갈아가면서 반복적으로(alternately and repeatedly) 공급되어 상기 활성영역들 상에 선택적으로 원하는 두께(desired thickness)를 갖는 단결정 반도체 패턴들을 형성하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  31. 제 30 항에 있어서,
    상기 메인 식각 가스 및 상기 선택적 식각 가스는 할로겐 원소를 함유하는 가스인 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  32. 제 14 항에 있어서,
    상기 제1 및 제2 외부 게이트 스페이서들을 형성하기 전에, 상기 제1 게이트 패턴 및 상기 제1 상승된 소오스/드레인 영역들을 이온주입 마스크들로 사용하여 상기 제1 활성영역 내로 N형의 불순물 이온들을 주입하여 상기 제1 게이트 패턴의 양 옆의 상기 개구부들 하부에 제1 저농도 소오스/드레인 영역들을 형성하고,
    상기 제2 게이트 패턴을 이온주입 마스크로 사용하여 상기 제2 활성영역 내로 P형의 불순물 이온들을 주입하여 상기 제2 상승된 소오스/드레인 영역들의 하부에 제2 저농도 소오스/드레인 영역들을 형성하는 것을 더 포함하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  33. 제 14 항에 있어서, 상기 제1 및 제2 외부 게이트 스페이서들을 형성하는 것은
    상기 개구부를 갖는 기판 상에 절연성 외부 스페이서막을 형성하고,
    상기 절연성 외부 스페이서막을 이방성 식각하는 것을 포함하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  34. 제 14 항에 있어서,
    상기 제1 게이트 패턴 및 상기 제1 외부 게이트 스페이서를 이온주입 마스크들로 사용하여 상기 제1 활성영역 내로 N형의 불순물 이온들을 주입하여 제1 고농도 불순물 영역들을 형성함과 동시에 상기 제1 상승된 소오스/드레인 영역들을 상기 N형의 불순물 이온들로 도우핑시키고,
    상기 제2 게이트 패턴 및 상기 제2 외부 게이트 스페이서를 이온주입 마스크들로 사용하여 상기 제2 활성영역 내로 P형의 불순물 이온들을 주입하여 제2 고농도 불순물 영역들을 형성함과 동시에 상기 제2 상승된 소오스/드레인 영역들을 상기 P형의 불순물 이온들로 도우핑시키는 것을 더 포함하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  35. 제 14 항에 있어서,
    상기 제1 및 제2 외부 게이트 스페이서들을 형성한 후에, 상기 제1 및 제2 게이트 패턴들의 표면들과 아울러서 상기 제1 및 제2 상승된 소오스/드레인 영역들의 표면들에 선택적으로 금속 실리사이드막을 형성하는 것을 더 포함하는 것을 특징으로 하는 씨모스 반도체소자의 제조방법.
  36. 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역의 상부를 가로지르는 게이트 패턴을 형성하고,
    상기 게이트 패턴의 측벽 상에 내부 게이트 스페이서를 형성하고,
    상기 내부 게이트 스페이서의 외측벽 상에 더미 게이트 스페이서를 형성하고,
    상기 더미 게이트 스페이서와 인접한 상기 활성영역 상에 상승된 소오스/드레인 영역들을 형성하고,
    상기 더미 게이트 스페이서를 선택적으로 제거하여 개구부를 형성하고,
    상기 게이트 패턴, 상기 내부 게이트 스페이서 및 상기 상승된 소오스/드레인 영역들을 이온주입 마스크들로 사용하여 상기 활성영역 내로 제1 불순물 이온들을 주입하여 상기 개구부 하부에 저농도 소오스/드레인 영역들을 형성하고,
    상기 내부 게이트 스페이서의 외측벽을 덮고 상기 개구부를 채우는 외부 게이트 스페이서를 형성하고,
    상기 게이트 패턴, 상기 내부 게이트 스페이서 및 상기 외부 게이트 스페이서를 이온주입 마스크들로 사용하여 상기 활성영역 내로 제2 불순물 이온들을 주입하여 고농도 소오스/드레인 영역들을 형성함과 동시에 상기 상승된 소오스/드레인 영역들을 상기 제2 불순물 이온들로 도우핑시키는 것을 포함하되, 상기 고농도 소오스/드레인 영역들의 형성은 상기 상승된 소오스/드레인 영역들을 형성한 후에 수행하는 모스 트랜지스터의 제조방법.
  37. 제 36 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 게이트 절연막 및 게이트 전극을 갖도록 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  38. 제 37 항에 있어서,
    상기 게이트 전극들은 다결정 반도체막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  39. 제 36 항에 있어서, 상기 내부 게이트 스페이서를 형성하는 것은
    상기 게이트 패턴을 갖는 기판을 열산화시키어 상기 게이트 패턴에 인접한 상기 활성영역과 아울러서 상기 게이트 패턴의 표면들 상에 열산화막을 형성하고,
    상기 열산화막을 이방성 식각하여 상기 게이트 패턴의 상부면과 아울러서 상기 활성영역의 상부면을 노출시키는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  40. 제 36 항에 있어서, 상기 내부 게이트 스페이서를 형성하는 것은
    상기 게이트 패턴을 갖는 기판 상에 절연성 내부 스페이서막을 형성하고,
    상기 절연성 내부 스페이서막을 이방성 식각하여 상기 게이트 패턴의 상부면과 아울러서 상기 활성영역의 상부면을 노출시키는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  41. 제 40 항에 있어서,
    상기 절연성 내부 스페이서막은 화학기상증착 기술을 사용하여 실리콘 산화막 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  42. 제 36 항에 있어서,
    상기 더미 게이트 스페이서는 상기 내부 게이트 스페이서에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  43. 제 38 항에 있어서,
    상기 상승된 소오스/드레인 영역들은 선택적 에피택시얼 성장 공정을 사용하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  44. 제 43 항에 있어서, 상기 선택적 에피택시얼 성장 공정은
    상기 더미 게이트 스페이서를 갖는 기판 상에 메인 반도체 소스 가스 및 메인 식각 가스를 공급하여 상기 게이트 전극 및 상기 활성영역 상에 각각 다결정 에피택시얼 반도체층 및 단결정 에피택시얼 반도체층을 형성하고,
    상기 에피택시얼 반도체층들을 갖는 기판 상에 선택적 식각 가스를 공급하여 상기 다결정 에피택시얼 반도체층을 선택적으로 제거하는 것을 포함하되, 상기 메인 반도체 소스 가스, 상기 메인 식각 가스 및 상기 선택적 식각 가스는 적어도 2회(at least two times) 번갈아가면서 반복적으로(alternately and repeatedly) 공급되어 상기 활성영역 상에 선택적으로 원하는 두께(desired thickness)를 갖는 단결정 반도체 패턴들을 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  45. 제 44 항에 있어서,
    상기 메인 식각 가스 및 상기 선택적 식각 가스는 할로겐 원소를 함유하는 가스인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  46. 제 36 항에 있어서,
    상기 제1 및 제2 불순물 이온들은 N형의 불순물 이온들인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  47. 제 36 항에 있어서, 상기 외부 게이트 스페이서를 형성하는 것은
    상기 개구부를 갖는 기판 상에 절연성 외부 스페이서막을 형성하고,
    상기 절연성 외부 스페이서막을 이방성 식각하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  48. 제 36 항에 있어서,
    상기 고농도 소오스/드레인 영역들을 형성한 후에, 상기 게이트 패턴의 상부면과 아울러서 상기 상승된 소오스/드레인 영역들의 상부면들에 선택적으로 금속 실리사이드막을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  49. 제 1 항에 있어서,
    상기 제1 게이트 패턴 및 상기 제1 상승된 드레인 영역 사이의 거리는 상기 제2 게이트 패턴 및 상기 제2 상승된 드레인 영역 사이의 거리보다 큰 씨모스 반도체소자.
  50. 제 1 항에 있어서,
    상기 제2 게이트 스페이서는 상기 제2 상승된 소오스/드레인 영역들의 상부표면에 접촉된 씨모스 반도체소자.
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