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JPH06140624A - ショットキー接合素子 - Google Patents

ショットキー接合素子

Info

Publication number
JPH06140624A
JPH06140624A JP4308189A JP30818992A JPH06140624A JP H06140624 A JPH06140624 A JP H06140624A JP 4308189 A JP4308189 A JP 4308189A JP 30818992 A JP30818992 A JP 30818992A JP H06140624 A JPH06140624 A JP H06140624A
Authority
JP
Japan
Prior art keywords
schottky junction
schottky
layer
superlattice structure
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4308189A
Other languages
English (en)
Inventor
Hitoshi Shimizu
均 清水
Masanori Irikawa
理徳 入川
Yoshiyuki Hirayama
祥之 平山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Furukawa Electric Co Ltd
Original Assignee
Furukawa Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Furukawa Electric Co Ltd filed Critical Furukawa Electric Co Ltd
Priority to JP4308189A priority Critical patent/JPH06140624A/ja
Priority to EP93308406A priority patent/EP0594442B1/en
Priority to DE69328759T priority patent/DE69328759T2/de
Publication of JPH06140624A publication Critical patent/JPH06140624A/ja
Priority to US08/441,640 priority patent/US5572043A/en
Pending legal-status Critical Current

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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6738—Schottky barrier electrodes
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10F77/146—Superlattices; Multiple quantum well structures

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Abstract

(57)【要約】 【目的】 ショットキ−バリア高さを保持したままで、
価電子帯上端の凸部による正孔のパイルアップを解消
し、高速応答を可能にするショットキー接合素子を提供
する。 【構成】 半導体４と金属８とで形成されるショットキ
ー接合を有し、前記半導体４と金属８の界面に超格子構
造５を設けたショットキー接合素子において、超格子構
造５の価電子帯の上端を一方向に階段状に変化するよう
にする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体と金属とで構成
されるショットキ−接合を有するショットキー接合素子
に関する。
【０００２】
【従来技術】ＩｎＰに格子整合するＩｎ0.53Ｇａ0.47Ａ
ｓは、低電界時の移動度が大きい、飽和速度が大きい、
バンドギャップが０．７４ｅＶと小さく、光通信用の波
長帯１．３〜１．６５μｍの光を吸収できるなどの特徴
をもつ。このため、Ｉｎ0.53Ｇａ0.47Ａｓと金属とのシ
ョットキ−接合を利用したＭＥＳＦＥＴやホトダイオー
ドが検討されている。しかし、上記ショットキ−接合は
バリア高さが低く、リーク電流が大きいという問題を有
し、この問題を改善するために次のような手段が検討さ
れてきた。即ち、 １）界面にＳｉＯ2 層を用いる（文献１参照）。 ２）界面にｎ−Ｉｎ0.52Ａｌ0.48Ａｓ層を用いる（文献
２参照）。 ３）図３（ａ）、（ｂ）に示すように、界面にＩｎ0.53
Ｇａ0.47Ａｓ／Ｉｎ0.52Ａｌ0.48ＡｓからなるＧｒａｄ
ｅｄ超格子１５を用いる（文献３参照）。図中、１１は
Ａｕ／Ｇｅ−Ｎｉオーミック電極、１２はｎ+ −ＩｎＰ
基板、１３は厚さ０．５μｍのｎ+ −Ｉｎ0.53Ｇａ0.47
Ａｓ層、１４は厚さ１．５μｍのｎ−Ｉｎ0.53Ｇａ0.47
Ａｓ層、１５はＧｒａｄｅｄ超格子構造、１６はＡｕシ
ョットキー電極である。ここで、Ｇｒａｄｅｄ超格子１
５とは、Ｉｎ0.53Ｇａ0.47Ａｓ薄膜層１５ａとＩｎ0.52
Ａｌ0.48Ａｓ薄膜層１５ｂを交互に積層したもので、Ｉ
ｎ0.53Ｇａ0.47Ａｓ薄膜層１５ａの厚さとＩｎ0.52Ａｌ
0.48Ａｓ薄膜層１５ｂの厚さは逆方向に徐々に変化して
いるものである。この例では、Ａｕショットキー電極１
６に対してショットキ−バリア高さが０．２ｅＶから０
．７１ｅＶに改善されている。このショットキ−バリ
ア高さの増大の原因としては、Ｇｒａｄｅｄ超格子１５
の平均組成に対応する実効的バンドギャップの増大に由
来するという説明がなされている。 ４）界面にＩｎＧａＡｓ／ＩｎＡｌＡｓ多重量子障壁層
を用いる（文献４参照）。この例では、Ａｕ電極に対し
てショットキ−バリア高さが０．２ｅＶから１．３〜
１．７ｅＶ程度改善されている。 文献１： D.V.Morgan et al.,Electron.Lett.14,737(1
978). 文献２： J.Barrard et al.,IEEE Electron Device Le
tt.EDL-1,174(1980). 文献３： D.H.Lee et al.,Appl.Phys.Lett.19,1863(19
89). 文献４： 特願平４−１４３４４２０.
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
Ｇｒａｄｅｄ超格子や多重量子障壁層をショットキ−界
面に用いると、これらの超格子構造の価電子帯上端が凸
凹状に変化しているため、正孔は、半導体側から金属側
に流れる際に、価電子帯上端の凸部（へテロバンド不連
続部分ΔＥv ) にパイルアップされ、高速応答が困難に
なるという問題があった。本発明の目的は、ショットキ
−接合において、バリア高さを高くするために導入した
Ｇｒａｄｅｄ超格子や多重量子障壁層などの超格子構造
において、ショットキ−バリア高さを保持したままで、
価電子帯上端の凸部による正孔のパイルアップを解消
し、高速応答を可能にすることである。
【０００４】
【課題を解決するための手段】本発明は上記問題点を解
決したショットキー接合素子を提供するもので、半導体
と金属とで形成されるショットキー接合を有し、前記半
導体と金属の界面に超格子構造を設けたショットキー接
合素子において、超格子構造は、その価電子帯の上端が
一方向に階段状に変化していることを特徴とするもので
ある。
【０００５】
【作用】上述のような超格子構造を、半導体と金属から
なるショットキ−接合界面に設けると、次のような効果
がある。即ち、超格子構造は、価電子帯の上端が一方向
に階段状に変化しているため、価電子帯の上端に凸部が
なく、正孔がパイルアップされないので、高速応答が可
能になる。従って、本発明によれば、従来通りにリーク
電流が小さく、かつ、高速応答が可能なショットキー接
合素子を実現することができる。
【０００６】
【実施例】以下、図面に示した実施例に基づいて本発明
を詳細に説明する。図１（ａ）は本発明にかかる半導体
素子の一実施例であるショットキーダイオードの断面図
である。このショットキーダイオードは、文献３に示さ
れている素子を改良したものである。図中、１はＡｕ／
Ｇｅ−Ｎｉオーミック電極、２はｎ+ −ＩｎＰ基板、３
はＩｎＰに格子整合する厚さ０．５μｍのｎ+ −Ｉｎ
0.53Ｇａ0.47Ａｓ層、４は厚さ１．５μｍのｎ−Ｉｎ
0.53Ｇａ0.47Ａｓ層、５は超格子構造、８はＡｕショッ
トキー電極である。
【０００７】この超格子構造５のエネルギーバンド構造
を図１（ｂ）に示す。超格子構造５は、ｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓ層４側から、厚さ４０Å程度の圧縮歪み層６
ａ、６ｂ・・・と引っ張り歪み層７ａ、７ｂ・・・を交
互に合わせて１５層を積層したものである。これらの圧
縮歪み層６ａ、６ｂ・・・と引っ張り歪み層７ａ、７ｂ
・・・は、超格子構造５内では歪みが相互に打ち消さ
れ、超格子構造５内に転位が導入されないように積層さ
れている。また、隣接する圧縮歪み層６ａ、６ｂ・・・
と引っ張り歪み層７ａ、７ｂ・・・間の価電子帯上端の
へテロバンド不連続部分ΔＥv を１５ｍｅＶになるよう
にし、かつ、価電子帯上端がｎ−Ｉｎ0.53Ｇａ0.47Ａｓ
層４側から階段状に下がるようにした。
【０００８】具体的には、圧縮歪み層６ａ、６ｂ・・・
と引っ張り歪み層７ａ、７ｂ・・・の組成は文献５に基
づいて設定した。文献５によれば、ＧａＡｓＳｂ、Ｇａ
ＩｎＡｓ、ＡｌＩｎＡｓおよびＡｌＡｓＳｂの価電子帯
エネルギー（ＡｌＡｓを基準として）と格子定数の間に
は、図２に示す関係がある。そこで、ＩｎＰに格子整合
したｎ−Ｉｎ0.53Ｇａ0.47Ａｓ層4 に接する圧縮歪み層
６ａをＡｌ0.25Ｉｎ0.75Ａｓ、次の引っ張り歪み層７ａ
をＧａＡｓ0.76Ｓｂ0.24、以下、ΔＥv が１５ｍｅＶに
なるようにして、圧縮歪み層６ｂ、・・・の組成をライ
ンに沿ってＩｎＡｓ→ＡｌＡｓ方向に変化させ、引っ
張り歪み層７ｂ、・・・の組成をラインに沿ってＧａ
Ｓｂ→ＧａＡｓ方向に変化させる。このようにすると、
ＩｎＰよりも格子定数の大きい圧縮歪み層６ａ、６ｂ・
・・には圧縮歪みが加わり、ＩｎＰよりも格子定数の小
さい引っ張り歪み層７ａ、７ｂ・・・には引っ張り歪み
が加わる。また、圧縮歪みと引っ張り歪みの量を同程度
にしてバランスをとり、転位の導入を阻止するために、
ＧａＡｓ0.8 Ｓｂ0.2 からなる引っ張り歪み層７ｍ以降
の引っ張り歪み層７ｎ、７ｏ・・・は、ＧａＡｓＳｂで
なくＩｎＧａＡｓとして、引っ張り歪み層７ｎの組成を
Ｉｎ0.4 Ｇａ0.6 Ａｓとし、以下、ラインに沿ってＩ
ｎＡｓ→ＧａＡｓ方向に変化させる。最後に、Ａｕショ
ットキー電極８側にはＩｎＰに格子整合するｎ−Ｉｎ
0.52Ａｌ0.48Ａｓ層９を積層する。なお、圧縮歪み層６
ａ、６ｂ・・・と引っ張り歪み層７ａ、７ｂ・・・の各
層のドーピング濃度はｎ〜５×１０15ｃｍ-3とした。
【０００９】ここで、ΔＥv が１５ｍｅＶになるように
設定した理由は、熱エネルギーが常温でｋＴ〜２５ｍｅ
Ｖであるため、ΔＥv をそれ以下にすることにより、正
孔の価電子帯におけるパイルアップを防ぐことが出来る
からである。本実施例は、ＭＯＣＶＤ、ＭＢＥ、ガスソ
ースＭＢＥなどの超薄膜制御性に優れた結晶成長法を用
いて作製することができる。なお、本発明の超格子構造
は上記実施例に限定されず、文献４の多重量子障壁層を
変形し、上記実施例と同様の材質を用いてもよい。ま
た、上記実施例は、ＩｎＰ基板上のショットキー接合に
ついて説明したが、本発明はＧａＡｓ基板上のショット
キー接合にも適用可能である。さらに、上記実施例で
は、ショットキーダイオード（フォトダイオードを含
む）について説明したが、本発明はＳＩＳ型ＦＥＴ、Ｈ
ＥＭＴへも応用できる。 文献５： F.L.Schuermeyer et al.,Appl.Phys.Lett.5
5,1877(1989) ．
【００１０】
【発明の効果】以上説明したように本発明によれば、半
導体と金属とで形成されるショットキー接合を有し、前
記半導体と金属の界面に超格子構造を設けたショットキ
ー接合素子において、超格子構造は、その価電子帯の上
端が一方向に階段状に変化しているため、ショットキ−
バリア高さを保持したままで、価電子帯上端の凸部によ
る正孔のパイルアップを解消し、高速応答を可能にする
ことができるという優れた効果がある。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）はそれぞれ、本発明にかかるシ
ョットキー接合素子の一実施例であるショットキーダイ
オードの断面図と、そこに用いられた超格子構造のエネ
ルギーバンド構造を示す図である。
【図２】３−５族化合物半導体の格子定数と価電子帯エ
ネルギーの関係を示す図である。
【図３】（ａ）、（ｂ）はそれぞれ、従来のショットキ
ーダイオードの断面図と、そこに用いられたＧｒａｄｅ
ｄ超格子構造のエネルギーバンド構造を示す図である。
【符号の説明】
１ Ａｕ／Ｇｅ−Ｎｉオーミック電極 ２ ｎ+ −ＩｎＰ基板 ３ ｎ+ −Ｉｎ0.53Ｇａ0.47Ａｓ層 ４ ｎ−Ｉｎ0.53Ｇａ0.47Ａｓ層 ５ 超格子構造 ６ａ、ｂ、・・・ 圧縮歪み層 ７ａ、ｂ、・・・ 引っ張り歪み層 ８ Ａｕショットキー電極 ９ ｎ−Ｉｎ0.52Ａｌ0.48Ａｓ層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体と金属とで形成されるショットキ
    ー接合を有し、前記半導体と金属の界面に超格子構造を
    設けたショットキー接合素子において、超格子構造は、
    その価電子帯の上端が一方向に階段状に変化しているこ
    とを特徴とするショットキー接合素子。
  2. 【請求項２】 ＩｎＰ基板上に、ＧａＩｎＡｓまたはＧ
    ａＡｓＳｂからなる引っ張り歪み層と、ＡｌＩｎＡｓか
    らなる圧縮歪み層を交互に積層してなる超格子構造を設
    けたことを特徴とする請求項１記載のショットキー接合
    素子。
JP4308189A 1992-10-22 1992-10-22 ショットキー接合素子 Pending JPH06140624A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4308189A JPH06140624A (ja) 1992-10-22 1992-10-22 ショットキー接合素子
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EP (1) EP0594442B1 (ja)
JP (1) JPH06140624A (ja)
DE (1) DE69328759T2 (ja)

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