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KR100396692B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100396692B1
KR100396692B1 KR10-1999-0022578A KR19990022578A KR100396692B1 KR 100396692 B1 KR100396692 B1 KR 100396692B1 KR 19990022578 A KR19990022578 A KR 19990022578A KR 100396692 B1 KR100396692 B1 KR 100396692B1
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주식회사 하이닉스반도체
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Abstract

본 발명은 갭핑 물질로 사용되는 질화 티타늄막위에 실리콘(Si) 또는 게르마늄(Ge) 등의 원자를 주입하여 티타늄 원자를 코발트막내로 녹온(knock-on)되게 함으로써 고온에서 안정한 특성을 갖는 박막을 형성하도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 고융점 금속막을 형성하는 단계와, 상기 고융점 금속막상에 갭핑막을 형성하는 단계와, 상기 갭핑막위에 4족 원자를 이온주입하여 상기 갭핑막의 원자를 고융점 금속막내로 침투시키는 단계와, 상기 반도체 기판과 고융점 금속막의 계면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{Method for Manufacturing of Semiconductor device}
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 고온에서 안정한 특성을 갖는 박막을 형성하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 소자의 크기가 0.25 마이크론에서 0.18 및 0.13 마이크론 급으로 미세화됨에 따라 미세 게이트의 면저항이 증가하는 문제가 발생된다. 이 문제를 개선하기 위하여 현재 티타늄-실리사이드(Ti-silicide)보다 미세패턴에서 저저항값을 보이는 코발트-실리사이드(Co-silicide)가 널리 사용되고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 필드영역과 활성영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)을 형성하고, 상기 반도체 기판(11)의 전면에 게이트 절연막(13) 및 게이트 전극용 폴리 실리콘막(도면에는 도시되지 않음)을 차례로 형성한다.
이어, 사진석판술 및 식각공정으로 상기 폴리 실리콘막 및 게이트절연막(13)을 선택적으로 제거하여 게이트 전극(14)을 형성한다.
그리고 상기 게이트 전극(14)을 마스크로 이용하여 반도체 기판(11)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 영역(15)을 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 상기 절연막의 전면에 에치백 공정을 실시하여 상기 게이트 전극(14)의 양측면에 절연막 측벽(16)을 형성한다.
이어, 상기 게이트 전극(14) 및 절연막 측벽(16)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 고농도 불순물 이온(As+또는 P+)을 주입하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 상기 LDD 영역(15)과 연결되는 소오스/드레인 불순물영역(17)을 형성한다.
도 1c에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 코발트(Co)막(18)과 질화 티타늄(TiN)막(19)을 차례로 형성한다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)에 약 500℃의 온도에서 열처리 공정을 실시하여 상기 코발트막(18)과 게이트 전극(14) 및 반도체 기판(11)을 반응시키어 코발트 실리사이드막(20)을 형성한다.
여기서 상기 질화 티타늄막(19)은 열처리하여 Co와 Si을 반응시킬 때 산소의 영향을 막아주기 위한 블록킹(Blocking) 용도로 사용하고, 보통 코발트막(18) 형성한 후 진공 브레이크(vacuum break)없이 동일한 곳(in-situ)에서 형성한다.
이어, 상기 반도체 기판(11)과 게이트 전극(14)과 반응하지 않는 질화 티타늄막(19)과 코발트막(18)을 H2SO4: H2O2또는 NH4OH : H2O2: H2O 혼합용액과 HCl : H2O2: H2O 혼합용액을 사용하여 습식식각으로 제거한다.
그리고 상기 반도체 기판(11)의 전면에 약 700~800℃의 온도에서 열처리공정을 실시하여 상기 코발트 실리사이드막(20)의 저항을 낮춘다.
한편, 상기 코발트 실리사이드막(20)을 형성할 때 낮은 온도에서 열처리한 후 다시 고온에서 열처리를 실시하는 이유는 고온에서 열처리를 실시할 때 코발트 실리사이드막(20)이 절연막 측벽(16)에도 형성되기 때문에 저온에서 1차 열처리한 후 고온에서 2차 열처리를 하여 낮은 저항을 갖는 코발트 실리사이드막(20)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 열처리하여 코발트 실리사이드막을 형성할 때 기판의 소모가 많고 부분적인 과다형성에 따라 집적도를 높이기 위한 소자의 스켈링 다운(scaling down)시 필연적인 쉐도우 정션(shallow junction)에서 접합 누설전류가 과다하게 흐른다.
둘째, 질화 티타늄막은 단순히 산소의 영향을 막아주는 기능으로만 작용하여 코발트에 의한 기판의 소모를 방지할 수 없다.
셋째, 코발트막은 작은 그레인 사이즈(grain size)의 폴리 실리콘막위에 형성하면 코발트 실리사이드막 반응이 진행되면서 코발트 원자의 이동이 그레인 바운드리(grain boundary)를 따라 깊은 곳에서 형성도기 때문에 박막이 불안정하고 열안정성이 취약하다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 갭핑 물질로 사용되는 질화 티타늄막위에 실리콘(Si) 또는 게르마늄(Ge) 등의 원자를 주입하여 티타늄 원자를 코발트막내로 녹온(knock-on)되게 함으로써 고온에서 안정한 특성을 갖는 박막을 형성하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 3은 본 발명에서 에너지 변화에 따른 Ti와 Co의 분포를 SIMS로 측정한 프로파일
도 4는 본 발명에서 도즈(dose)의 변화에 따른 Ti와 Co의 분포를 SIMS로 측정한 프로파일
도 5는 도 3에서 CoSix 막내에 분포하고 있는 Ti원자의 SIMS 프로파일 변화를 나타낸 프로파일
도 6은 본 발명에서 코발트 실리사이드막의 후속 열처리 조건에 따른 전기 면저항을 측정한 결과를 나타낸 프로파일
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 게이트 절연막 34 : 게이트 전극
35 : LDD 영역 36 : 절연막 측벽
37 : 소오스/드레인 불순물영역 38 : 코발트막
39 : 질화 티타늄막 40 : 코발트 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 고융점 금속막을 형성하는 단계와, 상기 고융점 금속막상에 갭핑막을 형성하는 단계와, 상기 갭핑막위에 4족 원자를 이온주입하여 상기 갭핑막의 원자를 고융점 금속막내로 침투시키는 단계와, 상기 반도체 기판과 고융점 금속막의 계면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 필드영역과 활성영역으로 정의된 반도체기판(31)의 필드영역에 필드 산화막(32)을 형성하고, 상기 반도체 기판(31)의 전면에 게이트 절연막(33) 및 게이트 전극용 폴리 실리콘막(도면에는 도시되지 않음)을 차례로 형성한다.
이어, 사진석판술 및 식각공정으로 상기 폴리 실리콘막 및 게이트 절연막(33)을 선택적으로 제거하여 게이트 전극(34)을 형성한다.
그리고 상기 게이트 전극(34)을 마스크로 이용하여 반도체 기판(31)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 LDD(Lightly Doped Drain) 영역(35)을 형성한다.
도 2b에 도시한 바와 같이, 상기 게이트 전극(34)을 포함한 반도체 기판(31)의 전면에 절연막(예를 들면, CVD 산화막 또는 질화막)을 형성한 후, 상기 절연막의 전면에 에치백(Etch Back) 공정을 실시하여 상기 게이트 전극(34)의 양측면에 절연막 측벽(36)을 형성한다.
이어, 상기 게이트 전극(34) 및 절연막 측벽(36)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 소오스/드레인용 고농도 불순물 이온(As+또는 P+)을 주입하여 상기 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 상기 LDD 영역(35)과 연결되는 소오스/드레인 불순물영역(37)을 형성한다.
도 2c에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 코발트(Co)막(38)과 질화 티타늄(TiN)막(39)을 차례로 형성한다.
여기서 상기 코발트막(38)은 20 ~ 500Å 두께로 형성하고, 상기 질화 티타늄막(39)은 20 ~ 500Å 두께로 형성한다.
이어, 상기 질화 티타늄막(39)위에 실리콘(Si) 또는 게르마늄(Ge)과 같은 4족 원자를 이용하여 약 1keV ~ 300keV, 1E13 ~ 1E16/㎠의 조건으로 이온주입 공정을 실시한다.
한편, 상기 코발트막(38)대신에 Ti, W, Ta, Mo, Cr, Ni, Zr, Hf, Pd, Pt 등을 사용할 수 있고, 상기 질화 티타늄막(39)대신에 Ti, W, Ta, Mo, Cr, Ni, Zr, Hf, Pd, Pt 등을 사용할 수 있고, Si 또는 Ge 대신에 Ar, As, P, Sb, N 등을 사용할 수 있다.
이때 상기 실리콘(Si) 또는 게르마늄(Ge)의 이온주입에 따른 갭핑(gapping)막(39)의 티타늄 원자(Ti atom)가 녹온(knock-on)되어 코발트막(38)내로 침투한다.
도 2d에 도시한 바와 같이, 상기 반도체 기판(31)에 약 500℃의 온도에서 열처리 공정을 실시하여 상기 코발트막(38)과 게이트 전극(34) 및 반도체 기판(31)을 반응시켜 코발트 실리사이드막(40)을 형성한다.
여기서 상기 질화 티타늄막(39)은 열처리하여 코발트(Co)와 실리콘(Si) 원자가 반응할 때 산소의 영향을 막아주기 위한 블록킹(Blocking) 용도로 사용되고, 보통 코발트막(38)을 형성한 후 진공 브레이크(vacuum break)없이 동일한 곳(in-situ)에서 형성한다.
이어, 상기 반도체 기판(31)과 게이트 전극(34)과 반응하지 않는 질화 티타늄막(39)과 코발트막(38)을 H2SO4: H2O2또는 NH4OH : H2O2: H2O 혼액과 HCl : H2O2: H2O 혼액을 사용하여 습식식각으로 제거한다.
그리고 상기 반도체 기판(31)의 전면에 약 700~800℃의 온도에서 열처리공정을 실시하여 상기 코발트 실리사이드막(40)의 저항을 낮춘다.
한편, 상기 코발트 실리사이드막(40)을 형성할 때 약 500℃의 온도에서 열처리하여 코발트막(38)과 반도체 기판(31) 및 게이트 전극(34)과 반응시킨 후 약 700~800℃의 온도에서 열처리하여 코발트 실리사이드막(40)을 형성하는 이유는 다음과 같다.
즉, 상기 코발트 실리사이드막(40)을 형성하기 위하여 고온에서 열처리 공정을 실시하면 코발트 실리사이드막(40)이 원하지 않는 부분인 절연막 측벽(36)에도 형성되기 때문에 저온에서 1차 열처리한 후 고온에서 2차 열처리를 실시하여 낮은 저항을 갖는 코발트 실리사이드막(40)을 형성한다.
도 3은 본 발명에서 TiN과 Co층을 각각 25, 12㎚ 증착한 후 이온주입 양을 1E15/㎠로 고정시키고 에너지 변화에 따른 Ti와 Co의 분포를 SIMS로 측정한 프로파일이다.
즉, 도 3에서와 같이, 이온주입 에너지가 30keV에서 100keV로 증가함에 따라 Ti의 분포가 Co막과 기판으로 더욱 깊이 분포하는 것을 알 수 있는데, 이는 실리콘(Si) 또는 게르마늄(Ge) 등의 4족 원자가 이온주입 되면서 TiN 갭핑막으로부터 Ti원자를 끌고 들어가는 녹온 효과에 기인된 것이다.
도 4는 본 발명에서 TiN과 Co막을 각각 25, 12㎚ 증착한 후 Si 이온주입 에너지를 30keV로 고정시키고 도즈(dose)의 변화에 따른 Ti와 Co의 분포를 SIMS로 측정한 프로파일이다.
즉, 도 4에서와 같이, 도즈가 증가하면 Ti의 분포가 깊이 분포하는 것을 알 수 있고, 이를 통하여 역시 도즈를 증가시킬 경우에도 Ti 녹온 효과가 증가하는 것을 알 수 있다.
도 5는 도 3에서 분석한 셈플들을 1차 열처리하여 실리사이드 반응을 시키고, H2SO4: H2O2또는 NH4OH : H2O2: H2O 혼액과 HCl : H2O2: H2O 혼액을 사용하여 TiN 갭핑층을 제거한 후의 Si 이온주입을 하지 않은 경우와 Si 이온주입의 에너지에 따른 CoSix 막내에 분포하고 있는 Ti원자의 SIMS 프로파일 변화를 나타낸 프로파일이다.
즉, 도 5에서와 같이, 코발트 실리사이드막내에 분포하고 있는 Ti원자의 양이 Si이온주입을 실시한 경우 약 2배 이상 증가하였고, 이러한 경향은 에너지가 증가할수록 더욱 뚜렷해진다.
도 6은 본 발명에서 Si 이온주입을 하지 않은 경우와 30keV, 1E15㎠ 조건으로 Si 이온주입을 실시한 경우의 코발트 실리사이드막의 후속 열처리 조건에 따른 전기 면저항을 측정한 결과를 나타낸 프로파일이다.
즉, 도 6에서와 같이, 초기 열처리전에 비하여 열처리 온도가 증가함에 따라 전기 저항이 증가하는 열화 현상이 Si 이온주입을 실시한 경우 감소하는 안정된 열안정성 특성을 나타냄을 알 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 갭핑 물질로 사용되는 TiN막위에 Si 혹은 Ge을 이온주입하여 Ti원자를 Co막내로 녹온시켜 열안정을 향상시킬 수 있는 효과가 있다.
즉, 금속 박막의 열처리후 열화 현상은 열처리에 따른 금속 박막의 입자성장에 따른 응집작용(agglomeration)에 기인한 것으로 알려져 있다.
따라서 박막내로 녹온된 Ti원자들이 그레인 바운드리에 채워져 입계성장을 방해함으로써 높은 온도에서도 응집작용이 잘 일어나지 않게 하는 효과를 얻을 수 있다.
특히, 폴리 실리콘막위에서의 코발트 실리사이드막 형성시 코발트 실리사이드막내로 Ti 녹온에 의한 열화 방지가 더욱 효과적으로 나타난다.

Claims (7)

  1. 반도체 기판상에 고융점 금속막을 형성하는 단계;
    상기 고융점 금속막상에 갭핑막을 형성하는 단계;
    상기 갭핑막위에 4족 원자를 이온주입하여 상기 갭핑막의 원자를 고융점 금속막내로 침투시키는 단계;
    상기 반도체 기판과 고융점 금속막의 계면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 고융점 금속막은 Co, Ti, W, Ta, Mo, Cr, Ni, Zr, Hf, Pd, Pt 등중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 갭핑막은 TiN, Ti, W, Ta, Mo, Cr, Ni, Zr, Hf, Pd, Pt 등중에서 어느 하나를 사용하여 이온주입시 고융점 금속막내로 녹온시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 4족 원자는 Si, Ge, Ar, As, P, Sb, N 등중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 4족 원자의 이온주입은 약 1keV ~ 300keV, 1E13 ~ 1E16/㎠의 조건으로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계;
    상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물영역을 형성하는 단계;
    상기 게이트 전극을 포함한 반도체 기판의 전면에 고융점 금속막과 갭핑막을 차례로 형성하는 단계;
    상기 갭핑막위에 4족 원자를 이온주입하여 상기 갭핑막의 원자를 고융점 금속막내로 침투시키는 단계;
    상기 반도체 기판에 1차 열처리 공정을 실시하여 상기 고융점 금속막과 상기 게이트 전극 및 반도체 기판을 각각 반응시키어 금속 실리사이드막을 형성하는 단계;
    상기 게이트 전극 및 반도체 기판과 반응하지 않는 갭핑막 및 고융점 금속막을 선택적으로 제거하는 단계;
    상기 반도체 기판에 2차 열처리 공정을 실시하여 금속 실리사이드막의 저항을 낮추는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 1차 열처리 공정은 2차 열처리 공정보다 낮은 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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