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JPH09205152A - ２層ゲート電極構造を有するｃｍｏｓ半導体装置及びその製造方法 - Google Patents

２層ゲート電極構造を有するｃｍｏｓ半導体装置及びその製造方法

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Publication number
JPH09205152A
JPH09205152A JP8010835A JP1083596A JPH09205152A JP H09205152 A JPH09205152 A JP H09205152A JP 8010835 A JP8010835 A JP 8010835A JP 1083596 A JP1083596 A JP 1083596A JP H09205152 A JPH09205152 A JP H09205152A
Authority
JP
Japan
Prior art keywords
gate electrode
electrode layer
layer
silicide
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8010835A
Other languages
English (en)
Inventor
Koichi Matsumoto
光市 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP8010835A priority Critical patent/JPH09205152A/ja
Priority to US08/788,191 priority patent/US5837601A/en
Priority to KR1019970002159A priority patent/KR970060481A/ko
Publication of JPH09205152A publication Critical patent/JPH09205152A/ja
Priority to US09/086,921 priority patent/US5877535A/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 上層側のシリサイド電極層を介して行われる
導入不純物の相互拡散の発生を防止する。 【解決手段】 このシリサイド電極層１８には、下層側
のゲート電極層１６のｐ型不純物濃度と同程度なｐ型不
純物と、ｎ型不純物濃度と同程度なｎ型不純物とが、と
もに導入してある。これにより、ｐＭＯＳ側及びｎＭＯ
Ｓ側ともに、両者の接続面両側でゲート電極層１６の導
入不純物濃度が均衡し、その後の熱処理による熱拡散が
防止され、相互拡散の問題を根本的に解消できる。本発
明は、サリサイドプロセスに好適である。シリサイド電
極層１８が極薄いソース又はドレイン領域上にも同時形
成された場合でも、シリサイド電極層１８の不純物濃度
が予め高いことから、下地の不純物を吸上げてコンタク
ト抵抗を劣化するようなことがないからである。この結
果、サリサイドプロセスのサブミクロンデバイスへの適
用が容易となる。本発明の製法では、シリサイド電極層
１８の成膜をＣＶＤ法又はスパッタ法により行い、その
成膜中に不純物が導入されることから、不純物導入のた
めの工程を設ける必要がなく好ましい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ｐ型及びｎ型両方
の導電型を有する、いわゆる Dual Gate構造のゲート電
極内で導入不純物が相互拡散することを防止した２層ゲ
ート電極構造を有するＣＭＯＳ半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】現在、多くのＣＭＯＳ ＬＳＩにおいて
は、高融点金属シリサイド層と多結晶シリコン層との２
層からなるポリサイドゲート電極構造が採用され、ゲー
ト電極の低抵抗化が図られている。この多結晶シリコン
層は、通常、その導電型がｐＭＯＳ側とｎＭＯＳ側とで
同じであり、例えばリン等を高濃度にドープしたｎ型の
多結晶シリコンが用いられる。
【０００３】しかし、ｎ型の多結晶シリコンと基板側と
仕事関数差は、基板側がｎ型かｐ型かで異なり、ｐＭＯ
Ｓ側とｎＭＯＳ側とのしきい値電圧（Ｖth）の絶対値の
差も大きいものとなる。このため、ゲート電極形成に先
立ち、チャネル領域となる半導体基板表面へホウ素等の
ｐ型の不純物イオンが打ち込まれ、ｎＭＯＳとｐＭＯＳ
双方のＶthの絶対値がほぼ同じになるように予め調整さ
れる。
【０００４】したがって、出来たＭＯＳトランジスタ
は、ｎＭＯＳ側では表面チャネル型になるのに対し、ｐ
ＭＯＳ側では浅いｐｎ接合が形成され、表面側より若干
基板奥側にチャネルを有する埋込みチャネル型のデバイ
スとなっている。ところで、近年の高集積化により、Ｃ
ＭＯＳ ＬＳＩにおいてもゲート電極の短ゲート長化が
進んでおり、これにともなって短チャネル効果を如何に
して抑えるかが大きな課題となっている。
【０００５】上記した現在主流のＣＭＯＳ ＬＳＩで
は、特に埋込みチャネル型のｐＭＯＳが短チャネル効果
に弱いといったことが以前から指摘されていた。このこ
とが、短ゲート長化の進展にともなって大きな問題とな
ることから、ｐＭＯＳ及びｎＭＯＳ双方を表面チャネル
型とするため、それぞれチャネルとゲート電極との導電
型を同じにした２層ゲート電極構造が、徐々に用いられ
るようになってきた。
【０００６】この表面チャネル型の２層ゲート電極構造
では、下層側の多結晶シリコン層に、ｐＭＯＳ側とｎＭ
ＯＳ側とに分けてｐ型又はｎ型の不純物が選択的に導入
されており、これらの異なる導電型の不純物導入領域
は、その上層側で低抵抗化のために設けられたタングス
テンシリサイド（ＷＳｉｘ）等のシリサイド電極層を介
して、互いに接続されている。
【０００７】
【発明が解決しようとする課題】しかし、この従来の表
面チャネル型の２層ゲート電極構造では、その後の、ソ
ース及びドレイン領域の活性化アニールなどの熱処理に
よって、主として上層側のシリサイド電極層を介して、
導電型の異なる導入不純物が、お互い逆の導電型ゲート
に向かって横方向に拡散するといった問題がある。
【０００８】この相互拡散が起こると、これがゲート電
極の仕事関数を変化させて絶対値がほぼ同じ値に設定さ
れていたＶthをシフトさせ、またゲートのいわゆる空乏
化により容量が増大してこのＬＳＩの高速動作が阻害さ
れる。なお、この対応策としては、ゲート電極上のシリ
サイド電極層（ＷＳｉｘ層）の組成比を変えてＳｉリッ
チとする方法 (IEEE 1994 Symposuim on VLSI Digestof
Technical Papers P117-118)や、ＷＳｉｘ層上に更に
多結晶ポリシリコン層を形成し PolySi/WSix/PolySi 構
造とする方法（藤居他 :１９９４年春季 第４１回応用
物理学関係連合講演会 講演予稿集No.2, P675「 PolyS
i/WSix/PolySi構造によるＡｓ横方向拡散の抑制効
果」）などの報告がある。
【０００９】しかし、これらは、いずれも不純物の拡散
経路であるＷＳｉｘ層内で、不純物が拡散し難いよう
に、その構造や膜質を改良するにとどまり、相互拡散の
発生を根本から解決したものとはいい難い。従って、高
集積化が更に進んだりアニール条件が厳しくなれば、再
び問題となる可能性を否定できない。また、前者のＷＳ
ｉｘ層の組成比を変える方法では、Ｓｉの組成比増とと
もにシート抵抗も上がり好ましくない。
【００１０】本発明は、このような実情に鑑みてなさ
れ、主に上層側のシリサイド電極層を介して行われる導
入不純物の相互拡散の発生を防止した、２層ゲート電極
構造を有するＣＭＯＳ半導体装置及びその製造方法を提
供することを目的とする。
【００１１】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明者
は、導入不純物の相互拡散について鋭意検討を進めた結
果、この相互拡散が起こるのは、ポリシリコン等のゲー
ト電極層とシリサイド電極層間に、濃度勾配があること
に起因しているとの結論を得た。すなわち、前記活性化
アニール等の際、高濃度に不純物が導入されたゲート電
極層側から、不純物が導入されていない或いは導入され
ている場合でも低濃度なシリサイド電極層側へ、不純物
が吸い出されゲート電極層の不純物濃度が低下すること
が問題の処存であるとの知見を得た。
【００１２】本発明は、この不純物の吸出しを防止する
ため、ゲート電極層とシリサイド電極層間で導入不純物
濃度を予め均衡させるようにしたものである。すなわ
ち、本発明の２層ゲート電極構造を有するＣＭＯＳ半導
体装置では、シリサイド電極層には、その下層側のゲー
ト電極層のｐ型不純物濃度と同程度なｐ型不純物と、該
ゲート電極層のｎ型不純物濃度と同程度なｎ型不純物と
が、ともに導入してあることを特徴とする。
【００１３】これにより、ｐＭＯＳ側及びｎＭＯＳ側と
もに、ゲート電極層とシリサイド電極層との接続面を挟
んだ両側で、ゲート電極層の導入不純物について、その
濃度が高濃度なまま一定となることから、シリサイド電
極層を形成後に熱処理等が施された場合であっても、こ
の接続面を介して、ゲート電極層の導入不純物がシリサ
イド電極層側へ熱拡散するようなことがない。従って、
ゲート電極層と基板側との仕事関数差も変化せず、しき
い値電圧のシフトも発生しない。また、ゲート電極容量
も増大しない。これにより、上述した相互拡散の問題を
根本的に解消することが可能となる。
【００１４】とくに、このような不純物濃度を高めたシ
リサイド電極層は、ＳＡＬＩＣＩＤＥ(Self-Aligned Si
licide) プロセスに好適である。ＳＡＬＩＣＩＤＥプロ
セスは、トランジスタの微細化にともなうゲート電極，
ソース及びドレイン電極の高抵抗化を緩和するため、ゲ
ート電極，ソース及びドレイン不純物拡散領域上にシリ
サイド電極層を一括して自己整合的に形成するものであ
る。しかし、この微細化されたトランジスタで、極浅の
不純物拡散領域上にシリサイド電極層を形成すると、シ
リサイド化のアニール段階でシリサイド電極層が基板側
から不純物を吸い上げてしまい、この結果、コンタクト
抵抗が高くなるといった問題がある（例えば、Exteded
Abstracts of the 1993 International Conference on
Solid State Device and Materials,p564-566 参照）。
本発明によれば、シリサイド電極層の不純物濃度を予め
高めてあることから、この熱拡散による不純物の吸上げ
を有効に防止できる。
【００１５】ここで、上記シリサイド電極層は、タング
ステンシリサイド（ＷＳｉｘ），チタンシリサイド（Ｔ
ｉＳｉ2 ），コバルトシリサイド（ＣｏＳｉ2 ），ニッ
ケルシリサイド（ＮｉＳｉ）の何れか一の材料から構成
できる。本発明のＣＭＯＳ半導体装置の製造方法では、
シリサイド電極層の成膜をＣＶＤ法又はスパッタ法によ
り行い、その成膜中に不純物を導入する。したがって、
不純物導入のために工程数が増えるようなことがなく、
この意味で好ましい。
【００１６】
【本発明の実施の形態】以下、本発明に係る２層ゲート
電極構造を有するＣＭＯＳ半導体装置及びその製造方法
を、図面にもとづいて詳細に説明する。第１実施形態 図１は、本発明のＣＭＯＳ半導体装置の一例を示し、異
なるチャネル導電型のトランジスタ領域が隣接する部分
をゲート配線方向から見た概略断面構造図である。この
ＣＭＯＳ半導体装置２には、ｎチャネルを有するＭＯＳ
トランジスタ（以下、「ｎＭＯＳ」という）及びｐチャ
ネルを有するＭＯＳトランジスタ（以下、「ｐＭＯＳ」
という）の能動領域として、ウェルが形成してある。具
体的に、この図示例では、シリコンウェーハ等の半導体
基板４表面側に、いわゆるツインタブ(twin tub)構造の
能動領域として、互いに導電型が異なるｐウェル６及び
ｎウェル８が、例えばイオン注入法により形成してあ
る。なお、ウェル構造は、図示のものに限定されず、ｐ
ウェル又はｎウェルの一方を、逆導電型の基板表面に形
成してもよい。
【００１７】各トランジスタ領域境界部分の基板４表面
側には、厚い酸化膜からなる素子分離領域（ＬＯＣＯＳ
１０）が形成してあり、これにより各トランジスタ領域
間の分離が施してある。ＬＯＣＯＳ１０に覆われていな
い各トランジスタ領域の表面側には、薄いゲート酸化膜
１２が、例えばウェット酸化等の熱酸化法により成膜さ
れている。ゲート酸化膜１２の膜厚は、特に限定され
ず、例えば１０ｎｍ程度である。ゲート酸化膜１２直下
の基板４表面には、本ＣＭＯＳ半導体装置２を動作させ
る際、所定のバイアス印加時に、図では点線で示すよう
に、ｎＭＯＳ側とｐＭＯＳ側とで、それぞれｎ型とｐ型
の反転層（ｎチャネル，ｐチャネル）が形成される。
【００１８】そして、図示のように、ゲート酸化膜１２
上には、ポリシリコン膜等からなる下層側のゲート電極
層１６と、上層側のシリサイド電極層１８との２層構造
のゲート電極１４が形成されている。ゲート電極層１６
の材質は、特に限定されないが、通常は、ポリシリコン
膜が用いられ、これを導電層化することで電極として用
いている。ゲート電極層１６の膜厚は、例えば２００ｎ
ｍ程度である。
【００１９】本ＣＭＯＳ半導体装置２では、ｐＭＯＳ及
びｎＭＯＳ双方を、短チャネル抑制効果が高い表面チャ
ネル型としている。このためには、ゲート電極１４を、
チャネルの導電型と同じにしなければならない。本実施
形態では、図示のように、ゲート電極層１６を、ＬＯＣ
ＯＳ１０の幅中心を境に各トランジスタ領域に分けて、
ｎ型又はｐ型の不純物が導入されている。言い換える
と、ゲート電極層１６は、ｎＭＯＳ側のリン（Ｐ）や砒
素（Ａｓ）等のｎ型不純物が導入されたｎ型ゲート電極
部１６ａと、ｐＭＯＳ側のホウ素（Ｂ）等のｐ型不純物
が導入されたｐ型ゲート電極部１６ｂとから構成してあ
る。このような不純物の選択的な導入については、後述
する。
【００２０】前記シリサイド電極層１８は、高融点金属
を硅素化したものであり、例えばタングステンシリサイ
ド（ＷＳｉｘ），チタンシリサイド（ＴｉＳｉ2 ），コ
バルトシリサイド（ＣｏＳｉ2 ），ニッケルシリサイド
（ＮｉＳｉ）を用い得る。このシリサイド電極層１８
は、例えばＣＶＤ法やスパッタ法により形成される。本
発明では、このシリサイド電極層１８に、下層側のゲー
ト電極層１６のｎ型ゲート電極部１６ａと同程度な濃度
のｎ型不純物と、ｐ型ゲート電極部１６ｂと同程度な濃
度のｐ型不純物とが、ともに導入してあることを特徴と
する。これら不純物の導入については、後述する。
【００２１】図には表れていないが、この２構造のゲー
ト電極１４は、所定形状にパターンニングしてある。ま
た、ｎチャネル又はｐチャネルに隣接する図に垂直なゲ
ート電極１４の幅方向両側の半導体基板４表面には、所
定のソース又はドレイン領域が形成されている。また、
これらゲート電極１４及びソース又はドレイン領域（不
図示）上には、層間絶縁層を介して所定の金属配線層が
積層してあり、所定のコンタクト孔を介して電極の取り
出しがされている。
【００２２】つぎに、このような構成のＣＭＯＳ半導体
装置２の製造方法について、簡単に説明する。まず、例
えばシリコンウェーハ等の半導体基板４を準備し、前記
ウェル６，８を形成する。具体的には、図の左半分側の
ｎＭＯＳトランジスタ領域に、例えば酸化シリコン膜等
をマスクにしてｐ型の不純物を比較的低濃度に打ち込む
ことにより、ｐウェル６を形成する。同様にして、右半
分側のｐＭＯＳトランジスタ領域に、ｎ型の不純物を比
較的低濃度に打ち込むことにより、ｎウェル８を形成す
る。
【００２３】つぎに、ＬＯＣＯＳ１０を常法に従って形
成した後、ウェット酸化等を施してゲート酸化膜１２の
形成を行う。ＬＯＣＯＳ１０を形成するためには、たと
えば、まずパッド用熱酸化膜と窒化シリコン膜などで構
成される酸化阻止膜とをこの順で積層し、酸化阻止膜に
ついて所定のパターンニングを施した後、チャネルスト
ッパ用のイオン注入，ＬＯＣＯＳ用の熱酸化を行う。
【００２４】そして、例えばＣＶＤ法により、ポリシリ
コン膜等の前記ゲート電極層１６を成膜した後、これに
選択的な不純物導入を行うことで、前記ｎ型ゲート電極
部１６ａとｐ型ゲート電極部１６ｂとを区分する。この
選択的な不純物導入は、例えば、通常のフォトリソグラ
フィ法により形成されるレジスト等のマスクパターン形
成と、イオン注入とを交互に２回行うことにより達成で
きる。イオン注入の条件について、特に限定はない。た
とえば、ｎＭＯＳ側の導電化では、砒素イオン（Ａ
ｓ+ ）をエネルギー；２０ＫｅＶ，ドーズ量；１×１０
15／ｃｍ2 で打ち込む。これに対するｐＭＯＳ側の条件
としては、例えばフッ化ホウ素イオン（ＢＦ 2 + ）をエ
ネルギー；２０ＫｅＶ，ドーズ量；１×１０15／ｃｍ2
とする。
【００２５】その後、ＣＶＤ法又はスパッタ法により、
シリサイド電極層１８を成膜する。この成膜の際、ｎ型
及びｐ型ゲート電極部１６ａ，１６ｂと同じ濃度の不純
物を、ともに導入する。たとえば、ＣＶＤ法を用いる場
合は、金属ハロゲン化物（例えば、六フッ化タングステ
ン；ＷＦ6 ，四塩化チタン；ＴｉＣｌ4 等）とシラン系
ガス（例えば、シラン；ＳｉＨ4 ，ジククロルシラン；
ＳｉＨ2 Ｃｌ2 等）と同時に、不純物導入用ガス（例え
ば、ホスフィン；ＰＨ3 ，ジボラン；Ｂ2 Ｈ6，アルシ
ン；ＡｓＨ3 等）を流すことによって、不純物を含んだ
シリサイド膜が形成できる。導入不純物の濃度は、金属
ハロゲン化物及びシラン系ガスに対し、不純物導入用ガ
スの流量比を変えて調整する。スパッタ法では、ターゲ
ットとして、不純物を所定の重量％含んだものを用いる
ことにより、不純物を含んだシリサイド膜を得ることが
できる。
【００２６】その後の、ゲート電極１４の加工，ソース
及びドレイン領域の形成，層間絶縁層の成膜及びコンタ
クト孔の形成，金属配線層の形成等については、常法に
従って行われる。図２（Ａ），（Ｂ）は、このＣＭＯＳ
半導体装置２のゲート電極１４において、その表面から
深さ方向に向かう不純物濃度プロファイルである。この
図では、同図（Ａ）にｎＭＯＳ側、同図（Ｂ）にｐＭＯ
Ｓ側をそれぞれ示す。図２（Ａ）に示すように、ｎＭＯ
Ｓ側では、上層側のシリサイド電極層１８から下層側の
ゲート電極層１６にかけて、下層側の導入不純物濃度Ｒ
ｎで、一様なｎ型不純物（Ｐ又はＡｓ等）の濃度プロフ
ァイル（図中、実線で示す）が形成されている。同様
に、図２（Ａ）のｐＭＯＳ側でも、下層側の導入不純物
濃度Ｒｐで、一様なｐ型不純物（Ｂ等）の濃度プロファ
イル（図中、点線で示す）が形成されている。
【００２７】したがって、例えばソース及びドレイン領
域の形成後の活性化アニールなどの熱処理が施された場
合であっても、従来のように、シリサイド電極層１８が
下層側のゲート電極１６から不純物を吸い上げるような
ことがない。この結果、ゲート電極の導入不純物の、い
わゆる相互拡散が防止される。なお、このシリサイド電
極層１８には、導入不純物と逆導電型の不純物も一様に
導入されており、図示のように、熱処理によりゲート電
極層１６中をゲート酸化膜１２側に向かって熱拡散する
こととなる。しかし、ゲート電極層１６は導入不純物が
所定濃度Ｒｎ，Ｒｐで維持されていることから拡散が進
みづらく、このことから、逆導電型の不純物拡散が問題
となることはないと考えられる。
【００２８】第２実施形態 本実施形態は、本発明をＳＡＬＩＣＩＤＥ(Self-Aligne
d Silicide) プロセスに適用した場合である。図３は、
本実施形態に係るＣＭＯＳ半導体装置のｎＭＯＳトラン
ジスタ周囲を、ゲート配線方向と垂直な方向から見た概
略断面構造図である。この図及び以下の説明では、ｎＭ
ＯＳトランジスタを例示するが、ｐＭＯＳ側でも同様で
ある。また、図１の第１実施形態と同様な構成について
は、同じ符号を付して、その説明を省略する。
【００２９】このＣＭＯＳ半導体装置２０は、半導体基
板４に形成したｐウェル６表面に、前記ゲート酸化膜１
２を介して、前記ゲート電極層１６とシリサイド電極層
１８とからなるゲート電極１４が形成してある。ゲート
電極１４側壁には、例えばＴＥＯＳ（tetraethylorthos
ilicate)をソースとしたプラズマＳｉＯ2 膜等からなる
サイドウォール２２が形成してある。そして、このサイ
ドウォール２２下方の半導体基板４表面には、ソース又
はドレイン領域２４が形成してある。このソース又はド
レイン領域２４は、例えば図示のように、ゲート電極１
４エッジ付近から外側に延びる比較的に低濃度な浅い層
２４ａ（例えばＬＤＤ(Lightly Doped Drain) ）と、サ
イドウォール２２の外側エッジ付近から外側に延びる比
較的に高濃度の深い層２４ｂとから構成される。
【００３０】これらサイドウォール２２及びソース又は
ドレイン領域２４の形成は、常法に従って行う。具体例
としては、ゲート電極１４の形成後、ＬＤＤ等の浅い層
２４ａを形成するため、例えば砒素イオン（Ａｓ+ ）を
エネルギー；２０ＫｅＶ，ドーズ量；１×１０14／ｃｍ
2 で打ち込む。なお、これに対するｐＭＯＳ側の条件と
しては、例えばフッ化ホウ素イオン（ＢＦ2 + ）をエネ
ルギー；２０ＫｅＶ，ドーズ量；１×１０14／ｃｍ2 と
する。つぎに、例えば２００ｎｍの酸化シリコン膜を成
膜し全面エッチバックを施すことにより、サイドウォー
ル２２を形成する。そして、深い層２４ｂを形成するた
めに、高濃度のイオン注入を行うが、同時にゲート電極
層１６の導電化も行い工程の簡略化を図る。このイオン
注入は、例えば砒素イオン（Ａｓ+ ）をエネルギー；２
０ＫｅＶ，ドーズ量；１×１０15／ｃｍ2 で打ち込む。
なお、これに対するｐＭＯＳ側の条件としては、例えば
フッ化ホウ素イオン（ＢＦ2 + ）をエネルギー；２０Ｋ
ｅＶ，ドーズ量；１×１０ 15／ｃｍ2 とする。
【００３１】本実施形態のＣＭＯＳ半導体装置２０で
は、サイドウォール２２の外側の基板４表面に、ゲート
電極層１６上と同様、互いに導電型の異なる２種類の不
純物を含むシリサイド電極層１８が一括して形成してあ
る。このシリサイド電極層１８の形成は、いわゆるはり
つけ法により、ゲート電極層１６上とソース又はドレイ
ン領域２４とに自己整合的に形成できる。
【００３２】すなわち、まず不純物が導入されたＴｉ，
Ｃｏ，Ｎｉを所定厚さ（例えば３０ｎｍ）だけ、ＣＶＤ
法又はスパッタ法により成膜する。このときの不純物導
入法は、第１実施形態と同様である。すなわち、不純物
導入ガス流量を調整してＣＶＤしたり、所定濃度の不純
物を含有したスパッタターゲットを用いる。
【００３３】つぎに、この金属膜の熱処理によるシリサ
イド化及び選択除去を行うが、この条件は、金属膜の種
類によって異なる。ここでは具体例として、Ｔｉ膜から
シリサイド金属層１８としてチタンシリサイド（ＴｉＳ
ｉ2 ）膜を形成する場合を例示する。まず、Ｔｉ膜に最
初のアニールを施して、シリサイド化させる。この最初
のアニールは、例えばＲＴＡ(Rapid Thermal Annealin
g) のランプ加熱により、６００℃，１分の処理条件で
行う。これにより、基板４露出部分及びゲート電極層１
６部分のみシリサイド化される。次に、サイドウォール
２２等の絶縁膜上でシリサイド化されていない部分を酸
（例えばアンモニア過酸化水素水（ＮＨ3＋Ｈ2 Ｏ2 ＋
Ｈ 2Ｏ）硫酸過酸化水素水（Ｈ 2ＳＯ4 ＋Ｈ 2Ｏ 2（＋
Ｈ 2Ｏ）等）によって選択除去する。その後、２回目の
アニールを施してシリサイド化層の低抵抗化を図る。こ
の２回目のアニールは、例えばＲＴＡのランプ加熱によ
り、８００℃，１分の処理条件で行う。
【００３４】その後の、ゲート電極１４の加工，ソース
及びドレイン領域の形成，層間絶縁層の成膜及びコンタ
クト孔の形成，金属配線層の形成等については、第１実
施形態と同様、常法に従って行われる。このような本発
明を適用したＳＡＬＩＣＩＤＥプロセスでは、最初のア
ニールで形成されたシリサイド電極層１８に既に不純物
が導入されているので、高温の２回目のアニールの際、
従来のように下地側のソース又はドレイン領域２４から
不純物を吸い上げて、コンタクト抵抗を劣化させるよう
なことがない。これにより、ソース又はドレイン領域２
４が極浅い場合であってもコンタクト抵抗が劣化せず、
しかもゲート，ソース，ドレインの自己整合的な低抵抗
化も図られることから、ＳＡＬＩＣＩＤＥプロセスのサ
ブミクロンデバイスへの適用が容易となる。
【００３５】なお、シリサイド電極層１８の選択的な形
成法は、上記説明に限らず、サイドウォール２２を分離
膜とした選択ＣＶＤ法によっても可能である。
【００３６】
【発明の効果】以上説明してきたように、本発明に係る
ＣＭＯＳ半導体装置及びその製造方法によれば、ｎＭＯ
Ｓ側とｐＭＯＳ側に分けて導入してあるゲート電極層の
導入不純物が、以後の熱処理の際、上層側のシリサイド
電極層側に熱拡散し得ないようにすることができる。こ
れにより、いわゆるDual Gate 構造のゲート電極内での
相互拡散の問題を解消できる。
【００３７】とくに、シリサイド電極層の形成を、ＣＶ
Ｄ法又はスパッタ法で不純物を導入しながら行うと、不
純物導入のための工程を別途設ける必要がない。また、
これをＳＡＬＩＣＩＤＥプロセスに適用する際の、ソー
ス又はドレイン領域のコンタクト抵抗の劣化も同時に防
止できる。
【００３８】以上より、極微細化に適した２層ゲート電
極構造を用いたＣＭＯＳ半導体装置及びその製造方法を
提供することが可能となった。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＣＭＯＳ半導体装
置の一例を示し、ゲート配線方向から見た概略断面構造
図である。
【図２】図１のゲート電極の表面から深さ方向に向かう
不純物濃度プロファイルであり、（Ａ）にｎＭＯＳ側、
（Ｂ）にｐＭＯＳ側をそれぞれ示す。
【図３】本発明の第２実施形態に係るＣＭＯＳ半導体装
置の一例を示し、ゲート配線方向と垂直な方向から見た
概略断面構造図である。
【符号の説明】
２，２０…ＣＭＯＳ半導体装置，４…半導体基板，６…
ｐウェル，８…ｎウェル，１０…ＬＯＣＯＳ，１２…ゲ
ート酸化膜，１４…ゲート電極，１６…ゲート電極層，
１６ａ…ｎ型ゲート電極部，１６ｂ…ｐ型ゲート電極
部，１８…シリサイド電極層，２２…サイドウォール，
２４…ソース又はドレイン領域，２４ａ…薄い領域，２
４ｂ…厚い領域

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ｐ型ゲート電極を有するｐチャネルＭＯ
    Ｓトランジスタと、ｎ型ゲート電極を有するｎチャネル
    ＭＯＳトランジスタとを有し、これらｐ型ゲート電極及
    びｎ型ゲート電極は、異なるチャネル導電型のトランジ
    スタ領域間で分けてｐ型又はｎ型の不純物が導入してあ
    る下層側のゲート電極層と、上層側の共通なシリサイド
    電極層とで構成してある２層ゲート電極構造を有するＣ
    ＭＯＳ半導体装置において、 上記シリサイド電極層には、上記ゲート電極層のｐ型不
    純物導入領域と同程度な濃度のｐ型不純物と、該ゲート
    電極層のｎ型不純物導入領域と同程度な濃度のｎ型不純
    物とが、ともに導入してあることを特徴とする２層ゲー
    ト電極構造を有するＣＭＯＳ半導体装置。
  2. 【請求項２】 前記シリサイド電極層は、前記ゲート電
    極層上のみならず、該ゲート電極層に近接して半導体基
    板表面に形成したソース及びドレイン不純物拡散領域上
    にも形成してある請求項１に記載の２層ゲート電極構造
    を有するＣＭＯＳ半導体装置。
  3. 【請求項３】 前記シリサイド電極層は、タングステン
    シリサイド，チタンシリサイド，コバルトシリサイド，
    ニッケルシリサイドの何れか一の材料から構成してある
    請求項１に記載の２層ゲート電極構造を有するＣＭＯＳ
    半導体装置。
  4. 【請求項４】 ｐチャネル及びｎチャネルＭＯＳトラン
    ジスタの２層構造のゲート電極の形成に際し、まず、そ
    の下層側の電極層となるポリシリコン膜を成膜し、該ポ
    リシリコン膜に対し、異なるチャネル導電型のトランジ
    スタ領域間で選択的にｐ型又はｎ型の不純物を導入した
    後、該ポリシリコン膜上に上層側の電極層となるシリサ
    イド膜を成膜する工程を少なくとも含む、２層ゲート電
    極構造を有するＣＭＯＳ半導体装置の製造方法におい
    て、 上記シリサイド膜の成膜は、上記ポリシリコン膜のｐ型
    不純物導入領域と同程度な濃度のｐ型不純物と、該ポリ
    シリコン膜のｎ型不純物導入領域と同程度な濃度のｎ型
    不純物とを、ともに導入しながらＣＶＤ法又はスパッタ
    法により行うことを特徴とする２層ゲート電極構造を有
    するＣＭＯＳ半導体装置の製造方法。
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