JP4245692B2 - デュアルゲートｃｍｏｓ型半導体装置およびその製造方法 - Google Patents
デュアルゲートｃｍｏｓ型半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4245692B2 JP4245692B2 JP22688498A JP22688498A JP4245692B2 JP 4245692 B2 JP4245692 B2 JP 4245692B2 JP 22688498 A JP22688498 A JP 22688498A JP 22688498 A JP22688498 A JP 22688498A JP 4245692 B2 JP4245692 B2 JP 4245692B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- semiconductor device
- gate electrode
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）型半導体装置およびその製造方法に関し、特にＰチャネルＭＯＳ（以下「ＰＭＯＳ」という。）型素子にはＰ型不純物（アクセプタ）を導入したポリシリコンゲート電極を備え、ＮチャネルＭＯＳ（以下「ＮＭＯＳ」という。）型素子にはＮ型不純物（ドナー）を導入したポリシリコンゲート電極を備えたデュアルゲートＣＭＯＳ型半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
一般に、半導体集積回路（ＬＳＩ）には消費電力が小さいＣＭＯＳ型半導体装置が使用されている。このＣＭＯＳ型半導体装置はＰＭＯＳ型素子とＮＭＯＳ型素子とにより構成されている。また、ＰＭＯＳ型素子およびＮＭＯＳ型素子のいずれのポリシリコンゲート電極にもＮ+ ポリシリコン膜が広く用いられている。このため、ＮＭＯＳ型素子は表面チャネル型構造になり、ＰＭＯＳ型素子は埋込チャネル型構造になる。
【０００３】
しかし、ＣＭＯＳ型半導体装置の微細化が進むにつれ、短チャネル効果やホットキャリア効果などの問題が生じてきた。特に、ＰＭＯＳ型素子にはこのような問題がより切実に現われてくる。というのも、ＰＭＯＳ型素子は埋込チャネル型構造になっている。このため、表面チャネル型構造のＮＭＯＳ型素子に比べて短チャネル効果を抑制することが困難になるからである。このような課題を解決するためにデュアルゲートＣＭＯＳ型半導体装置が近年使われるようになってきた。この、デュアルゲートＣＯＭＳ型半導体装置では、ＰＭＯＳ型素子を短チャネル効果の抑制が可能な表面チャネル型構造にするため、新たにＰ+ ポリシリコンゲート電極（アクセプタイオン注入により低抵抗化されたポリシリコンゲート電極）を用いている。
【０００４】
一般的に、デュアルゲートＣＭＯＳ型半導体装置においては、Ｐ+ ポリシリコンゲート電極の導入不純物としてボロンが用いられ、Ｎ+ ポリシリコンゲート電極の導入不純物として砒素またはリンが用いられている。Ｐ+ ポリシリコンゲート電極の採用にあたり、ゲート電極の低抵抗化を行なうためには不純物注入による手法を用いる必要がある。しかし、不純物注入による手法を用いたのでは、注入時またはその注入不純物の活性化時において、ゲート電極に注入された不純物がゲート酸化膜を突き抜けて基板チャネル部へ侵入して、しきい値電圧がシフトしたり、ゲート酸化膜の耐圧信頼性が劣化するなどの諸問題が生じる。このため、所望のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）特性が得られなくなる。この問題を解決するために、プロセス温度を下げてボロンの拡散を抑制すること、またはポリシリコン膜の膜厚を大きくすることが有効である。しかしながら、プロセス温度を下げるとＮ型ポリシリコンゲート電極に導入される砒素の拡散はボロン以上に抑えられ、Ｎ型ポリシリコンゲート電極を部分空乏化させたり、高抵抗化させるという問題が生じる。ゲート電極が部分空乏化すると、ゲート電圧がシリコン基板に十分印加されない。このため、所望の素子性能が得られなくなる。一方、部分空乏化や高抵抗化を防ぐために注入エネルギーを大きくすることが考えられる。しかし、ゲート電極への不純物注入は、一般的にソース・ドレイン領域への不純物注入と同時に行なわれる。このため、ソース・ドレイン領域の接合が深くなり、その結果、短チャネル効果が比較的長いゲート長の素子から出始め、微細なトランジスタが形成できくなる。
【０００５】
本発明者らはデュアルゲートＣＭＯＳ型半導体装置を試作した。そのときのＮＭＯＳ型素子に対する実験結果を図８および図９に示す。図８はＮＭＯＳ型素子のしきい値電圧とゲート長との関係を示す。図９はＮＭＯＳ型素子のゲート電極のＣ−Ｖ特性を示す。砒素の注入エネルギーの他はすべて同じ条件で試作し、ポリシリコン膜の膜厚は１５０ｎｍである。これらの図より、注入エネルギーを小さくすると短チャネル効果は抑制される（図８）が、ゲート電極は空乏化する（図９）ことがわかる。よって、短チャネル効果の抑制とゲート電極の空乏化とはトレードオフの関係にあることがわかる。このときのＰＭＯＳ型素子では正常な特性が得られていた。そこで、ＮＭＯＳ型素子の空乏化を抑制するためにポリシリコン膜厚を小さくした。図１０に示すように、ポリシリコン膜の膜厚が１００ｎｍ以下のとき、ＮＭＯＳ型素子は短チャネル効果を抑制することができ、かつゲート電極も空乏化しなかった。しかしながら、このときＰＭＯＳ型素子に特性不良が発生した。これはボロンがゲート電極からシリコン基板に突き抜けたためと思われる。このようにＰＭＯＳ型素子のボロン突き抜けを抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制することは難しい。また、仮にＰＭＯＳ型素子におけるボロンの突き抜けとＮＭＯＳ型素子におけるゲート電極空乏化とを同時に抑制できるゲート電極膜厚の条件が、１００〜１５０ｎｍに存在するとしても、プロセスマージンが非常に小さくなってしまう。
【０００６】
そこで、特開平６−２７５７８８号公報に開示のデュアルゲートＣＭＯＳ型半導体装置の製造方法では、Ｎ型ポリシリコンゲート電極が空乏化しないように、Ｎ型ポリシリコンゲート電極を形成するノンドープポリシリコン膜の代わりに、リンドープポリシリコン膜（リン濃度：５×１０19／ｃｍ3 ）を用いる方法が提案されている。このリンドープポリシリコン膜は、ジシランとホスフィンとを反応ガスとし、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）装置で成膜される。
【０００７】
【発明が解決しようとする課題】
しかし、上記したリンドープポリシリコン膜は、通常のノンドープポリシリコン膜を成膜するＬＰＣＶＤ装置と同一の装置では成膜することができない。具体的には通常のＬＰＣＶＤ装置の石英ボートよりもウエハ間隔の大きい（通常２倍以上）、特殊な石英ボートを使用する必要がある。このため、８インチウエハの場合、１回の処理で５０枚程度の処理能力しかない。また、リンドープポリシリコン膜の堆積速度は小さい。このため、通常の成膜に比べてスループットが大幅に減少する。さらに、ポリシリコン膜中のリン濃度を５×１０19／ｃｍ3 に設定するためには、ガス導入用ノズルを特殊なものにするとともに、ボートを回転させるなど、通常の装置にはない機能を備える必要がある。このため、ＬＰＣＶＤ装置が高価なものになり、製造コストが高くなるという問題がある。
【０００８】
本発明は、上述の課題を解決するためになされたもので、その目的は、ＰＭＯＳ型素子のボロン突き抜けを抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制することができる、デュアルゲートＣＭＯＳ型半導体装置を提供することである。
【０００９】
本発明の他の目的は、通常のプロセスと同様のスループットを得ることができ、かつ製造コストが高くなることがない、ＰＭＯＳ型素子のボロン突き抜けを抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制することができるデュアルゲートＣＭＯＳ型半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係るデュアルゲートＣＭＯＳ型半導体装置は、シリコン基板上にそれぞれ形成されたＰチャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素子とを含み、ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した第１の電極を含み、ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した第２の電極を含み、第２の電極の膜厚は、第１の電極の膜厚よりも小さい。第１の電極は、第２の電極と同じ膜厚の第３の電極と、第３の電極の上に形成された絶縁膜と、絶縁膜の上に形成された第４の電極とを含む。
【００１１】
請求項１に記載の発明に係るデュアルゲートＣＭＯＳ型半導体装置は、ＮＭＯＳ型素子のゲート電極の膜厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が空乏化することがない。それと同時に、注入エネルギーを低く設定できるため、短チャネル効果を抑制できる。また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大きい。このため、ボロンがゲート酸化膜を突き抜けてトランジスタ特性が劣化することもない。
【００１４】
ＰＭＯＳ型素子のゲート電極は、第３の電極、絶縁膜および第４の電極を備えた堆積構造であることを特徴とする。このため、ＮＭＯＳ型素子領域をエッチングする際に、絶縁膜上で制御よく蝕刻をとめることができる。これにより、ＮＭＯＳ型素子のゲート電極膜厚を均一性よく加工でき、特性ばらつきを抑えることができる。さらに、この堆積構造中に絶縁膜があることによって、ＮＭＯＳ型素子のゲート電極へ導入される不純物（砒素やリン）がＰＭＯＳ型素子のゲート電極と絶縁膜の界面付近に拡散（相互拡散）して、ＰＭＯＳ型素子のしきい値電圧がシフトすることを抑制することができる。これは、砒素やリンの酸化膜中の拡散速度が非常に遅いためである。
【００１５】
好ましくは、第２、第３および第４の電極は、ポリシリコンからなる。
【００１６】
特に、絶縁膜は、シリコン酸化膜である。特に、シリコン酸化膜の膜厚は、０．５ｎｍ〜２ｎｍである。
【００１７】
シリコン酸化膜中のボロンの拡散速度は非常に大きいので、ＰＭＯＳ型素子は空乏化し難いという特徴がある。
【００１８】
好ましくは、第１の電極の膜厚は、第２の電極の膜厚の１．５倍以上である。
【００１９】
ＮＭＯＳ型素子のゲート電極の膜厚はＰＭＯＳ型素子のゲート電極の膜厚に比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。我々の実験では、図４に示すように、ＰＭＯＳ型素子とＮＭＯＳ型素子のゲート電極膜厚の比が１．５以上のとき、良好な結果が得られている。
【００２０】
特に、第１の電極の膜厚は、５０ｎｍ以上２５０ｎｍ以下であり、第２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下である。
【００２１】
ＮＭＯＳ型素子のゲート電極の膜厚がＰＭＯＳ型素子のそれに比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。ＮＭＯＳ型素子のゲート電極膜厚の下限値が５０ｎｍなのは、５０ｎｍ以下では均一なポリシリコン膜を成長させることが困難だからである。ポリシリコン膜は一般的に化学気相成長法（ＬＰＣＶＤ）により形成されるが、ポリシリコン膜の粒径は約５０ｎｍなので、この膜厚以下で均一な膜を形成することは困難である。また、ゲート電極膜厚が５０ｎｍ以下になると、不純物として砒素を注入する際に砒素がシリコン基板まで突き抜けて特性劣化を起こしやすくなる。一方、ＮＭＯＳ型素子のゲート電極膜厚を２５０ｎｍより大きくすると、ゲート電極の空乏化を防ぐために砒素の注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。ＰＭＯＳ型素子においてゲート電極膜厚を１００ｎｍより小さくすると、ボロンがシリコン基板中に突き抜けて素子の特性劣化を起こしやすくなる。一方、ＰＭＯＳ型素子のゲート電極膜厚を３５０ｎｍより大きくすると、ＮＭＯＳ型素子のときと同様に、ゲート電極の空乏化を防ぐためにボロンの注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。
【００２４】
請求項７に記載の発明は、デュアルゲートＣＭＯＳ型半導体装置の製造方法である。デュアルゲートＣＭＯＳ型半導体装置は、シリコン基板上にそれぞれ形成されたＰチャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素子とを含み、ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した第１の電極を含み、ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した第２の電極を含む。第２の電極の膜厚は、第１の電極の膜厚よりも小さい。その製造方法は、シリコン基板上にゲート絶縁膜を形成する工程と、形成されたゲート絶縁膜の上に第１のポリシリコン膜を形成する工程と、形成された第１のポリシリコン膜の上に絶縁膜を形成する工程と、形成された絶縁膜の上に第２のポリシリコン膜を形成する工程と、ＮチャネルＭＯＳ型素子領域に形成された第２のポリシリコン膜を絶縁膜の表面が露出するまでエッチングする工程と、ＰチャネルＭＯＳ型素子領域に形成された第１および第２のポリシリコン膜をパターニングして第１の電極を形成する工程と、ＮチャネルＭＯＳ型素子領域に形成された第１のポリシリコン膜をパターニングして第２の電極を形成する工程とを含む。
【００２５】
第１のポリシリコン膜を形成し、その上に絶縁膜を形成し、さらに絶縁膜の上に第２のポリシリコン膜を形成する。このように、ポリシリコン膜の堆積構造を形成する。ＮＭＯＳ型素子領域では、第２のポリシリコン膜を絶縁膜の表面が露出するまでエッチングが施される。このため、ＮＭＯＳ型素子領域をエッチングする際に、絶縁膜上で制御よく蝕刻を止めることができる。これにより、ＮＭＯＳ型素子のゲート電極膜厚を均一性よく加工でき、特性ばらつきを抑えることができる。さらに、この堆積構造中に絶縁膜があることによって、ＮＭＯＳ型素子のゲート電極へ導入される不純物（砒素やリン）がＰＭＯＳ型素子のゲート電極と絶縁膜の界面付近に拡散（相互拡散）して、ＰＭＯＳ型素子のしきい値電圧がシフトすることを抑制することができる。これは、砒素やリンの酸化膜中の拡散速度が非常に遅いためである。
【００２６】
この製造方法では、特殊なプロセスを用いずに、通常使用されている一般的なプロセスを用いて簡単にデュアルゲートＭＯＳ型半導体装置を形成できる。このため、通常のプロセスと同様のスループットを得ることができる。また、特殊な装置を用いる必要がないため、製造コストが高くなることもない。
【００２７】
このプロセスで形成されたデュアルゲートＣＭＯＳ型半導体装置は、ＰＭＯＳ型素子のゲート電極の膜厚よりもＮＭＯＳ型素子のゲート電極の膜厚が小さいことを特徴とする。ＮＭＯＳ型素子のゲート電極の膜厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が空乏化することがない。それと同時に、注入エネルギーを低く設定できるため、短チャネル効果を抑制できる。また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大きい。このため、ボロンがゲート酸化膜を突き抜けてトランジスタ特性が劣化することもない。
【００２８】
好ましくは、第１のポリシリコン膜を形成する工程と、絶縁膜を形成する工程と、第２のポリシリコン膜を形成する工程とは、同一装置にて連続的に行われる。
【００２９】
堆積構造を形成する工程が、同一装置にて連続的に行われることを特徴とする。第１のポリシリコン膜を形成直後に第２のポリシリコン膜を形成することにより、第１のポリシリコン膜と第２のポリシリコン膜の界面に自然酸化膜やカーボンなどの不純物が混入するのを防止することができる。このため、良好な特性をもったＰＭＯＳ型素子を得ることができるとともに、ゲート電極加工が単層のポリシリコン膜のときと同様にデュアルゲートＣＭＯＳ型半導体装置の製造を円滑に行なうことができる。
【００３０】
好ましくは、絶縁膜は、シリコン酸化膜である。特に、シリコン酸化膜の膜厚は、０．５ｎｍ〜２ｎｍである。
【００３１】
シリコン酸化膜中のボロンの拡散速度は非常に大きい。このため、ＰＭＯＳ型素子は空乏化し難い。また、ポリシリコン膜のシリコン酸化膜に対する選択比は１００〜２００と非常に大きいので、ＮＭＯＳ型素子領域の第２のポリシリコン膜をエッチングする際、制御よく加工することができる。
【００４３】
好ましくは、第１の電極の膜厚は、第２の電極の膜厚の１．５倍以上である。
【００４４】
ＮＭＯＳ型素子のゲート電極の膜厚はＰＭＯＳ型素子のゲート電極の膜厚に比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。我々の実験では、図４に示すように、ＰＭＯＳ型素子とＮＭＯＳ型素子のゲート電極膜厚の比が１．５以上のとき、良好な結果が得られている。
【００４５】
特に、第１の電極の膜厚は、５０ｎｍ以上２５０ｎｍ以下であり、第２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下である。
【００４６】
ＮＭＯＳ型素子のゲート電極の膜厚がＰＭＯＳ型素子のそれに比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。ＮＭＯＳ型素子のゲート電極膜厚の下限値が５０ｎｍなのは、５０ｎｍ以下では均一なポリシリコン膜を成長させることが困難だからである。ポリシリコン膜は一般的にＬＰＣＶＤ法により形成されるが、ポリシリコン膜の粒径は約５０ｎｍなので、この膜厚以下で均一な膜を形成することは困難である。また、ゲート電極膜厚が５０ｎｍ以下になると、不純物として砒素を注入する際に砒素がシリコン基板まで突き抜けて特性劣化を起こしやすくなる。一方、ＮＭＯＳ型素子のゲート電極膜厚を２５０ｎｍより大きくすると、ゲート電極の空乏化を防ぐために砒素の注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。ＰＭＯＳ型素子においてゲート電極膜厚を１００ｎｍより小さくすると、ボロンがシリコン基板中に突き抜けて素子の特性劣化を起こしやすくなる。一方、ＰＭＯＳ型素子のゲート電極膜厚を３５０ｎｍより大きくすると、ＮＭＯＳ型素子のときと同様に、ゲート電極の空乏化を防ぐためにボロンの注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。
【００４７】
【発明の実施の形態】
（実施の形態１）
図１を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置は、シリコン半導体基板１０１と、シリコン半導体基板１０１上にそれぞれ形成されたＰウェル１０２およびＮウェル１０３と、Ｐウェル１０２およびＮウェル１０３上に形成されたフィールド酸化膜（素子分離領域）１０４と、Ｐウェル１０２上に形成されたＮＭＯＳトランジスタと、Ｎウェル１０３上に形成されたＰＭＯＳトランジスタとを含む。
【００４８】
ＮＭＯＳトランジスタは、ゲート酸化膜１０５ａと、Ｎ+ ポリシリコンゲート電極１０６ａと、サイドウォールスペーサ１１０ａと、ソース・ドレイン領域（深いＮ型拡散層）１１１と、ＬＤＤ（Lightly Doped Drain ）領域（浅いＮ型拡散層）１０８と、シリサイド膜１１３ａと、層間絶縁膜１１４と、メタル配線１１５ａおよび１１５ｂとを含む。
【００４９】
ＰＭＯＳトランジスタは、ゲート酸化膜１０５ｂと、Ｐ+ ポリシリコンゲート電極１０６ｂと、サイドウォールスペーサ１１０ｂと、ソース・ドレイン領域（深いＰ型拡散層）１１２と、ＬＤＤ領域（浅いＰ型拡散層）１０９と、シリサイド膜１１３ｂと、層間絶縁膜１１４と、メタル配線１１５ｃおよび１１５ｄとを含む。
【００５０】
上記デュアルゲートＣＭＯＳ型半導体装置において、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚はＰＭＯＳ型素子のゲート電極１０６ｂの膜厚よりも小さい。ゲート電極１０６ａの膜厚は５０〜２５０ｎｍであり、ゲート電極１０６ｂの膜厚は１００〜３５０ｎｍである。また、ゲート電極１０６ｂの膜厚は、ゲート電極１０６ａの膜厚の１．５倍以上である。
【００５１】
ＮＭＯＳ型素子のゲート電極１０６ａの膜厚は十分小さい。このため、ゲート電極１０６ａが空乏化することがない。また、注入エネルギーを低く設定できるため、短チャネル効果を抑制できる。ＰＭＯＳ型素子のゲート電極１０６ｂの膜厚は十分大きい。このため、ボロンがゲート酸化膜１０５ｂを突き抜けて、トランジスタの特性を劣化させることもない。
【００５２】
本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置では、ゲート電極１０６ａおよび１０６ｂとして、ポリシリコン膜を用いたが、アモルファスシリコン膜を用いても同様の効果が得られる。ただし、アモルファスシリコン膜を用いる場合はアモルファスシリコン膜を堆積後、結晶化のためのアニールを８００℃以下（好ましくは、６５０〜７００℃）の温度で行なうことが望ましい。結晶化アニールを行なわずに８５０〜９００℃の不純物の活性化アニールを行なうと、アモルファスシリコン膜の結晶化のときに発生する応力が大きくなる。このため、ゲート酸化膜１０５ａおよび１０５ｂが特性劣化を起こす危険性がある。
【００５３】
図２および図３を参照して、図１に示したデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。
【００５４】
図２（Ａ）を参照して、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。次に、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。さらに、膜厚５ｎｍのゲート酸化膜２０５を形成後、ＬＰＣＶＤ法によりポリシリコン膜２０６を１００〜２００ｎｍ程度（好ましくは１５０ｎｍ）堆積する。
【００５５】
図２（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ＮＭＯＳ型素子領域のポリシリコン膜２０６を所望の膜厚（５０〜１３０ｎｍ、好ましくは１００ｎｍ）までエッチングしてポリシリコン膜２０７を得る。ＰＭＯＳ型素子領域のポリシリコン膜２０８はエッチングされることなく、当初堆積したときの膜厚のままである。
図２（Ｃ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ポリシリコン膜２０７および２０８を所望のパターンにパターニングする。その後、ポリシリコン膜（ゲート電極１０６ａおよび１０６ｂ）表面および活性化領域（ソース・ドレイン）（図示せず）上のシリコン酸化膜（図示せず）をフッ酸溶液などにより完全に除去する。さらに、不純物の注入保護膜としてシリコン窒化膜２０９を３〜３０ｎｍ程度（好ましくは５ｎｍ）堆積する。次に、ＮＭＯＳ型素子領域のチャネル近傍に浅い接合を形成する。このため、フォトリソグラフィ工程によりＰＭＯＳ型素子をフォトレジスト膜によって覆う。ＮＭＯＳ型素子には、砒素が２〜３０ｋｅＶのエネルギー、注入量０．５〜５×１０14／ｃｍ2 程度でイオン注入される。砒素は、シリコン半導体中でドナーとして振る舞う。ＮＭＯＳ型素子の不純物としてアンチモンイオンを用いる場合は、３〜３５ｋｅＶのエネルギー、注入量０．５〜５×１０14／ｃｍ2 程度で注入が行なわれる。
【００５６】
図２（Ｄ）を参照して、フォトレジスト膜を除去した後、ＰＭＯＳ型素子領域のチャネル近傍に浅い接合を形成する。このため、フォトリソグラフィ工程によりＮＭＯＳ型素子をフォトレジスト膜によって覆う。ＰＭＯＳ型素子にはシリコン半導体中でアクセプタとして振る舞う不純物イオンとしてＢＦ2 イオンを５〜４０ｋｅＶのエネルギー、注入量０．５〜５×１０14／ｃｍ2 程度で注入する。
【００５７】
図３（Ａ）を参照して、ゲート電極１０６ａおよび１０６ｂのそれぞれの側壁にサイドウォールスペーサ１１０ａおよび１１０ｂを形成する。具体的には、シリコン酸化膜を１００〜２００ｎｍ程度堆積する。その後、シリコン酸化膜のシリコン窒化膜に対する選択比が５０〜１００程度あるＣ4 Ｆ8 ＋ＣＯガス系反応性イオンエッチング（ＲＩＥ）によりシリコン窒化膜の表面が露出するまでエッチバックを行なう。これにより、サイドウォールスペーサ１１０ａおよび１１０ｂが形成される。深い接合であるソース・ドレイン拡散層（深いＮ型拡散層）１１１を形成する。フォトリソグラフィ工程により、ＰＭＯＳ型素子をフォトレジスト膜によって覆う。ＮＭＯＳ型素子にはシリコン半導体中でドナーとして振る舞う不純物イオンとして砒素を１５〜５０ｋｅＶのエネルギー、注入量１〜５×１０15／ｃｍ2 程度で注入する。
【００５８】
図３（Ｂ）を参照して、フォトレジスト膜を除去した後、窒素雰囲気中で８５０〜９００℃程度のアニールを施すことにより注入不純物を活性化させ、ＮＭＯＳ型素子に浅いＮ型拡散層１０８および深いＮ型拡散層１１１を形成する。このとき、ＰＭＯＳ型素子においては、ボロンが活性化され浅いＰ型拡散層２１６が形成される。次に、ＮＭＯＳ型素子をフォトレジスト膜によって覆う。ＰＭＯＳ型素子にはチャンネリング効果を防ぐために、注入エネルギー３０ｋｅＶ、注入量１×１０15／ｃｍ2 の条件でシリコンイオンを注入する。その後、シリコン半導体中でアクセプタとして振る舞う不純物イオンとしてボロンイオンを１０〜３０ｋｅＶのエネルギー、注入量１〜５×１０15／ｃｍ2 程度で注入する。
【００５９】
図３（Ｃ）を参照して、フォトレジスト膜を除去した後、急速熱処理（ＲＴＡ（Rapid Thermal Annealing ）、１０００℃、１０秒）により注入不純物を活性化させ、ＰＭＯＳ型素子に深いＰ型拡散層（ソース・ドレイン拡散層）１１２を形成する。
【００６０】
この後、サリサイド工程などの周知の工程を経て、図３（Ｄ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置が形成される。
【００６１】
本実施の形態で形成されたデュアルゲートＣＭＯＳ型半導体装置は、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚が十分小さい。そのためゲート電極１０６ａが空乏化することがない。また、注入エネルギーを低く設定できるため短チャネル効果を抑制できる。さらに、ＰＭＯＳ型素子のゲート電極１０６ｂの膜厚は十分大きいので、ボロンがゲート酸化膜を突き抜けてトランジスタ特性を劣化させることもない。また、特開平６−２７５７８８号公報に開示のデュアルゲートＣＭＯＳ型半導体装置の製造方法のようにリンドープポリシリコン膜を成膜させるような特別なプロセス装置を使用していない。このため、成膜のスループットが向上するとともに、製造コストも削減できる。また、図４に示すように、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚に対するＰＭＯＳ型素子のゲート電極１０６ｂの膜厚の比が１．５以上で良好なデバイス特性が得られている。このため、ＰＭＯＳ型素子およびＮＭＯＳ型素子のゲート電極１０６ｂおよび１０６ａのそれぞれの膜厚が同じものに比べてプロセスマージンが飛躍的に向上する。
【００６２】
（実施の形態２）
図５を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。図５（Ｃ）を参照して、この製造工程により作成されるデュアルゲートＣＭＯＳ型半導体装置は、図１を参照して説明した実施の形態１のデュアルゲートＣＭＯＳ型半導体装置のゲート電極１０６ｂの代わりに、間にシリコン酸化膜４０７を挟んだ、２層のポリシリコン膜４１２よりなるゲート電極を用いたものである。両者のデュアルゲートＣＭＯＳ型半導体装置の特性は、同等である。
【００６３】
図５（Ａ）を参照して、実施の形態１と同様に、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。
【００６４】
次に、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。次に、膜厚５ｎｍのゲート酸化膜２０５を形成後、第１のポリシリコン膜４０６を５０〜１３０ｎｍ程度（好ましくは１００ｎｍ）、シリコン酸化膜４０７を０．５〜２ｎｍ程度、第２のポリシリコン膜４０８を５０〜１００ｎｍ程度、それぞれＬＰＣＶＤ法により堆積する。
【００６５】
図５（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、シリコン酸化膜４０７に対する選択比が１００〜２００程度のＣｌ2 ／ＨＢｒ／Ｏ2 ガス系反応性イオンエッチング（ＲＩＥ）により、ＮＭＯＳ型素子領域の第２のポリシリコン膜４０８をシリコン酸化膜４０７の表面が露出するまでエッチングする。
【００６６】
次に、実施の形態１の図２（Ｃ）以降で示したのと同様な工程を経て、図５（Ｃ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置を形成する。
【００６７】
本実施の形態で形成されたデュアルゲートＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の効果が得られる。それに加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚の均一性を実施の形態１のそれよりも小さくすることができる。このため、ＮＭＯＳ型素子特性のばらつきを抑制することができる。実施の形態１のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは、ポリシリコン膜２０６の堆積時のばらつきとエッチング時のばらつきとの和になる。これに対して、本実施の形態のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは第１のポリシリコン膜４０６の堆積時のばらつきのみで決定される。したがって、実施の形態１のゲート電極１０６ａの膜厚のばらつきが４〜５％（１σ）なのに対して、本実施の形態のゲート電極１０６ａの膜厚のばらつきは１〜２％（１σ）に抑えることができる。これらのばらつきは第１のポリシリコン膜４０６の膜厚をテンコール社製の膜厚測定器で測定することにより評価した。
【００６８】
また、本実施の形態では、第１および第２のポリシリコン膜４０６および４０８の間に形成される絶縁膜としてシリコン酸化膜４０７を用いたが、シリコン酸化膜４０７の代わりにシリコン窒化膜を用いてもＮＭＯＳ型素子のゲート電極１０６ａを所望の膜厚にすることが可能である。しかし、絶縁膜にシリコン窒化膜を用いた場合、シリコン窒化膜中のボロンの拡散速度は非常に小さい。このため、ＰＭＯＳ型素子のゲート電極４１２におけるボロンの拡散がシリコン窒化膜によりブロックされ、ＰＭＯＳ型素子が空乏化するといった問題が生じる。一方、絶縁膜にシリコン酸化膜４０７を用いた場合では、シリコン酸化膜４０７中のボロンの拡散速度は非常に大きいため、このような問題は発生しない。また、第２のポリシリコン膜４０８のエッチングの際、ポリシリコン膜４０８のシリコン酸化膜４０７に対する選択比は１００〜２００と非常に大きい。これに対して、ポリシリコン膜４０８のシリコン窒化膜に対する選択比は３０〜５０と小さい。このため、シリコン酸化膜４０７を用いる方が有効である。なお、シリコン酸化膜４０７の膜厚は加工に必要なエッチング選択性を満たしつつ、ボロンが十分拡散できる範囲に設定する。
【００６９】
本実施の形態では、第２のポリシリコン膜４０８をエッチングするために反応性イオンエッチング技術を用いたが、ケミカルドライエッチング（ＣＤＥ）やウエットエッチングを用いても同様の加工は可能である。
【００７０】
また、第１のポリシリコン膜４０６、シリコン酸化膜４０７および第２のポリシリコン膜４０８は同一の装置で連続的に形成した。上記３層膜４０６、４０７および４０８を連続的に形成することにより、それぞれの界面にカーボンなどの不純物が混入しない。このため、特性ばらつきが少なく信頼性の高い素子を得ることができる。
【００７１】
（実施の形態３）
図６を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。この製造工程を用いて形成されるデュアルゲートＣＭＯＳ型半導体装置は、図１を参照して説明した実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の構成をとる。このため、説明は繰返さない。
【００７２】
図６（Ａ）を参照して、実施の形態１と同様に、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。
【００７３】
次に、図示はしていないが、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。次に、膜厚５ｎｍのゲート酸化膜２０５を形成後、ポリシリコン膜５０６を５０〜１３０ｎｍ程度（好ましくは１００ｎｍ）、シリコン窒化膜５０７を５〜５０ｎｍ程度、それぞれＬＰＣＶＤ法により堆積する。
【００７４】
図６（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ＰＭＯＳ型素子領域のシリコン窒化膜５０７を除去した後、フォトレジスト膜（図示せず）を除去する。
【００７５】
図６（Ｃ）を参照して、シリコン膜の選択堆積が可能なＬＰＣＶＤ装置にて、ＰＭＯＳ型素子領域のみにポリシリコン膜５０８を選択的に成長させる。具体的には、ポリシリコン膜５０６上の自然酸化膜を除去するため、水素による９００℃、１分のベークを行なった後、ＳｉＨ2 Ｃｌ2 ／ＨＣｌ系の混合ガスで、８５０℃で５０〜１３０ｎｍ程度ポリシリコン膜５０８を成長させる。
【００７６】
次に、シリコン窒化膜５０７を除去した後、実施の形態１の図２（Ｃ）以降で示したのと同様な工程を経て、図６（Ｄ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置を形成する。
【００７７】
本実施の形態で形成されたデュアルゲートＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の効果が得られる。それに加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚の均一性を実施の形態１のそれよりも小さくすることができる。このため、ＮＭＯＳ型素子特性のばらつきを抑制することができる。実施の形態１のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは、ポリシリコン膜２０６の堆積時のばらつきとエッチング時のばらつきとの和になる。これに対して、本実施の形態のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきはポリシリコン膜５０６の堆積のばらつきのみで決定される。したがって、実施の形態１のゲート電極１０６ａの膜厚のばらつきが４〜５％（１σ）なのに対して、本実施の形態のゲート電極１０６ａの膜厚のばらつきは１〜２％（１σ）に抑えることができる。これらのばらつきはポリシリコン膜５０６の膜厚をテンコール社製の膜厚測定器で測定することにより評価した。
【００７８】
また、本実施の形態では、絶縁膜としてシリコン窒化膜５０７を用いたが、シリコン窒化膜５０７の代わりにシリコン酸化膜を用いてもポリシリコン膜５０８を選択的に成長させることは可能である。しかし、絶縁膜にシリコン酸化膜を用いた場合、選択的に堆積させたポリシリコン膜５０８と下地のポリシリコン膜５０６との界面に自然酸化膜が成長する。自然酸化膜は選択的に成長するシリコン膜の成長を抑制する。このため、膜厚のばらつきが大きくなるといった問題が発生する。また、シリコン酸化膜は一般的にＣＶＤ（Chemical Vapor Deposition ）法により形成されるため、耐湿性がシリコン窒化膜５０７よりも著しく劣る。したがって、ポリシリコン膜５０８の選択成長時に耐湿性に優れているシリコン窒化膜を用いた方が、界面の自然酸化膜を抑制することができ、良好な特性のＰＭＯＳ型素子を得ることができる。また、シリコン熱酸化膜をシリコン窒化膜５０７の代わりに使用しても同様のＰＭＯＳ型素子を得ることができる。これは、シリコン熱酸化膜がシリコン窒化膜５０７と同様に耐湿性に優れていることに起因する。
【００７９】
（実施の形態４）
図７を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。この製造工程を用いて形成されるデュアルゲートＣＭＯＳ型半導体装置は、図１を参照して説明した実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の構成をとる。このため、説明は繰返さない。
【００８０】
図７（Ａ）を参照して、実施の形態１と同様に、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。
【００８１】
次に、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。次に、膜厚５ｎｍのゲート酸化膜２０５を形成後、ポリシリコン膜６０６を１００〜２００ｎｍ程度、シリコン窒化膜６０７を１０〜５０ｎｍ程度、それぞれＬＰＣＶＤ法により堆積する。
【００８２】
図７（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ＮＭＯＳ型素子領域のシリコン窒化膜６０７を除去した後、フォトレジスト膜（図示せず）を除去する。
【００８３】
図７（Ｃ）を参照して、ポリシリコン膜６０６表面を熱酸化することによりＮＭＯＳ型素子領域のみにシリコン酸化膜６０８を形成する。ＰＭＯＳ型素子領域は耐酸化性に優れたシリコン窒化膜６０７に覆われている。このため、ポリシリコン膜６０６表面は酸化しない。このときの酸化条件は、所望の膜厚（５０〜１００ｎｍ）のＮＭＯＳ型素子のゲート電極が得られるように設定されている。
【００８４】
次に、シリコン酸化膜６０８およびシリコン窒化膜６０７を除去した後、実施の形態１の図２（Ｃ）以降に示したのと同様な工程を経て、図７（Ｄ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置を形成する。
【００８５】
本実施の形態に係る製造方法で形成されたデュアルゲートＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の効果が得られる。それに加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚の均一性を実施の形態１のそれよりも小さくすることができる。このため、ＮＭＯＳ型素子特性のばらつきを抑制することができる。実施の形態１のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは、ポリシリコン膜２０６の堆積時のばらつきとエッチング時のばらつきとの和になる。これに対して、本実施の形態の製造方法におけるＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきはポリシリコン膜６０６の堆積時のばらつきおよび熱酸化時のばらつきで決定される。しかし、熱酸化時のばらつきは、エッチング時のばらつきに比べ０．５％（１σ）程度と非常に小さい。このため、実施の形態１のゲート電極１０６ａの膜厚のばらつきが４〜５％（１σ）なのに対して、本実施の形態の製造方法を用いるとゲート電極１０６ａの膜厚のばらつきは２％（１σ）程度に抑えることができる。これらのばらつきはポリシリコン膜６０６の膜厚をテンコール社製の膜厚測定器で測定することにより評価した。また、本実施の形態の製造方法を用いて製造した半導体装置では、実施の形態２の半導体装置のようにＰＭＯＳ型素子のゲート電極１０６ｂに界面が存在しない。このため、良好な素子特性を得ることができる。
【００８６】
なお、今回開示された実施の形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８７】
【発明の効果】
本発明のデュアルゲートＣＭＯＳ型半導体装置によれば、ＮＭＯＳ型素子のゲート電極の膜厚が十分小さい。そのため、ゲート電極が空乏化することがないと同時に、注入エネルギーを低く設定できる。これにより短チャネル効果を抑制できる。また、ＰＭＯＳ型素子のゲート電極膜厚は十分大きいので、ボロンがゲート酸化膜を突き抜けてトランジスタ特性を劣化されることもない。また、特開平６−２７５７８８号公報に開示のデュアルゲートＣＭＯＳ型半導体装置の製造方法のようにリンドープポリシリコン膜を成膜させるような特別なプロセス装置を使用していない。このため、成膜のスループットが向上するとともに、製造コストも削減できる。
【００８８】
また、本発明のデュアルゲートＣＭＯＳ型半導体装置の製造方法によれば、均一性が良いＮＭＯＳ型素子のゲート電極を形成できる。このため、特性ばらつきの少ないＮＭＯＳ型素子を得ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係るデュアルゲートＣＭＯＳ型半導体装置の構成を示す断面図である。
【図２】実施の形態１に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図３】実施の形態１に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図４】本発明に係るデュアルゲートＣＭＯＳ型半導体装置の性能を評価する図である。
【図５】実施の形態２に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図６】実施の形態３に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図７】実施の形態４に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図８】ＮＭＯＳ型素子のしきい値電圧とゲート長の関係を示す図である。
【図９】ＮＭＯＳ型素子のゲート電極のＣ−Ｖ特性を示す図である。
【図１０】従来のデュアルゲートＣＭＯＳ型半導体装置の性能を評価する図である。
【符号の説明】
１０１ シリコン半導体基板
１０２ Ｐウェル
１０３ Ｎウェル
１０４ フィールド酸化膜
１０５ａ，１０５ｂ ゲート酸化膜
１０６ａ，１０６ｂ ゲートポリシリコン電極
１０８ 浅いＮ型拡散層
１０９ 浅いＰ型拡散層
１１０ａ，１１０ｂ サイドウォールスペーサ
１１１ 深いＮ型拡散層
１１２ 深いＰ型拡散層
１１３ａ，１１３ｂ シリサイド膜
１１４ 層間絶縁膜
１１５ａ，１１５ｂ，１１５ｃ，１１５ｄ メタル配線
【発明の属する技術分野】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）型半導体装置およびその製造方法に関し、特にＰチャネルＭＯＳ（以下「ＰＭＯＳ」という。）型素子にはＰ型不純物（アクセプタ）を導入したポリシリコンゲート電極を備え、ＮチャネルＭＯＳ（以下「ＮＭＯＳ」という。）型素子にはＮ型不純物（ドナー）を導入したポリシリコンゲート電極を備えたデュアルゲートＣＭＯＳ型半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
一般に、半導体集積回路（ＬＳＩ）には消費電力が小さいＣＭＯＳ型半導体装置が使用されている。このＣＭＯＳ型半導体装置はＰＭＯＳ型素子とＮＭＯＳ型素子とにより構成されている。また、ＰＭＯＳ型素子およびＮＭＯＳ型素子のいずれのポリシリコンゲート電極にもＮ+ ポリシリコン膜が広く用いられている。このため、ＮＭＯＳ型素子は表面チャネル型構造になり、ＰＭＯＳ型素子は埋込チャネル型構造になる。
【０００３】
しかし、ＣＭＯＳ型半導体装置の微細化が進むにつれ、短チャネル効果やホットキャリア効果などの問題が生じてきた。特に、ＰＭＯＳ型素子にはこのような問題がより切実に現われてくる。というのも、ＰＭＯＳ型素子は埋込チャネル型構造になっている。このため、表面チャネル型構造のＮＭＯＳ型素子に比べて短チャネル効果を抑制することが困難になるからである。このような課題を解決するためにデュアルゲートＣＭＯＳ型半導体装置が近年使われるようになってきた。この、デュアルゲートＣＯＭＳ型半導体装置では、ＰＭＯＳ型素子を短チャネル効果の抑制が可能な表面チャネル型構造にするため、新たにＰ+ ポリシリコンゲート電極（アクセプタイオン注入により低抵抗化されたポリシリコンゲート電極）を用いている。
【０００４】
一般的に、デュアルゲートＣＭＯＳ型半導体装置においては、Ｐ+ ポリシリコンゲート電極の導入不純物としてボロンが用いられ、Ｎ+ ポリシリコンゲート電極の導入不純物として砒素またはリンが用いられている。Ｐ+ ポリシリコンゲート電極の採用にあたり、ゲート電極の低抵抗化を行なうためには不純物注入による手法を用いる必要がある。しかし、不純物注入による手法を用いたのでは、注入時またはその注入不純物の活性化時において、ゲート電極に注入された不純物がゲート酸化膜を突き抜けて基板チャネル部へ侵入して、しきい値電圧がシフトしたり、ゲート酸化膜の耐圧信頼性が劣化するなどの諸問題が生じる。このため、所望のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）特性が得られなくなる。この問題を解決するために、プロセス温度を下げてボロンの拡散を抑制すること、またはポリシリコン膜の膜厚を大きくすることが有効である。しかしながら、プロセス温度を下げるとＮ型ポリシリコンゲート電極に導入される砒素の拡散はボロン以上に抑えられ、Ｎ型ポリシリコンゲート電極を部分空乏化させたり、高抵抗化させるという問題が生じる。ゲート電極が部分空乏化すると、ゲート電圧がシリコン基板に十分印加されない。このため、所望の素子性能が得られなくなる。一方、部分空乏化や高抵抗化を防ぐために注入エネルギーを大きくすることが考えられる。しかし、ゲート電極への不純物注入は、一般的にソース・ドレイン領域への不純物注入と同時に行なわれる。このため、ソース・ドレイン領域の接合が深くなり、その結果、短チャネル効果が比較的長いゲート長の素子から出始め、微細なトランジスタが形成できくなる。
【０００５】
本発明者らはデュアルゲートＣＭＯＳ型半導体装置を試作した。そのときのＮＭＯＳ型素子に対する実験結果を図８および図９に示す。図８はＮＭＯＳ型素子のしきい値電圧とゲート長との関係を示す。図９はＮＭＯＳ型素子のゲート電極のＣ−Ｖ特性を示す。砒素の注入エネルギーの他はすべて同じ条件で試作し、ポリシリコン膜の膜厚は１５０ｎｍである。これらの図より、注入エネルギーを小さくすると短チャネル効果は抑制される（図８）が、ゲート電極は空乏化する（図９）ことがわかる。よって、短チャネル効果の抑制とゲート電極の空乏化とはトレードオフの関係にあることがわかる。このときのＰＭＯＳ型素子では正常な特性が得られていた。そこで、ＮＭＯＳ型素子の空乏化を抑制するためにポリシリコン膜厚を小さくした。図１０に示すように、ポリシリコン膜の膜厚が１００ｎｍ以下のとき、ＮＭＯＳ型素子は短チャネル効果を抑制することができ、かつゲート電極も空乏化しなかった。しかしながら、このときＰＭＯＳ型素子に特性不良が発生した。これはボロンがゲート電極からシリコン基板に突き抜けたためと思われる。このようにＰＭＯＳ型素子のボロン突き抜けを抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制することは難しい。また、仮にＰＭＯＳ型素子におけるボロンの突き抜けとＮＭＯＳ型素子におけるゲート電極空乏化とを同時に抑制できるゲート電極膜厚の条件が、１００〜１５０ｎｍに存在するとしても、プロセスマージンが非常に小さくなってしまう。
【０００６】
そこで、特開平６−２７５７８８号公報に開示のデュアルゲートＣＭＯＳ型半導体装置の製造方法では、Ｎ型ポリシリコンゲート電極が空乏化しないように、Ｎ型ポリシリコンゲート電極を形成するノンドープポリシリコン膜の代わりに、リンドープポリシリコン膜（リン濃度：５×１０19／ｃｍ3 ）を用いる方法が提案されている。このリンドープポリシリコン膜は、ジシランとホスフィンとを反応ガスとし、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）装置で成膜される。
【０００７】
【発明が解決しようとする課題】
しかし、上記したリンドープポリシリコン膜は、通常のノンドープポリシリコン膜を成膜するＬＰＣＶＤ装置と同一の装置では成膜することができない。具体的には通常のＬＰＣＶＤ装置の石英ボートよりもウエハ間隔の大きい（通常２倍以上）、特殊な石英ボートを使用する必要がある。このため、８インチウエハの場合、１回の処理で５０枚程度の処理能力しかない。また、リンドープポリシリコン膜の堆積速度は小さい。このため、通常の成膜に比べてスループットが大幅に減少する。さらに、ポリシリコン膜中のリン濃度を５×１０19／ｃｍ3 に設定するためには、ガス導入用ノズルを特殊なものにするとともに、ボートを回転させるなど、通常の装置にはない機能を備える必要がある。このため、ＬＰＣＶＤ装置が高価なものになり、製造コストが高くなるという問題がある。
【０００８】
本発明は、上述の課題を解決するためになされたもので、その目的は、ＰＭＯＳ型素子のボロン突き抜けを抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制することができる、デュアルゲートＣＭＯＳ型半導体装置を提供することである。
【０００９】
本発明の他の目的は、通常のプロセスと同様のスループットを得ることができ、かつ製造コストが高くなることがない、ＰＭＯＳ型素子のボロン突き抜けを抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制することができるデュアルゲートＣＭＯＳ型半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係るデュアルゲートＣＭＯＳ型半導体装置は、シリコン基板上にそれぞれ形成されたＰチャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素子とを含み、ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した第１の電極を含み、ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した第２の電極を含み、第２の電極の膜厚は、第１の電極の膜厚よりも小さい。第１の電極は、第２の電極と同じ膜厚の第３の電極と、第３の電極の上に形成された絶縁膜と、絶縁膜の上に形成された第４の電極とを含む。
【００１１】
請求項１に記載の発明に係るデュアルゲートＣＭＯＳ型半導体装置は、ＮＭＯＳ型素子のゲート電極の膜厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が空乏化することがない。それと同時に、注入エネルギーを低く設定できるため、短チャネル効果を抑制できる。また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大きい。このため、ボロンがゲート酸化膜を突き抜けてトランジスタ特性が劣化することもない。
【００１４】
ＰＭＯＳ型素子のゲート電極は、第３の電極、絶縁膜および第４の電極を備えた堆積構造であることを特徴とする。このため、ＮＭＯＳ型素子領域をエッチングする際に、絶縁膜上で制御よく蝕刻をとめることができる。これにより、ＮＭＯＳ型素子のゲート電極膜厚を均一性よく加工でき、特性ばらつきを抑えることができる。さらに、この堆積構造中に絶縁膜があることによって、ＮＭＯＳ型素子のゲート電極へ導入される不純物（砒素やリン）がＰＭＯＳ型素子のゲート電極と絶縁膜の界面付近に拡散（相互拡散）して、ＰＭＯＳ型素子のしきい値電圧がシフトすることを抑制することができる。これは、砒素やリンの酸化膜中の拡散速度が非常に遅いためである。
【００１５】
好ましくは、第２、第３および第４の電極は、ポリシリコンからなる。
【００１６】
特に、絶縁膜は、シリコン酸化膜である。特に、シリコン酸化膜の膜厚は、０．５ｎｍ〜２ｎｍである。
【００１７】
シリコン酸化膜中のボロンの拡散速度は非常に大きいので、ＰＭＯＳ型素子は空乏化し難いという特徴がある。
【００１８】
好ましくは、第１の電極の膜厚は、第２の電極の膜厚の１．５倍以上である。
【００１９】
ＮＭＯＳ型素子のゲート電極の膜厚はＰＭＯＳ型素子のゲート電極の膜厚に比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。我々の実験では、図４に示すように、ＰＭＯＳ型素子とＮＭＯＳ型素子のゲート電極膜厚の比が１．５以上のとき、良好な結果が得られている。
【００２０】
特に、第１の電極の膜厚は、５０ｎｍ以上２５０ｎｍ以下であり、第２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下である。
【００２１】
ＮＭＯＳ型素子のゲート電極の膜厚がＰＭＯＳ型素子のそれに比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。ＮＭＯＳ型素子のゲート電極膜厚の下限値が５０ｎｍなのは、５０ｎｍ以下では均一なポリシリコン膜を成長させることが困難だからである。ポリシリコン膜は一般的に化学気相成長法（ＬＰＣＶＤ）により形成されるが、ポリシリコン膜の粒径は約５０ｎｍなので、この膜厚以下で均一な膜を形成することは困難である。また、ゲート電極膜厚が５０ｎｍ以下になると、不純物として砒素を注入する際に砒素がシリコン基板まで突き抜けて特性劣化を起こしやすくなる。一方、ＮＭＯＳ型素子のゲート電極膜厚を２５０ｎｍより大きくすると、ゲート電極の空乏化を防ぐために砒素の注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。ＰＭＯＳ型素子においてゲート電極膜厚を１００ｎｍより小さくすると、ボロンがシリコン基板中に突き抜けて素子の特性劣化を起こしやすくなる。一方、ＰＭＯＳ型素子のゲート電極膜厚を３５０ｎｍより大きくすると、ＮＭＯＳ型素子のときと同様に、ゲート電極の空乏化を防ぐためにボロンの注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。
【００２４】
請求項７に記載の発明は、デュアルゲートＣＭＯＳ型半導体装置の製造方法である。デュアルゲートＣＭＯＳ型半導体装置は、シリコン基板上にそれぞれ形成されたＰチャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素子とを含み、ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した第１の電極を含み、ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した第２の電極を含む。第２の電極の膜厚は、第１の電極の膜厚よりも小さい。その製造方法は、シリコン基板上にゲート絶縁膜を形成する工程と、形成されたゲート絶縁膜の上に第１のポリシリコン膜を形成する工程と、形成された第１のポリシリコン膜の上に絶縁膜を形成する工程と、形成された絶縁膜の上に第２のポリシリコン膜を形成する工程と、ＮチャネルＭＯＳ型素子領域に形成された第２のポリシリコン膜を絶縁膜の表面が露出するまでエッチングする工程と、ＰチャネルＭＯＳ型素子領域に形成された第１および第２のポリシリコン膜をパターニングして第１の電極を形成する工程と、ＮチャネルＭＯＳ型素子領域に形成された第１のポリシリコン膜をパターニングして第２の電極を形成する工程とを含む。
【００２５】
第１のポリシリコン膜を形成し、その上に絶縁膜を形成し、さらに絶縁膜の上に第２のポリシリコン膜を形成する。このように、ポリシリコン膜の堆積構造を形成する。ＮＭＯＳ型素子領域では、第２のポリシリコン膜を絶縁膜の表面が露出するまでエッチングが施される。このため、ＮＭＯＳ型素子領域をエッチングする際に、絶縁膜上で制御よく蝕刻を止めることができる。これにより、ＮＭＯＳ型素子のゲート電極膜厚を均一性よく加工でき、特性ばらつきを抑えることができる。さらに、この堆積構造中に絶縁膜があることによって、ＮＭＯＳ型素子のゲート電極へ導入される不純物（砒素やリン）がＰＭＯＳ型素子のゲート電極と絶縁膜の界面付近に拡散（相互拡散）して、ＰＭＯＳ型素子のしきい値電圧がシフトすることを抑制することができる。これは、砒素やリンの酸化膜中の拡散速度が非常に遅いためである。
【００２６】
この製造方法では、特殊なプロセスを用いずに、通常使用されている一般的なプロセスを用いて簡単にデュアルゲートＭＯＳ型半導体装置を形成できる。このため、通常のプロセスと同様のスループットを得ることができる。また、特殊な装置を用いる必要がないため、製造コストが高くなることもない。
【００２７】
このプロセスで形成されたデュアルゲートＣＭＯＳ型半導体装置は、ＰＭＯＳ型素子のゲート電極の膜厚よりもＮＭＯＳ型素子のゲート電極の膜厚が小さいことを特徴とする。ＮＭＯＳ型素子のゲート電極の膜厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が空乏化することがない。それと同時に、注入エネルギーを低く設定できるため、短チャネル効果を抑制できる。また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大きい。このため、ボロンがゲート酸化膜を突き抜けてトランジスタ特性が劣化することもない。
【００２８】
好ましくは、第１のポリシリコン膜を形成する工程と、絶縁膜を形成する工程と、第２のポリシリコン膜を形成する工程とは、同一装置にて連続的に行われる。
【００２９】
堆積構造を形成する工程が、同一装置にて連続的に行われることを特徴とする。第１のポリシリコン膜を形成直後に第２のポリシリコン膜を形成することにより、第１のポリシリコン膜と第２のポリシリコン膜の界面に自然酸化膜やカーボンなどの不純物が混入するのを防止することができる。このため、良好な特性をもったＰＭＯＳ型素子を得ることができるとともに、ゲート電極加工が単層のポリシリコン膜のときと同様にデュアルゲートＣＭＯＳ型半導体装置の製造を円滑に行なうことができる。
【００３０】
好ましくは、絶縁膜は、シリコン酸化膜である。特に、シリコン酸化膜の膜厚は、０．５ｎｍ〜２ｎｍである。
【００３１】
シリコン酸化膜中のボロンの拡散速度は非常に大きい。このため、ＰＭＯＳ型素子は空乏化し難い。また、ポリシリコン膜のシリコン酸化膜に対する選択比は１００〜２００と非常に大きいので、ＮＭＯＳ型素子領域の第２のポリシリコン膜をエッチングする際、制御よく加工することができる。
【００４３】
好ましくは、第１の電極の膜厚は、第２の電極の膜厚の１．５倍以上である。
【００４４】
ＮＭＯＳ型素子のゲート電極の膜厚はＰＭＯＳ型素子のゲート電極の膜厚に比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。我々の実験では、図４に示すように、ＰＭＯＳ型素子とＮＭＯＳ型素子のゲート電極膜厚の比が１．５以上のとき、良好な結果が得られている。
【００４５】
特に、第１の電極の膜厚は、５０ｎｍ以上２５０ｎｍ以下であり、第２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下である。
【００４６】
ＮＭＯＳ型素子のゲート電極の膜厚がＰＭＯＳ型素子のそれに比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。ＮＭＯＳ型素子のゲート電極膜厚の下限値が５０ｎｍなのは、５０ｎｍ以下では均一なポリシリコン膜を成長させることが困難だからである。ポリシリコン膜は一般的にＬＰＣＶＤ法により形成されるが、ポリシリコン膜の粒径は約５０ｎｍなので、この膜厚以下で均一な膜を形成することは困難である。また、ゲート電極膜厚が５０ｎｍ以下になると、不純物として砒素を注入する際に砒素がシリコン基板まで突き抜けて特性劣化を起こしやすくなる。一方、ＮＭＯＳ型素子のゲート電極膜厚を２５０ｎｍより大きくすると、ゲート電極の空乏化を防ぐために砒素の注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。ＰＭＯＳ型素子においてゲート電極膜厚を１００ｎｍより小さくすると、ボロンがシリコン基板中に突き抜けて素子の特性劣化を起こしやすくなる。一方、ＰＭＯＳ型素子のゲート電極膜厚を３５０ｎｍより大きくすると、ＮＭＯＳ型素子のときと同様に、ゲート電極の空乏化を防ぐためにボロンの注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。
【００４７】
【発明の実施の形態】
（実施の形態１）
図１を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置は、シリコン半導体基板１０１と、シリコン半導体基板１０１上にそれぞれ形成されたＰウェル１０２およびＮウェル１０３と、Ｐウェル１０２およびＮウェル１０３上に形成されたフィールド酸化膜（素子分離領域）１０４と、Ｐウェル１０２上に形成されたＮＭＯＳトランジスタと、Ｎウェル１０３上に形成されたＰＭＯＳトランジスタとを含む。
【００４８】
ＮＭＯＳトランジスタは、ゲート酸化膜１０５ａと、Ｎ+ ポリシリコンゲート電極１０６ａと、サイドウォールスペーサ１１０ａと、ソース・ドレイン領域（深いＮ型拡散層）１１１と、ＬＤＤ（Lightly Doped Drain ）領域（浅いＮ型拡散層）１０８と、シリサイド膜１１３ａと、層間絶縁膜１１４と、メタル配線１１５ａおよび１１５ｂとを含む。
【００４９】
ＰＭＯＳトランジスタは、ゲート酸化膜１０５ｂと、Ｐ+ ポリシリコンゲート電極１０６ｂと、サイドウォールスペーサ１１０ｂと、ソース・ドレイン領域（深いＰ型拡散層）１１２と、ＬＤＤ領域（浅いＰ型拡散層）１０９と、シリサイド膜１１３ｂと、層間絶縁膜１１４と、メタル配線１１５ｃおよび１１５ｄとを含む。
【００５０】
上記デュアルゲートＣＭＯＳ型半導体装置において、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚はＰＭＯＳ型素子のゲート電極１０６ｂの膜厚よりも小さい。ゲート電極１０６ａの膜厚は５０〜２５０ｎｍであり、ゲート電極１０６ｂの膜厚は１００〜３５０ｎｍである。また、ゲート電極１０６ｂの膜厚は、ゲート電極１０６ａの膜厚の１．５倍以上である。
【００５１】
ＮＭＯＳ型素子のゲート電極１０６ａの膜厚は十分小さい。このため、ゲート電極１０６ａが空乏化することがない。また、注入エネルギーを低く設定できるため、短チャネル効果を抑制できる。ＰＭＯＳ型素子のゲート電極１０６ｂの膜厚は十分大きい。このため、ボロンがゲート酸化膜１０５ｂを突き抜けて、トランジスタの特性を劣化させることもない。
【００５２】
本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置では、ゲート電極１０６ａおよび１０６ｂとして、ポリシリコン膜を用いたが、アモルファスシリコン膜を用いても同様の効果が得られる。ただし、アモルファスシリコン膜を用いる場合はアモルファスシリコン膜を堆積後、結晶化のためのアニールを８００℃以下（好ましくは、６５０〜７００℃）の温度で行なうことが望ましい。結晶化アニールを行なわずに８５０〜９００℃の不純物の活性化アニールを行なうと、アモルファスシリコン膜の結晶化のときに発生する応力が大きくなる。このため、ゲート酸化膜１０５ａおよび１０５ｂが特性劣化を起こす危険性がある。
【００５３】
図２および図３を参照して、図１に示したデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。
【００５４】
図２（Ａ）を参照して、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。次に、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。さらに、膜厚５ｎｍのゲート酸化膜２０５を形成後、ＬＰＣＶＤ法によりポリシリコン膜２０６を１００〜２００ｎｍ程度（好ましくは１５０ｎｍ）堆積する。
【００５５】
図２（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ＮＭＯＳ型素子領域のポリシリコン膜２０６を所望の膜厚（５０〜１３０ｎｍ、好ましくは１００ｎｍ）までエッチングしてポリシリコン膜２０７を得る。ＰＭＯＳ型素子領域のポリシリコン膜２０８はエッチングされることなく、当初堆積したときの膜厚のままである。
図２（Ｃ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ポリシリコン膜２０７および２０８を所望のパターンにパターニングする。その後、ポリシリコン膜（ゲート電極１０６ａおよび１０６ｂ）表面および活性化領域（ソース・ドレイン）（図示せず）上のシリコン酸化膜（図示せず）をフッ酸溶液などにより完全に除去する。さらに、不純物の注入保護膜としてシリコン窒化膜２０９を３〜３０ｎｍ程度（好ましくは５ｎｍ）堆積する。次に、ＮＭＯＳ型素子領域のチャネル近傍に浅い接合を形成する。このため、フォトリソグラフィ工程によりＰＭＯＳ型素子をフォトレジスト膜によって覆う。ＮＭＯＳ型素子には、砒素が２〜３０ｋｅＶのエネルギー、注入量０．５〜５×１０14／ｃｍ2 程度でイオン注入される。砒素は、シリコン半導体中でドナーとして振る舞う。ＮＭＯＳ型素子の不純物としてアンチモンイオンを用いる場合は、３〜３５ｋｅＶのエネルギー、注入量０．５〜５×１０14／ｃｍ2 程度で注入が行なわれる。
【００５６】
図２（Ｄ）を参照して、フォトレジスト膜を除去した後、ＰＭＯＳ型素子領域のチャネル近傍に浅い接合を形成する。このため、フォトリソグラフィ工程によりＮＭＯＳ型素子をフォトレジスト膜によって覆う。ＰＭＯＳ型素子にはシリコン半導体中でアクセプタとして振る舞う不純物イオンとしてＢＦ2 イオンを５〜４０ｋｅＶのエネルギー、注入量０．５〜５×１０14／ｃｍ2 程度で注入する。
【００５７】
図３（Ａ）を参照して、ゲート電極１０６ａおよび１０６ｂのそれぞれの側壁にサイドウォールスペーサ１１０ａおよび１１０ｂを形成する。具体的には、シリコン酸化膜を１００〜２００ｎｍ程度堆積する。その後、シリコン酸化膜のシリコン窒化膜に対する選択比が５０〜１００程度あるＣ4 Ｆ8 ＋ＣＯガス系反応性イオンエッチング（ＲＩＥ）によりシリコン窒化膜の表面が露出するまでエッチバックを行なう。これにより、サイドウォールスペーサ１１０ａおよび１１０ｂが形成される。深い接合であるソース・ドレイン拡散層（深いＮ型拡散層）１１１を形成する。フォトリソグラフィ工程により、ＰＭＯＳ型素子をフォトレジスト膜によって覆う。ＮＭＯＳ型素子にはシリコン半導体中でドナーとして振る舞う不純物イオンとして砒素を１５〜５０ｋｅＶのエネルギー、注入量１〜５×１０15／ｃｍ2 程度で注入する。
【００５８】
図３（Ｂ）を参照して、フォトレジスト膜を除去した後、窒素雰囲気中で８５０〜９００℃程度のアニールを施すことにより注入不純物を活性化させ、ＮＭＯＳ型素子に浅いＮ型拡散層１０８および深いＮ型拡散層１１１を形成する。このとき、ＰＭＯＳ型素子においては、ボロンが活性化され浅いＰ型拡散層２１６が形成される。次に、ＮＭＯＳ型素子をフォトレジスト膜によって覆う。ＰＭＯＳ型素子にはチャンネリング効果を防ぐために、注入エネルギー３０ｋｅＶ、注入量１×１０15／ｃｍ2 の条件でシリコンイオンを注入する。その後、シリコン半導体中でアクセプタとして振る舞う不純物イオンとしてボロンイオンを１０〜３０ｋｅＶのエネルギー、注入量１〜５×１０15／ｃｍ2 程度で注入する。
【００５９】
図３（Ｃ）を参照して、フォトレジスト膜を除去した後、急速熱処理（ＲＴＡ（Rapid Thermal Annealing ）、１０００℃、１０秒）により注入不純物を活性化させ、ＰＭＯＳ型素子に深いＰ型拡散層（ソース・ドレイン拡散層）１１２を形成する。
【００６０】
この後、サリサイド工程などの周知の工程を経て、図３（Ｄ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置が形成される。
【００６１】
本実施の形態で形成されたデュアルゲートＣＭＯＳ型半導体装置は、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚が十分小さい。そのためゲート電極１０６ａが空乏化することがない。また、注入エネルギーを低く設定できるため短チャネル効果を抑制できる。さらに、ＰＭＯＳ型素子のゲート電極１０６ｂの膜厚は十分大きいので、ボロンがゲート酸化膜を突き抜けてトランジスタ特性を劣化させることもない。また、特開平６−２７５７８８号公報に開示のデュアルゲートＣＭＯＳ型半導体装置の製造方法のようにリンドープポリシリコン膜を成膜させるような特別なプロセス装置を使用していない。このため、成膜のスループットが向上するとともに、製造コストも削減できる。また、図４に示すように、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚に対するＰＭＯＳ型素子のゲート電極１０６ｂの膜厚の比が１．５以上で良好なデバイス特性が得られている。このため、ＰＭＯＳ型素子およびＮＭＯＳ型素子のゲート電極１０６ｂおよび１０６ａのそれぞれの膜厚が同じものに比べてプロセスマージンが飛躍的に向上する。
【００６２】
（実施の形態２）
図５を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。図５（Ｃ）を参照して、この製造工程により作成されるデュアルゲートＣＭＯＳ型半導体装置は、図１を参照して説明した実施の形態１のデュアルゲートＣＭＯＳ型半導体装置のゲート電極１０６ｂの代わりに、間にシリコン酸化膜４０７を挟んだ、２層のポリシリコン膜４１２よりなるゲート電極を用いたものである。両者のデュアルゲートＣＭＯＳ型半導体装置の特性は、同等である。
【００６３】
図５（Ａ）を参照して、実施の形態１と同様に、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。
【００６４】
次に、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。次に、膜厚５ｎｍのゲート酸化膜２０５を形成後、第１のポリシリコン膜４０６を５０〜１３０ｎｍ程度（好ましくは１００ｎｍ）、シリコン酸化膜４０７を０．５〜２ｎｍ程度、第２のポリシリコン膜４０８を５０〜１００ｎｍ程度、それぞれＬＰＣＶＤ法により堆積する。
【００６５】
図５（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、シリコン酸化膜４０７に対する選択比が１００〜２００程度のＣｌ2 ／ＨＢｒ／Ｏ2 ガス系反応性イオンエッチング（ＲＩＥ）により、ＮＭＯＳ型素子領域の第２のポリシリコン膜４０８をシリコン酸化膜４０７の表面が露出するまでエッチングする。
【００６６】
次に、実施の形態１の図２（Ｃ）以降で示したのと同様な工程を経て、図５（Ｃ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置を形成する。
【００６７】
本実施の形態で形成されたデュアルゲートＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の効果が得られる。それに加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚の均一性を実施の形態１のそれよりも小さくすることができる。このため、ＮＭＯＳ型素子特性のばらつきを抑制することができる。実施の形態１のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは、ポリシリコン膜２０６の堆積時のばらつきとエッチング時のばらつきとの和になる。これに対して、本実施の形態のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは第１のポリシリコン膜４０６の堆積時のばらつきのみで決定される。したがって、実施の形態１のゲート電極１０６ａの膜厚のばらつきが４〜５％（１σ）なのに対して、本実施の形態のゲート電極１０６ａの膜厚のばらつきは１〜２％（１σ）に抑えることができる。これらのばらつきは第１のポリシリコン膜４０６の膜厚をテンコール社製の膜厚測定器で測定することにより評価した。
【００６８】
また、本実施の形態では、第１および第２のポリシリコン膜４０６および４０８の間に形成される絶縁膜としてシリコン酸化膜４０７を用いたが、シリコン酸化膜４０７の代わりにシリコン窒化膜を用いてもＮＭＯＳ型素子のゲート電極１０６ａを所望の膜厚にすることが可能である。しかし、絶縁膜にシリコン窒化膜を用いた場合、シリコン窒化膜中のボロンの拡散速度は非常に小さい。このため、ＰＭＯＳ型素子のゲート電極４１２におけるボロンの拡散がシリコン窒化膜によりブロックされ、ＰＭＯＳ型素子が空乏化するといった問題が生じる。一方、絶縁膜にシリコン酸化膜４０７を用いた場合では、シリコン酸化膜４０７中のボロンの拡散速度は非常に大きいため、このような問題は発生しない。また、第２のポリシリコン膜４０８のエッチングの際、ポリシリコン膜４０８のシリコン酸化膜４０７に対する選択比は１００〜２００と非常に大きい。これに対して、ポリシリコン膜４０８のシリコン窒化膜に対する選択比は３０〜５０と小さい。このため、シリコン酸化膜４０７を用いる方が有効である。なお、シリコン酸化膜４０７の膜厚は加工に必要なエッチング選択性を満たしつつ、ボロンが十分拡散できる範囲に設定する。
【００６９】
本実施の形態では、第２のポリシリコン膜４０８をエッチングするために反応性イオンエッチング技術を用いたが、ケミカルドライエッチング（ＣＤＥ）やウエットエッチングを用いても同様の加工は可能である。
【００７０】
また、第１のポリシリコン膜４０６、シリコン酸化膜４０７および第２のポリシリコン膜４０８は同一の装置で連続的に形成した。上記３層膜４０６、４０７および４０８を連続的に形成することにより、それぞれの界面にカーボンなどの不純物が混入しない。このため、特性ばらつきが少なく信頼性の高い素子を得ることができる。
【００７１】
（実施の形態３）
図６を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。この製造工程を用いて形成されるデュアルゲートＣＭＯＳ型半導体装置は、図１を参照して説明した実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の構成をとる。このため、説明は繰返さない。
【００７２】
図６（Ａ）を参照して、実施の形態１と同様に、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。
【００７３】
次に、図示はしていないが、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。次に、膜厚５ｎｍのゲート酸化膜２０５を形成後、ポリシリコン膜５０６を５０〜１３０ｎｍ程度（好ましくは１００ｎｍ）、シリコン窒化膜５０７を５〜５０ｎｍ程度、それぞれＬＰＣＶＤ法により堆積する。
【００７４】
図６（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ＰＭＯＳ型素子領域のシリコン窒化膜５０７を除去した後、フォトレジスト膜（図示せず）を除去する。
【００７５】
図６（Ｃ）を参照して、シリコン膜の選択堆積が可能なＬＰＣＶＤ装置にて、ＰＭＯＳ型素子領域のみにポリシリコン膜５０８を選択的に成長させる。具体的には、ポリシリコン膜５０６上の自然酸化膜を除去するため、水素による９００℃、１分のベークを行なった後、ＳｉＨ2 Ｃｌ2 ／ＨＣｌ系の混合ガスで、８５０℃で５０〜１３０ｎｍ程度ポリシリコン膜５０８を成長させる。
【００７６】
次に、シリコン窒化膜５０７を除去した後、実施の形態１の図２（Ｃ）以降で示したのと同様な工程を経て、図６（Ｄ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置を形成する。
【００７７】
本実施の形態で形成されたデュアルゲートＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の効果が得られる。それに加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚の均一性を実施の形態１のそれよりも小さくすることができる。このため、ＮＭＯＳ型素子特性のばらつきを抑制することができる。実施の形態１のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは、ポリシリコン膜２０６の堆積時のばらつきとエッチング時のばらつきとの和になる。これに対して、本実施の形態のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきはポリシリコン膜５０６の堆積のばらつきのみで決定される。したがって、実施の形態１のゲート電極１０６ａの膜厚のばらつきが４〜５％（１σ）なのに対して、本実施の形態のゲート電極１０６ａの膜厚のばらつきは１〜２％（１σ）に抑えることができる。これらのばらつきはポリシリコン膜５０６の膜厚をテンコール社製の膜厚測定器で測定することにより評価した。
【００７８】
また、本実施の形態では、絶縁膜としてシリコン窒化膜５０７を用いたが、シリコン窒化膜５０７の代わりにシリコン酸化膜を用いてもポリシリコン膜５０８を選択的に成長させることは可能である。しかし、絶縁膜にシリコン酸化膜を用いた場合、選択的に堆積させたポリシリコン膜５０８と下地のポリシリコン膜５０６との界面に自然酸化膜が成長する。自然酸化膜は選択的に成長するシリコン膜の成長を抑制する。このため、膜厚のばらつきが大きくなるといった問題が発生する。また、シリコン酸化膜は一般的にＣＶＤ（Chemical Vapor Deposition ）法により形成されるため、耐湿性がシリコン窒化膜５０７よりも著しく劣る。したがって、ポリシリコン膜５０８の選択成長時に耐湿性に優れているシリコン窒化膜を用いた方が、界面の自然酸化膜を抑制することができ、良好な特性のＰＭＯＳ型素子を得ることができる。また、シリコン熱酸化膜をシリコン窒化膜５０７の代わりに使用しても同様のＰＭＯＳ型素子を得ることができる。これは、シリコン熱酸化膜がシリコン窒化膜５０７と同様に耐湿性に優れていることに起因する。
【００７９】
（実施の形態４）
図７を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。この製造工程を用いて形成されるデュアルゲートＣＭＯＳ型半導体装置は、図１を参照して説明した実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の構成をとる。このため、説明は繰返さない。
【００８０】
図７（Ａ）を参照して、実施の形態１と同様に、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。
【００８１】
次に、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。次に、膜厚５ｎｍのゲート酸化膜２０５を形成後、ポリシリコン膜６０６を１００〜２００ｎｍ程度、シリコン窒化膜６０７を１０〜５０ｎｍ程度、それぞれＬＰＣＶＤ法により堆積する。
【００８２】
図７（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ＮＭＯＳ型素子領域のシリコン窒化膜６０７を除去した後、フォトレジスト膜（図示せず）を除去する。
【００８３】
図７（Ｃ）を参照して、ポリシリコン膜６０６表面を熱酸化することによりＮＭＯＳ型素子領域のみにシリコン酸化膜６０８を形成する。ＰＭＯＳ型素子領域は耐酸化性に優れたシリコン窒化膜６０７に覆われている。このため、ポリシリコン膜６０６表面は酸化しない。このときの酸化条件は、所望の膜厚（５０〜１００ｎｍ）のＮＭＯＳ型素子のゲート電極が得られるように設定されている。
【００８４】
次に、シリコン酸化膜６０８およびシリコン窒化膜６０７を除去した後、実施の形態１の図２（Ｃ）以降に示したのと同様な工程を経て、図７（Ｄ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置を形成する。
【００８５】
本実施の形態に係る製造方法で形成されたデュアルゲートＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の効果が得られる。それに加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚の均一性を実施の形態１のそれよりも小さくすることができる。このため、ＮＭＯＳ型素子特性のばらつきを抑制することができる。実施の形態１のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは、ポリシリコン膜２０６の堆積時のばらつきとエッチング時のばらつきとの和になる。これに対して、本実施の形態の製造方法におけるＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきはポリシリコン膜６０６の堆積時のばらつきおよび熱酸化時のばらつきで決定される。しかし、熱酸化時のばらつきは、エッチング時のばらつきに比べ０．５％（１σ）程度と非常に小さい。このため、実施の形態１のゲート電極１０６ａの膜厚のばらつきが４〜５％（１σ）なのに対して、本実施の形態の製造方法を用いるとゲート電極１０６ａの膜厚のばらつきは２％（１σ）程度に抑えることができる。これらのばらつきはポリシリコン膜６０６の膜厚をテンコール社製の膜厚測定器で測定することにより評価した。また、本実施の形態の製造方法を用いて製造した半導体装置では、実施の形態２の半導体装置のようにＰＭＯＳ型素子のゲート電極１０６ｂに界面が存在しない。このため、良好な素子特性を得ることができる。
【００８６】
なお、今回開示された実施の形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８７】
【発明の効果】
本発明のデュアルゲートＣＭＯＳ型半導体装置によれば、ＮＭＯＳ型素子のゲート電極の膜厚が十分小さい。そのため、ゲート電極が空乏化することがないと同時に、注入エネルギーを低く設定できる。これにより短チャネル効果を抑制できる。また、ＰＭＯＳ型素子のゲート電極膜厚は十分大きいので、ボロンがゲート酸化膜を突き抜けてトランジスタ特性を劣化されることもない。また、特開平６−２７５７８８号公報に開示のデュアルゲートＣＭＯＳ型半導体装置の製造方法のようにリンドープポリシリコン膜を成膜させるような特別なプロセス装置を使用していない。このため、成膜のスループットが向上するとともに、製造コストも削減できる。
【００８８】
また、本発明のデュアルゲートＣＭＯＳ型半導体装置の製造方法によれば、均一性が良いＮＭＯＳ型素子のゲート電極を形成できる。このため、特性ばらつきの少ないＮＭＯＳ型素子を得ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係るデュアルゲートＣＭＯＳ型半導体装置の構成を示す断面図である。
【図２】実施の形態１に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図３】実施の形態１に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図４】本発明に係るデュアルゲートＣＭＯＳ型半導体装置の性能を評価する図である。
【図５】実施の形態２に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図６】実施の形態３に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図７】実施の形態４に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図８】ＮＭＯＳ型素子のしきい値電圧とゲート長の関係を示す図である。
【図９】ＮＭＯＳ型素子のゲート電極のＣ−Ｖ特性を示す図である。
【図１０】従来のデュアルゲートＣＭＯＳ型半導体装置の性能を評価する図である。
【符号の説明】
１０１ シリコン半導体基板
１０２ Ｐウェル
１０３ Ｎウェル
１０４ フィールド酸化膜
１０５ａ，１０５ｂ ゲート酸化膜
１０６ａ，１０６ｂ ゲートポリシリコン電極
１０８ 浅いＮ型拡散層
１０９ 浅いＰ型拡散層
１１０ａ，１１０ｂ サイドウォールスペーサ
１１１ 深いＮ型拡散層
１１２ 深いＰ型拡散層
１１３ａ，１１３ｂ シリサイド膜
１１４ 層間絶縁膜
１１５ａ，１１５ｂ，１１５ｃ，１１５ｄ メタル配線
Claims (12)
- シリコン基板上にそれぞれ形成されたＰチャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素子とを含み、
前記ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した第１の電極を含み、
前記ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した第２の電極を含み、
前記第２の電極の膜厚は、前記第１の電極の膜厚よりも小さく、
前記第１の電極は、前記第２の電極と同じ膜厚の第３の電極と、前記第３の電極の上に形成された絶縁膜と、前記絶縁膜の上に形成された第４の電極とを含む、デュアルゲートＣＭＯＳ型半導体装置。 - 前記第２、第３および第４の電極は、ポリシリコンからなる、請求項１に記載のデュアルゲートＣＭＯＳ型半導体装置。
- 前記絶縁膜は、シリコン酸化膜である、請求項１または２に記載のデュアルゲートＣＭＯＳ型半導体装置。
- 前記シリコン酸化膜の膜厚は、０．５ｎｍ〜２ｎｍである、請求項３に記載のデュアルゲートＣＭＯＳ型半導体装置。
- 前記第１の電極の膜厚は、前記第２の電極の膜厚の１．５倍以上である、請求項１〜４のいずれかに記載のデュアルゲートＣＭＯＳ型半導体装置。
- 前記第１の電極の膜厚は、５０ｎｍ以上２５０ｎｍ以下であり、前記第２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下である、請求項５に記載のデュアルゲートＣＭＯＳ型半導体装置。
- シリコン基板上にそれぞれ形成されたＰチャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素子とを含み、
前記ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した第１の電極を含み、
前記ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した第２の電極を含み、
前記第２の電極の膜厚は、前記第１の電極の膜厚よりも小さい、デュアルゲートＣＭＯＳ型半導体装置の製造方法であって、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記形成されたゲート絶縁膜の上に第１のポリシリコン膜を形成する工程と、
前記形成された第１のポリシリコン膜の上に絶縁膜を形成する工程と、
前記形成された絶縁膜の上に第２のポリシリコン膜を形成する工程と、
ＮチャネルＭＯＳ型素子領域に形成された前記第２のポリシリコン膜を前記絶縁膜の表面が露出するまでエッチングする工程と、
前記ＰチャネルＭＯＳ型素子領域に形成された前記第１および第２のポリシリコン膜をパターニングして前記第１の電極を形成する工程と、
前記ＮチャネルＭＯＳ型素子領域に形成された前記第１のポリシリコン膜をパターニングして前記第２の電極を形成する工程とを含む、デュアルゲートＣＭＯＳ型半導体装置の製造方法。 - 前記第１のポリシリコン膜を形成する前記工程と、前記絶縁膜を形成する前記工程と、前記第２のポリシリコン膜を形成する前記工程とは、同一装置にて連続的に行われる、請求項７に記載のデュアルゲートＣＭＯＳ型半導体装置の製造方法。
- 前記絶縁膜は、シリコン酸化膜である、請求項７または８に記載のデュアルゲートＣＭＯＳ型半導体装置の製造方法。
- 前記シリコン酸化膜の膜厚は、０．５ｎｍ〜２ｎｍである、請求項９に記載のデュアルゲートＣＭＯＳ型半導体装置の製造方法。
- 前記第１の電極の膜厚は、前記第２の電極の膜厚の１．５倍以上である、請求項７〜１０のいずれかに記載のデュアルゲートＣＭＯＳ型半導体装置の製造方法。
- 前記第１の電極の膜厚は、５０ｎｍ以上２５０ｎｍ以下であり、前記第２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下である、請求項１０に記載のデュアルゲートＣＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22688498A JP4245692B2 (ja) | 1998-08-11 | 1998-08-11 | デュアルゲートｃｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22688498A JP4245692B2 (ja) | 1998-08-11 | 1998-08-11 | デュアルゲートｃｍｏｓ型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058668A JP2000058668A (ja) | 2000-02-25 |
| JP4245692B2 true JP4245692B2 (ja) | 2009-03-25 |
Family
ID=16852100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22688498A Expired - Fee Related JP4245692B2 (ja) | 1998-08-11 | 1998-08-11 | デュアルゲートｃｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4245692B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2005057301A (ja) * | 2000-12-08 | 2005-03-03 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| ATE400892T1 (de) | 2001-11-26 | 2008-07-15 | Imec Inter Uni Micro Electr | Herstellungsverfahren für cmos-halbleiter- bauelemente mit wählbaren gatedicken |
| KR20030047555A (ko) * | 2001-12-11 | 2003-06-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US8399934B2 (en) | 2004-12-20 | 2013-03-19 | Infineon Technologies Ag | Transistor device |
| US8178902B2 (en) | 2004-06-17 | 2012-05-15 | Infineon Technologies Ag | CMOS transistor with dual high-k gate dielectric and method of manufacture thereof |
| JP5122818B2 (ja) * | 2004-09-17 | 2013-01-16 | シャープ株式会社 | 薄膜半導体装置の製造方法 |
| US8188551B2 (en) * | 2005-09-30 | 2012-05-29 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
| JP4928825B2 (ja) * | 2006-05-10 | 2012-05-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100882834B1 (ko) * | 2007-03-14 | 2009-02-10 | 샤프 가부시키가이샤 | 박막 반도체 장치 및 그 제조 방법 |
-
1998
- 1998-08-11 JP JP22688498A patent/JP4245692B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000058668A (ja) | 2000-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7348636B2 (en) | CMOS transistor having different PMOS and NMOS gate electrode structures and method of fabrication thereof | |
| US7384834B2 (en) | Semiconductor device and a method of manufacturing the same | |
| JP3077630B2 (ja) | 半導体装置およびその製造方法 | |
| US6969870B2 (en) | Semiconductor device having an amorphous silicon-germanium gate electrode | |
| JPH09205152A (ja) | ２層ゲート電極構造を有するｃｍｏｓ半導体装置及びその製造方法 | |
| JPH11297852A (ja) | 半導体装置およびその製造方法 | |
| US5741725A (en) | Fabrication process for semiconductor device having MOS type field effect transistor | |
| US8044470B2 (en) | Semiconductor device and method of fabricating the same | |
| JP4245692B2 (ja) | デュアルゲートｃｍｏｓ型半導体装置およびその製造方法 | |
| JPH1012744A (ja) | 半導体装置の製造方法 | |
| US7915695B2 (en) | Semiconductor device comprising gate electrode | |
| US6828206B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2004253778A (ja) | 半導体装置及びその製造方法 | |
| JPH0982812A (ja) | 半導体装置の製造方法 | |
| JP2000243960A (ja) | 絶縁ゲート型トランジスタとその製造方法 | |
| US20020195672A1 (en) | Method of forming a MOS transistor in a semiconductor device and a MOS transistor fabricated thereby | |
| US20050106833A1 (en) | Semiconductor device having metal silicide layer on source/drain region and gate electrode and method of manufacturing the same | |
| JPH1012748A (ja) | 半導体装置の製造方法 | |
| KR100432789B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100861282B1 (ko) | 반도체소자의 제조 방법 | |
| KR20030048214A (ko) | 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법 | |
| JP3918218B2 (ja) | 半導体装置の製造方法 | |
| JP2982762B2 (ja) | 半導体装置の製造方法 | |
| JPH08306917A (ja) | 半導体装置及びその製造方法 | |
| JP5228355B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041008 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080529 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080826 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080926 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081224 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090107 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |