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JP2000243960A - 絶縁ゲート型トランジスタとその製造方法 - Google Patents

絶縁ゲート型トランジスタとその製造方法

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Publication number
JP2000243960A
JP2000243960A JP11303836A JP30383699A JP2000243960A JP 2000243960 A JP2000243960 A JP 2000243960A JP 11303836 A JP11303836 A JP 11303836A JP 30383699 A JP30383699 A JP 30383699A JP 2000243960 A JP2000243960 A JP 2000243960A
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JP
Japan
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insulating film
oxide film
gate
gate insulating
insulated gate
Prior art date
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Pending
Application number
JP11303836A
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English (en)
Inventor
Narihiro Morosawa
成浩 諸沢
Hiroshi Iwata
浩 岩田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Priority to US09/471,173 priority patent/US6700170B1/en
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Abstract

(57)【要約】 【課題】 十分に大きいコンダクタンスを持ち、信頼性
に優れた絶縁ゲート型トランジスタおよびその作製方
法。 【解決手段】 窒素濃度が１×１０20(／ｃｍ3)以上お
よびハロゲン元素が含まれる窒化酸化膜をゲート絶縁膜
に用いることを特徴とする絶縁ゲート型トランジスタ。
ゲート絶縁膜に窒素濃度が１×１０20(／ｃｍ3)以上含
まれるためにｐ型トランジスタのゲート電極に含まれる
ボロンがチャネルに拡散せず、ゲート絶縁膜にパロゲン
元素が含まれるため、トランジスタのコンダクタンスが
増大し、ホットキャリア注入に対する信頼性が向上す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型トランジ
スタにおけるゲート絶縁膜を備えた半導体装置とその製
造方法に関する。
【０００２】
【従来の技術】近年、トランジスタのしきい値電圧のバ
ラツキの抑制、および短チャネル効果の抑制の必要性か
ら、ＮＭＯＳにはＮ型不純物を含んだゲート、ＰＭＯＳ
にはＰ型不純物を含んだゲートを用いた表面チャネル型
のトランジスタを用いたデュアルゲート構造を有するＣ
ＭＯＳの開発が行われている。このことは、たとえば、
インターナショナルエレクトロンデバイシーズミーテイ
ング(Intemationa1 Electron Devices Meeting)1996 p5
55〜558に報告されている。
【０００３】しかしながら、表面チャネル型のトランジ
スタでデュアルゲート構造のＣＭＯＳを形成しようとす
る際には以下の問題点が存在する。Ｐ型ドープポリシリ
コンをゲート電極として用いた場合、不純物の活性化の
ための熱処理工程においてゲート電極中のボロンがゲー
ト酸化膜中を通り抜け、基板シリコンに到達しトランジ
スタのしきい値電圧を大きく変化させるという問題があ
る。
【０００４】このため、ゲート絶縁膜に窒化酸化膜を用
いることにより、ボロンの突き抜けを抑制できることが
インターナショナルエレクトロンデバイシーズミーティ
ング(Intemationa1 lectron Devices Meeting)1990 p42
9〜p432に報告されている。
【０００５】また、ボロンを含まないポリシリコン膜を
ゲート竃極に用いた場合には、ゲート絶縁膜にフッ素を
導入することでトランジスタ特性および信頼性が向上す
るということがIEEE Electron Device Lett. 10,141(19
89)で報告されている。
【０００６】
【発明が解決しようとする課題】しかし、ゲート絶縁膜
に窒化酸化膜を用いるとトランジスタの移動度が酸化膜
に比べて減少することがシンポジウム オン ブイエルエ
スアイ テクノロジー(Symposium on VLSI Technology）
1990 p131〜p132に報告されており問題となっている。
【０００７】また、現在、表面チャネル型のＰ型トラン
ジスタとしてはＰ型不純物としてボロンを含むポリシリ
コン膜をゲート電極に用いたものが主流であり、このよ
うなゲート絶縁膜がシリコン酸化膜で、ゲート電極にフ
ッ素を含む場合には、フッ素がボロンの拡散を促進する
ためにボロンがより基板シリコンまで到達しやすくなる
ことが生じ、従って、Ｐ型トランジスタのしきい値電圧
が変化しやすくなるという問題がある。
【０００８】また、浮遊電極と制御電極を持つゲート絶
縁型トランジスタが不揮発性メモリとして用いられてい
るが、素子の微細化とともに薄いゲート絶縁膜を持つト
ランジスタが求められてきている。しかしながら、不揮
発メモリに用いられるゲート絶縁膜には高電界が印加さ
れるために、ゲート絶縁膜の膜厚が薄くなると劣化が進
行し、リーク電流が増大するという問題がある。この劣
化は、酸化膜厚が１０ｎｍより薄くなると顕著に現れは
じめ、膜厚の減少とともに指数関数的に増加する傾向を
示す。
【０００９】このように、ボロンの通り抜けによる基板
への拡散を防止し、かつ、トランジスタの移動度を低下
させない目的で、発明者が鋭意研究を重ねた結果、本発
明がなされた。
【００１０】
【課題を解決するための手段】本発明の絶縁ゲート型ト
ランジスタは、基板上にゲート絶縁膜を介してゲート電
極を有する絶縁ゲート型トランジスタにおいて、シリコ
ンと酸素を成分とする前記ゲート絶縁膜は、窒素原素と
ハロゲン元素の両方を含むことを特徴とする。ゲート絶
縁膜に窒素元素とハロゲン元素が含まれるため、界面へ
の窒素原子の導入による界面劣化を低減して、界面準位
密度が低減して良好な界面を形成することができた。ま
た、界面に含まれるハロゲン元素はシリコンと安定な結
合を形成するため、ホットキャリア等によるキャリア注
入に対してもダングリングボンドを形成することがな
い。この結果トランジスタ特性と信頼性が向上するとい
う効果を有する。特に、表面チャネルＰＭＯＳではボロ
ンの突き抜けが問題となるため、窒素を含む酸化膜が用
いられるが、窒素を含む酸化膜を用いると界面特性の劣
化による移動度劣化が発生する。これに界面欠陥を補償
する効果を持つハロゲン原子を含ませることで界面特性
が向上する。通常ハロゲン原子が含まれるとボロンの突
き抜けが増幅されるが、窒素原子を十分な濃度入れてお
けば、ボロンの突き抜けを抑制しつつ移動度の劣化を抑
えることができる。
【００１１】また、前記ゲート絶縁膜の窒素原子濃度
が、１×１０20／ｃｍ3以上であることを特徴とする。
【００１２】窒素原子濃度を１×１０20／ｃｍ3以上含
む絶縁膜を絶縁ゲート型トランジスタのゲート絶縁膜に
用いるため、特に、Ｐ型トランジスタにおけるゲート電
極に含まれるボロンが基板に拡散しない。また、ゲート
絶縁膜中にハロゲン元素が含まれるため界面の欠陥を補
償することができるため界面準位密度が低減し、移動度
が向上し、トランジスタの信頼性が向上する。
【００１３】また、本発明の一実施形態では、絶縁ゲー
ト型電界効果トランジスタのソース・ドレイン領域は、
チャネル部よりも上方まで積み上がっていることを特徴
とする。
【００１４】たとえば、図８に示すようなデバイスで
は、ソース、ドレイン領域と上部配線を接続するコンタ
クト孔は、活性領域上に形成する必要はなく、素子分離
領域上まで延在する積み上げ層上に形成すれば良い。こ
のため、上記ソース、ドレイン領域幅を加工限界まで縮
小することが可能となる。つまり、最小加工寸法Ｆまで
許容できる装置を用いた場合、一般的に下地に対する上
部パターンのフォトリソグラフィーの位置合せマージン
は、１／３Ｆ程度となるため、位置合せが最大にズレた
場合でも活性領域上にソース、ドレイン領域が確保され
る程度、つまり、ゲート−素子分離間マージン幅は、２
／３Ｆ〜Ｆ程度で良い。このため、ゲート長をＦとする
と、素子分離から素子分離までの距離は、７／３Ｆ〜３
Ｆ程度となる。このように、ゲート電極に対して、素子
分離が非常に近くなった場合、ゲート電極と素子分離の
応力により、ボロンの異常拡散の影響がより顕著にな
る。本発明を用いることにより、トランジスタ特性を劣
化させることなくボロンの拡散を阻止することができ
る。また、トランジスタの信頼性を向上することも可能
である。
【００１５】さらに、前記ゲート絶縁型トランジスタ
は、浮遊ゲート電極と、浮遊ゲート電極上に層間絶縁膜
を介して設けられた制御ゲート電極を有する構造である
ことを特徴とする。浮遊ゲート電極と制御ゲート電極を
有する構造のトランジスタは、高電界を印加する必要が
あるため、ゲート絶縁膜の信頼性が特に重要である。
【００１６】特に、ゲート絶縁膜の膜厚が１０ｎｍ以下
の領域においては高電界印加後に絶縁膜を流れるリーク
電流が上昇するという問題が生じる。本発明においては
絶縁膜に含まれるハロゲン元素によりゲート絶縁膜のリ
ーク電流の上昇が抑制できる。
【００１７】また、上記のハロゲン原子がフッ素である
ことを特徴とする。特に、フッ素原子は原子半径が小さ
いため絶縁膜中の原子の結合状態を乱すことなくトラン
ジスタ特性を向上させることができる。また、フッ素と
シリコンとの結合エネルギーが大きいため安定な結合を
得ることができるため、信頼性の優れた絶縁膜を形成す
ることができる。
【００１８】さらに、前記ゲート絶縁膜の膜厚が０．５
ｎｍ以上かつ５ｎｍ以下であることを特徴とする。この
ゲート絶縁膜の膜厚が０．５ｎｍ以上においても本発明
によって安定した膜形成が可能になる。また、ゲート絶
縁膜の５ｎｍ以下の膜厚領域においては、ゲート絶縁膜
に窒素を含まない場合には、ボロンがゲート絶縁膜中を
拡散してボロンの突き抜けが生じるが、本発明において
は窒素原子を含むためにボロンの突き抜けが生じず、ハ
ロゲン元素によりトランジスタ特性を改善することが可
能になる。
【００１９】基板上にゲート絶縁膜を介してゲート電極
を有する絶縁ゲート型トランジスタを製造する工程にお
いて、前記基板上にゲート絶縁膜として、窒素原子を含
むシリコン酸化膜を形成する工程と、この窒素原子を含
むシリコン酸化膜にハロゲン元素を導入する工程を含む
ことを特徴とする。このとき、ゲート絶縁膜として一酸
化窒素ガスや一酸化二窒素ガスやアンモニアガスを用い
て７００から１２００℃程度の温度で反応させること
で、窒素を含むシリコン酸化膜を形成する。ここで、シ
リコン酸化膜中の窒素濃度が１×１０20／ｃｍ3以上に
なるように反応温度と反応時間の制御を行う。この後、
ハロゲン元素のフッ素や塩素を含む三フッ化窒素、三塩
化窒素等のガスを用いて絶縁膜中にハロゲン元素を導入
する。この際、フッ素や塩素を後工程においてイオン注
入することによって、ゲート絶縁膜中にハロゲン元素を
導入することもできる。ここで、ガスを用いてハロゲン
元素を導入する場合は、反応温度と反応時間を制御する
ことで、また、イオン注入による場合は、注入ドーズ量
を制御することによって、絶縁膜中に含まれるハロゲン
元素の最適値を制御する。この結果、窒素濃度が１×１
０20／ｃｍ3以上およびハロゲン元素を含むシリコン酸
化膜を形成することができる。
【００２０】前記窒素を含むシリコン酸化膜を形成する
工程が、シリコン酸化膜を形成する工程と、このシリコ
ン酸化膜を窒化させる工程からなることを特徴とする。
まず、酸素雰囲気もしくは水蒸気雰囲気によりシリコン
酸化膜を形成する。その後、一酸化窒素、一酸化二窒
素、アンモニア等のガスを用いてシリコン酸化膜を窒素
化することで窒素を含むシリコン酸化膜を形成する。こ
の様にして、窒素を含むシリコン酸化膜を形成すること
で、ウエハー面内で膜厚と窒素量が均一な窒素を含むシ
リコン酸化膜を形成することができる。
【００２１】前記窒素を含むシリコン酸化膜を形成する
工程が、一酸化窒素を用いて形成することを特徴とす
る。一酸化窒素を用いることで単一工程で窒素量を制御
した窒素を含むシリコン酸化膜を形成することができ
る。
【００２２】前記窒素を含むシリコン酸化膜を形成する
工程が、一酸化二窒素を用いて窒素を含むシリコン酸化
膜を形成後、一酸化窒素あるいはアンモニアガスにより
窒化を行なう工程であることを特徴とする。
【００２３】まず、最初に一酸化二窒素を用いて窒素を
含むシリコン酸化膜を形成することで、酸化速度が遅い
ため薄い膜厚の窒素を含むシリコン酸化膜を制御良く形
成することができる。その後、一酸化二窒素もしくはア
ンモニアガスを用いて窒化することでより窒素濃度を高
めることが可能になる。
【００２４】前記ハロゲン元素を導入する工程がフッ素
をイオン注入する工程であることを特徴とする。フッ素
は拡散速度が速いため、ゲート電極にフッ素を注入し、
熱処理することで容易に絶縁膜中にフッ素を導入するこ
とができる。また、フッ素は原子半径が小さいため、絶
縁膜中の原子の結合状態を乱すことなくトランジスタ特
性を向上させることができる。また、フッ素とシリコン
との結合エネルギーが大きいため安定な結合を得ること
ができるため、信頼性の優れた絶縁膜を形成することが
できる。
【００２５】
【発明の実施の形態】（実施例１）図１に本発明に係わ
るデュアルゲートＣＭＯＳ型絶縁ゲートトランジスタを
示す。半導体基板１０１上に、ｐ−ウエル１０２、ｎ−
ウエル１０３、及び素子分離領域１０４を形成した。ｐ
−ウエル１０２にはゲート絶縁膜１０５、ｎ＋多結晶ゲ
ート電極１０６ａ、浅いｎ型拡散層１０８、注入保護膜
１０７、サイドウォールスペーサー１１０、深いｎ型拡
散層１１１、層間絶縁膜１１４、メタル配線１１５、か
らなるＮＭＯＳトランジスタが、ｎ−ウエル１０３には
ゲート絶縁膜１０５、ｐ＋多結晶ゲート電極１０６ｂ、
浅いｐ型拡散層１０９、注入保護膜１０７、サイドウォ
ールスペーサー１１０、深いｐ型拡散層１１２、ＬＤＤ
領域１０９、シリサイド膜１１３、層間絶縁膜１１４、
メタル配線１１５からなるＰＭＯＳトランジスタがそれ
ぞれ形成されている。ここでゲート絶縁膜は窒素濃度が
１×１０20／ｃｍ3以上およびフッ素原子が含まれるシ
リコン酸化膜である。
【００２６】図２に絶縁ゲート型トランジスタにおける
ゲート絶縁膜厚２．５ｎｍの際のＰＭＯＳトランジスタ
のフラットバンド電圧のゲート絶縁膜中の窒素濃度依存
性のグラフを示す。なお、本実施例においてはソース・
ドレイン部に注入した不純物の活性化熱処理を窒素雰囲
気中において温度８５０℃、時間３０分で行っている。
図に示す通り、窒素原子濃度が１×１０20／ｃｍ3以上
の場合にはフッ素注入を行ってもフラットバンド電庄の
変化の少ない特性が得られており、Ｐ型トランジスタに
おけるゲート電極に含まれるボロンがほとんどトランジ
スタのチャネルにまで拡散しないことがわかる。図２に
示されるように、窒素原子濃度が１×１０20（／ｃ
ｍ3）以上の時に、特に、急激に特性の向上が見られて
いる。
【００２７】ここでゲート絶縁膜の膜厚は安定に膜が形
成することができる０．５ｎｍ以上かつボロンの突き抜
けが問題になる５ｎｍ以下の膜厚範囲において主に用い
ることが可能である。
【００２８】図３に絶縁ゲート型トランジスタにおける
ゲート絶縁膜厚２．５ｎｍの際のＰ型トランジスタの最
大コンダクタンスのゲート絶縁膜中のフッ素濃度依存性
のグラフを示す。図３に示す通りフッ素元素が含まれる
場合には、界面の欠陥を補償することができるため界面
準位密度が低減し、移動度が向上する。この際に絶縁膜
中に窒素が１×１０20／ｃｍ3以上含まれているため、
図２に示した様にハロゲン元素のフッ素によるボロンの
突き抜けの増加は抑制される。また、良好な界面が形成
されることによりトランジスタのサブスレッショルド係
数も低減することができた。
【００２９】また、ハロゲン元素とシリコンとは結合エ
ネルギーが大きいため安定な結合を得ることができる。
そのため微細なトランジスタで問題となるホットキャリ
ア注入によるトランジスタ特性の劣化を低減することが
でき、信頼性の優れた絶縁膜を形成することができる。
【００３０】ハロゲン元素の１種であるフッ素を添加し
た場合のＮＭＯＳトランジスタのホットキャリアストレ
スの結果を図７に示す。この際ストレス電圧はドレイン
電圧３Ｖ、ゲート電圧は基板電流が最大になる電圧に設
定した。ゲート絶縁膜に窒素濃度が１×１０20／ｃｍ3
含まれる窒化酸化膜を用いることで相互コンダクタンス
の劣化が大きくなるが、ゲート絶縁膜に窒素濃度が１×
１０20／ｃｍ3含まれる窒化酸化膜にフッ素添加を行う
ことで相互コンダクタンスの劣化が低減されている。
【００３１】上記の実施例においては、ゲート電極には
多結晶シリコンを用いているが、多結晶ゲルマニウムや
多結晶シリコンゲルマニウム等を用いることもできる。
また、金属のタングステン等や多結晶膜と金属の積層構
造等を用いることもできる。
【００３２】（実施例２）図４に、本発明に係わる浮遊
ゲート電極と、浮遊ゲート電極上に層間絶縁膜を介して
設けられた制御ゲート電極を有する絶縁ゲート型トラン
ジスタを用いたメモリセルの断面図を示す。図４におい
て、４０１はシリコン基板、４０２は素子分離領域、４
０３は電極、４０４はゲート絶縁膜である。ここでゲー
ト絶縁膜は窒素原子濃度が１×１０20／ｃｍ3以上およ
びハロゲン原子が含まれるシリコン酸化膜である。 ４
０５は浮遊ゲート電極、４０６は層間絶縁膜、４０７は
制御ゲート電極、４０８はソース領城、４０９はドレイ
ン領域、４１０は絶縁膜である。
【００３３】本実施例のメモリセルにおける絶縁ゲート
型トランジスタにおいては、従来用いられているシリコ
ン酸化膜をゲート絶縁膜４０４に用いると、書き換え時
にゲート絶縁膜に高電圧を印加するため、ゲート絶縁膜
厚が１０ｎｍ以下の領域においては、書き換え回数の増
加とともにリーク電流が増大するという問題があった。
しかし、本実施例のゲート絶縁膜は窒素原子濃度が１×
１０20／ｃｍ3以上およびハロゲン原子が含まれるシリ
コン酸化膜をゲート絶縁膜に用いることで、ゲート絶縁
膜中と界面に含まれる窒素原子とハロゲン元素とがチャ
ネルとゲート絶縁膜の界面に安定な結合を形成すること
ができる。これによって、メモリセルの書き換え時に発
生するホットキャリアによる界面の劣化が生じないた
め、特性劣化を大幅に低減させることができた。このた
め、メモリセルの書き換え回数が飛躍的に改善された。
また、安定して膜を形成することができる０．５ｎｍ以
上の膜厚において用いることが好ましい。
【００３４】本技術を用いることにより、ゲート絶縁膜
を薄くすることが可能であるので、素子の微細化が可能
になり、集積度の高いメモリ素子が形成することができ
た。
【００３５】（実施例３）図５に、本発明に係わるデュ
アルゲートＣＭＯＳ型半導体装置の製造工程を示す。シ
リコン半導体基板５０１上に、ｐ−ウエル５０２、ｎ−
ウエル５０３、及びフィールド酸化膜（素子分離領域）
５０４を形成した。
【００３６】次に、しきい値電圧制御及び短チャネル効
果防止のために、ＮＭＯＳ素子（ｐ−ウエル５０２）に
はボロンの、ＰＭＯＳ素子（ｎ−ウエル５０３）には隣
の、不純物イオン注入をそれぞれ行った。次に、ゲート
酸化膜形成前に約８０℃の温度のアンモニアと過酸化水
素水の混合液での洗浄工程と約８０℃の温度の塩酸と過
酸化水素水の混合液での洗浄工程を行った後で、約１％
の弗化水素水でシリコン表面の洗浄を行った。洗浄工程
はこれらの溶液での洗浄に限らない。洗浄工程の後、酸
化性雰囲気で８００℃程度の温度でシリコン表面を酸化
して膜厚約２．５ｎｍのシリコン酸化膜５０５を形成す
る。ここまでの工程での断面図を図５（ａ）に示す。
【００３７】その後、アンモニアガスあるいは一酸化窒
素雰囲気において９００℃程度の温度でシリコン酸化膜
の窒化工程５０６を行う。この工程により窒素を１×１
０20（／ｃｍ2）以上含むゲート酸化膜５０６を形成す
る。なお、窒素を含むゲート酸化膜５０５を形成するた
めに一酸化窒素あるいは二酸化一窒素を用いてシリコン
表面を酸化することで微量に窒素を含むシリコン酸化膜
を形成した後、アンモニアガスあるいは一酸化窒素雰囲
気において窒化することで窒素を含むゲート酸化膜を形
成しても良い。また、一酸化窒素雰囲気で酸化すること
で酸化温度と酸化時間を制御することにより、一工程で
窒素を含むゲート酸化膜を形成することも可能である。
ここまでの工程での断面図を図５（ｂ）に示す。
【００３８】この後、ＬＰＣＶＤ法により約６２０℃程
度の温度でポリシリコン膜５０７を１００〜３００ｎｍ
程度（好ましくは２５０ｎｍ）堆積する。その後、ハロ
ゲン元素のフッ素あるいは塩素を５×１０14（／ｃ
ｍ2）程度注入する工程５０８を行う。このハロゲン元
素の注入工程をフォトリソグラフィー及びエッチングを
含む周知の工程を経て、多結晶シリコン膜を所望のパタ
ーンにパターニングした後に行うことも可能である。特
に、フッ素原子は原子半径が小さいため、絶縁膜中の原
子の結合を乱すことなくトランジスタ特性を向上させる
ことができ、また、フッ素とシリコンとの結合エネルギ
ーが大きいため安定な結合を得ることができるため、信
頼性の優れた絶縁膜を形成することができるので、最も
好ましい。
【００３９】なお、本実施例においては、ハロゲン元素
をゲート絶縁膜に導入するのにイオン注入を用いている
が、ゲート酸化膜の形成時に三弗化窒素や三塩化窒素等
のガスを用いて６００〜１０００℃程度の温度で処理す
ることでフッ素や塩素をゲート絶縁膜に導入することも
可能である。デュアルゲートＣＭＯＳにおけるＰＭＯＳ
トランジスタの形成において、ソース／ドレインとゲー
トヘの不純物導入をイオン注入により同時に行い、注入
イオン種にＢＦ2を用いた場合は、ゲート電極にフッ素
が導入される。しかし、この場合は、上記発明によるフ
ッ素導入法に比べて注入量および注入エネルギーに制限
がある。なぜなら、低抵抗のゲート電極を形成するには
一定以上の注入量と注入エネルギーが必要となるため、
結晶欠陥の生成や高濃度のフッ素の混入により特性の劣
化が生じるからである。ここまでの工程での断面図を図
５（ｃ）に示す。
【００４０】次に、フォトリソグラフィー及びエッチン
グを含む周知の工程を経て、多結晶シリコン膜を所望の
パターンにパターニングした。その後、多結晶シリコン
膜（ゲート電極）表面及び活性化領域（ソース・ドレイ
ン）上のシリコン酸化膜をフッ酸溶液などにより完全に
除去した後、不純物の注入保護膜としてシリコン窒化膜
を３〜３０ｎｍ程度（好ましくは５ｎｍ）堆積した。な
お、注入保護膜としては、シリコン酸化膜を用いても良
いが、この場合、イオン注入時に上記シリコン酸化膜か
ら酸素が半導体内にノックオンされ、後の工程でシリサ
イド化を行う場合には、酸素がシリサイド化反応を阻害
する。このため、本実施例では注入保護膜としてシリコ
ン窒化膜を用いた。また、注入保護膜なしで直接注入し
ても良い。
【００４１】次に、ＮＭＯＳ素子領城にチャネル近傍付
近に浅い接合を形成するために、フォトリソグラフィー
工程によりＰＭＯＳ素子をフォトレジスト膜によって被
い、ＮＭＯＳ素子にはシリコン半導体中でドナーとして
振る舞う不純物イオンとして砒素を２〜３０keＶのエネ
ルギー、注入量０．５〜５×１０14（／ｃｍ2）程度で
イオン注入を行った。ＮＭＯＳ素子において不純物とし
てアンチモンイオンを用いる場合は、３〜３５keＶのエ
ネルギー、注入量０．５〜５×１０14（／ｃｍ2）程度
で注入を行う。この場合、ＰＭＯＳ素子領域において
は、浅いｐ型拡散層５０９が形成される。
【００４２】次に、フォトレジスト膜を除去した後、Ｐ
ＭＯＳ素子領域にチャネル近傍付近に浅い接合を形成す
るために、フォトリソグラフィー工程によりＮＭＯＳ素
子をフォトレジスト膜によって被い、ＰＭＯＳ素子には
シリコン半導体中でアクセプタとして振る舞う不純物イ
オンとしてＢＦ2イオンを５〜４０keＶのエネルギー、
注入量０．５〜５×１０14（／ｃｍ2）程度で注入を行
う。この際、ＢＦ2イオンの代わりにＩｎイオン等を注
入しても良い。この時、ＰＭＯＳ素子領域においては、
浅いｎ型拡散層５１０が形成される。
【００４３】次に、ゲート電極の側壁にサイドウォール
スペーサー５１１を形成した。シリコン窒化膜を１００
〜２００ｎｍ程度堆積した後、シリコン窒化膜のシリコ
ン酸化膜に対する選択比が５０〜１００程度あるＣ4Ｆ8
＋ＣＯガス系反応性イオンエッチング（ＲＩＥ）によ
り、素子分離領域上のシリコン酸化膜の表面が露出する
までエッチバックを行うことによって、サイドウォール
スペーサー５１１を形成した。ここで、サイドウォール
スペーサーには後に行う酸化工程によるバーズビーク低
減のためにシリコン窒化膜が望ましいが、シリコン酸化
膜とシリコン窒化膜の２層構造膜でも良い。
【００４４】この後、深い接合であるソース・ドレイン
拡散層を形成する。フォトリソグラフィー工程により、
ＰＭＯＳ素子をフォトレジスト膜によって被い、ＮＭＯ
Ｓ素子にはシリコン半導体中でドナーとして振る舞う不
純物イオンとしてリンを１５〜５０keＶのエネルギー、
注入量１〜５×１０15（／ｃｍ2）程度でイオン注入５
１２を行う。
【００４５】なお、実施例１においてはエネルギー３０
keＶ、注入量３×１０15（／ｃｍ2）で実験を行った。
ここまでの工程での断面図を図６（ｄ）に示す。
【００４６】フォトレジスト膜を除去した後、窒素雰囲
気中で８５０〜９００℃程度のアニールを施こすことに
より注入不純物を活性化させ、ＮＭＯＳ素子に浅い拡散
層５１０及び深い拡散層５１３を形成する。この時、Ｐ
ＭＯＳ素子においては、ボロンが活性化され浅いｐ型拡
散層５０９が形成される。今度は、ＮＭＯＳ素子をフォ
トレジスト膜によって被い、ＰＭＯＳ素子にはチャンネ
リング効果を防ぐために、注入エネルギー３０keＶ、注
入量１×１０15（／ｃｍ2）の条件でシリコンイオンの
注入を行った後、シリコン半導体中でアクセプタとして
振る舞う不純物イオンとしてボロンイオンを１０〜３０
keＶ のエネルギー、注入量１〜５×１０15（／ｃｍ2）
程度でイオン注入５１４を行う。ここまでの工程での断
面図を図６（ｅ）に示す。
【００４７】次に、フォトレジスト膜を除去した後、急
速熱処理（ＲＴＡ、１０００℃ １０秒）により注入不
純物を活性化させ、ＰＭＯＳ素子に深いソース・ドレイ
ン拡散層５１５を形成する。この後、シリサイド工程な
どの周知の工程を経て、ゲート電極上面及びソース・ド
レイン領域にシリサイド５１６、並びに層間絶縁膜５１
７、メタル配線５１８などを形成することによって、図
６（ｆ）に示したような所望のデュアルゲートＣＭＯＳ
型半導体装置を形成することができた。
【００４８】デュアルゲートＣＭＯＳにおけるＰＭＯＳ
トランジスタに対してソース・ドレイン部とゲート電極
への注入にＢＦ2を用いた場合には、ソース・ドレイン
部にフッ素が混入するため、シリサイド化の際に抵抗増
大、耐熱性劣化、接合リークの増大等の問題が発生す
る。
【００４９】本発明の方法ではゲートパターニング前に
フッ素を導入する場合には、ソース・ドレイン部へのフ
ッ素の混入は生じないため、上記の問題は生じない。ま
た、ハロゲン元素とシリコンとは結合エネルギーが大き
いため、安定な結合を得ることができる。そのため、微
細なトランジスタで問題となるホットキャリア注入によ
るトランジス特性の劣化を低減することができ、信頼性
の優れた絶縁膜を形成することができる。
【００５０】（実施例４）図８は、本発明の第４の実施
例である絶縁ゲート型トランジスタをゲート電極長手方
向に対して、垂直に切断したときの垂直断面図である。
図８に示すように、本素子は、素子分離領城８０１と活
性領城８０２とに大別された半導体基板８００の活性領
域８０２上に形成されたＭＩＳ型半導体素子である。８
０３は、界面窒素濃度１×１０20／ｃｍ3の窒化酸化膜
からなるゲート絶縁膜である。本素子において、ゲート
電極８０４両側のゲート電極側壁絶縁膜８０５に隣接
し、かつ、上記活性領域８０２の表面（ゲート絶縁膜８
０３と活性領域８０２の界面）Ａ‐Ａ’よりも上方まで
ソース、ドレイン領域８０６が存在し、ゲート電極長手
方向に対する垂直方向に関して、上記ゲート電極８０４
の端から、ソース、ドレイン領域の端（Ｂ−Ｂ'）の間
に活性領域と素子分離領域の境界（Ｃ−Ｃ'）が存在
し、ゲート電極長手方向に対して、垂直に切断したとき
の垂直断面における、半導体基板の活性領域表面Ａ‐
Ａ’と、ソース、ドレイン領域の表面との間隔（ｄ）
が、素子分離領域からゲート電極側に向かうにしたがっ
て増加する形状を有している。
【００５１】つまり、ソース、ドレイン領域８０６と上
部配線を接続するコンタクト孔８０７は、活性領域８０
２上に形成する必要はなく、素子分離領域８０１上まで
延在する積み上げ層上にまたがって形成すれば良い。こ
のため、上記ソース、ドレイン領域幅を加工限界まで縮
小することが可能となる。最小加工寸法Ｆまで許容でき
る装置を用いた場合、一般的に下地に対する上部パター
ンのフォトリソグラフィーの位置合せマージンは、１／
３Ｆ程度となるため、位置合せが最大にズレた場合でも
活性領域上にソース、ドレイン領城が確保される程度つ
まり、ゲート−素子分離間マージン幅(ゲート電極８０
４の端面からＣ-Ｃ'面までの距離)は、２／３Ｆ〜Ｆ程
度で良い。別の言い方をすると、活性化領域を電気的に
絶縁されたゲート・ソース・ドレインの３つの領城で覆
い、その際、ゲート及び素子分離領域の間に垂直段差を
作ることなく覆う構造である。
【００５２】また、本構造においては、ソース、ドレイ
ン領域に関して、ゲート電極に近づく程、活性領域表面
Ａ-Ａ'よりも上方にソース、ドレイン領域８０６の表面
が存在している。この結果、イオン注入法により、ソー
ス、ドレイン領域８０６への不純物ドーピングを行った
際、ゲート電極８０４近傍程、活性領域表面Ａ-Ａ’か
ら、上記ソース、ドレイン領城と半導体基板（一般的な
通常ＣＭＯＳの場合、ソース、ドレイン領域と逆導電型
のウエル領城）との接合までの深さ（ｄ'）が浅くな
り、微細化した際の短チャネル効果を効果的に抑制でき
る作用がある。
【００５３】上記構造を有するトランジスタ素子では、
上記ソース、ドレイン領域８０６の表面と上部配線とを
接続するためのコンタクト孔８０７は、少なくとも一部
が上記ソース、ドレイン領域の表面に存在すればよい。
この結果、本素子では、活性領域８０２上のソース、ド
レイン領域の占有面積に対して、ソース、ドレイン領域
のコンタクト孔との接触面積を大きくすることが可能と
なるため、コンタクト抵抗を下げることができる。さら
に、コンタクトの大きさに囚われず、素子の占有面積、
特にソースドレイン領域の占有面積を縮小できる作用が
ある。この作用により、ソース、ドレイン領域と半導体
基板（一般的な通常ＣＭＯＳの場合、ソース、ドレイン
領城と逆導電型のウエル領域）との接合面積を、コンタ
クト抵抗を犠牲にすることなく小さくすることが可能と
なり、接合容量を効果的に低減することが可能となる。
つまり、本構造では、コンタクト抵抗を犠牲にすること
なく、占有面積の縮小化、寄生容量（接合容量）の低
減、寄生抵抗の低減が可能となり、非常に大きな相互コ
ンダクタンスを得ることができる。
【００５４】本構造におけるトランジスタ素子では、電
流の流れ道に占める抵抗の高い領域（チャネルからコン
タクトまでの距離ｄ'）の割合が、非常に少なく、通常
の構造と比較し、ソース、ドレイン領域の寄生抵抗が減
少する。さらに、チャネル領域近傍のソース、ドレイン
領域から、コンタクト８０７に近づく程電流の流れる経
路が広がり、この作用からも、非常に寄生抵抗が小さく
なる。これらの作用により、素子の電流駆動能力が増加
し、相互コンダクタンスが向上する。
【００５５】しかしながら、本構造の素子では、ゲート
長をＦとすると、素子分離領域から素子分離領域までの
距離は、７／３Ｆ〜３Ｆ程度となる。このように、ゲー
ト電極に対して、素子分離が非常に近くなった場合、ゲ
ート電極と素子分離の応力により、従来技術のゲート絶
縁膜を適用した場合、ボロンのチャネル方向への異常拡
散の影響がより顕著になる。このため、本構造のような
素子では、ＰＭＯＳトランジスタ特性におけるＳ係数の
悪化およびオフリーク電流増大等のトランジスタ特性の
悪化が、通常構造の素子（ゲート-素子分離間マージン
が２．５Ｆ〜３Ｆの幅で形成されている素子）と比較し
てより顕著になる。しかし、本実施例では、ピーク窒素
濃度１×１０ 20／ｃｍ3の窒化酸化膜からなるゲート絶
縁膜膜が形成されており、実施例１と同様、ゲート絶縁
膜中のピーク窒素濃度を１×１０20／ｃｍ3以上にする
ことによってソース・ドレイン部からのボロンの部分異
常増速拡散を抑制することができるのである。
【００５６】
【発明の効果】本発明の表面チャネル型のデュアルゲー
ト構造トランジスタにおいては、ハロゲン元素が含まれ
るため、界面への窒素原子の導入による界面の劣化を低
減し、界面準位密度が低減して良好な界面を形成するこ
とができた。また、界面に含まれるハロゲン元素はシリ
コンと安定な結合を形成するため、ホットキャリア等に
よるキャリア注入に対してもダングリングボンドを形成
することがない。この結果トランジスタ特性と信頼性を
向上するという効果を有する。
【００５７】また、特にＰＭＯＳでは、ゲート絶縁膜に
１×１０20（／ｃｍ3）以上の窒素原子濃度の窒素を含
むことによって、５ｎｍ以下の薄いゲート絶縁膜におい
てもＰ型トランジスタに含まれるボロンがチャネルを付
き抜けることがないという効果を有する。また、ゲート
絶縁膜に１×１０20（／ｃｍ3）以上の十分な窒素原子
を含むため不純物の混入等によるしきい値電圧の変動が
低減されるため、しきい値電圧のバラツキが大きく低減
されプロセスの安定性が著しく向上する。
【００５８】さらに、本発明の浮遊ゲート型メモリセル
トランジスタにおけるゲート絶縁膜に適用した場合に
は、ホットキャリア耐性の向上により、メモリトランジ
スタの書き換え回数が増大するという効果を有する。
【００５９】絶縁ゲート型トランジスタの作製方法にお
いては、窒素を含むゲート絶縁膜を形成する工程とハロ
ゲン元素を導入する工程を考慮することによって、ゲー
ト絶縁膜に１×１０20（／ｃｍ3）以上の十分な濃度の
窒素原子をことができ、従って、Ｐ型トランジスタのゲ
ート電極に含まれるボロンがチャネルを付き抜けること
なく、トランジスタ特性とホットキャリア耐性を向上さ
せるという効果を有する。
【図面の簡単な説明】
【図１】 本発明に係わるデュアルゲートＣＭＯＳ型絶
縁ゲート型トランジスタ半導体装置を示す図である。
【図２】 本発明の実施例におけるＰＭＯＳトランジス
タにおけるフッ素濃度とフラットバンド電圧の関係を示
した図である。
【図３】 本発明の実施例におけるＰＭＯＳトランジス
タにおけるフッ素濃度とチャネルコンダクタンスの関係
を示した図である。
【図４】 本発明に係わる浮遊ゲートと制御ゲートを持
つメモリセルにおける絶縁ゲート型トランジスタ半導体
装置を示す図である。
【図５】 本発明に係わるデュアルゲートＣＭＯＳ型半
導体装置の製造方法を示す図である。
【図６】 本発明に係わるデュアルゲートＣＭＯＳ型半
導体装置の製造方法を示す図である。
【図７】 本発明に係わるＮＭＯＳトランジスタのホッ
トキャリアストレス結果を示す図である。
【図８】 本発明の実施例におけるソース・ドレイン部
に積み上げ構造を用いたトランジスタを示す図である。
【符号の説明】
１０１ 半導体基板 １０２ ｐ−ウエル １０３ ｎ−ウエル １０４ 素子分離領域 １０５ ゲート絶縁膜 １０６ａ ｎ＋多結晶ゲート電極 １０６ｂ ｐ＋多結晶ゲート電極 １０７ サイドウォールスペーサー １０８ 浅いｎ型拡散層 １０９ 浅いｐ型拡散層 １１０ サイドウォールスペーサー １１１ 深いｎ型拡散層 １１２ 深いｐ型拡散層 １１３ シリサイド膜 １１４ 層間絶縁膜 １１５ メタル配線 ４０１ シリコン基板 ４０２ 素子分離領域 ４０３ 金属配線 ４０４ ゲート絶縁膜 ４０５ 浮遊ゲート電極 ４０６ 層間絶縁膜 ４０７ 制御ゲート電極 ４０８ ソース領域 ４０９ ドレイン領域 ４１０ 絶縁膜 ５０１ 半導体基板 ５０２ ｐ−ウェル ５０３ ｎ−ウエル ５０４ 素子分離領域 ５０５ ゲート絶縁膜 ５０６ 窒素化ゲート絶縁膜 ５０７ ゲートポリシリコン膜 ５０８ フッ素注入 ５０９ 浅いｐ型拡散層 ５１０ 浅いｎ型拡散層 ５１１ サイドウォール絶縁膜 ５１２ Ｎ＋イオン注入 ５１３ 深いｎ型拡散層 ５１４ Ｐ＋イオン注入 ５１５ 深いｐ型拡散層 ５１６ シリサイド膜 ５１７ 層間絶縁膜 ５１８ メタル配線 ８００ 半導体基板 ８０１ 素子分離領域 ８０２ 活性領域 ８０３ ゲート絶縁膜 ８０４ ゲート電極 ８０５ ゲート電極側壁絶縁膜 ８０６ ソース・ドレイン領域 ８０７ コンタクト孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5F001 AA25 AA42 AA62 AB08 AD15 AD62 AF07 AF25 AG07 AG17 AG23 5F040 DA05 DA06 DA10 DA12 DA13 DB03 DC01 EA08 EC01 EC07 EC08 EC13 ED03 EF01 EF02 EH02 EH08 EK01 FA07 FA10 FA18 FA19 FB02 FB04 FC00 FC14 FC15 FC19 5F048 AA07 AA08 AB01 AC03 BA01 BB05 BB08 BB11 BB12 BC01 BC06 BE03 BF06 BF16 BG12 DA19 DA25 DA27 DA30 5F083 EP23 EP49 EP50 EP62 EP67 GA06 GA30 JA05 JA07 PR12 PR15 PR36

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 基板上にゲート絶縁膜を介してゲート電
    極を有する絶縁ゲート型トランジスタにおいて、シリコ
    ンと酸素を成分とする前記ゲート絶縁膜は、窒素原子と
    ハロゲン原子の両方を含むことを特徴とする絶縁ゲート
    型トランジスタ。
  2. 【請求項２】 前記ゲート絶縁膜の窒素原子濃度が、１
    ×１０20ｃｍ-3以上であることを特徴とする請求項１に
    記載の絶縁ゲート型トランジスタ。
  3. 【請求項３】 前記絶縁ゲート型トランジスタのソース
    ・ドレイン領域は、チャネル部よりも上方まで積み上が
    っていることを特徴とする請求項１または２に記載の絶
    縁ゲート型トランジスタ。
  4. 【請求項４】 前記ゲート絶縁トランジスタは、浮遊ゲ
    ート電極と、浮遊ゲート電極上に層間絶縁膜を介して設
    けられた制御ゲート電極を有する構造であることを特徴
    とする請求項１乃至３のいずれか１つに記載の絶縁ゲー
    ト型トランジスタ。
  5. 【請求項５】 前記ハロゲン原子がフッ素であることを
    特徴とする請求項１乃至４のいずれか１つに記載の絶縁
    ゲート型トランジスタ。
  6. 【請求項６】 前記ゲート絶縁膜の膜厚が０．５ｎｍ以
    上かつ５ｎｍ以下であることを特徴とする請求項１乃至
    ５のいずれか１つに記載の絶縁ゲート型トランジスタ。
  7. 【請求項７】 基板上にゲート絶縁膜を介してゲート電
    極を有する絶縁ゲート型トランジスタを製造する工程に
    おいて、前記ゲート絶縁膜として窒素原子を含むシリコ
    ン酸化膜を形成する工程と、該窒素原子を含むシリコン
    酸化膜にハロゲン元素を導入する工程を含むことを特徴
    とする絶縁ゲート型トランジスタの製造方法。
  8. 【請求項８】 前記窒素原子を含むシリコン酸化膜を形
    成する工程が、シリコン酸化膜を形成する工程と、この
    シリコン酸化膜を窒化する工程とであることを特徴とす
    る請求項７に記載の絶縁ゲート型トランジスタの製造方
    法。
  9. 【請求項９】 前記窒素原子を含むシリコン酸化膜を窒
    素化する工程が、アンモニアガスもしくは一酸化窒素ガ
    スにより窒化することを特徴とする請求項８に記載の絶
    縁ゲート型トランジスタの製造方法。
  10. 【請求項１０】 前記窒素原子を含むシリコン酸化膜を
    形成する工程が、一酸化窒素を用いて形成する工程であ
    ることを特徴とする請求項８に記載の絶縁ゲート型トラ
    ンジスタの製造方法。
  11. 【請求項１１】 前記窒素原子を含むシリコン酸化膜を
    形成する工程が、一酸化二窒素ガスを用いてシリコン酸
    化膜を形成後、一酸化窒素あるいはアンモニアガスによ
    り窒化を行う工程であることを特徴とする請求項８に記
    載の絶縁ゲート型トランジスタの製造方法。
  12. 【請求項１２】 前記ハロゲン元素を導入する工程が、
    フッ素をイオン注入する工程であることを特徴とする請
    求項７乃至１１のいずれか１つに記載の絶縁ゲート型ト
    ランジスタの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344634A (ja) * 2005-06-07 2006-12-21 Renesas Technology Corp Ｃｍｏｓ型半導体装置の製造方法および、ｃｍｏｓ型半導体装置
US7541246B2 (en) 2004-06-14 2009-06-02 Fujitsu Limited Method of manufacturing semiconductor device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004281690A (ja) * 2003-03-14 2004-10-07 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
US20050118802A1 (en) * 2003-12-02 2005-06-02 Chang-Sheng Tsao Method for implementing poly pre-doping in deep sub-micron process
US7138691B2 (en) * 2004-01-22 2006-11-21 International Business Machines Corporation Selective nitridation of gate oxides
US7880241B2 (en) * 2007-02-23 2011-02-01 International Business Machines Corporation Low-temperature electrically activated gate electrode and method of fabricating same
KR20120133652A (ko) * 2011-05-31 2012-12-11 삼성전자주식회사 반도체 소자의 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4016587A (en) * 1974-12-03 1977-04-05 International Business Machines Corporation Raised source and drain IGFET device and method
JPH0574762A (ja) 1991-09-17 1993-03-26 Oki Electric Ind Co Ltd 絶縁膜形成方法
JP3068270B2 (ja) 1991-09-24 2000-07-24 日本電気株式会社 Ｍｏｓ型電界効果トランジスタ及びその製造方法
JP2997599B2 (ja) 1992-03-31 2000-01-11 三菱電機株式会社 半導体装置及びその製造方法
US5674788A (en) * 1995-06-06 1997-10-07 Advanced Micro Devices, Inc. Method of forming high pressure silicon oxynitride gate dielectrics
US5817536A (en) * 1996-03-25 1998-10-06 Advanced Micro Devices, Inc. Method to optimize p-channel CMOS ICs using Qbd as a monitor of boron penetration
JPH09307116A (ja) 1996-05-20 1997-11-28 Sharp Corp 絶縁ゲート型電界効果半導体装置及びその製造方法
US5821172A (en) * 1997-01-06 1998-10-13 Advanced Micro Devices, Inc. Oxynitride GTE dielectrics using NH3 gas
US5851888A (en) * 1997-01-15 1998-12-22 Advanced Micro Devices, Inc. Controlled oxide growth and highly selective etchback technique for forming ultra-thin oxide
TW405155B (en) * 1997-07-15 2000-09-11 Toshiba Corp Semiconductor device and its manufacture
JPH11111845A (ja) * 1997-10-03 1999-04-23 Toshiba Corp 半導体装置及びその製造方法
US6033998A (en) * 1998-03-09 2000-03-07 Lsi Logic Corporation Method of forming variable thickness gate dielectrics

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7541246B2 (en) 2004-06-14 2009-06-02 Fujitsu Limited Method of manufacturing semiconductor device
JP2006344634A (ja) * 2005-06-07 2006-12-21 Renesas Technology Corp Ｃｍｏｓ型半導体装置の製造方法および、ｃｍｏｓ型半導体装置
US7863125B2 (en) 2005-06-07 2011-01-04 Renesas Electronics Corporation Manufacturing method of CMOS type semiconductor device, and CMOS type semiconductor device

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Publication number Publication date
US6700170B1 (en) 2004-03-02

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