JP3918218B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にＭＩＳ（Metal InsulatorSemiconductor）トランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
昨今の素子の微細化、高速化に伴い、寄生抵抗を低減する手段として自己整合的に高融点金属シリサイドを形成するサリサイド（Self Aligned Silicide ）技術が広く提案され、既に製品化されている。また、素子の低消費電力化の要求から、Ｎ型及びＰ型ゲート電極を同時に有するデュアルゲート（Dual Gate ）構造が必要になってきている。
【０００３】
以下、従来のサリサイド技術を用いたデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を、図３５〜図３９の工程断面図を用いて説明する。
先ず、素子分離領域のＳｉ（シリコン）基板５１上に素子分離用酸化膜５２を形成した後、この素子分離用酸化膜５２によって分離された素子領域のうち、ＮＭＯＳトランジスタを形成する領域（以下、「ＮＭＯＳ領域」という）のＳｉ基板５１表面にはＰ型ウェル（well）５３を形成し、またＰＭＯＳトランジスタを形成する領域（以下、「ＰＭＯＳ領域」という）のＳｉ基板５１表面にはＮ型ウェル５４を形成する。続いて、Ｐ型ウェル５３及びＮ型ウェル５４上に、それぞれゲート酸化膜５５を介して多結晶シリコン膜からなるゲート電極５６を形成する（図３５参照）。
【０００４】
次いで、ＰＭＯＳ領域をレジスト（図示せず）でカバーした後、このレジスト、素子分離用酸化膜５２、及びＮＭＯＳ領域のゲート電極５６をマスクとして、ＮＭＯＳ領域のＰ型ウェル５３表面にＮ型不純物イオンを選択的にイオン注入し、ＬＤＤ（Lightly Doped Drain ）構造をなす低濃度のＮ^- 不純物領域（図示せず）を形成する。同様にして、ＰＭＯＳ領域のＮ型ウェル５４表面にＰ型不純物イオンを選択的にイオン注入し、ＬＤＤ構造をなす低濃度のＰ^- 不純物領域（図示せず）を形成する。その後、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極５６の各側面に絶縁膜からなるゲートサイドウォール５７を形成し、更に基体全面に犠牲酸化膜としてのシリコン酸化膜５８を堆積する。
【０００５】
続いて、ＰＭＯＳ領域をレジスト５９でカバーした後、このレジスト５９、素子分離用酸化膜５２、ＮＭＯＳ領域のゲート電極５６、及びこのゲート電極５６側面のゲートサイドウォール５７をマスクとして、ＮＭＯＳ領域のＰ型ウェル５３表面にＮ型不純物イオンとして例えばＡｓ⁺ （砒素イオン）を選択的にイオン注入する。こうして、Ｎ^- 不純物領域と一体となってＬＤＤ構造のソース／ドレインを構成する高濃度のＮ⁺ 不純物領域６０ａ、６０ｂを形成する。このとき、ＮＭＯＳ領域のゲート電極５６にもＡｓ⁺ がイオン注入されるため、このゲート電極５６はＮ型ゲート電極５６ａとなる（図３６参照）。
【０００６】
次いで、レジスト５９を除去し、ＮＭＯＳ領域をレジスト６１でカバーした後、このレジスト６１、素子分離用酸化膜５２、ＰＭＯＳ領域のゲート電極５６、及びこのゲート電極５６側面のゲートサイドウォール５７をマスクとして、ＰＭＯＳ領域のＮ型ウェル５４表面にＰ型不純物イオンとして例えばＢＦ₂ ⁺ （弗化硼素イオン）を選択的にイオン注入する。こうして、Ｐ^- 不純物領域と一体となってＬＤＤ構造のソース／ドレインを構成する高濃度のＰ⁺ 不純物領域６２ａ、６２ｂを形成する。このとき、ＰＭＯＳ領域のゲート電極５６にもＢＦ₂ ⁺ がイオン注入されるため、ゲート電極５６ｂはＰ型ゲート電極５６ｂとなる（図３７参照）。
【０００７】
次いで、レジスト６１を除去した後、熱処理を行い、Ｎ^- 不純物領域及びＮ⁺不純物領域６０ａ、６０ｂ、Ｐ^- 不純物領域及びＰ⁺ 不純物領域６２ａ、６２ｂ、並びにＮ型及びＰ型ゲート電極５６ａ、５６ｂ中に注入された不純物イオンを活性化する。
続いて、シリコン酸化膜５８を除去した後、基体全面に高融点金属膜として例えばＴｉ（チタン）膜６３を成膜する（図３８参照）。
【０００８】
次いで、２ステップアニール法を用いて、Ｎ⁺ 不純物領域６０ａ、６０ｂ及びＰ⁺ 不純物領域６２ａ、６２ｂ並びにＮ型及びＰ型ゲート電極５６ａ、５６ｂ上に蒸着したＴｉ膜６３のシリサイド化を行う。
即ち、ｌ回目の熱処理により、Ｎ⁺ 不純物領域６０ａ、６０ｂ及びＰ⁺ 不純物領域６２ａ、６２ｂ上のＴｉ膜６３のシリサイド化して、Ｃ４９相のＴｉＳｉ₂（チタンシリサイド）膜６３ａを形成する。同時に、Ｎ型及びＰ型ゲート電極５６ａ、５６ｂ上のＴｉ膜６３のシリサイド化してＣ４９相のＴｉＳｉ₂ 膜６３ｂを形成する。このとき、素子分離用酸化膜５２やゲートサイドウォール５７の上のＴｉ膜６３はその下地膜と反応しないままＴｉ膜６３として残るが、この未反応のＴｉ膜６３はアンモニア過水等を用いて選択的に除去する。そして２回目の熱処理により、Ｃ４９相のＴｉＳｉ₂ 膜６３ａ、６３ｂを相対的に低抵抗のＣ５４相のＴｉＳｉ₂ 膜６３ａ、６３ｂに相転移させる。こうして、Ｎ⁺ 不純物領域６０ａ、６０ｂ及びＰ⁺ 不純物領域６２ａ、６２ｂ上にＣ５４相のＴｉＳｉ₂ 膜６３ａを、Ｎ型及びＰ型ゲート電極５６ａ、５６ｂ上にＣ５４相のＴｉＳｉ₂ 膜６３ｂを、それぞれ自己整合的に形成する。
【０００９】
次いで、基体全面に層間絶縁膜６４を形成する。その後、この層間絶縁膜６４に、Ｎ⁺ 不純物領域６０ａ、６０ｂ及びＰ⁺ 不純物領域６２ａ、６２ｂ上のＴｉＳｉ₂ 膜６３ａ並びにＮ型及びＰ型ゲート電極５６ａ、５６ｂ上のＴｉＳｉ₂ 膜６３ｂに達する接続孔を開口する。続いて、これらの接続孔内を例えばＷ（タングステン）プラグ６５で埋め、更にこれらのＷプラグ６５に接続する配線層６６をそれぞれ形成した後、基体全面に表面保護膜６７を形成する（図３９参照）。こうして、デュアルゲート構造のＣ−ＭＯＳトランジスタを作製する。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のサリサイド技術を用いてデュアルゲート構造のＣ−ＭＯＳトランジスタの製造した場合、幾つかの問題が生じる。
例えば、素子の微細化に伴い、ソース／ドレインを構成するＮ⁺ 不純物領域６０ａ、６０ｂの幅が狭くなると、ＴｉＳｉ₂ 膜６３ａを含めたＮ⁺ 不純物領域６０ａ、６０ｂのシート抵抗が高くなる。即ち、Ｎ⁺ 不純物領域６０ａ、６０ｂ上に形成したＴｉＳｉ₂ 膜６３ａのシート抵抗の線幅依存性、いわゆる細線効果が生じるという問題がある。
【００１１】
なお、この細線効果を抑制するため、Ｎ⁺ 不純物領域６０ａ、６０ｂ、Ｐ⁺ 不純物領域６２ａ、６２ｂ、並びにＮ型及びＰ型ゲート電極５６ａ、５６ｂの表面に非晶質層を形成してシリサイド化反応を促進し、且つシリサイド化するための２段階の熱処理の中間に更に熱処理を追加することが提案されている（特開平５−２９１１８０号参照）。しかし、この場合、追加の熱処理によってＴｉＳｉ₂膜６３ａ、６３ｂがＮ⁺ 不純物領域６０ａ、６０ｂ及びＰ⁺ 不純物領域６２ａ、６２ｂ並びにＮ型及びＰ型ゲート電極５６ａ、５６ｂ上から素子分離用酸化膜５２やゲートサイドウォール５７上にまではみ出して成長し、Ｎ⁺ 不純物領域６０ａ、６０ｂ上のＴｉＳｉ₂ 膜６３ａとＮ型ゲート電極５６ａ上のＴｉＳｉ₂ 膜６３ｂとが短絡し、またＰ⁺ 不純物領域６２ａ、６２ｂ上のＴｉＳｉ₂ 膜６３ａとＰ型ゲート電極５６ｂ上のＴｉＳｉ₂ 膜６３ｂとが短絡するおそれが生じ、トランジスタ特性を劣化させるという問題がある。
【００１２】
また、ＮＭＯＳ領域のＰ型ウェル５３表面にＮ型不純物イオンとしてのＡｓ⁺をイオン注入してソース／ドレインを構成するＮ⁺ 不純物領域６０ａ、６０ｂを形成する際、このＡｓ⁺ の飛程はＢＦ₂ ⁺ の飛程よりも小さく、またＮ型不純物としてのＡｓ（砒素）はＰ型不純物としてのＢ（硼素）よりもその拡散係数が小さいことから、Ｎ⁺ 不純物領域６０ａ、６０ｂの接合深さは浅くなる。このため、Ｎ⁺ 不純物領域６０ａ、６０ｂ上にＴｉＳｉ₂ 膜６３ａを形成する際にアロイスパイクが発生し易く、Ｎ⁺ 不純物領域６０ａ、６０ｂでの接合リークが生じ易くて、信頼性が低下するという問題がある。
【００１３】
また、接合深さの浅いＮ⁺ 不純物領域６０ａ、６０ｂはその表面の不純物濃度を低くすることが困難であり、更にシリコン酸化膜５８を通してＡｓ⁺ をイオン注入することによるノックオン効果によってＯ（酸素）原子がＳｉ基板５０中に混入する。このため、Ｎ⁺ 不純物領域６０ａ、６０ｂ上に蒸着したＴｉ膜６３のシリサイド化反応が抑制されて、そのシート抵抗を十分に低くすることが困難になり、トランジスタ特性が劣化するという問題がある。
【００１４】
そこで本発明は、上記問題点を鑑みてなされたものであり、サリサイド技術を用いたデュアルゲート構造の半導体装置における細線効果を抑制すると共に、トランジスタ特性の劣化及び信頼性の低下を防止することができる半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明者は、上記課題を解決するために、特願平８−７５２１７号の「半導体装置の製造方法」を既に提案している。特願平８−７５２１７号においては、ソース／ドレインを構成するＮ⁺ 不純物領域及びＰ⁺ 不純物領域、並びにＮ型及びＰ型ゲート電極の表面にイオン注入を行って非晶質層を形成する際に、これらの表面から犠牲酸化膜及び自然酸化膜を除去した状態でイオン注入を行うこととしている。
【００１６】
このことにより、ノックオンされたＯ原子によってシリサイド化反応が抑制されることを防止することができると共に、十分な厚さの非晶質層を形成してシリサイド化反応を促進し、Ｎ⁺ 不純物領域及びＰ⁺ 不純物領域における細線効果を抑制することができる。また、シリサイド化するための２ステップアニール法の２段階の熱処理の中間に追加する熱処理が不要となるため、この追加の熱処理によるＴｉＳｉ₂ 膜のはみ出し成長による短絡のおそれがなくなり、トランジスタ特性の劣化を防止することができる。
【００１７】
このようにして、Ｓｉ基板表面のＮ⁺ 不純物領域及びＰ⁺ 不純物領域上にＴｉＳｉ₂ 膜を自己整合的形成する場合に、十分に低抵抗なＴｉＳｉ₂ 膜を得ることができ、細線効果を抑制することができるようになった。
【００１８】
しかし、本発明者のその後の実験によれば、ゲート電極上に形成された高融点金属シリサイド膜、特にＡｓ⁺ を高濃度にイオン注入したＮ型ゲート電極上に形成された高融点金属シリサイド膜は、そのゲート幅が０．３μｍ以下の細線領域においては、そのシート抵抗が高くなる傾向を示す線幅依存性を発見した。従って、ゲート電極、特にＮ型ゲート電極上に形成された高融点金属シリサイド膜の細線効果をいかに抑制するかという新たな課題が生じた。
【００１９】
この新たな課題について種々に検討した結果、本発明者は、ゲート電極の材質として、従来の多結晶シリコン膜の代わりに非晶質シリコン膜を用いることを想到した。そして従来の製造方法において、多結晶シリコン膜の代わりに非晶質シリコン膜を用い、この非晶質シリコン膜からなるゲート電極上に高融点金属シリサイド膜を形成したところ、十分に低抵抗な高融点金属シリサイド膜を得ることができ、その細線効果が抑制されることを確認した。
【００２０】
しかし、この非晶質シリコン膜からなるゲート電極の場合には、細線効果を抑制することができる代わりに、いわゆるゲート電極の空乏化が顕著に生じることが明らかになった。即ち、所定の印加電圧Ｖ_CCにおけるゲート容量Ｃの量子力学的効果（Quantumn Mechanical Effect）を考慮したゲート酸化膜容量Ｃ_OXに対する比Ｃ／Ｃ_OXをとると、従来の多結晶シリコン膜からなるゲート電極の場合は９０％以上であったものが、非晶質シリコン膜からなるゲート電極の場合は９０％以下になった。そしてこの傾向は、Ｐ型ゲート電極よりもＮ型ゲート電極において顕著であった。
【００２１】
こうしたゲート電極の空乏化、特に顕著なＮ型ゲート電極の空乏化の原因は、次のように考えられる。即ち、ゲート電極に例えばＡｓ⁺ をイオン注入する際、このＡｓ⁺ の飛程は相対的に小さく、またＡｓの拡散係数も相対的に小さいため、Ａｓがゲート電極全体に十分に拡散しないこと、そして多結晶シリコン膜の場合はＡｓ⁺ が結晶のグレインに沿って深くまで注入されるが、非晶質シリコン膜の場合はＡｓ⁺ が多結晶シリコンに比べて浅い領域にしか注入されないため、ゲート電極の表面近傍だけが所望の高濃度のＮ型領域になっていること等により、Ｎ型ゲート電極の空乏化が顕著に生じると考えられる。
【００２２】
こうしたゲート電極の空乏化を抑制する手段として、ゲート電極にＰ型及びＮ型不純物イオンを注入した後、その活性化のための熱処理を高温化、長時間化して、不純物の拡散を十分に行うことが考えられる。しかし、この場合は、特にＰ型不純物として拡散係数が大きいＢを用いるＰＭＯＳトランジスタにおいて、不純物拡散によるパンチスルー（punch through ）によりトランジスタ特性が劣化するという問題が生じる。
【００２３】
また、ゲート電極の空乏化を抑制する他の手段として、ゲート電極の厚さを薄くすることが考えられる。しかし、この場合、ゲート電極上に高融点金属シリサイド膜を形成する際に、この高融点金属シリサイド膜の部分的な過成長（突き抜け）により、ゲート酸化膜の耐圧が劣化するという問題が生じる。このゲート酸化膜の耐圧劣化を抑制するためには、ゲート電極の厚さとして１５０ｎｍ以上が必要であるが、この厚さではゲート電極の空乏化が顕著になり、トランジスタ特性の劣化が避けられないという問題がある。
【００２４】
以上のように、ゲート電極上に形成された高融点金属シリサイド膜の細線効果を抑制するために、ゲート電極の材質として従来の多結晶シリコン膜の代わりに非晶質シリコン膜を用いるとしても、従来の製造方法をそのまま使用したのではゲート電極の空乏化等の新たな問題が生じる。
【００２５】
従って、本発明者は、ゲート電極の材質として従来の多結晶シリコン膜の代わりに非晶質シリコン膜を用いる場合に、ゲート電極上に形成された高融点金属シリサイド膜の細線効果の抑制に加えて、ゲート電極の空乏化を抑制すると共に、ゲート耐圧を確保し、トランジスタ特性の劣化を防止することが可能な製造方法を検討した。また、細線効果を抑制することが可能な非晶質シリコン膜とゲート電極の空乏化を抑制することが可能な多結晶シリコン膜との互いの長所を活用することが可能な複合的なゲート電極構造を検討した。そして、こうした検討の結果として、本発明者は、以下の本発明に係る半導体装置の製造方法を想到した。
【００２６】
請求項１に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を形成した後、前記多結晶シリコン膜に所定の不純物イオンを注入する工程と、前記多結晶シリコン膜上に非晶質シリコン膜を形成した後、これらの非晶質シリコン膜及び多結晶シリコン膜を所定の形状にパターニングして、下層の多結晶シリコン膜と上層の非晶質シリコン膜との２層膜構造からなるゲート電極を形成する第１の工程と、半導体基板表面及びゲート電極に所定の不純物を添加して、不純物領域を形成すると共にゲート電極を導電化する第２の工程と、基体全面に高融点金属膜を堆積した後、熱処理により不純物領域上及びゲート電極上の高融点金属膜をシリサイド化すると共に未反応の高融点金属膜をエッチング除去して、不純物領域上及びゲート電極上に高融点金属シリサイド膜を自己整合的に形成する第３の工程とを具備することを特徴とする。
【００２７】
このように請求項１に係る半導体装置の製造方法においては、下層の多結晶シリコン膜と上層の非晶質シリコン膜との２層膜構造からなるゲート電極を形成することにより、不純物イオンが結晶のグレインに沿って深くまで注入されるという性質をもつ多結晶シリコン膜がゲート電極の下層を構成するため、ゲート電極全体に不純物が均一性よく拡散されて、ゲート電極の空乏化を抑制することができる。また、ゲート電極上に高融点金属シリサイド膜を自己整合的に形成する際に、ゲート電極の上層を構成する非晶質シリコン膜上に高融点金属膜が直接に堆積されて、熱処理によりシリサイド化されるため、このシリサイド化反応が促進されて十分な低抵抗化を実現することが可能となり、ゲート電極上に形成された高融点金属シリサイド膜の細線効果を抑制することができる。
【００２８】
このようにして、ゲート電極の空乏化を抑制することが可能な多結晶シリコン膜の長所と高融点金属シリサイド膜の細線効果を抑制することが可能な非晶質シリコン膜の長所を活用することが可能になるため、ゲート電極上に形成した高融点金属シリサイド膜の細線効果及びゲート電極の空乏化を同時に抑制することができる。
また、ゲート電極の空乏化を抑制するためにゲート電極の厚さを必要以上に薄くすことがなくなるため、ゲート電極上に高融点金属シリサイド膜を形成する際の高融点金属シリサイド膜の部分的な過成長（突き抜け）によるゲート酸化膜の耐圧劣化を防止することができる。更に、ゲート電極の空乏化を抑制するために不純物イオン活性化の際の高温、長時間の熱処理を行う必要がなくなるため、特にＰＭＯＳトランジスタにおける拡散係数の大きい不純物の拡散によるパンチスルーや短チャネル効果の発生を防止し、トランジスタ特性の劣化を防止することができる。
【００２９】
また、半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を形成した後、この多結晶シリコン膜に所定の不純物イオンを注入する工程と、多結晶シリコン膜上に非晶質シリコン膜を形成した後、これらの非晶質シリコン膜及び多結晶シリコン膜を所定の形状にパターニングして、下層の多結晶シリコン膜と上層の非晶質シリコン膜との２層膜構造からなるゲート電極を形成する工程とを具備する構成とすることから、２層膜構造のゲート電極に所定の不純物を添加する前に、不純物濃度が低くなる傾向にあるゲート電極の下層を構成する多結晶シリコン膜に予め所定の不純物イオンを注入して、この下層の不純物濃度を高くすることが可能になるため、ゲート電極全体の不純物濃度が均一化されて、より効果的にゲート電極の空乏化を抑制することができる。
【００３０】
また、請求項２に係る半導体装置の製造方法は、第１及び第２の素子領域の半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を形成した後、前記第１の素子領域における 前記多結晶シリコン膜に第１導電型の不純物イオンを選択的に注入する工程と、前記多結晶シリコン膜上に非晶質シリコン膜を形成した後、これらの非晶質シリコン膜及び多結晶シリコン膜を所定の形状にパターニングして、下層の多結晶シリコン膜と上層の非晶質シリコン膜との２層膜構造からなる第１及び第２のゲート電極をそれぞれ第１及び第２の素子領域に形成する第１の工程と、第１の素子領域の半導体基板表面及び第１のゲート電極に第１導電型の不純物イオンを選択的に注入し、第２の素子領域の半導体基板表面及び第２のゲート電極に第２導電型の不純物イオンを選択的に注入した後、熱処理により不純物イオンを活性化して、第１及び第２の素子領域にそれぞれ第１導電型及び第２導電型の不純物領域を形成すると共に、第１及び第２のゲート電極をそれぞれ第１導電型及び第２導電型のゲート電極にする第２の工程と、基体全面に高融点金属膜を堆積した後、熱処理により第１導電型及び第２導電型の不純物領域上並びに第１導電型及び第２導電型のゲート電極上の高融点金属膜をシリサイド化すると共に、未反応の高融点金属膜をエッチング除去して、第１導電型及び第２導電型の不純物領域上並びに第１導電型及び第２導電型のゲート電極上に高融点金属シリサイド膜を自己整合的に形成する第３の工程とを具備することを特徴とする。
【００３１】
このように請求項２に係る半導体装置の製造方法においては、第１及び第２の素子領域に第１導電型及び第２導電型の不純物領域を形成すると共に、下層の多結晶シリコン膜と上層の非晶質シリコン膜との２層膜構造からなる第１導電型及び第２導電型のゲート電極を形成し、これら第１導電型及び第２導電型の不純物領域上並びに第１導電型及び第２導電型のゲート電極上に高融点金属シリサイド膜を自己整合的に形成することにより、Ｎ型及びＰ型ゲート電極を同時に有するいわゆるデュアルゲート構造であっても、ゲート電極の空乏化を抑制することが可能な多結晶シリコン膜の長所と高融点金属シリサイド膜の細線効果を抑制することが可能な非晶質シリコン膜の長所を活用して、ゲート電極上に形成した高融点金属シリサイド膜の細線効果及びゲート電極の空乏化を同時に抑制することが可能になるため、デュアルゲート構造の素子の微細化、高速化に寄与することができる。
【００３２】
また、第１及び第２の素子領域の半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を形成した後、第１の素子領域における多結晶シリコン膜に第１導電型の不純物イオンを選択的に注入する工程と、多結晶シリコン膜上に非晶質シリコン膜を形成した後、これらの非晶質シリコン膜及び多結晶シリコン膜を所定の形状にパターニングして、下層の多結晶シリコン膜と上層の非晶質シリコン膜との２層膜構造からなる第１及び第２のゲート電極をそれぞれ前記第１及び第２の素子領域に形成する工程とを具備する構成とすることにより、第１の素子領域における２層膜構造の第１のゲート電極に第１導電型の不純物を添加する前に、不純物濃度が低くなる傾向にある第１のゲート電極の下層を構成する多結晶シリコン膜に予め第１導電型の不純物イオンを選択的に注入して、この下層の不純物濃度を高くすることが可能になるため、より効果的に第１導電型のゲート電極の空乏化を抑制することができる。
【００３３】
また、請求項３に係る半導体装置の製造方法は、上記請求項８に係る半導体装置の製造方法において、第１の素子領域における多結晶シリコン膜に選択的に注入する第１導電型の不純物イオンがＮ型不純物イオンである構成とすることにより、特にゲート電極の空乏化が顕著に生じる傾向にあるＮ型ゲート電極の下層の不純物濃度を高くして、より効果的にＮ型ゲート電極の空乏化を抑制することができる。
【００３４】
また、請求項４に係る半導体装置の製造方法は、上記請求項３に係る半導体装置の製造方法において、第１の素子領域における多結晶シリコン膜にＮ型不純物イオンを選択的に注入する工程の後、第２の素子領域における多結晶シリコン膜にＰ型不純物イオンを選択的に注入する工程を具備する構成とすることにより、Ｎ型ゲート電極の下層の不純物濃度のみならず、Ｐ型ゲート電極の下層の不純物濃度をも高くして、より効果的にＮ型及びＰ型双方のゲート電極の空乏化を抑制することができる。
【００３５】
また、請求項５に係る半導体装置の製造方法は、第１及び第２の素子領域の半導体基板上にゲート絶縁膜を介して非晶質シリコン膜を堆積した後、この非晶質シリコン膜を所定の形状にパターニングして、非晶質シリコン膜からなる第１及び第２のゲート電極を形成する第１の工程と、第１の素子領域の半導体基板表面及び第１のゲート電極にＮ型不純物イオンを選択的に注入した後、Ｎ型不純物イオンを活性化する熱処理条件の気相成長法により基体全面に絶縁膜を形成し、同時に前記第１の素子領域の半導体基板表面にＮ型不純物領域を形成すると共に、第１のゲート電極をＮ型ゲート電極にする第２の工程と、前記絶縁膜を通して第２の素子領域の前記半導体基板表面及び第２のゲート電極にＰ型不純物イオンを選択的に注入した後、所定の熱処理によりＰ型不純物イオンを活性化して、第２の素子領域の半導体基板表面にＰ型不純物領域を形成すると共に、第２のゲート電極をＰ型ゲート電極にする第３の工程と、前記絶縁膜を除去してから基体全面に高融点金属膜を堆積した後、熱処理によりＮ型及びＰ型不純物領域上並びにＮ型及びＰ型ゲート電極上の高融点金属膜をシリサイド化すると共に、未反応の高融点金属膜をエッチング除去して、Ｎ型及びＰ型不純物領域上並びにＮ型及びＰ型ゲート電極上に高融点金属シリサイド膜を自己整合的に形成する第４の工程とを具備することを特徴とする。
【００３６】
このように請求項５に係る半導体装置の製造方法においては、非晶質シリコン膜からなるＮ型及びＰ型ゲート電極上に高融点金属シリサイド膜を自己整合的に形成していることにより、これらＮ型及びＰ型ゲート電極上に形成された高融点金属シリサイド膜の細線効果を抑制することができる。
【００３７】
また、第１のゲート電極にＮ型不純物イオンを選択的に注入し、このＮ型不純物イオンを活性化するための第１の熱処理を行った後に、第２のゲート電極にＰ型不純物イオンを選択的に注入し、このＰ型不純物イオンを活性化するための第２の熱処理を行うことにより、第１の熱処理の際には未だ第２のゲート電極にＰ型不純物は添加されていないため、イオン注入する際のＮ型不純物イオンの飛程が相対的に小さく、またＮ型不純物の拡散係数が相対的に小さくとも、拡散係数が大きいＰ型不純物の拡散によるパンチスルーや短チャネル効果の発生等によりＰＭＯＳトランジスタ特性の劣化を招くことなく、非晶質シリコン膜からなる第１のゲート電極全体にＮ型不純物を十分に拡散することが可能になるため、特に顕著に生じる傾向にあるＮ型ゲート電極の空乏化を抑制することができる。
【００３８】
このようにして、Ｎ型ゲート電極の導電化をＰ型ゲート電極の導電化よりも先行させることによってＮ型ゲート電極の空乏化の抑制を可能にすると共に、ゲート電極上に形成した高融点金属シリサイド膜の細線効果を抑制することが可能な非晶質シリコン膜を長所を活用することにより、デュアルゲート構造であっても、Ｎ型ゲート電極の空乏化とゲート電極上に形成した高融点金属シリサイド膜の細線効果とを同時に抑制することができる。更に、ゲート電極の空乏化を抑制するためにゲート電極の厚さを薄くする必要がなくなるため、ゲート電極上に高融点金属シリサイド膜を形成する際の高融点金属シリサイド膜の部分的な過成長（突き抜け）によるゲート酸化膜の耐圧劣化を防止し、トランジスタ特性の劣化を防止することができる。
【００３９】
また、非晶質シリコン膜からなるＮ型及びＰ型ゲート電極上に高融点金属シリサイド膜を自己整合的に形成していること、及び非晶質シリコン膜からなる第１のゲート電極にＮ型不純物イオンを選択的に注入した後に絶縁膜を形成しているが、この絶縁膜を形成する際の熱処理条件がＮ型不純物イオンを活性化するに足りる条件であることにより、Ｎ型及びＰ型ゲート電極上に形成された高融点金属シリサイド膜の細線効果を抑制し、Ｎ型ゲート電極の空乏化を抑制し、ゲート酸化膜の耐圧劣化によるトランジスタ特性の劣化を防止することができる。
また、第１のゲート電極へのＮ型不純物イオンの注入後に形成した絶縁膜は、第２の素子領域の半導体基板表面及び第２のゲート電極にＰ型不純物イオンを選択的に注入する際のスクリーン酸化膜となるため、拡散係数が大きいＰ型不純物であっても、第２の素子領域の半導体基板表面に形成するＰ型不純物領域の接合深さを容易に浅くすることが可能になり、ＰＭＯＳトランジスタ特性を向上させることができる。
【００４０】
なお、本発明に関連する先行技術として、特開平３−２０９８３４号の「ＭＩＳ型半導体装置の製造方法」及び特開平７−３７９９２号の「半導体装置の製造方法」がある。以下、本発明との本質的な差異について述べておく。
【００４１】
特開平３−２０９８３４号の「ＭＩＳ型半導体装置の製造方法」においては、その請求項１に「露出した多結晶シリコン表面にチタンシリサイドを自己整合的に形成する半導体装置の製造方法において、半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を形成する工程と、……多結晶シリコン膜に不純物イオンを注入することにより該多結晶シリコン膜の表面近傍をアモルファス化する工程と、該多結晶シリコン膜をフォトリソ技術とエッチング技術によりゲート電極および配線に加工する工程と、……半導体基板全面にチタン金属膜を形成する工程と、該チタン金属膜を形成した半導体基板を加熱処理することにより露出したシリコン表面および前記ゲート電極上のチタンをチタンシリサイドに変化させる工程と、該チタンシリサイド以外のチタン化合物及びチタン金属を選択的に除去する工程からなることを特徴とするＭＩＳ型半導体装置の製造方法」とある。
【００４２】
特開平３−２０９８３４号に係る製造方法は、半導体基板上にゲート絶縁膜を介して形成した多結晶シリコン膜に不純物イオンを注入してその表面近傍をアモルファス化し、この表面近傍をアモルファス化した多結晶シリコン膜をゲート電極に加工し、このゲート電極上にチタン金属膜を形成し、加熱処理によりゲート電極表面のアモルファス化したシリコン層を全てチタンシリサイド化して、ゲート電極上にチタンシリサイドを自己整合的に形成するものである。
【００４３】
従って、本発明の請求項１に係る半導体装置の製造方法、即ち、半導体基板上にゲート絶縁膜を介して下層の多結晶シリコン膜と上層の非晶質シリコン膜との２層膜構造からなるゲート電極を形成し、このゲート電極上に高融点金属膜を堆積し、熱処理によりゲート電極上の高融点金属膜をシリサイド化して、ゲート電極上に高融点金属シリサイド膜を自己整合的に形成することを特徴とする半導体装置の製造方法は、特開平３−２０９８３４号の製造方法と本質的に異なる。
【００４４】
同様に、本発明の請求項５に係る半導体装置の製造方法、即ち、第１及び第２の素子領域の半導体基板上にゲート絶縁膜を介して非晶質シリコン膜からなる第１及び第２のゲート電極を形成し、第１のゲート電極にＮ型不純物イオンを選択的に注入した後、第１の熱処理によりＮ型不純物イオンを活性化して第１のゲート電極をＮ型ゲート電極にし、続いて、第２のゲート電極にＰ型不純物イオンを選択的に注入した後、第２の熱処理によりＰ型不純物イオンを活性化して第２のゲート電極をＰ型ゲート電極し、これらのＮ型及びＰ型ゲート電極上に高融点金属シリサイド膜を自己整合的に形成することを特徴とする半導体装置の製造方法も、特開平３−２０９８３４号の製造方法と本質的に異なる。
【００４５】
特開平７−３７９９２号に係る製造方法は、ゲート絶縁膜が形成された半導体基板上にアモルファスシリコン層を形成した後、このアモルファスシリコン層を熱処理によって多結晶シリコン層にし、この多結晶シリコン層に金属シリサイド層を形成し、この金属シリサイド層および多結晶シリコン層をパターニングしてゲート電極を形成する形成するものである。
従って、本発明の請求項１に係る半導体装置の製造方法、即ち、半導体基板上にゲート絶縁膜を介して下層の多結晶シリコン膜と上層の非晶質シリコン膜との２層膜構造からなるゲート電極を形成し、このゲート電極上に高融点金属シリサイド膜を自己整合的に形成することを特徴とする半導体装置の製造方法は、特開平７−３７９９２号の製造方法と本質的に異なる。
【００４６】
同様に、本発明の請求項５に係る半導体装置の製造方法、即ち、第１及び第２の素子領域の半導体基板上にゲート絶縁膜を介して非晶質シリコン膜からなる第１及び第２のゲート電極を形成し、第１のゲート電極にＮ型不純物イオンを選択的に注入した後、第１の熱処理によりＮ型不純物イオンを活性化して第１のゲート電極をＮ型ゲート電極にし、続いて、第２のゲート電極にＰ型不純物イオンを選択的に注入した後、第２の熱処理によりＰ型不純物イオンを活性化して第２のゲート電極をＰ型ゲート電極し、これらのＮ型及びＰ型ゲート電極上に高融点金属シリサイド膜を自己整合的に形成することを特徴とする半導体装置の製造方法も、特開平７−３７９９２号の製造方法と本質的に異なる。
【００４７】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
（第１の実施形態）
本発明の第１の実施の形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタ及びその製造方法を、図１〜図１４を用いて説明する。ここで、図１は本実施形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタを示す断面図であり、図２〜図１２はそれぞれ図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図であり、図１３は図１のＣ−ＭＯＳトランジスタのゲート電極の幅とシート抵抗との関係を示すグラフであり、図１４は本実施形態の比較例の不純物領域及びゲート電極の幅とシート抵抗との関係を示すグラフである。
【００４８】
図１に示すように、素子分離領域のＳｉ基板１１上には、素子分離用酸化膜１２が形成されており、この素子分離用酸化膜１２によって素子領域が分離されている。なお、この素子分離用酸化膜１２の代わりに、トレンチ法を用いて形成した素子分離用溝によって素子領域を分離してもよい。
また、これらの素子領域のうち、ＮＭＯＳ領域のＳｉ基板１１表面にはＰ型ウェル１３が形成され、ＰＭＯＳ領域のＳｉ基板１１表面にはＮ型ウェル１４が形成されている。更に、ＭＯＳトランジスタのソース／ドレイン間のパンチスルーの抑制を目的とした埋め込み層（図示せず）も形成されている。
【００４９】
また、ＮＭＯＳ領域のＰ型ウェル１３表面には、Ｎ型不純物として例えばＡｓが添加された高濃度のＮ⁺ 不純物領域１５ａ、１５ｂが相対して形成され、これらＮ⁺ 不純物領域１５ａ、１５ｂに挟まれた領域がチャネル領域となっている。そして、これらＮ⁺ 不純物領域１５ａ、１５ｂに隣接して、そのチャネル領域側には、低濃度のＮ^- 不純物領域（図示せず）が形成されている。こうして、Ｎ⁺不純物領域１５ａ、１５ｂとＮ^- 不純物領域とが一体となってＬＤＤ構造のソース／ドレインを構成している。
【００５０】
同様にして、ＰＭＯＳ領域のＮ型ウェル１４表面には、Ｐ型不純物として例えばＢが添加された高濃度のＰ⁺ 不純物領域１６ａ、１６ｂ及び低濃度のＰ^- 不純物領域（図示せず）が相対して形成され、これらＰ^- 不純物領域に挟まれた領域がチャネル領域となっている。そしてＰ⁺ 不純物領域１６ａ、１６ｂとＰ^- 不純物領域とが一体となってＬＤＤ構造のソース／ドレインを構成している。
また、Ｐ型ウェル１３表面のＮ^- 不純物領域に挟まれたチャネル領域上には、厚さ５ｎｍ程度のゲート酸化膜１７が形成されている。そしてこのゲート酸化膜１７上には、Ｎ型不純物が添加されている例えば厚さ１００〜１５０ｎｍ程度の多結晶シリコン膜１８ａと例えば厚さ２０〜５０ｎｍ程度の非晶質シリコン膜１９ａとが順に積層された２層膜構造からなるＮ型ゲート電極２０ａが形成されている。
【００５１】
同様にして、Ｎ型ウェル１４表面のＰ^- 不純物領域に挟まれたチャネル領域上には、厚さ５ｎｍ程度のゲート酸化膜１７が形成され、このゲート酸化膜１７上には、Ｐ型不純物が添加されている厚さ１００〜１５０ｎｍ程度の多結晶シリコン膜１８ｂと厚さ２０〜５０ｎｍ程度の非晶質シリコン膜１９ｂとが順に積層された２層膜構造からなるＰ型ゲート電極２０ｂが形成されている。
【００５２】
ここで、多結晶シリコン膜１８ａ、１８ｂの厚さ１００〜１５０ｎｍ程度は、Ｎ型及びＰ型ゲ−ト電極２０ａ、２０ｂの空乏化を防止し、且つゲート耐圧の劣化を防止するのに必要な膜厚として設定されたものである。また、非晶質シリコン膜１９ａ、１９ｂの厚さ２０〜５０ｎｍ程度は、Ｎ型及びＰ型ゲ−ト電極２０ａ、２０ｂ上に高融点金属シリサイド膜を形成する場合に、これらＮ型及びＰ型ゲ−ト電極２０ａ、２０ｂ上の高融点金属シリサイド膜を低抵抗化するのに十分であり、且つＮ型ゲ−ト電極２０ａへのＮ型不純物のイオン注入を行う際に、下層の多結晶シリコン膜１８ａへの十分な飛程を得るのに必要な薄い膜厚として設定されたものである。
【００５３】
また、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂ側面には、例えばシリコン酸化膜やシリコン窒化膜等の絶縁膜からなるゲートサイドウォール２１が形成されている。
【００５４】
また、ソース／ドレインを構成するＮ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ上には、Ｃ５４相のＴｉＳｉ₂ 膜２２ａが形成され、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂ上には、Ｃ５４相のＴｉＳｉ₂ 膜２２ｂが形成されている。なお、これらのＴｉＳｉ₂ 膜２２ａ、２２ｂの代わりに、例えばＣｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）等の高融点金属のシリサイド膜、即ちＣｏＳｉ₂ 膜、ＮｉＳｉ₂ 膜、ＰｔＳｉ膜等を用いてもよい。
【００５５】
また、基体全面には層間絶縁膜２３が形成されている。また、この層間絶縁膜２３に開口された複数の接続孔内には、例えばＷプラグ２４がそれぞれに埋め込まれ、これらのＷプラグ２４は、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ上のＴｉＳｉ₂ 膜２２ａ並びにＮ型及びＰ型ゲート電極２０ａ、２０ｂ上のＴｉＳｉ₂ 膜２２ｂにそれぞれ接続してい。また、これらのＷプラグ２４には配線層２５が接続されている。そしてこうした全体が表面保護膜２６によって覆われている。
【００５６】
次に、図１のデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を、図２〜図１２を用いて説明する。
先ず、ＬＯＣＯＳ（Local Oxidatin of Silicon ）法を用いて、温度９５０℃の条件でウェット（wet ）酸化を行い、素子分離領域のＳｉ基板１１上に素子分離用酸化膜１２を形成する。なお、このＬＯＣＯＳ法を用いて素子分離用酸化膜１２を形成する代わりに、トレンチ法を用いて素子分離用溝を形成して、素子分離を行ってもよい。
【００５７】
続いて、素子分離用酸化膜１２によって分離された素子領域のうち、ＮＭＯＳ領域のＳｉ基板１１表面にはＰ型ウェル１３を形成し、ＰＭＯＳ領域のＳｉ基板１１表面にはＮ型ウェル１４を形成する。更に、ＭＯＳトランジスタのソース／ドレイン間のパンチスルーの抑制を目的とした埋め込み層（図示せず）の形成や、閾値電圧Ｖthの調整のためのイオンインプランテーション等を行う。
【００５８】
続いて、Ｈ₂ ／Ｏ₂ ガスを用いるパイロジェニック（pyrogenic ）酸化を例えば温度８５０℃の条件で行い、ＮＭＯＳ領域及びＰＭＯＳ領域のＰ型ウェル１３及びＮ型ウェル１４上にそれぞれ厚さ５ｎｍ程度のゲート酸化膜１７を形成する（図２参照）。
【００５９】
次いで、ＣＶＤ（Chemical Vapor Deposition ）法を用いて、基体全面に例えば厚さ１００〜１５０ｎｍ程度の多結晶シリコン膜１８を成膜する。このときの多結晶シリコン膜１８の成膜条件は、例えば、
圧力：５０〜４００Ｐａ、
成膜温度：６００〜６５０℃、
ＳｉＨ₄ ガス流量：５０〜２０００ｓｃｃｍ
とする（図３参照）。
次いで、上記多結晶シリコン膜に所定の不純物イオンを注入する。
→段落００３３に記載された「多結晶シリコン膜を形成した後、この多結晶シリコン膜に所定の不純物イオンを注入する」を根拠としている。
【００６０】
次いで、この多結晶シリコン膜１８上に、例えば厚さ２０〜５０ｎｍ程度の非晶質シリコン膜１９を成膜する。このときの非晶質シリコン膜１９の成膜条件は、例えば、
圧力：５０〜４００Ｐａ、
成膜温度：５００〜６００℃、
ＳｉＨ₄ ガス流量：５０〜２０００ｓｃｃｍ
とする（図４参照）。
【００６１】
次いで、リソグラフィ技術及びドライエッチング法を用いて、非晶質シリコン膜１９及び多結晶シリコン膜１８をゲート形状にパターニングする。こうして、ＮＭＯＳ領域及びＰＭＯＳ領域のＰ型ウェル１３及びＮ型ウェル１４上に、それぞれゲート酸化膜１７を介して順に積層された多結晶シリコン膜１８及び非晶質シリコン膜１９からなるゲート電極２０を形成する（図５参照）。
【００６２】
次いで、ＰＭＯＳ領域をレジスト（図示せず）でカバーした後、このレジスト、素子分離用酸化膜１２、及びＮＭＯＳ領域のゲート電極２０をマスクとして、Ｎ型不純物イオンとして例えばＡｓ⁺ をＰ型ウェル１３表面に選択的にイオン注入し、ＬＤＤ構造をなす低濃度のＮ^- 不純物領域（図示せず）を形成する。同様にして、Ｐ型不純物イオンとして例えばＢＦ₂ ⁺ をＮ型ウェル１４表面に選択的にイオン注入し、ＬＤＤ構造をなす低濃度のＰ^- 不純物領域（図示せず）を形成する。
【００６３】
続いて、例えばＳｉＨ₄ ／Ｏ₂ ガス等を原料ガスとする常圧ＣＶＤ法や、ＴＥＯＳ（tetaraethoxysilane；（Ｃ₂ Ｈ₅ Ｏ）₄ Ｓｉ）を原料とするＴＥＯＳ減圧ＣＶＤ法や、ＳｉＨ₄ ／ＮＨ₃ ガス等を原料ガスとする常圧ＣＶＤ法等を用い、基体全面にシリコン酸化膜やシリコン窒化膜等の絶縁膜を堆積した後、この絶縁膜をドライエッチング法を用いて異方性エッチングする。こうして、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極２０の各側面に、絶縁膜からなるゲートサイドウォール２１を形成する（図６参照）。
【００６４】
次いで、ＰＭＯＳ領域をレジスト２７でカバーした後、このレジスト２７、素子分離用酸化膜１２、ＮＭＯＳ領域のゲート電極２０、及びこのゲート電極２０側面のゲートサイドウォール２１をマスクとして、Ｎ型不純物イオンとして例えばＡｓ⁺ をＰ型ウェル１３表面に選択的にイオン注入する。なお、このときのイオン注入の条件として、加速エネルギーを２０〜８０ｋｅＶ程度とし、ドーズ量を１×１０¹⁵〜５×１０¹⁵／ｃｍ² 程度とする。こうして、Ｎ^- 不純物領域と一体となってＬＤＤ構造のソース／ドレインを構成する高濃度のＮ⁺ 不純物領域１５ａ、１５ｂを形成する。
【００６５】
同時に、多結晶シリコン膜１８及び非晶質シリコン膜１９が積層されたＮＭＯＳ領域のゲート電極２０にもＡｓ⁺ がイオン注入されるため、このＮＭＯＳ領域のゲート電極２０は、Ａｓ⁺ がイオン注入された非晶質シリコン膜１９ａ及び多結晶シリコン膜１８ａからなるＮ型ゲート電極２０ａとなる。このとき、上層の非晶質シリコン膜１９の厚さは２０〜５０ｎｍ程度と極めて薄いため、ゲ−ト電極２０にイオン注入したＡｓ⁺ の飛程は下層の多結晶シリコン膜１８にまで十分に達することができる。そして下層の多結晶シリコン膜１８に達したＡｓ⁺ は結晶のグレインに沿って深くまで注入されるため、Ｎ型ゲート電極２０ａの全体にわたってＡｓ⁺ が均一性よく注入されることになる（図７参照）。
【００６６】
次いで、レジスト２７を除去する。続いて、ＮＭＯＳ領域をレジスト２８でカバーした後、このレジスト２８、素子分離用酸化膜１２、ＰＭＯＳ領域のゲート電極２０、及びこのゲート電極２０側面のゲートサイドウォール２１をマスクとして、Ｐ型不純物イオンとして例えばＢＦ₂ ⁺ をＮ型ウェル１４表面に選択的にイオン注入する。このときのイオン注入の条件は、加速エネルギーを２０〜４０ｋｅＶ程度とし、ドーズ量を１×１０¹⁵〜５×１０¹⁵／ｃｍ² 程度とする。こうして、Ｐ^- 不純物領域と一体となってＬＤＤ構造のソース／ドレインを構成する高濃度のＰ⁺ 不純物領域１６ａ、１６ｂを形成する。
同時に、多結晶シリコン膜１８及び非晶質シリコン膜１９が積層されたＰＭＯＳ領域のゲート電極２０にもＢＦ₂ ⁺ がイオン注入されるため、このＰＭＯＳ領域のゲート電極２０はＢＦ₂ ⁺ がイオン注入された非晶質シリコン膜１９ｂ及び多結晶シリコン膜１８ｂからなるＰ型ゲート電極２０ｂとなる（図８参照）。
【００６７】
次いで、レジスト２８を除去した後、ＲＴＡ（Rapid Thermal Annealing）法を用いて、例えば温度１０００℃、処理時間３０秒間の熱処理を行い、Ｎ^- 不純物領域及びＮ⁺ 不純物領域１５ａ、１５ｂ、Ｐ^- 不純物領域及びＰ⁺ 不純物領域１６ａ、１６ｂ、並びにＮ型及びＰ型ゲート電極２０ａ、２０ｂ中に注入された不純物イオンＡｓ⁺ 、ＢＦ₂ ⁺ を活性化する。
【００６８】
続いて、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲート電極２０ａ、２０ｂ上に自然成長した自然酸化膜（図示せず）をフッ酸処理により完全に除去した後に、蒸着法を用いて、基体全面に高融点金属膜として例えば厚さ３０ｎｍ程度のＴｉ膜２２を成膜する。なお、このＴｉ膜２２の代わりに、Ｃｏ膜やＮｉ膜やＰｔ膜等の高融点金属膜を用いてもよい（図９参照）。
【００６９】
次いで、２ステップアニール法を用いて、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲート電極２０ａ、２０ｂ上に蒸着したＴｉ膜２２のシリサイド化を行う。
【００７０】
即ち、ｌ回目の熱処理として、例えばＮ₂ （窒素）ガス雰囲気中において温度６５０℃、処理時間３０秒間のＲＴＡ処理を行い、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂのＳｉとＴｉ膜２２のＴｉとを反応させてＣ４９相のＴｉＳｉ₂ 膜２２ａを形成し、またＮ型及びＰ型ゲート電極２０ａ、２０ｂのＳｉとＴｉ膜２２のＴｉとを反応させてＣ４９相のＴｉＳｉ₂ 膜２２ｂを形成する。このとき、素子分離用酸化膜１２やゲートサイドウォール２１の上のＴｉ膜２２はその下地膜と反応しないため、未反応のＴｉ膜２２として残存する。この未反応のＴｉ膜２２をアンモニア過水（ＮＨ₃ ：Ｈ₂ Ｏ₂ ：Ｈ₂ Ｏ＝１：２：６）等を用いて選択的に除去する。
その後、２回目の熱処理として、例えばＮ₂ ガス雰囲気中において温度８００℃、処理時間３０秒間のＲＴＡ処理を行って、Ｃ４９相のＴｉＳｉ₂ 膜２２ａ、２２ｂを相対的に低抵抗のＣ５４相のＴｉＳｉ₂ 膜２２ａ、２２ｂに相転移させる。こうして、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ上にＣ５４相のＴｉＳｉ₂ 膜２２ａを、またＮ型及びＰ型ゲート電極２０ａ、２０ｂ上にＣ５４相のＴｉＳｉ₂ 膜２２ｂを、それぞれ自己整合的に形成する（図１０参照）。
【００７１】
次いで、基体全面に層間絶縁膜２３を形成する（図１１参照）。次いで、この層間絶縁膜２３に、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ上のＴｉＳｉ₂ 膜２２ａに達する接続孔並びにＮ型及びＰ型ゲート電極２０ａ、２０ｂ上のＴｉＳｉ₂ 膜２２ｂに達する接続孔を開口した後、これらの接続孔内を例えばＷプラグ２４でそれぞれ埋める。そしてこのＷプラグ２４に接続する配線層２５を形成した後、基体全面に表面保護膜２６を形成する（図１２参照）。このようにして、図１のデュアルゲート構造のＣ−ＭＯＳトランジスタを作製する。
【００７２】
以上のように本実施形態によれば、ＮＭＯＳ領域及びＰＭＯＳ領域のＳｉ基板１１上にシリコン酸化膜１７を介して多結晶シリコン膜１８と非晶質シリコン膜１９との２層膜構造からなるゲート電極２０をそれぞれ形成し、これらのゲート電極２０にそれぞれＡｓ⁺ 及びＢＦ₂ ⁺ をイオン注入してＮ型及びＰ型ゲート電極２０ａ、２０ｂを形成しているが、このとき、これらのゲート電極２０を構成する上層の非晶質シリコン膜１９の厚さが２０〜５０ｎｍ程度と極めて薄いことにより、イオン注入されたＡｓ⁺ 及びＢＦ₂ ⁺ の飛程は下層の多結晶シリコン膜１８にまで十分に達することができ、また下層の多結晶シリコン膜１８に達したＡｓ⁺ 及びＢＦ₂ ⁺ は結晶のグレインに沿って深くまで注入される。このため、Ｎ型及びＰ型不純物が全体にわたって均一性よく拡散されているＮ型及びＰ型ゲート電極２０ａ、２０ｂを形成することができ、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂの空乏化を抑制することができる。
【００７３】
そしてこれらのＮ型及びＰ型ゲート電極２０ａ、２０ｂ全体への不純物の均一性のよい拡散は、飛程が相対的に小さいＡｓ⁺ がイオン注入され、拡散係数の相対的に小さいＡｓが拡散されるＮ型ゲート電極２０ａにおいて、より効果的である。このため、本実施形態は、特に顕著な空乏化を生じ易い傾向にあるＮ型ゲート電極２０ａの空乏化を抑制することに有効である。
【００７４】
また、基体全面にＴｉ膜２２を成膜した後、熱処理によるシリサイド化反応と未反応のＴｉ膜２２の除去等により、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂ上にＣ５４相のＴｉＳｉ₂ 膜２２ｂを自己整合的に形成しているが、このとき、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂを構成する上層の厚さ２０〜５０ｎｍ程度の非晶質シリコン膜１９ａ、１９ｂ上にＴｉ膜２２が直接に堆積されて、熱処理によりシリサイド化されるため、このシリサイド化反応が促進されて十分な低抵抗化を実現することができ、従ってＮ型及びＰ型ゲート電極２０ａ、２０ｂ上に形成されたＴｉＳｉ₂ 膜２２ｂの細線効果を抑制することができる。
【００７５】
本発明者が本実施形態に基づいて作製したデュアルゲート構造のＣ−ＭＯＳトランジスタにおいて、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂの幅を変化させてＮ型及びＰ型ゲート電極２０ａ、２０ｂ上に形成されたＴｉＳｉ₂ 膜２２ｂのシート抵抗を測定したところ、図１３のグラフに示す結果となった。このグラフから明らかなように、ＴｉＳｉ₂ 膜２２ｂのシート抵抗の線幅依存性は、細線領域も含めてほぼ観察されないといえる。従って、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂ上に形成されたＴｉＳｉ₂ 膜２２ｂの細線効果が抑制されることが確認された。
【００７６】
なお、比較のために、図１４のグラフに、上述の特願平８−７５２１７号に係る半導体装置の製造方法に基づいて作製したデュアルゲート構造のＣ−ＭＯＳトランジスタにおいて、ソース／ドレインを構成するＮ⁺ 不純物領域及びＰ⁺ 不純物領域並びに多結晶シリコン膜からなるＮ型及びＰ型ゲート電極の幅を変化させてこれらの上に形成されたＴｉＳｉ₂ 膜のシート抵抗を測定した結果を示す。このグラフからは、Ｎ⁺ 不純物領域及びＰ⁺ 不純物領域上に形成されたＴｉＳｉ₂膜のシート抵抗の線幅依存性は、細線領域も含めて観察されないものの、Ｎ型及びＰ型ゲート電極上に形成されたＴｉＳｉ₂ 膜のシート抵抗の線幅依存性が観測され、細線領域においてはゲート幅の減少に伴ってシート抵抗が急激に上昇し、この傾向は特にＮ型ゲート電極の場合に顕著であることが判る。
従って、図１３のグラフと図１４のグラフとを比較することにより、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂ上に形成されたＴｉＳｉ₂ 膜２２ｂの細線効果、特にＮ型ゲート電極２０ｂ上に形成されたＴｉＳｉ₂ 膜２２ｂの細線効果が、本実施形態によって抑制されることが確認される。
【００７７】
このようにして、下層の多結晶シリコン膜１８ａ、１８ｂと上層の非晶質シリコン膜１９ａ、１９ｂとの２層膜構造からなるＮ型及びＰ型ゲート電極２０ａ、２０ｂを形成することにより、ゲート電極の空乏化を抑制することが可能な多結晶シリコン膜１８ａ、１８ｂの長所とＴｉＳｉ₂ 膜２２ｂの細線効果を抑制することが可能な非晶質シリコン膜１９ａ、１９ｂの長所を活用して、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂを同時に有するいわゆるデュアルゲート構造であっても、これらのＮ型及びＰ型ゲート電極２０ａ、２０ｂ上に形成したＴｉＳｉ₂ 膜２２ｂの細線効果と、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂの空乏化、特にＮ型ゲート電極２０ａの空乏化とを同時に抑制することが可能になるため、デュアルゲート構造の素子の微細化、高速化に寄与することができる。
【００７８】
また、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂの空乏化を抑制するためにその厚さを必要以上に薄くすことがなくなるため、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂ上にＴｉＳｉ₂ 膜２２ｂを形成する際にＴｉＳｉ₂ 膜２２ｂの部分的な過成長（突き抜け）によりゲート酸化膜１７の耐圧劣化が発生することを防止することができる。
更に、特にＮ型ゲート電極２０ａの空乏化を抑制するために不純物イオン活性化の際の高温、長時間の熱処理を行う必要がなくなるため、ＰＭＯＳトランジスタにおける拡散係数の大きいＢ等の不純物の拡散によるパンチスルーや短チャネル効果の発生を防止して、トランジスタ特性の劣化を防止することができる。
【００７９】
（第２の実施形態）
本発明の第２の実施の形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタ及びその製造方法を、図１５〜図２０を用いて説明する。ここで、図１５は第２の実施の形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタを示す断面図、図１６〜図２０はそれぞれ図１５のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図である。なお、上記第１の実施形態の構成要素と同一の要素には同一の符号を付して説明を省略又は簡略にする。
【００８０】
図１５に示すように、Ｓｉ基板１１上に形成された素子分離用酸化膜１２によって分離されているＮＭＯＳ領域のＰ型ウェル１３上には、ゲート酸化膜１７を介して、Ｎ型不純物が添加されている多結晶シリコン膜１８ｄと非晶質シリコン膜１９ａとが順に積層された２層膜構造からなるＮ型ゲート電極２０ｄが形成されている。
即ち、Ｎ型ゲート電極２０ｄが下層の多結晶シリコン膜１８ｄと上層の非晶質シリコン膜１９ａとの２層膜構造になっている点は、上記第１の実施形態における下層の多結晶シリコン膜１８ａと上層の非晶質シリコン膜１９ａとの２層膜構造からなるＮ型ゲート電極２０ａと同様の構造であるが、Ｎ型ゲート電極２０ｄを構成する下層の多結晶シリコン膜１８ｄには、上記第１の実施形態におけるＮ型ゲート電極２０ａを構成する下層の多結晶シリコン膜１８ａよりも高濃度のＮ型不純物が添加されている点に特徴がある。そしてその他の構成は、上記第１の実施形態の図１に示す場合とほぼ同様である。
【００８１】
次に、図１５のデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を、図１６〜図２０を用いて説明する。
上記第１の実施形態の図２〜図３に示す工程と同様にして、素子分離領域のＳｉ基板１１上に素子分離用酸化膜１２を形成した後、素子分離用酸化膜１２によって分離されたＮＭＯＳ領域のＳｉ基板１１表面にＰ型ウェル１３を形成し、ＰＭＯＳ領域のＳｉ基板１１表面にＮ型ウェル１４を形成する。続いて、ＮＭＯＳ領域及びＰＭＯＳ領域のＰ型ウェル１３及びＮ型ウェル１４上に、それぞれゲート酸化膜１７を形成した後、基体全面に多結晶シリコン膜１８を成膜する（図１６参照）。
【００８２】
次いで、ＰＭＯＳ領域をレジスト２９でカバーした後、このレジスト２９をマスクとして、ＮＭＯＳ領域の多結晶シリコン膜１８にＮ型不純物イオンとして例えばＡｓ⁺ を選択的にイオン注入する。このときのイオン注入の条件として、加速エネルギーを１０〜４０ｋｅＶ程度とし、ドーズ量を１×１０¹⁵〜５×１０¹⁵／ｃｍ² 程度とする。なお、Ａｓ⁺ の代わりに、例えばＰ⁺ （燐イオン）を用いてもよい。このＰ⁺ を用いる場合のイオン注入の条件は、加速エネルギーを１０〜４０ｋｅＶ程度、ドーズ量を１×１０¹⁵〜５×１０¹⁵１／ｃｍ² 程度とする。こうして、ＮＭＯＳ領域における多結晶シリコン膜１８はＮ型不純物イオンが注入された多結晶シリコン膜１８ｃになる（図１７参照）。
【００８３】
次いで、レジスト２９を除去した後、上記第１の実施形態の図４に示す工程と同様にして、多結晶シリコン膜１８ｃ、１８上に非晶質シリコン膜１９を成膜する（図１８参照）。
次いで、上記第１の実施形態の図５に示す工程と同様にして、非晶質シリコン膜１９及び多結晶シリコン膜１８ｃ、１８をゲート形状にパターニングして、ＮＭＯＳ領域のＰ型ウェル１３上にはゲート酸化膜１７を介して順に積層された多結晶シリコン膜１８ｃ及び非晶質シリコン膜１９からなるゲート電極２０ｃを形成し、またＰＭＯＳ領域のＮ型ウェル１４上にはゲート酸化膜１７を介して順に積層された多結晶シリコン膜１８及び非晶質シリコン膜１９からなるゲート電極２０を形成する（図１９参照）。
【００８４】
次いで、上記第１の実施形態の図６〜図１２に示す工程と同様にして、ＮＭＯＳ領域のＰ型ウェル１３表面にＡｓ⁺ を選択的にイオン注入して低濃度のＮ^- 不純物領域（図示せず）及び高濃度のＮ⁺ 不純物領域１５ａ、１５ｂを形成し、ＬＤＤ構造のソース／ドレインを構成する。
このとき、高濃度のＮ⁺ 不純物領域１５ａ、１５ｂを形成するためのＡｓ⁺ は、ゲート電極２０ｃにもイオン注入されるため、多結晶シリコン膜１８ｃ及び非晶質シリコン膜１９からなるゲート電極２０ｃはＡｓ⁺ が更にイオン注入された多結晶シリコン膜１８ｄ及びＡｓ⁺ がイオン注入された非晶質シリコン膜１９ａからなるＮ型ゲート電極２０ｄとなる。即ち、下層の多結晶シリコン膜１８ｄには、既にＡｓ⁺ がイオン注入されているため、Ｎ型ゲート電極２０ｄの空乏化を抑制するのに十分な量のＡｓ⁺ がイオン注入されることになる。
【００８５】
また、ＰＭＯＳ領域のＮ型ウェル１４表面にＢＦ₂ ⁺ を選択的にイオン注入して低濃度のＰ^- 不純物領域（図示せず）及び高濃度のＰ⁺ 不純物領域１６ａ、１６ｂを形成し、ＬＤＤ構造のソース／ドレインを構成する。このとき、高濃度のＰ⁺ 不純物領域１６ａ、１６ｂを形成するためのＢＦ₂ ⁺ はゲート電極２０にも注入されるため、共にＢＦ₂ ⁺ がイオン注入された多結晶シリコン膜１８ｂ及び非晶質シリコン膜１９ｂからなるＰ型ゲート電極２０ｂとなる。
【００８６】
その後、ＲＴＡ法を用いた熱処理により、Ｎ^- 不純物領域及びＮ⁺ 不純物領域１５ａ、１５ｂ、Ｐ^- 不純物領域及びＰ⁺ 不純物領域１６ａ、１６ｂ、並びにＮ型及びＰ型ゲート電極２０ｄ、２０ｂ中に注入された不純物イオンの活性化を行う。続いて、基体全面に高融点金属膜としてＴｉ膜２２を成膜した後、２ステップアニール法を用いて、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲート電極２０ａ、２０ｂ上のＴｉ膜２２をシリサイド化して、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ上にＣ５４相のＴｉＳｉ₂ 膜２２ａ、２２ｂを、またＮ型及びＰ型ゲート電極２０ａ、２０ｂ上にＣ５４相のＴｉＳｉ₂ 膜２２ｂを、それぞれ自己整合的に形成する。
【００８７】
続いて、基体全面に形成した層間絶縁膜２３に、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ上のＴｉＳｉ₂ 膜２２ａに達する接続孔並びにＮ型及びＰ型ゲート電極２０ａ、２０ｂ上のＴｉＳｉ₂ 膜２２ｂに達する接続孔を開口し、これらの接続孔内を埋めるＷプラグ２４を介してＴｉＳｉ₂ 膜２２ａ、２２ｂに接続する配線層２５を形成した後、基体全面に表面保護膜２６を形成する（図２０参照）。このようにして、図１５のデュアルゲート構造のＣ−ＭＯＳトランジスタを作製する。
【００８８】
以上のように本実施形態によれば、Ｓｉ基板１１上にシリコン酸化膜１７を介して形成した多結晶シリコン膜１８のＮＭＯＳ領域の部分のみにＡｓ⁺ を選択的に注入して多結晶シリコン膜１８ｃとし、この多結晶シリコン膜１８ｃ及びこの上に積層した非晶質シリコン膜１９をパターニングして、ＮＭＯＳ領域に多結晶シリコン膜１８ｃ及び非晶質シリコン膜１９からなるゲート電極２０ｃを形成した後、このゲート電極２０ｃにＡｓ⁺ をイオン注入して、下層の多結晶シリコン膜１８ｄと上層の非晶質シリコン膜１９ａとの２層膜構造からなるＮ型ゲート電極２０ｄとすることにより、Ｎ型ゲート電極２０ｄを構成する下層の多結晶シリコン膜１８ｄには２重にＡｓ⁺ がイオン注入されることになるため、一般にＮ型ゲート電極において最も不純物濃度が低くなる下層における不純物濃度を十分に高くすることができる。このため、Ｎ型不純物が全体にわたって均一性よく添加されているＮ型ゲート電極２０ｄを形成することが可能になる。従って、特に顕著な空乏化を生じ易い傾向にあるＮ型ゲート電極２０ｄの空乏化の抑制を、上記第１の実施形態の場合よりも更に効果的に達成することができる。
また、Ｎ型及びＰ型ゲート電極２２ｄ、２２ｂ上に形成されたＴｉＳｉ₂ 膜２２ｂの細線効果の抑制等は、上記第１の実施形態の場合と同様の効果を奏することができる。
【００８９】
なお、上記第２の実施形態においては、特に顕著な空乏化を生じ易いＮ型ゲート電極の空乏化を抑制するために、Ｎ型ゲート電極２０ｄを構成する下層の多結晶シリコン膜１８ｄのみに２重のＡｓ⁺ イオン注入を行っているが、同様のことをＰ型ゲート電極について行ってもよい。
即ち、多結晶シリコン膜１８のＮＭＯＳ領域の部分のみにＡｓ⁺ を選択的に注入して多結晶シリコン膜１８ｃとした後、他方のＰＭＯＳ領域の部分のみに例えばＢＦ₂ ⁺ を選択的に注入して多結晶シリコン膜１８ｅとし、こうした多結晶シリコン膜１８ｃ、１８ｅ及びこの上に積層した非晶質シリコン膜１９をパターニングして、ＮＭＯＳ領域に多結晶シリコン膜１８ｃ及び非晶質シリコン膜１９からなるゲート電極２０ｃを形成すると共に、ＰＭＯＳ領域に多結晶シリコン膜１８ｅ及び非晶質シリコン膜１９からなるゲート電極２０ｅを形成する。続いて、上記第２の実施形態と同様の工程により、ゲート電極２０ｃにＡｓ⁺ を選択的にイオン注入してＮ型ゲート電極２０ｄとした後、更にゲート電極２０ｅに例えばＢＦ₂ ⁺ を選択的に注入して、ＢＦ₂ ⁺ が２重にイオン注入された下層の多結晶シリコン膜１８ｆとＢＦ₂ ⁺ がイオン注入された上層の非晶質シリコン膜１９ｂとの２層膜構造からなるＰ型ゲート電極２０ｆとする。
この場合、Ｎ型ゲート電極２０ｄの空乏化の抑制に加えて、Ｐ型ゲート電極２０ｆの空乏化の抑制をも、上記第１の実施形態の場合よりも更に効果的に達成することができる。
【００９０】
（第３の実施形態）
本発明の第３の実施の形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタ及びその製造方法を、図２１〜図２８を用いて説明する。ここで、図２１は第３の実施の形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタを示す断面図、図２２〜図２８はそれぞれ図２１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図である。なお、上記第１の実施形態の構成要素と同一の要素には同一の符号を付して説明を省略又は簡略にする。
【００９１】
図２１に示すように、Ｓｉ基板１１上に形成された素子分離用酸化膜１２によって分離されている素子領域のうち、ＮＭＯＳ領域のＰ型ウェル１３上には、ゲート酸化膜１７を介してＮ型不純物が添加されている非晶質シリコン膜からなるＮ型ゲート電極３０ａが形成されている。同様にして、ＰＭＯＳ領域のｎ型ウェル１４上には、ゲート酸化膜１７を介してＰ型不純物が添加されている非晶質シリコン膜からなるＰ型ゲート電極３０ｂが形成されている。
【００９２】
即ち、上記第１の実施形態におけるＮ型ゲート電極２０ａがＮ型不純物が添加されている多結晶シリコン膜１８ａと非晶質シリコン膜１９ａとの２層構造からなり、Ｐ型ゲート電極２０ｂがＰ型不純物が添加されている多結晶シリコン膜１８ｂと非晶質シリコン膜１９ｂとの２層構造からなっているのに対して、本実施形態においては、Ｎ型ゲート電極３０ａ及びＰ型ゲート電極３０ｂがそれぞれＮ型不純物及びＰ型不純物が添加されている単層の非晶質シリコン膜からなっている点に特徴がある。そしてその他の構成は、上記第１の実施形態の図１に示す場合とほぼ同様である。
【００９３】
次に、図２１のデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を、図２２〜図２８を用いて説明する。
上記第１の実施形態の図２に示す工程と同様にして、素子分離領域のＳｉ基板１１上に素子分離用酸化膜１２を形成した後、素子分離用酸化膜１２によって分離された素子領域のうち、ＮＭＯＳ領域のＳｉ基板１１表面にはＰ型ウェル１３を形成し、ＰＭＯＳ領域のＳｉ基板１１表面にはＮ型ウェル１４を形成する。続いて、Ｐ型ウェル１３及びＮ型ウェル１４上に、それぞれゲート酸化膜１７を形成する（図２２参照）。
【００９４】
次いで、基体全面に非晶質シリコン膜を成膜した後、この非晶質シリコン膜をゲート形状にパターニングして、この非晶質シリコン膜からなるゲート電極３０をＮＭＯＳ領域及びＰＭＯＳ領域のＰ型ウェル１３及びＮ型ウェル１４上にそれぞれゲート酸化膜１７を介して形成する（図２３参照）。
次いで、上記第１の実施形態の図６〜図７に示す工程と同様にして、ＮＭＯＳ領域のＰ型ウェル１３表面には例えばＡｓ⁺ を選択的にイオン注入してＮ^- 不純物領域（図示せず）を形成し、更にＰＭＯＳ領域のＮ型ウェル１４表面には例えばＢＦ₂ ⁺ を選択的にイオン注入してＰ^- 不純物領域（図示せず）を形成した後、ＮＭＯＳ領域及びＰＭＯＳ領域のそれぞれのゲート電極３０の各側面に、絶縁膜からなるゲートサイドウォール２１を形成する。
【００９５】
続いて、ＰＭＯＳ領域をレジスト３１でカバーした後、このレジスト３１、素子分離用酸化膜１２、ＮＭＯＳ領域のゲート電極３０、及びこのゲート電極３０側面のゲートサイドウォール２１をマスクとして、ＮＭＯＳ領域のＰ型ウェル１３表面に例えばＡｓ⁺ を選択的にイオン注入する。このときのイオン注入の条件として、加速エネルギーを２０〜８０ｋｅＶ程度とし、ドーズ量を１×１０¹⁵〜５×１０¹⁵／ｃｍ² 程度とする。こうして、Ｎ^- 不純物領域と一体となってＬＤＤ構造のソース／ドレインを構成する高濃度のＮ⁺ 不純物領域１５ａ、１５ｂを形成する。同時に、ＮＭＯＳ領域のゲート電極３０にもＡｓ⁺ がイオン注入されるため、このゲート電極３０はＡｓ⁺ がイオン注入された非晶質シリコン膜からなるＮ型ゲート電極３０ａとなる（図２４参照）。
【００９６】
次いで、レジスト３１を除去した後、ＲＴＡ法を用いて、例えば温度１０００〜１１００℃、処理時間１０〜３０秒間の条件で熱処理を行い、Ｎ^- 不純物領域及びＮ⁺ 不純物領域１５ａ、１５ｂ並びにＮ型ゲート電極３０ａ中に注入されたＡｓ⁺ を活性化する。なお、このＲＴＡ法の代わりに、ファーネスアニール等を用いてもよい。この場合、例えば温度８００〜９５０℃、処理時間１０〜３０分間の条件で熱処理を行う。このようにして、ＰＭＯＳ領域のゲート電極３０にＰ型不純物イオンを注入する前に、Ｎ型ゲート電極３０ａ中に注入されたＡｓ⁺ を活性化する熱処理工程を設けている点に、本実施形態に係る製造方法の特徴がある（図２５参照）。
【００９７】
次いで、ＮＭＯＳ領域をレジスト３２でカバーした後、このレジスト３２、素子分離用酸化膜１２、ＰＭＯＳ領域のゲート電極３０、及びこのゲート電極３０側面のゲートサイドウォール２１をマスクとして、ＰＭＯＳ領域のＮ型ウェル１４表面に例えばＢＦ₂ ⁺ を選択的にイオン注入する。このときのイオン注入の条件として、加速エネルギーを２０〜４０ｋｅＶ程度とし、ドーズ量を１×１０¹⁵〜５×１０¹⁵／ｃｍ² 程度とする。こうして、Ｐ^- 不純物領域と一体となってＬＤＤ構造のソース／ドレインを構成するＰ⁺ 不純物領域１６ａ、１６ｂを形成する。同時に、ＰＭＯＳ領域のゲート電極３０にもＢＦ₂ ⁺ がイオン注入されるため、このゲート電極３０はＰ型ゲート電極３０ｂとなる（図２６参照）。
【００９８】
次いで、上記第１の実施形態の図９に示す工程と同様にして、レジスト３２を除去した後、ＲＴＡ法を用いた熱処理を行い、Ｐ^- 不純物領域及びＰ⁺ 不純物領域１６ａ、１６ｂ並びにＰ型ゲート電極３０ｂ中に注入されたＢＦ₂ ⁺ を活性化する。
続いて、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上に自然成長した自然酸化膜を除去した後に、例えば蒸着法を用いて、基体全面に高融点金属膜として例えばＴｉ膜２２を成膜する。なお、このＴｉ膜２２の代わりに、Ｃｏ膜やＮｉ膜やＰｔ膜等の高融点金属膜を用いてもよい（図２７参照）。
【００９９】
次いで、上記第１の実施形態の図１０〜図１２に示す工程と同様にして、２ステップアニール法を用いて、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上のＴｉ膜２２をシリサイド化する。こうして、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ上にＣ５４相のＴｉＳｉ₂ 膜２２ａを、またＮ型及びＰ型ゲート電極３０ａ、３０ｂ上にＣ５４相のＴｉＳｉ₂ 膜２２ｂを、それぞれ自己整合的に形成する。なお、Ｔｉ膜２２の代わりに、Ｃｏ膜やＮｉ膜やＰｔ膜等を用いた場合には、ＴｉＳｉ₂ 膜の代わりに、ＣｏＳｉ₂ 膜やＮｉＳｉ₂ 膜やＰｔＳｉ膜等が形成されることになる。
【０１００】
続いて、基体全面に形成した層間絶縁膜２３に、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ上のＴｉＳｉ₂ 膜２２ａに達する接続孔並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上のＴｉＳｉ₂ 膜２２ｂに達する接続孔を開口し、これらの接続孔内を埋めるＷプラグ２４を介してＴｉＳｉ₂ 膜２２ａ、２２ｂに接続する配線層２５を形成した後、基体全面に表面保護膜２６を形成する（図２８参照）。こうして、図２１のデュアルゲート構造のＣ−ＭＯＳトランジスタを作製する。
【０１０１】
以上のように本実施形態によれば、ＮＭＯＳ領域及びＰＭＯＳ領域に非晶質シリコン膜からなるゲート電極３０をそれぞれ形成し、このうちのＮＭＯＳ領域のゲート電極３０にＡｓ⁺ を選択的にイオン注入してＮ型ゲート電極３０ａとし、更にこのＡｓ⁺ を活性化するための熱処理を行った後に、ＰＭＯＳ領域のゲート電極３０にＢＦ₂ ⁺ を選択的にイオン注入してＰ型ゲート電極３０ｂとし、更にこのＢＦ₂ ⁺ を活性化するための熱処理を行っていることにより、ＮＭＯＳ領域のＮ型ゲート電極３０ａにイオン注入したＡｓ⁺ を活性化するための熱処理を行う際には、未だＰＭＯＳ領域のゲート電極３０にはＰ型不純物は全く添加されていない。このため、イオン注入する際のＡｓ⁺ の飛程がＢＦ₂ ⁺ の飛程と比較して相対的に小さく、またＡｓの拡散係数がＢの拡散係数と比較して相対的に小さくとも、ＰＭＯＳトランジスタにおいて拡散係数の大きいＢの拡散によるパンチスルーや短チャネル効果が発生する等のトランジスタ特性の劣化を招くことなく、ＮＭＯＳ領域のＮ型ゲート電極３０ａ全体に十分にＡｓを拡散することが可能になるため、特に顕著な空乏化を生じ易い傾向にあるＮ型ゲート電極３０ａの空乏化を抑制することができる。
【０１０２】
また、基体全面にＴｉ膜２２を成膜した後、熱処理によるシリサイド化反応と未反応のＴｉ膜２２の除去等により、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂ上にＣ５４相のＴｉＳｉ₂ 膜２２ｂを自己整合的に形成しているが、このとき、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂは非晶質シリコン膜からなり、この非晶質シリコン膜上にＴｉ膜２２が直接に堆積されて、熱処理によりシリサイド化されることになる。このため、このシリサイド化反応が促進されて十分な低抵抗化を実現することが可能になり、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂ上に形成されたＴｉＳｉ₂ 膜２２ｂの細線効果を抑制することができる。
【０１０３】
また、本発明者が本実施形態に基づいて作製したデュアルゲート構造のＣ−ＭＯＳトランジスタにおいて、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂの幅を変化させてＮ型及びＰ型ゲート電極３０ａ、３０ｂ上に形成されたＴｉＳｉ₂ 膜２２ｂのシート抵抗を測定したところ、上記第１の実施形態における図１３のグラフに示す場合と同様の結果となった。即ち、ＴｉＳｉ₂ 膜２２ｂのシート抵抗の線幅依存性は、細線領域も含めて観察されず、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂ上に形成されたＴｉＳｉ₂ 膜２２ｂの細線効果が抑制されることが確認された。このことは、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂを構成する非晶質シリコン膜とその上のＴｉ膜２２とのシリサイド化反応が、上記第１の実施形態におけるＮ型及びＰ型ゲート電極２０ａ、２０ｂを構成する上層の非晶質シリコン膜１９ａ、１９ｂとその上のＴｉ膜２２とのシリサイド化反応と実質的に同一である以上、当然のことと考えられる。
【０１０４】
このようにして、非晶質シリコン膜からなるＮ型及びＰ型ゲート電極３０ａ、３０ｂを形成する際に、Ｎ型ゲート電極３０ａの導電化をＰ型ゲート電極３０ｂの導電化よりも先行させることにより、ＴｉＳｉ₂ 膜２２ｂの細線効果を抑制することが可能な非晶質シリコン膜の長所を活用しつつ、Ｎ型ゲート電極３０ａの空乏化を抑制して、デュアルゲート構造におけるＮ型及びＰ型ゲート電極３０ａ、３０ｂ上に形成したＴｉＳｉ₂ 膜２２ｂの細線効果とＮ型ゲート電極３０ａの空乏化とを同時に抑制することが可能になるため、デュアルゲート構造の素子の微細化、高速化に寄与することができる。
また、Ｎ型ゲート電極３０ａの空乏化を抑制するためにゲート電極の厚さを必要以上に薄くすことがなくなるため、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂ上にＴｉＳｉ₂ 膜２２ｂを形成する際にＴｉＳｉ₂ 膜２２ｂの部分的な過成長（突き抜け）を生じてゲート酸化膜１７の耐圧劣化が発生することを防止することができる。
【０１０５】
（第４の実施形態）
本発明の第４の実施の形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を、図２９〜図３４を用いて説明する。ここで、図２９〜図３４はそれぞれ本実施形態に係るＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図である。なお、本実施形態に係る方法により製造したＣ−ＭＯＳトランジスタの構造は、上記第３の実施形態の図２１に示す場合と同一であるため、その図示は省略する。また、上記第３の実施形態の構成要素と同一の要素には同一の符号を付して説明を省略又は簡略にする。
【０１０６】
上記第３の実施形態の図２２〜図２３に示す工程と同様にして、素子分離領域のＳｉ基板１１上に素子分離用酸化膜１２を形成した後、素子分離用酸化膜１２によって分離された素子領域のうち、ＮＭＯＳ領域のＳｉ基板１１表面にはＰ型ウェル１３を形成し、ＰＭＯＳ領域のＳｉ基板１１表面にはＮ型ウェル１４を形成する。続いて、Ｐ型ウェル１３及びＮ型ウェル１４上に、それぞれゲート酸化膜１７を介して非晶質シリコン膜からなるゲート電極３０を形成する（図２９参照）。
次いで、上記第３の実施形態の図２４に示す工程と同様にして、ＮＭＯＳ領域のＰ型ウェル１３表面に低濃度のＮ^- 不純物領域（図示せず）を形成し、更にＰＭＯＳ領域のＮ型ウェル１４表面に低濃度のＰ^- 不純物領域（図示せず）を形成した後、ＮＭＯＳ領域及びＰＭＯＳ領域のそれぞれのゲート電極３０の各側面に、絶縁膜からなるゲートサイドウォール２１を形成する。
【０１０７】
続いて、ＰＭＯＳ領域をレジスト３１でカバーした後、このレジスト３１、素子分離用酸化膜１２、ＮＭＯＳ領域のゲート電極３０、及びこのゲート電極３０側面のゲートサイドウォール２１をマスクとして、ＮＭＯＳ領域のＰ型ウェル１３表面に例えばＡｓ⁺ を選択的にイオン注入する。なお、このときのイオン注入の条件は、上記第３の実施形態の場合と同様とする。こうして、Ｎ^- 不純物領域と一体となってＬＤＤ構造のソース／ドレインを構成する高濃度のＮ⁺ 不純物領域１５ａ、１５ｂを形成する。同時に、ＮＭＯＳ領域のゲート電極３０にもＡｓ⁺ がイオン注入されるため、このゲート電極３０はＮ型ゲート電極３０ａとなる（図３０参照）。
【０１０８】
次いで、レジスト３３を除去した後、例えばＣＶＤ法を用いて、基体全面に厚さ数〜１００ｎｍ程度のＨＴＯ（High Temperature Oxide） と呼ばれるシリコン酸化膜３４を成膜する。この成膜は、ＳｉＨ₄ ガス及びＮ₂ Ｏガスを反応ガスとして使用し、例えば、
ＳｉＨ₄ ガス流量：２０ｓｃｃｍ、
Ｎ₂ Ｏガス流量：１２００ｓｃｃｍ、
成膜温度：８００〜８５０℃、
成膜時間：１〜３時間、
圧力：８０Ｐａ
の条件により行う。
また同時に、このシリコン酸化膜３４の成膜の際の熱処理により、Ｎ^- 不純物領域及びＮ⁺ 不純物領域１５ａ、１５ｂ並びにＮ型ゲート電極３０ａ中に注入されたＮ型不純物イオンが活性化される（図３１参照）。
【０１０９】
次いで、ＮＭＯＳ領域をレジスト３５でカバーした後、このレジスト３５、素子分離用酸化膜１２、ＰＭＯＳ領域のゲート電極３０、及びこのゲート電極３０側面のゲートサイドウォール２１をマスクとして、更にシリコン酸化膜３４を通して、ＰＭＯＳ領域のＮ型ウェル１４表面に例えばＢＦ₂ ⁺ を選択的にイオン注入する。なお、このときのイオン注入の条件は、上記第３の実施形態の場合と同様とする。こうして、Ｐ^- 不純物領域と一体となってＬＤＤ構造のソース／ドレインを構成する高濃度のＰ⁺ 不純物領域１６ａ、１６ｂを形成する。同時に、ＰＭＯＳ領域のゲート電極３０にもＢＦ₂ ⁺ がイオン注入されるため、このゲート電極３０はＰ型ゲート電極３０ｂとなる。このように、ＰＭＯＳ領域のゲート電極３０及びＮ型ウェル１４表面にＢＦ₂ ⁺ をイオン注入する際に、このイオン注入に対するスクリーン酸化膜としてシリコン酸化膜３４を用いる点に、本実施形態における製造方法の特徴がある（図３２参照）。
【０１１０】
次いで、レジスト３５を除去した後、更にシリコン酸化膜３４を除去する。このシリコン酸化膜３４の除去は、例えばフッ酸系の薬液を用いてエッチングすることで容易に行うことができる。このシリコン酸化膜３４のエッチング除去の際に、同時にＮ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上に自然成長した自然酸化膜を除去する。続いて、蒸着法を用いて、基体全面に高融点金属膜として例えばＴｉ膜２２を成膜する。なお、このＴｉ膜２２の代わりに、Ｃｏ膜やＮｉ膜やＰｔ膜等の高融点金属膜を用いてもよい（図３３参照）。
【０１１１】
次いで、上記第３の実施形態の図２８に示す工程と同様にして、２ステップアニール法を用いて、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上のＴｉ膜２２をシリサイド化する。こうして、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ上にＴｉＳｉ₂ 膜２２ａを、またＮ型及びＰ型ゲート電極３０ａ、３０ｂ上にＴｉＳｉ₂ 膜２２ｂを、それぞれ自己整合的に形成する。なお、Ｔｉ膜２２の代わりに、Ｃｏ膜やＮｉ膜やＰｔ膜等を用いた場合には、ＴｉＳｉ₂ 膜の代わりに、ＣｏＳｉ₂ 膜やＮｉＳｉ₂ 膜やＰｔＳｉ膜等が形成されることになる。
【０１１２】
続いて、基体全面に形成した層間絶縁膜２３に、Ｎ⁺ 不純物領域１５ａ、１５ｂ及びＰ⁺ 不純物領域１６ａ、１６ｂ上のＴｉＳｉ₂ 膜２２ａに達する接続孔並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上のＴｉＳｉ₂ 膜２２ｂに達する接続孔を開口し、これらの接続孔内を埋めるＷプラグ２４を介してＴｉＳｉ₂ 膜２２ａ、２２ｂに接続する配線層２５を形成した後、基体全面に表面保護膜２６を形成する（図３４参照）。こうして、本実施形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタを作製する。
【０１１３】
以上のように本実施形態によれば、ＮＭＯＳ領域のゲート電極３０にＡｓ⁺ を選択的にイオン注入してＮ型ゲート電極３０ａとした後であって、ＰＭＯＳ領域のゲート電極３０にＢＦ₂ ⁺ を選択的にイオン注入してＰ型ゲート電極３０ｂとする前に、ＣＶＤ法を用いてＨＴＯと呼ばれるシリコン酸化膜３４を成膜しているが、このときの成膜温度が８００〜８５０℃であり、成膜時間が１〜３時間であることから、上記第３の実施形態においてＡｓ⁺ を活性化するための熱処理を行った場合と同様の活性化効果を奏するため、ＰＭＯＳトランジスタにおけるパンチスルーや短チャネル効果の発生等のトランジスタ特性の劣化を招くことなく、ＮＭＯＳ領域のＮ型ゲート電極３０ａ全体に十分にＡｓを拡散することが可能になるため、上記第３の実施形態の場合と同様に、特に顕著な空乏化を生じ易い傾向にあるＮ型ゲート電極３０ａの空乏化を抑制することができる。
【０１１４】
また、上記第３の実施形態の場合と同様に、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂは非晶質シリコン膜からなることからＮ型及びＰ型ゲート電極３０ａ、３０ｂ上に形成されたＴｉＳｉ₂ 膜２２ｂの細線効果を抑制することができるため、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂ上に形成したＴｉＳｉ₂ 膜２２ｂの細線効果とＮ型ゲート電極３０ａの空乏化とを同時に抑制することが可能になり、上記第３の実施形態の場合と同様の効果を奏することができる。
更に、本実施形態によれば、ＰＭＯＳ領域のＮ型ウェル１４表面及びゲート電極３０にＢＦ₂ ⁺ を選択的にイオン注入する際に、シリコン酸化膜３４を通していおん注入を行うことにより、このシリコン酸化膜３４がＢＦ₂ ⁺ イオン注入に対するスクリーン酸化膜として機能するため、Ｂの拡散係数が大きくても、ＰＭＯＳトランジスタのソース／ドレインを構成する高濃度のＰ⁺ 不純物領域１６ａ、１６ｂの接合深さを容易に浅くすることが可能になり、トランジスタ特性を向上させることができる。
【０１１５】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置及びその製造方法によれば、次のような効果を奏することができる。
【０１１６】
また、請求項１に係る半導体装置の製造方法によれば、下層の多結晶シリコン膜と上層の非晶質シリコン膜との２層膜構造からなるゲート電極を形成し、このゲート電極上に堆積した高融点金属膜を熱処理によりシリサイド化する等して、ゲート電極上に高融点金属シリサイド膜を自己整合的に形成することにより、不純物イオンが結晶のグレインに沿って深くまで注入される多結晶シリコン膜をゲート電極の下層とするため、ゲート電極全体に不純物が均一性よく拡散されて、ゲート電極の空乏化を抑制することができると共に、シリサイド化反応が促進され易い非晶質シリコン膜をゲート電極の上層とするため、十分な低抵抗化が実現されて、ゲート電極上に形成された高融点金属シリサイド膜の細線効果を抑制することができる。従って、微細化、高速化と共に、高駆動能力を実現することが可能なＭＩＳトランジスタを作製することができる。
また、ゲート電極の空乏化を抑制するためにゲート電極の厚さを必要以上に薄くすことがなくなるため、ゲート電極上に高融点金属シリサイド膜を形成する際の高融点金属シリサイド膜の部分的な過成長（突き抜け）によるゲート酸化膜の耐圧劣化を防止することができる。更に、ゲート電極の空乏化を抑制するために不純物イオン活性化の際の高温、長時間の熱処理を行う必要がなくなるため、特にＰＭＯＳトランジスタにおける拡散係数の大きい不純物の拡散によるパンチスルーや短チャネル効果の発生を防止し、トランジスタ特性の劣化を防止することができる。
【０１１７】
また、２層膜構造からなるゲート電極の下層を構成する多結晶シリコン膜に予め所定の不純物イオンを注入した後に、ゲート電極全体に改めて同種の不純物を添加することにより、不純物濃度が低くなる傾向にある下層の不純物濃度を高くすることが可能になるため、ゲート電極全体の不純物濃度が均一化されて、より効果的にゲート電極の空乏化を抑制することができる。
【０１１８】
また、請求項２に係る半導体装置の製造方法によれば、下層の多結晶シリコン膜と上層の非晶質シリコン膜との２層膜構造からなる第１導電型及び第２導電型のゲート電極を形成し、これらの第１導電型及び第２導電型のゲート電極上に高融点金属シリサイド膜を自己整合的に形成することにより、Ｎ型及びＰ型ゲート電極を同時に有するデュアルゲート構造であっても、ゲート電極の空乏化を抑制することが可能な多結晶シリコン膜の長所と高融点金属シリサイド膜の細線効果を抑制することが可能な非晶質シリコン膜の長所を活用して、ゲート電極上に形成した高融点金属シリサイド膜の細線効果及びゲート電極の空乏化を同時に抑制することが可能になるため、デュアルゲート構造のＭＩＳトランジスタの微細化、高速化に寄与することができる。
【０１１９】
また、２層膜構造からなる第１及び第２のゲート電極のうち、第１のゲート電極の下層を構成する多結晶シリコン膜に予め第１導電型の不純物イオンを注入した後に、第１のゲート電極全体に改めて同種の不純物を添加することにより、不純物濃度が低くなる傾向にある下層の不純物濃度を高くすることが可能になるため、第１のゲート電極全体の不純物濃度が均一化されて、より効果的に第１のゲート電極の空乏化を抑制することができる。
【０１２０】
また、請求項３に係る半導体装置の製造方法によれば、２層膜構造からなる第１及び第２のゲート電極のうち、第１のゲート電極の下層を構成する多結晶シリコン膜に予めＮ型不純物イオンを注入した後に、第１のゲート電極全体に改めてＮ型不純物を添加することにより、特にゲート電極の空乏化が顕著に生じる傾向にあるＮ型ゲート電極の下層の不純物濃度を高くして、より効果的にＮ型ゲート電極の空乏化を抑制することができる。
【０１２１】
また、請求項４に係る半導体装置の製造方法によれば、２層膜構造からなる第１及び第２のゲート電極のうち、第１のゲート電極の下層を構成する多結晶シリコン膜に予めＮ型不純物イオンを注入するのに続いて、第２のゲート電極の下層を構成する多結晶シリコン膜に予めＰ型不純物イオンを注入した後、第１及び第２のゲート電極全体に改めてＮ型及びＰ型不純物をそれぞれ添加することにより、Ｎ型ゲート電極の下層のＮ型不純物濃度のみならず、Ｐ型ゲート電極の下層のＰ型不純物濃度をも高くして、より効果的にＮ型及びＰ型双方のゲート電極の空乏化を抑制することができる。
【０１２２】
また、Ｎ型不純物イオンを活性化する第１の熱処理とは別にＰ型不純物イオンを活性化する第２の熱処理を行うため、拡散係数が大きいＰ型不純物の拡散によるパンチスルーや短チャネル効果の発生を抑制する条件設定を従来技術を用いて行うことが可能になり、トランジスタ特性の劣化を防止することができる。更に、ゲート電極の空乏化を抑制するためにゲート電極の厚さを薄くする必要がなくなるため、ゲート電極上に高融点金属シリサイド膜を形成する際の高融点金属シリサイド膜の部分的な過成長（突き抜け）によるゲート酸化膜の耐圧劣化を防止し、トランジスタ特性の劣化を防止することができる。
【０１２３】
また、請求項５に係る半導体装置の製造方法によれば、非晶質シリコン膜からなる第１及び第２のゲート電極を形成し、第１のゲート電極にＮ型不純物イオンを選択的に注入した後、このＮ型不純物イオンを活性化するに足りる熱処理条件で絶縁膜を形成し、続いてこの絶縁膜を通して第２のゲート電極にＰ型不純物イオンを選択的に注入して第２の熱処理によって活性化し、これらのＮ型及びＰ型ゲート電極上に高融点金属シリサイド膜を自己整合的に形成していることにより、シリサイド化反応が促進され易い非晶質シリコン膜からＮ型及びＰ型ゲート電極を構成しているため、Ｎ型及びＰ型ゲート電極上に形成された高融点金属シリサイド膜の細線効果を抑制することができると共に、また第１のゲート電極に注入したＮ型不純物イオンを活性化する絶縁膜形成の際には未だ第２のゲート電極にＰ型不純物は添加されていないため、第１のゲート電極全体にＮ型不純物を十分に拡散することが可能になり、特に顕著に生じる傾向にあるＮ型ゲート電極の空乏化を抑制することができる。
また、第１のゲート電極へのＮ型不純物イオンの注入後に形成した絶縁膜は、第２のゲート電極にＰ型不純物イオンを選択的に注入する際のスクリーン酸化膜となるため、拡散係数が大きいＰ型不純物が添加されたＰ型不純物領域の接合深さを容易に浅くすることが可能になり、トランジスタ特性を向上させることができる。
【図面の簡単な説明】
【図１】 第１の実施形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタを示す断面図である。
【図２】 図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その１）である。
【図３】 図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その２）である。
【図４】 図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その３）である。
【図５】 図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その４）である。
【図６】 図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その５）である。
【図７】 図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その６）である。
【図８】 図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その７）である。
【図９】 図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その８）である。
【図１０】 図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その９）である。
【図１１】 図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その１０）である。
【図１２】 図１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その１１）である。
【図１３】 図１のＣ−ＭＯＳトランジスタのゲート電極の幅とシート抵抗との関係を示すグラフである。
【図１４】 第１の実施形態の比較例の不純物領域及びゲート電極の幅とシート抵抗との関係を示すグラフである。
【図１５】 第２の実施形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタを示す断面図である。
【図１６】 図１５のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その１）である。
【図１７】 図１５のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その２）である。
【図１８】 図１５のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その３）である。
【図１９】 図１５のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その４）である。
【図２０】 図１５のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その５）である。
【図２１】 第３の実施形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタを示す断面図である。
【図２２】 図２１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その１）である。
【図２３】 図２１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その２）である。
【図２４】 図２１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その３）である。
【図２５】 図２１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その４）である。
【図２６】 図２１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その５）である。
【図２７】 図２１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その６）である。
【図２８】 図２１のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その７）である。
【図２９】 第３の実施形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その１）である。
【図３０】 第３の実施形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その２）である。
【図３１】 第３の実施形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その３）である。
【図３２】 第３の実施形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その４）である。
【図３３】 第３の実施形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その５）である。
【図３４】 第３の実施形態に係るデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その６）である。
【図３５】 従来のサリサイド技術を用いたデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その１）である。
【図３６】 従来のサリサイド技術を用いたデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その２）である。
【図３７】 従来のサリサイド技術を用いたデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その３）である。
【図３８】 従来のサリサイド技術を用いたデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その４）である。
【図３９】 従来のサリサイド技術を用いたデュアルゲート構造のＣ−ＭＯＳトランジスタの製造方法を説明するための工程断面図（その５）である。
【符号の説明】
１１・Ｓｉ基板、１２・素子分離用酸化膜、１３・Ｐ型ウェル、１４・Ｎ型ウェル、１５ａ、１５ｂ・Ｎ⁺ 不純物領域、１６ａ、１６ｂ・Ｐ⁺ 不純物領域、１７・ゲート酸化膜、１８、１８ａ、１８ｂ、１８ｃ、１８ｄ・多結晶シリコン膜、１９、１９ａ、１９ｂ・非晶質シリコン膜、２０・ゲート電極、２０ａ、２０ｃ、２０ｄ・Ｎ型ゲート電極、２０ｂ・Ｐ型ゲート電極、２１・ゲートサイドウォール、２２・Ｔｉ膜、２２ａ、２２ｂ・ＴｉＳｉ₂ 膜、２３・層間絶縁膜、２４・Ｗプラグ、２５・配線層、２６・表面保護膜、３０・ゲート電極、３０ａ・Ｎ型ゲート電極、３０ｂ・Ｐ型ゲート電極、３１・レジスト、３２・レジスト、３３・レジスト、３４・シリコン酸化膜、３５・レジスト、５１・Ｓｉ基板、５２・素子分離用酸化膜、５３・Ｐ型ウェル、５４・Ｎ型ウェル、５５・ゲート酸化膜、５６・ゲート電極、５６ａ・Ｎ型ゲート電極、５６ｂ・Ｐ型ゲート電極、５７・ゲートサイドウォール、５８・シリコン酸化膜、５９・レジスト、６０ａ、６０ｂ・Ｎ⁺ 不純物領域、６１・レジスト、６２ａ、６２ｂ・Ｐ⁺不純物領域、６３・Ｔｉ膜、６３ａ、６３ｂ・ＴｉＳｉ₂ 膜、６４・層間絶縁膜、６５・Ｗプラグ、６６・配線層、６７・表面保護膜。

Claims (5)

1. 半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を形成した後、前記多結晶シリコン膜に所定の不純物イオンを注入する工程と、前記多結晶シリコン膜上に非晶質シリコン膜を形成した後、前記非晶質シリコン膜及び前記多結晶シリコン膜を所定の形状にパターニングして、下層の前記多結晶シリコン膜と上層の前記非晶質シリコン膜との２層膜構造からなるゲート電極を形成する第１の工程と、
   前記半導体基板表面及び前記ゲート電極に所定の不純物を添加して、不純物領域を形成すると共に、前記ゲート電極を導電化する第２の工程と、
   基体全面に高融点金属膜を堆積した後、熱処理により前記不純物領域上及び前記ゲート電極上の前記高融点金属膜をシリサイド化すると共に、未反応の前記高融点金属膜をエッチング除去して、前記不純物領域上及び前記ゲート電極上に高融点金属シリサイド膜を自己整合的に形成する第３の工程と
   を具備する
   ことを特徴とする半導体装置の製造方法。
2. 第１及び第２の素子領域の半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を形成した後、前記第１の素子領域における前記多結晶シリコン膜に第１導電型の不純物イオンを選択的に注入する工程と、前記多結晶シリコン膜上に非晶質シリコン膜を形成した後、前記非晶質シリコン膜及び前記多結晶シリコン膜を所定の形状にパターニングして、下層の前記多結晶シリコン膜と上層の前記非晶質シリコン膜との２層膜構造からなる第１及び第２のゲート電極をそれぞれ前記第１及び第２の素子領域に形成する第１の工程と、
   前記第１の素子領域の前記半導体基板表面及び前記第１のゲート電極に第１導電型の不純物イオンを選択的に注入し、前記第２の素子領域の前記半導体基板表面及び前記第２のゲート電極に第２導電型の不純物イオンを選択的に注入した後、熱処理により不純物イオンを活性化して、前記第１及び第２の素子領域にそれぞれ第１導電型及び第２導電型の不純物領域を形成すると共に、前記第１及び第２のゲート電極をそれぞれ第１導電型及び第２導電型のゲート電極にする第２の工程と、
   基体全面に高融点金属膜を堆積した後、熱処理により前記第１導電型及び第２導電型の不純物領域上並びに前記第１導電型及び第２導電型のゲート電極上の前記高融点金属膜をシリサイド化すると共に、未反応の前記高融点金属膜をエッチング除去して、前記第１導電型及び第２導電型の不純物領域上並びに前記第１導電型及び第２導電型のゲート電極上に高融点金属シリサイド膜を自己整合的に形成する第３の工程と
   を具備する
   ことを特徴とする半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、
   前記第１の素子領域における前記多結晶シリコン膜に選択的に注入する第１導電型の不純物イオンが、Ｎ型不純物イオンである
   ことを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記第１の素子領域における前記多結晶シリコン膜にＮ型不純物イオンを選択的に注入する工程の後、前記第２の素子領域における前記多結晶シリコン膜にＰ型不純物イオンを選択的に注入する工程を具備する
   ことを特徴とする半導体装置の製造方法。
5. 第１及び第２の素子領域の半導体基板上にゲート絶縁膜を介して非晶質シリコン膜を堆積した後、前記非晶質シリコン膜を所定の形状にパターニングして、前記非晶質シリコン膜からなる第１及び第２のゲート電極を形成する第１の工程と、
   前記第１の素子領域の前記半導体基板表面及び前記第１のゲート電極にＮ型不純物イオンを選択的に注入した後、Ｎ型不純物イオンを活性化する熱処理条件の気相成長法により基体全面に絶縁膜を形成し、同時に前記第１の素子領域の前記半導体基板表面にＮ型不純物領域を形成すると共に、前記第１のゲート電極をＮ型ゲート電極にする第２の工程と、
   前記絶縁膜を通して前記第２の素子領域の前記半導体基板表面及び前記第２のゲート電極にＰ型不純物イオンを選択的に注入した後、所定の熱処理によりＰ型不純物イオンを活性化して、前記第２の素子領域の前記半導体基板表面にＰ型不純物領域を形成すると共に、前記第２のゲート電極をＰ型ゲート電極にする第３の工程と、
   前記絶縁膜を除去してから基体全面に高融点金属膜を堆積した後、熱処理により前記Ｎ型及びＰ型不純物領域上並びに前記Ｎ型及びＰ型ゲート電極上の前記高融点金属膜をシリサイド化すると共に、未反応の前記高融点金属膜をエッチング除去して、前記Ｎ型及びＰ型不純物領域上並びに前記Ｎ型及びＰ型ゲート電極上に高融点金属シリサイド膜を自己整合的に形成する第４の工程と
   を具備する
   ことを特徴とする半導体装置の製造方法。

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