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KR100882834B1 - 박막 반도체 장치 및 그 제조 방법 - Google Patents

박막 반도체 장치 및 그 제조 방법 Download PDF

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KR100882834B1
KR100882834B1 KR1020077005888A KR20077005888A KR100882834B1 KR 100882834 B1 KR100882834 B1 KR 100882834B1 KR 1020077005888 A KR1020077005888 A KR 1020077005888A KR 20077005888 A KR20077005888 A KR 20077005888A KR 100882834 B1 KR100882834 B1 KR 100882834B1
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semiconductor thin
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아키토 하라
미치코 타케이
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샤프 가부시키가이샤
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Abstract

특히 막 두께 및 성막 온도(스퍼터 챔버 내의 환경 온도)를 주요한 파라미터로 하여, 그 막 두께를 100nm~500nm(더욱 바람직하게는 100nm~300nm), 성막 온도를 25℃~300℃의 범위 내로 조절하여, 잔류 응력이 면내 방향에 있어서 격자 정수를 크게 하는 방향으로 300MPa 이상으로 되도록 제어하고, SiO2막(5) 상에 Mo막(6)을 성막한다, 이에 의해, 실리콘 박막에 왜곡을 부여하기 위한 다른 공정을 부가하지 않고, 용이하게 또한 확실히 폴리실리콘 박막(4a,4b)에 소망의 왜곡을 부여하여 이동도를 향상시키는 것을 실현하는 신뢰성이 높은 CMOSTFT를 얻을 수 있다.
성막 온도, 스퍼터 챔버, 잔류 응력, 폴리실리콘 박막, 이동도, CMOSTFT

Description

박막 반도체 장치 및 그 제조 방법{THIN FILM SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 박막 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 액티브매트릭스형의 액정 표시 장치나 EL 패널 표시 장치의 데이터 드라이버, 게이트 드라이버 및 화소 스위칭 소자 등으로 사용되는 박막 트랜지스터(TFT)에 적용하기에 적합한 기술이다.
근년, 반도체 장치의 한층 고성능화의 요청이 더욱 높아지고 있고, 박막 트랜지스터(TFT)에 있어서도, 예를 들면 시트 컴퓨터 등의 실현을 향해, 한층 고이동도화가 요구되고 있다. 이 고이동도화를 실현하는 수법으로서, 폴리실리콘 박막의 결정 입경의 확대나 결정성의 향상, 디바이스 구조의 개량 등이 진행되고 있다. 디바이스 구조의 개량에 대해서는, 채널 영역이 형성되는 폴리실리콘 박막에 왜곡을 가하는 것이 유효한 것으로 생각하고 있고, 폴리실리콘 박막에 응력을 미치는 사이드 월을 형성하는 방법(특허 문헌1 참조)이나 게이트 전극 상에 응력을 갖는 막을 퇴적하는 방법(특허 문헌2 참조)이 이미 제안되어 있다.
그러나, 특허 문헌1,2에 개시된 방법에서는, 통상의 TFT의 제조 프로세스에서 폴리실리콘 박막에 왜곡을 가하기 위한 구조물을 형성하는 공정을 추가할 필요 가 있어, 제조 프로세스가 번잡하게 되고, 결과적으로 코스트 증가를 초래하는 문제가 있다.
특허 문헌1:일본국 특허공개공보 특개2003-203925호 공보
특허 문헌2:일본국 특허공개공보 특개2001-60691호 공보
본 발명은, 상술한 과제를 감안하여 이루어진 것으로, 반도체 박막에 왜곡을 부여하기 위한 추가 공정을 부가하지 않고, 용이하고 또한 확실히 반도체 박막에 소망의 왜곡을 부여하여 이동도를 향상시키는 것을 실현하는 신뢰성이 높은 박막 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 박막 반도체 장치는, 절연 기판과, 상기 절연 기판에 패턴 형성되어 이루어지는 반도체 박막과, 상기 반도체 박막 상에 게이트 절연막을 통해 패턴 형성되어 이루어지는 게이트 전극을 포함하고, 상기 게이트 전극은, 그 막 두께가 100nm~500nm의 범위 내의 값이고, 그 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300MPa 이상의 잔류 응력을 갖고 있다. 이때, 상기 반도체 박막은,상기 게이트 전극의 상기 잔류 응력에 기인하여 인장 응력을 받고, 그 면 방향의 격자 정수가 상기 인장 응력이 없는 상태에 비해 증가한 상태로 된다.
여기에서, 상기 게이트 전극은, 그 막 두께가 100nm~300nm의 범위 내의 값으로 되어 있는 것이 바람직하다.
본 발명에 의한 박막 반도체 장치의 제조 방법은, 절연 기판상에 반도체 박막을 패턴 형성하는 공정과, 상기 반도체 박막 상에 게이트 절연막을 통해 게이트 전극을 패턴 형성하는 공정을 포함하고, 상기 게이트 전극을, 그 막 두께를 100 nm~500nm의 범위 내의 값으로 조절하고, 그 잔류 응력이 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300MPa 이상으로 되도록 형성하고, 상기 반도체 박막에 상기 잔류 응력에 기인한 인장 응력을 부여하고, 그 면 방향의 격자 정수를 상기 인장 응력이 없는 상태에 비해 증가한 상태로 제어한다.
여기에서, 상기 게이트 전극을, 그 막 두께를 100nm~300nm의 범위 내의 값으로 조절하고, 그 잔류 응력이 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300MPa 이상으로 되도록 형성하는 것이 바람직하다.
또한, 상기 게이트 전극을, 그 막 두께를 100nm~300nm의 범위 내의 값으로, 성막시의 환경 온도를 25℃~300℃의 범위 내의 값으로 각각 조절하고, 그 잔류 응력이 면내 방향에 있어서 격자 정수를 크게 하는 방향으로 300MPa 이상으로 되도록 형성하는 것이 보다 바람직하다.
도1은, 성막된 Mo막의 막 두께(nm)와 잔류 응력(MPa)과의 관계에 대해 조사한 측정 결과를 나타내는 특성도이다.
도2는, 폴리실리콘 박막 상에 Mo로 이루어지는 게이트 전극을 패턴 형성한 상태에서, Mo막으로 이루어지는 게이트 전극의 막 두께(nm)와 라만 피크(/cm)와의 관계에 대해 조사한 측정 결과를 나타내는 특성도이다.
도3은, 각 성막 온도에 있어서 성막된 Mo막의 막 두께(nm)와 잔류 응 력(MPa)과의 관계에 대해 조사한 측정 결과를 나타내는 특성도이다.
도4A는, n채널 TFT에 있어서, Mo를 재료로 하는 게이트 전극의 막 두께(nm)와 이동도(cm2/V·s)와의 관계에 대해 조사한 측정 결과를 나타내는 특성도이다.
도4B는, p채널 TFT에 있어서, Mo를 재료로 하는 게이트 전극의 막 두께(nm)와 이동도(cm2/ V·s)와의 관계에 대해 조사한 측정 결과를 나타내는 특성도이다.
도5A는, 제1 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도5B는, 제1 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도5C는, 제1 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도5D는, 제1 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도5E는, 제1 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도5F는, 제1 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도6A는, 제2 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도6B는, 제2 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도6C는, 제2 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도6D는, 제2 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도6E는, 제2 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도6F는, 제2 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도6G는, 제2 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도6H는, 제2 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도6I는, 제2 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도7A는, 제2 실시 형태에 의한 CMOSTFT의 제조 방법의 변형례의 주요 공정도를 나타낸 개략 단면도이다.
도7B는, 제2 실시 형태에 의한 CMOSTFT의 제조 방법의 변형례의 주요 공정도를 나타낸 개략 단면도이다.
도8A는, 제3 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도8B는, 제3 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도8C는, 제3 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도8D는, 제3 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도8E는, 제3 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도8F는, 제3 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도8G는, 제3 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도8H는, 제3 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도8I는, 제3 실시 형태에 의한 CMOSTFT의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도9A는, 제3 실시 형태에 의한 CMOSTFT의 제조 방법의 변형례의 주요 공정을 나타낸 개략 단면도이다.
도9B는, 제3 실시 형태에 의한 CMOSTFT의 제조 방법의 변형례의 주요 공정을 나타낸 개략 단면도이다.
-본 발명의 기본 골자-
본 발명자는, TFT를 제조함에 있어서, 반도체 박막, 예를 들면 폴리실리콘 박막에 왜곡(폴리실리콘 박막의 면 방향의 격자 정수를 증가시키는 왜곡)을 가하기 위한 공정을 부가하지 않고, 게이트 전극의 형성 공정만에 의해, 즉 게이트 전극을 형성하는 것에 의해 당해 게이트 전극의 잔류 응력(면내 방향에 있어서 격자 정수를 증가시키는 방향의 잔류 응력)을 이용하여 폴리실리콘 박막에 왜곡을 가하는 것을 생각하고, 이를 실현할 구체적 수법에 대해 예의 검토했다.
일반적으로, 성막 조건에 의해 정도는 약간 다르지만, 고융점 금속막은 강한 잔류 응력을 갖는 것이 알려져 있고, 그 정도는 막 두께가 감소함에 따라 증가한다. 본 발명자는 이 점에 착안하여, 고융점 금속인 Mo나 W, Ti, Nb, Re, Ru 등을 게이트 전극의 재료로서 이용하고, 그 막 두께를 주요 파라미터로 하여, 다른 성막조건(후술하는 성막 온도를 포함)을 동일하게 설정하고, 당해 막 두께와 폴리실리콘 박막에 미치는 인장 응력과의 정량적인 관계에 대해 고찰했다.
여기에서는 상기 고융점 금속으로서 Mo를 예로 들고, 성막된 Mo막의 막 두께(nm)와 잔류 응력(MPa)과의 관계에 대해서 조사했다. 측정 결과를 도1에 나타낸다. 이와 같이 Mo막의 막 두께와 잔류 응력은, 전자가 증가함에 따라 후자가 감소하는 대략 선형의 관계에 있는 것으로 판단된다.
다른 한편, 게이트 전극의 형성된 폴리실리콘 박막의 왜곡량을 측정하는 수 법으로서, TFT에서는 글래스 기판 등의 투명 절연 기판에 폴리실리콘 박막을 형성하는 것으로부터, 기판 이면으로부터 측정할 수 있는 라만 분광법을 채용했다. 그리고, 글래스 기판 상에 폴리실리콘 박막을 형성하고, 그 위에 게이트 절연막을 통해 Mo로 이루어지는 게이트 전극을 패턴 형성한 상태에서, Mo막으로 이루어지는 게이트 전극의 막 두께(nm)와 라만 피크(/cm)와의 관계에 대해 조사했다. 측정 결과를 도2에 나타낸다. 상기한 바와 같이, 막 두께 이외의 다른 성막 조건(후술하는 성막 온도를 포함)은 도1의 실험과 동일하게 설정하고 있다. 이와 같이, 게이트 전극의 막 두께와 라만 피크란, 전자가 증가하는 것에 따라 후자도 증가하는 관계로 있는 것을 알 수 있다.
게이트 전극의 잔류 응력에 기인하는 폴리실리콘 박막의 왜곡량이 큰 라만 피크는 저파수측으로 시프트하기 때문에, 게이트 전극의 막 두께가 얇을수록 폴리실리콘 박막의 왜곡량이 증가하게 된다. 도2와 같이, 게이트 전극의 막 두께와 라만 피크의 관계는 선형은 아니고, 막 두께를 증가시키는 것에 따라 라만 피크는 517/cm 정도의 값에 근접한다. 이는, 게이트 전극의 막 두께가 어느 정도 크면, 당해 막 두께가 변화하여도 라만 피크는 대부분 517/cm 정도로부터 변동하지 않는 것을 의미 한다. 도2로부터 판단하면, 라만 피크의 감소가 현저하게 되는, 즉 폴리실리콘 박막의 왜곡량의 증가가 현저하게 되는 것은 게이트 전극의 막 두께가 대개 500nm 정도 이하인 것으로 보는 것이 타당하다.
폴리실리콘 박막의 보다 큰 왜곡량을 얻으려면, 게이트 전극의 막 두께를 예를 들면 300nm 정도 이하로 하면 좋다. 또한, 게이트 전극의 박막화에 의한 영향 (박리 등의 우려)를 방지하는 관점에서는, 게이트 전극을 100nm 이상으로 하는 것이 바람직하다.
그렇기 때문에, Mo로 이루어지는 게이트 전극의 막 두께가 500nm 정도 이하로 되는 잔류 응력은, 도1로부터 300MPa 정도 이상인 것을 알 수 있다. 이 수치 관계는, Mo 이외의 상기한 다른 고융점 금속에서도 동일한 것으로 생각된다. 즉, 게이트 전극에 의해 폴리실리콘 박막에 큰 왜곡을 부여하려면, 상기한 게이트 전극의 박막화에 의한 영향도 고려하여, 게이트 전극을 막 두께 100nm 이상 500nm 이하, 바람직하게는 100nm 이상 300nm 이하의 범위 내의 값으로 하여, 300MPa 이상의 잔류 응력을 확보하면 좋은 것으로 된다.
이와 같은 성막 조건으로 게이트 전극을 형성함으로써, 다른 공정을 부가하지 않고, 확실히 폴리실리콘 박막에 충분한 왜곡을 부여하여, 큰 이동도가 얻어지는 TFT가 실현된다.
또한, 게이트 전극에 의한 300MPa 이상의 잔류 응력이 폴리실리콘 박막에 인가되는 경우, 폴리실리콘 박막의 라만 분광법에 의한 라만 피크의 파수(波數)가, 게이트 전극이 형성되기 전의 파수에 대해 저파수측으로 0.2/cm 이상 시프트한다.
폴리실리콘 박막에 부여되는 왜곡량을 결정하는 주요한 파라미터는 게이트 전극의 막 두께이지만, 막 두께 이외에 왜곡량에 대해 특히 영향이 큰 파라미터로서, 게이트 전극의 금속막의 성막 온도(여기에서는 챔버 내의 환경 온도)가 중요한 것으로 생각된다. 그래서, 게이트 전극의 막 두께에 더하여 성막 온도를 파라미터로서 채용하고, 각 성막 온도에 있어서 성막된 Mo막의 막 두께(nm)와 잔류 응 력(MPa)과의 관계에 대해 조사했다. 측정 결과를 도3에 나타낸다. 이와 같이, 성막 온도가 낮을수록, 소정 막 두께에 있어서의 잔류 응력이 커지는 경향이 있는 것으로 판단된다. 단, 성막 온도를 변화시켜도, Mo막의 막 두께와 잔류 응력은, 전자가 증가함에 따라 후자가 감소하는 대략 선형의 관계를 유지한다.
상기 고찰로부터, TFT의 큰 이동도를 얻기 위해, 폴리실리콘 박막에 충분한 왜곡을 부여할 수 있는 지표로서는, 게이트 전극의 잔류 응력을 300MPa 이상 확보하는 것으로 생각된다. 그렇기 때문에, 성막 온도를 잔류 응력의 파라미터로서 가하고, 도3에 나타낸 각 성막 온도를 실험적으로 증명하여, 성막 온도를 25℃ 이상 300℃ 이하의 범위 내의 값, 게이트 전극을 막 두께 100nm 이상 500nm 이하, 바람직하게는 100nm 이상 300nm 이하의 범위 내의 값으로 각각 조절하고, 게이트 전극에 있어서의 300MPa 이상의 잔류 응력을 확보하면 좋은 것으로 된다.
이와 같이, 파라미터를 게이트 전극의 막 두께 및 성막 온도의 2종류로 명확화하고, 이들을 상기 범위 내로 적절히 조절함으로써, 더욱 세밀하게, 다양한 성막 환경에 따라 확실히 게이트 전극 잔류 응력을 300MPa 이상의 소망치로 제어할 수 있다.
또한, 이 경우, 폴리실리콘 박막의 채널 영역으로 되는 부위에 있어서, 그 결정 입경이 작으면 결정립계가 많아지고, 게이트 전극으로부터의 잔류 응력이 완화되어 버리게 된다. 따라서, 폴리실리콘 박막의 채널 영역으로 되는 부위의 결정 입경을 크게, 구체적으로는 400nm 정도 이상으로 형성함으로써 폴리실리콘 박막의 충분한 왜곡이 확보된다.
이어서, 본 발명자는, 소스/드레인이 n형으로 된 n채널 TFT 및 소스/드레인이 p형으로 된 p채널 TFT의 각각에 대해, Mo를 재료로 하는 게이트 전극의 막 두께(nm)와 이동도(mobility:(cm2/V·s))와의 관계에 대해 조사했다. 측정 결과를 도4A, 도4B에 나타낸다. 도4A에 나타낸 바와 같이, n채널 TFT에서는 게이트 전극의 막 두께를 얇게할수록, 구체적으로는 500nm 정도 이하로 함으로써 이동도가 향상한다. 한편, 도4B에 나타낸 바와 같이, p채널 TFT에서는 이동도는 게이트 전극의 막 두께에는 거의 의존하지 않는다. p채널 TFT에서는, 예를 들면 p형 불순물로서 사용되는 붕소(B)는, 예를 들면 n형 불순물로서 사용되는 인(p)보다도 가볍고, 게이트 전극이 얇으면 B를 이온 주입했을 때 게이트 전극을 꿰뚫어, 채널 영역에 달해 버릴 우려가 있는 문제가 있다.
그래서, 상기 사정을 고려하여, 본 발명을 p채널 TFT 및 n채널 TFT를 구비하여 이루어지는 CMOS형의 TFT에 적용함에 있어, 게이트 전극의 막 두께를 얇게할수록 이동도가 향상하는 n채널 TFT의 게이트 전극의 막 두께를 p채널 TFT의 그것보다도 얇게 형성한다. 이에 의해, p채널 TFT에 현저한 문제를 일으키지 않고, n채널 TFT에 있어서 특히 성능 향상을 꾀할 수 있다.
-본 발명을 적용한 구체적인 실시 형태-
이하, 본 발명을 폴리실리콘 TFT의 구성 및 제조 방법에 적용한 구체적인 제 실시 형태에 대해, 도면을 참조하면서 상세히 설명한다. 또한, 설명의 편의상, 폴리실리콘 TFT의 구성을 그 제조 방법과 함께 기술한다.
(제1 실시 형태)
도5A~도5F는, 제1 실시 형태에 의한 CMOS형의 폴리실리콘 TFT(이하, 간단히
CMOSTFT로 한다)의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
우선, 도5A에 나타낸 바와 같이, 투명 절연 기판, 예를 들면 글래스 기판(1) 상에 막 두께 400nm 정도의 SiO2로 이루어지는 버퍼층(2)을 통해, 플라즈마 CVD법에 의해 아몰퍼스 실리콘 박막(3)을 예를 들면 막 두께 65nm 정도로 성막한다. 여기에서, 성막시에 성막 챔버 내에 예를 들면 B2H6가스를 혼입시킴으로써 아몰퍼스 실리콘 박막(3) 중에 붕소(B)를 도프하고 있다.
계속하여, 도5B에 나타낸 바와 같이, 질소 분위기중에 있어서 550℃ 정도에서 2시간 정도의 열처리를 실시하고, 아몰퍼스 실리콘층(3)의 탈수소화 처리를 행한 후, 아몰퍼스 실리콘 박막(3)에 포토리소그라피 및 드라이 에칭을 실시하고, 각각 소정의 리본 패턴의 한쌍의 아몰퍼스 실리콘 박막(3a,3b)으로 가공한다.
이어서, 도5C에 나타낸 바와 같이, 레이저 어닐에 의해 아몰퍼스 실리콘 박막(3a,3b)을 결정화한다. 구체적으로는, 예를 들면 시간에 대해 연속적으로 에너지를 출력하는 에너지 빔, 여기에서는 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저)인 Nd:YVO4 레이저를 사용하여, 출력 6.5W, 스캔 속도 20cm/초의 조건으로 아몰퍼스 실리콘 박막(3a,3b)에 레이저광을 조사하고, 아몰퍼스 실리콘층(3a,3b)을 결정화하여 폴리실리콘 박막(4a,4b)로 변환한다. 그리고, 리본 패턴의 폴리실리콘 박막(4a,4b)에 포토리소그라피 및 드라이 에칭을 실시하고, 각각 소정의 아일랜드 패턴으로 가공한다.
계속하여, 도5D에 나타낸 바와 같이, 플라즈마 CVD법에 의해 폴리실리콘 박막(4a,4b) 위를 덮도록 전면에 막 두께 30nm 정도로 SiO2막(5)을 성막한다. 그리고,스퍼터법에 의해 Si02막(5) 상에 게이트 전극으로 되는 고융점 금속막, 여기에서는 Mo막(6)을 성막한다. 여기에서는, 특히 막 두께 및 성막 온도(스퍼터 챔버 내의 환경 온도)를 주요한 파라미터로 하여 잔류 응력이 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300MPa 이상의 소정치로 되도록 제어한다. 구체적으로는, 압력 2×10-3 Torr, 투입 파워(RF 파워) 3.5kW, 스퍼터 가스를 Ar가스로 하여 유량 20sccm, 챔버 온도를 25℃~300℃, 여기에서는 175℃ 정도의 조건으로, 막 두께 100nm~500nm(더욱 바람직하게는 100nm~300nm), 여기에서는 100nm 정도로 Mo막(6)을 성막한다.
계속하여, 도5E에 나타낸 바와 같이, 폴리실리콘 박막(4a,4b) 상에 각각 전극 형상으로 되도록 Mo막(6) 및 SiO2막(5)을 포토리소그라피 및 드라이에칭에 의해 가공하고, SiO2막(5)으로 이루어지는 게이트 절연막(7)을 개재한 Mo막(6)으로 이루어지는 게이트 전극(8a,8b)을 패턴 형성한다. 게이트 전극(8a,8b)은, 상술한 바와과 같이 특히 막 두께 및 성막 온도를 주요한 파라미터로 하여 제어함으로써 형성된 것으로, 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300MPa 이상의 잔류 응력, 여기에서는 630MPa 정도로 되어 있다. 이 잔류 응력에 의해 적어도, 이 들 게이트 전극(8a,8b)의 형성 부위인 폴리실리콘 박막(4a,4b)의 채널 영역에서는, 폴리실리콘 박막(4a,4b)에 인장 응력이 인가되고, 그 면 방향의 격자 정수가 인장 응력이 없는 상태에 비해 증가한 상태로 된다.
계속하여, 도5F에 나타낸 바와 같이, 폴리실리콘 박막(4a) 측을 덮도록 레지스트 마스크(도시하지 않음)를 형성하고, 게이트 전극(8b)를 마스크로 하여, 폴리실리콘 박막(4b)에 있어서의 게이트 전극(8b)의 양측에 n형 불순물, 여기에서는 인(p)을 이온 주입하고, n형 소스/드레인(9b)을 형성한다. 여기에서, 폴리실리콘 박막(4b) 상에 게이트 절연막(7)을 통해 게이트 전극(8b)이 형성되고, 게이트 전극(8b)의 양측에 소스/드레인(9b)이 형성되어 이루어지는 n채널 TFT(10b)의 주요 구성이 완성된다.
다른 한편, 레지스트 마스크를 회화(灰化) 처리 등에 의해 제거한 후, 도5F에 나타낸 바와 같이, 폴리실리콘 박막(4b) 측을 덮도록 레지스트 마스크(도시하지 않음)를 형성하고, 게이트 전극(8a)을 마스크로 하여, 폴리실리콘 박막(4a)에 있어서의 게이트 전극(8a)의 양측에 p형 불순물, 여기에서는 붕소(B)를 이온 주입하고, p형 소스/드레인(9a)을 형성한다. 여기에서, 폴리실리콘 박막(4a) 상에 게이트 절연막(7)을 통해 게이트 전극(8a)이 형성되고, 게이트 전극(8a)의 양측에 소스/드레인(9a)이 형성되어 이루어지는 p채널 TFT(l0a)의 주요 구성이 완성된다.
그 후, p채널 TFT(l0a) 및 n채널 TFT(10b)를 덮는 층간절연막의 형성이나, 게이트 전극(8a,8b) 및 소스／드레인(9a,9b)과 도통하는 콘택트홀 및 각종 배선층의 형성 등을 거쳐, 본 실시 형태의 CMOSTFT를 완성한다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 폴리실리콘 박막(4a,4b)에 왜곡을 부여하기 위한 다른 공정을 부가하지 않고, 용이하게 또한 확실히 폴리실리콘 박막(4a,4b)에 소망의 왜곡을 부여하여 이동도를 향상시키는 것이 가능하게 되어, 고성능의 CMOSTFT가 실현된다.
(제2 실시 형태)
본 실시 형태에서는, 제1 실시 형태와 거의 같은 CMOSTFT의 구성 및 제조 방법을 개시하지만, n채널 TFT의 게이트 전극의 막 두께를 p채널 TFT의 그것보다도 얇게 형성하는 점에서 상이하다. 도6A~도6G는, 제2 실시 형태에 의한 CMOS형의 폴리실리콘 TFT(이하, 간단히 CMOSTFT라 한다)의 제조 방법을 공정 순으로 나타낸 개략 단면도이다. 또한, 제1 실시 형태와 공통하는 구성 부재 등에 대해서는 동일한 부호를 병기한다.
우선, 도6A에 나타낸 바와 같이, 투명 절연 기판, 예를 들면 글래스 기판(1) 상에 막 두께 400nm 정도의 SiO2로 이루어지는 버퍼층(2)을 통해, 플라즈마 CVD법에 의해 아몰퍼스 실리콘 박막(3)을 예를 들면 막 두께 65nm 정도로 성막한다. 여기에서, 성막시에 성막 챔버 내에 예를 들면 B2H6가스를 혼입함으로써 아몰퍼스 실리콘박막(3) 중에 붕소(B)를 도프하고 있다.
계속하여, 도6B에 나타낸 바와 같이, 질소 분위기 중에 있어서 550℃ 정도에서 2시간 정도의 열처리를 실시하고, 아몰퍼스 실리콘층(3)의 탈수소화 처리를 행한 후, 이 아몰퍼스 실리콘 박막(3)에 포토리소그라피 및 드라이 에칭을 실시하고, 각각 소정의 리본 패턴의 한쌍의 아몰퍼스 실리콘 박막(3a,3b)으로 가공한다.
계속하여, 도6C에 나타낸 바와 같이, 레이저 어닐에 의해 아몰퍼스 실리콘 박막(3a,3b)을 결정화한다. 구체적으로는, 예를 들면 시간에 대해 연속적으로 에너지를 출력하는 에너지 빔, 여기에서는 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저)인 Nd:YVO4 레이저를 사용하여, 출력 6.5W, 스캔 속도 20cm/초의 조건으로 아몰퍼스 실리콘 박막(3a,3b)에 레이저광을 조사하고, 아몰퍼스 실리콘층(3a,3b)을결정화하여 폴리실리콘 박막(4a,4b)으로 변환한다. 그리고, 리본 패턴의 폴리실리콘 박막(4a,4b)에 포토리소그라피 및 드라이 에칭을 실시하고, 각각 소정의 아일랜드 패턴으로 가공한다.
계속하여, 도6D에 나타낸 바와 같이, 플라즈마 CVD법에 의해 폴리실리콘 박막(4a,4b) 상을 덮도록 전체 면에 막 두께 30nm 정도로 SiO2막(5)을 성막한다. 그리고, 스퍼터법에 의해 Si02막(5) 상에 게이트 전극으로 되는 고융점 금속막, 여기에서는 Mo막(11)을 성막한다. 여기에서는, 특히 막 두께 및 성막 온도(스퍼터 챔버 내의 환경 온도)를 주요한 파라미터로 하여 잔류 응력이 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300MPa 이상의 소정치로 되도록 제어한다. 구체적으로는, 압력 2×10-3 Torr, 투입 파워(RF 파워) 3.5kW, 스퍼터 가스를 Ar가스로 하여 유량 20sccm, 챔버 온도를 25℃~300℃, 여기에서는 175℃ 정도의 조건으로, 막 두께100nm~500nm(더욱 바람직하게는 100nm~300nm), 여기에서는 300nm 정도로 Mo막(11)을 성막한다.
계속하여, 도6E에 나타낸 바와 같이, 폴리실리콘 박막(4a,4b) 상에 각각 전극 형상으로 되도록 Mo막(11) 및 SiO2막(5)을 포토리소그라피 및 드라이 에칭에 의해 가공한다.
계속하여, 도6F에 나타낸 바와 같이, 도면에서 좌측에 있는 폴리실리콘 박막(4a) 측만을 덮는 레지스트 마스크(13)를 형성하고, 폴리실리콘 박막(4b) 상의 Mo막(11) 만을 드라이 에칭하고, 당해 Mo막(11)을 막 두께 100nm 정도로 박막화한다. 이 상태에서, 폴리실리콘 박막(4a) 상에는 게이트 절연막(7)을 개재한 Mo로 이루어지는 막 두께 300nm 정도의 게이트 전극(12a)이, 폴리실리콘 박막(4b) 상에는 게이트 절연막(7)을 개재한 Mo로 이루어지는 막 두께 100nm 정도의 게이트 전극(12b)이 각각 형성되어 있다.
게이트 전극(12a,12b)은, 상술한 바와 같이 특히 막 두께 및 성막 온도를 주요한 파라미터로 하여 제어함으로써 형성된 것이고, 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300 MPa 이상의 잔류 응력, 여기에서는 게이트 전극(12a)이 470 MPa정도, 게이트 전극(12b)이 상기 박막화에 의한 효과가 더해져 630MPa 정도로 되어있다. 이 잔류 응력에 의해 적어도, 이들 게이트 전극(12a,12b)의 형성 부위인 폴리실리콘 박막(4a,4b)의 채널영역에서는, 폴리실리콘 박막(4a,4b)에 인장 응력이 인가되고, 그 면 방향의 격자 정수가 인장 응력이 없는 상태에 비해 증가한 상태로 된다.
계속하여, 도6G에 나타낸 바와 같이, 레지스트 마스크(13)를 그대로 이온 주 입 마스크로서 사용하고, 폴리실리콘 박막(4b) 측에 있어서 게이트 전극(12b)을 마스크로 하여, 폴리실리콘 박막(4b)에 있어서의 게이트 전극(12b)의 양측에 n형 불순물, 여기에서는 인(p)을 이온 주입하고, n형 소스/드레인(9b)을 형성한다. 여기에서, 폴리실리콘 박막(4b) 상에 게이트 절연막(7)을 통해 게이트 전극(12b)이 형성되고, 게이트 전극(12b)의 양측에 소스/드레인(9b)이 형성된 n채널 TFT(14b)의 주요 구성이 완성된다.
다른 한편, 레지스트 마스크(13)를 회화 처리 등에 의해 제거한 후, 도6H에 나타낸 바와 같이, 폴리실리콘 박막(4b) 측을 덮도록 레지스트 마스크(15)를 형성하고, 폴리실리콘 박막(4a) 측에 있어서 게이트 전극(12a)을 마스크로 하여, 폴리실리콘 박막(4a)에 있어서의 게이트 전극(12a)의 양측에 p형 불순물, 여기에서는 붕소(B)를 이온 주입하고, p형 소스/드레인(9a)을 형성한다. 그리고, 레지스트 마스크(15)를 회화 처리 등에 의해 제거함으로써 도6I에 나타낸 바와 같이, 폴리실리콘 박막(4a) 상에 게이트 절연막(7)을 통해 게이트 전극(12a)이 형성되고, 게이트 전극(12a)의 양측에 소스/드레인(9a)이 형성되어 이루어지는 p채널 TFT(14a)의 주요 구성이 완성된다.
그 후, p채널 TFT(14a) 및 n채널 TFT(14b)를 덮는 층간절연막의 형성이나, 게이트 전극(12a,12b) 및 소스/드레인(9a,9b)과 도통하는 콘택트홀 및 각종 배선층의 형성 등을 거쳐, 본 실시 형태의 CMOSTFT를 완성한다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 폴리실리콘 박막(4a,4b)에 왜곡을 부여하기 위한 다른 공정을 부가하지 않고, 용이하게 또한 확실히 폴리실리 콘 박막(4a,4b)에 소망의 왜곡을 부여하여, 특히 n채널 TFT(14b)의 이동도를 향상시키는 것이 가능하게 되어, 고성능의 CMOSTFT가 실현된다.
(변형례)
여기에서, 제2 실시 형태의 변형례에 대해 설명한다.
도7A, 도7B는, 본 변형례의 주요 공정을 나타내는 개략 단면도이다.
우선, 도6A~도6E와 동일한 제 공정을 실행한다.
계속하여, 도7A에 나타낸 바와 같이, 도면에서 좌측의 폴리실리콘 박막(4a)측만을 덮는 레지스트 마스크(13)를 형성하고, 폴리실리콘 박막(4b) 측에 있어서 Mo막(11)을 마스크로 하여, 폴리실리콘 박막(4b)에 있어서의 Mo막(11)의 양측에 n형 불순물, 여기에서는 인(p)을 이온 주입하고, n형 소스/드레인(9b)을 형성한다.
계속하여, 도7B에 나타낸 바와 같이, 레지스트 마스크(13)를 그대로 이온 주입 마스크로서 사용하고, 폴리실리콘 박막(4b) 상의 Mo막(11) 만을 드라이 에칭하고, 당해 Mo막(11)을 막 두께 100nm 정도로 박막화한다. 이 상태에 있어서, 폴리실리콘 박막(4a) 상에는 게이트 절연막(7)을 통한 Mo로 이루어지는 막 두께 300nm 정도의 게이트 전극(12a)이, 폴리실리콘 박막(4b) 상에는 게이트 절연막(7)을 통한 Mo로 이루어지는 막 두께 100nm 정도의 게이트 전극(12b)이 각각 형성되어 있다.
그 후, 도6H, 도6I와 같은 제 공정을 실행한 후, p채널 TFT(14a) 및 n채널 TFT(14b)를 덮는 층간절연막의 형성이나, 게이트 전극(12a,12b) 및 소스/드레인(9a,9b)과 도통하는 콘택트홀 및 각종 배선층의 형성 등을 거쳐, 본 변형례의 CMOSTFT를 완성시킨다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 폴리실리콘 박막(4a,4b)에 왜곡을 부여하기 위한 다른 공정을 부가하지 않고, 용이하게 또한 확실히 폴리실리콘 박막(4a,4b)에 소망의 왜곡을 부여하고, 특히 n채널 TFT(14b)의 이동도를 향상시키는 것이 가능하게 되어, 고성능의 CMOSTFT가 실현된다.
또한, 본 변형례에서는, n채널 TFT(14b) 측에 있어서, Mo막(11)을 아직 게이트 전극(12b)으로 가공하기 전에, 두꺼운(여기에서는 300nm 정도) Mo막(11)을 마스크로 하여 P를 이온 주입한다. n채널 TFT는, p채널 TFT 정도로 이온 주입시의 불순물 돌출 문제는 심각하지 않지만, 게이트 전극(12b)은 100nm 정도로 얇기 때문에,게이트 전극(12b)을 마스크라고 한 경우에 불순물 돌출이 문제시될 염려는 부정할 수 없다. 그래서 본 변형례와 같이, 아직 두꺼운 Mo막(11)의 상태에서 이것을 마스크로 하여 이온 주입하는 것에 의해, 공정수를 증가·번잡하게 하지 않고, 불순물 돌출의 발생의 우려 없이 n채널 TFT(14b)를 형성할 수 있다.
(제3 실시 형태)
본 실시 형태에서는, 제2 실시 형태와 거의 같은 CMOSTFT의 구성 및 제조 방법을 개시하나, n채널 TFT의 게이트 전극의 막 두께를 p채널 TFT의 그것보다도 얇게 함에 있어, p채널 TFT의 게이트 전극을 2층으로 형성하는 점에서 상이하다. 도8A~도8G는, 제3 실시 형태에 의한 CMOS형의 폴리실리콘 TFT(이하, 간단히 CMOSTFT라 한다)의 제조 방법을 공정 순으로 나타낸 개략 단면도이다. 또한, 제2 실시 형태와 공통하는 구성 부재 등에 대해서는 동일한 부호를 부기한다.
우선, 도8A에 나타낸 바와 같이, 투명 절연 기판, 예를 들면 글래스 기판(1) 상에 막 두께 400nm 정도의 SiO2로 이루어지는 버퍼층(2)를 개재하여, 플라즈마 CVD법에 의해 아몰퍼스 실리콘 박막(3)을 예를 들면 막 두께 65nm 정도로 성막한다. 여기에서, 성막시에 성막 챔버 내에 예를 들면 B2H6 가스를 혼입시키는 것에 의해 아몰퍼스 실리콘 박막(3) 중에 붕소(B)를 도프하고 있다.
계속하여, 도8B에 나타낸 바와 같이, 질소 분위기 중에 550℃ 정도로 2시간 정도의 열처리를 실시하고, 아몰퍼스 실리콘층(3)의 탈수소화 처리를 행한 후, 이 아몰퍼스 실리콘 박막(3)에 포토리소그라피 및 드라이 에칭을 실시하고, 각각 소정의 리본 패턴의 한쌍의 아몰퍼스 실리콘 박막(3a,3b)으로 가공한다.
계속하여, 도8C에 나타낸 바와 같이, 레이저 어닐링에 의해 아몰퍼스 실리콘 박막(3a,3b)을 결정화한다. 구체적으로는, 예를 들면 시간에 대해 연속적으로 에너지를 출력하는 에너지 빔, 여기에서는 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저)인 Nd:YVO4 레이저를 사용하여, 출력 6.5W, 스캔 속도 20cm/초의 조건으로 아몰퍼스 실리콘 박막(3a,3b)에 레이저광을 조사하고, 아몰퍼스 실리콘층(3a,3b)을 결정화하여 폴리실리콘 박막(4a,4b)으로 변환한다. 그리고, 리본 패턴의 폴리실리콘 박막(4a,4b)에 포토리소그라피 및 드라이 에칭을 실시하고, 각각 소정의 아일랜드 패턴으로 가공한다.
계속하여, 도8D에 나타낸 바와 같이, 플라즈마 CVD법에 의해 폴리실리콘 박막(4a,4b) 상을 덮도록 전체 면에 두께 30nm 정도로 SiO2막(5)을 성막한다. 그리고, 스퍼터법에 의해 Si02막(5) 상에 게이트 전극으로 되는 고융점 금속막, 여기에서는 Mo막(21) 및 Ti막(22)을 적층 성막한다. 여기에서는, 특히 막 두께 및 성막 온도(스퍼터 챔버 내의 환경 온도)를 주요한 파라미터로 하여 잔류 응력이 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300MPa 이상의 소정치로 되도록 제어한다.
구체적으로는, Mo막(21)에 대해서는, 압력 2×10-3 Torr, 투입 파워(RF 파워) 3.5kW, 스퍼터 가스를 Ar가스로 하여 유량 20sccm, 챔버 온도를 25℃~300℃, 여기에서는 175℃ 정도의 조건으로, Mo막(21) 및 Ti막(22)의 적층막 두께가 100nm~500 nm(더욱 바람직하게는 100nm~300nm)로 되도록, 여기에서는 100nm 정도로 Mo막(21)을 성막한다.
다른 한편, Ti막(22)에 대해서는, 압력 2×10-3 Torr, 투입 파워(DC 파워) 2.OkW, 스퍼터 가스를 Ar가스로서 유량 125sccm, 챔버 온도를 25℃~300℃, 여기에서는 125℃ 정도의 조건으로, Mo막(21) 및 Ti막(22)의 적층막 두께가 100nm~500nm (더욱 바람직하게는 100nm~300nm)로 되도록, 여기에서는 200nm 정도로 Ti막(22)을 성막한다.
계속하여, 도8E에 나타낸 바와 같이, 폴리실리콘 박막(4a,4b) 상에 각각 전극 형상으로 되도록 Ti막(22), Mo막(21) 및 SiO2막(5)을 포토리소그라피 및 드라이에칭에 의해 가공한다.
계속하여, 도8F에 나타낸 바와 같이, 도면 좌측의 폴리실리콘 박막(4a) 측만을 덮는 레지스트 마스크(13)를 형성하고, 폴리실리콘 박막(4b) 상의 Mo막(21)을 에칭 스토퍼로 하여 Ti막(22) 만을 드라이 에칭하고, 당해 Mo막(21) 만을 남긴다. 이 경우, Mo와 Ti의 에칭 속도의 차이를 이용하고, Mo막(21)을 에칭 스토퍼로서 사용하기 때문에, 예컨대 단층의 고융점 금속막을 드라이 에칭하여 막 두께를 제어하는 경우에 비해, 보다 용이하게 Mo막(21) 만을 남긴 소망의 막 두께(여기에서는 100nm 정도)를 달성하는 것이 가능하게 된다.
이 상태에 있어서, 폴리실리콘 박막(4a) 상에는 게이트 절연막(7)을 개재한 Mo 및 Ti가 적층하여 이루어지는 막 두께 300nm 정도의 게이트 전극(23a)이, 폴리실리콘 박막(4b) 상에는 게이트 절연막(7)을 개재하여 Mo로 이루어지는 막 두께 100nm 정도의 게이트 전극(23b)이 각각 형성되어 있다.
게이트 전극(23a,23b)은, 상술한 바와 같이, 특히 막 두께 및 성막 온도를 주요한 파라미터로서 제어함으로써 형성된 것으로, 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300MPa 이상의 잔류 응력, 여기에서는 특히 게이트 전극(23b)이 상기 박막화에 의한 효과가 더해져 630MPa 정도로 되어 있다. 이 잔류 응력에 의해 적어도, 이들 게이트 전극(23a,23b)의 형성 부위인 폴리실리콘 박막(4a,4b)의 채널 영역에서는, 폴리실리콘 박막(4a,4b)에 인장 응력이 인가되고, 그 면 방향의 격자 정수가 인장 응력이 없는 상태에 비해 증가한 상태로 된다.
계속하여, 도8G에 나타낸 바와 같이, 레지스트 마스크(13)를 그대로 이온 주입 마스크로서 사용하고, 폴리실리콘 박막(4b) 측에 있어서 게이트 전극(23b)을 마 스크로 하여, 폴리실리콘 박막(4b)에 있어서의 게이트 전극(23b)의 양측에 n형 불순물, 여기에서는 인(p)을 이온 주입하고, n형 소스/드레인(9b)을 형성한다. 여기에서, 폴리실리콘 박막(4b) 상에 게이트 절연막(7)을 통해 게이트 전극(12b)이 형성되고, 게이트 전극(12b)의 양측에 소스/드레인(9b)이 형성된 n채널 TFT(24b)의 주요 구성이 완성된다.
다른 한편, 레지스트 마스크(13)를 회화 처리 등에 의해 제거한 후, 도8H에 나타낸 바와 같이, 폴리실리콘 박막(4b) 측을 덮도록 레지스트 마스크(15)를 형성하고, 폴리실리콘 박막(4a) 측에 있어서 게이트 전극(23a)을 마스크로 하여, 폴리실리콘 박막(4a)에 있어서의 게이트 전극(23a)의 양측에 p형 불순물, 여기에서는 붕소(B)를 이온 주입하고, p형 소스/드레인(9a)을 형성한다. 그리고, 레지스트 마스크(15)를 회화 처리 등에 의해 제거함으로써 도8I에 나타낸 바와 같이, 폴리실리콘 박막(4a) 상에 게이트 절연막(7)을 통해 게이트 전극(23a)이 형성되고, 게이트 전극(23a)의 양측에 소스/드레인(9a)이 형성되어 이루어지는 p채널 TFT(24a)의 주요 구성이 완성된다.
그 후, p채널 TFT(24a) 및 n채널 TFT(24b)를 덮는 층간절연막의 형성이나, 게이트 전극(23a,23b) 및 소스/드레인(9a,9b)과 도통하는 콘택트홀 및 각종 배선층의 형성 등을 거쳐, 본 실시 형태의 CMOSTFT를 완성시킨다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 폴리실리콘 박막(4a,4b)에 왜곡을 부여하기 위한 다른 공정을 부가하지 않고, 용이하게 또한 확실히 폴리실리콘 박막(4a,4b)에 소망의 왜곡을 부여하고, 특히 n채널 TFT(24b)의 이동도를 향상 시키는 것이 가능하게 되어, 고성능의 CMOSTFT가 실현된다.
(변형례)
여기에서, 제3 실시 형태의 변형례에 대해서 설명한다.
도9A,도 9B는, 본 변형례의 주요 공정을 나타내는 개략 단면도이다.
우선, 도8A~도8E와 같은 제 공정을 실행한다.
계속하여, 도9A에 나타낸 바와 같이, 도면 좌측의 폴리실리콘 박막(4a) 측만을 덮는 레지스트 마스크(13)를 형성하고, 폴리실리콘 박막(4b) 측에 있어서 Ti막(22) 및 Mo막(21)을 마스크로 하여, 폴리실리콘 박막(4b)에 있어서의 Mo막(11)의 양측에 n형 불순물, 여기에서는 인(P)을 이온 주입하고, n형 소스/드레인(9b)을 형성한다.
계속하여, 도9B에 나타낸 바와 같이, 레지스트 마스크(13)를 그대로 이온 주입 마스크로서 사용하고, 폴리실리콘 박막(4b) 상의 Mo막(21)을 에칭 스토퍼로 하여 Ti막(22) 만을 드라이 에칭하고, 당해 Mo막(21) 만을 남긴다. 이 경우, Mo와 Ti의 에칭 속도의 차이를 이용하고, Mo막(21)을 에칭 스토퍼로 사용하기 때문에, 예를 들면 단층의 고융점 금속막을 드라이 에칭하여 막 두께를 제어하는 경우에 비해, 보다 용이하게 Mo막(21) 만을 남긴 소망의 막 두께(여기에서는 100nm 정도)를 달성하는 것이 가능하게 된다.
이 상태에 있어서, 폴리실리콘 박막(4a) 상에는 게이트 절연막(7)을 개재한 Mo 및 Ti가 적층되어 이루어지는 막 두께 300nm 정도의 게이트 전극(23a)이, 폴리실리콘 박막(4b)상에는 게이트절연막(7)을 개재한 Mo로 이루어지는 막 두께 100nm 정도의 게이트 전극(23b)이 각각 형성되어 있다.
그 후, 도6H, 도6I와 같은 제 공정을 실행한 후, p채널 TFT(24a) 및 n채널 TFT(24b)를 덮는 층간절연막의 형성이나, 게이트 전극(23a,23b) 및 소스/드레인(9a,9b)과 도통하는 콘택트홀 및 각종 배선층의 형성 등을 거쳐, 본 변형례의 ＣMOSTFT를 완성시킨다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 폴리실리콘 박막(4a,4b)에 왜곡을 부여하기 위한 다른 공정을 부가하지 않고, 용이하게 또한 확실히 폴리실리콘 박막(4a,4b)에 소망의 왜곡을 부여하고, 특히 n채널 TFT(24b)의 이동도를 향상시키는 것이 가능하게 되어, 고성능의 CMOSTFT가 실현된다.
또한, 본 변형례에서는, n채널 TFT(24b) 측에 있어서, 아직 Ti막(22)를 에칭제거하여 게이트 전극(23b)을 형성하기 전에, 두꺼운(여기에서는 300nm 정도) Ti막(22) 및 Mo막(21)을 마스크로 하여 P를 이온 주입한다. n채널 TFT는, p채널 TFT정도로 이온 주입시의 불순물 돌출의 문제는 심각하지 않지만, 게이트 전극(23b)은 100nm 정도로 얇기 때문에, 게이트 전극(23b)을 마스크로 한 경우에 불순물 돌출이 문제시될 우려는 부정할 수 없다. 그래서 본 변형례와 같이, 아직 두꺼운 Ti막(22) 및 Mo막(21)의 상태에서 이것을 마스크로 하여 이온 주입하는 것에 의해 공정수를 증가·번잡화 하게 하지 않고, 불순물 돌출의 발생의 염려없이, n채널 TFT(12b)를 형성할 수 있다.
또한, 본 발명은 상기 제1~제3 실시 형태나 여러 변형례에 한정되는 것은 아니다. 예를 들면, 제2 및 제3 실시 형태나 이들 변형례에 있어서, p채널 TFT의 게 이트 전극의 막 두께를 n채널 TFT의 게이트 전극의 막 두께보다도 얇게 형성하도록 하여도 좋다(즉, 이 경우, 도6A~도6I, 도7A, 도7B, 도8A~도8I, 도9A, 도9B에 있어서, 좌우의 도시가 반대로 된다). 특히, 도7A, 도7B, 도9A, 도9B의 각 변형례에 대응하여, p채널 TFT의 게이트 전극의 막 두께를 n채널 TFT의 게이트 전극의 막 두께보다도 얇게 형성하는 경우, p채널 TFT에서는 이온 주입시의 불순물 돌출의 문제는 심각하다. 이 경우에, 두꺼운 고융점 금속막(Mo막, 또는 Mo막 및 Ti막)이 전극 형상으로 형성된 상태에서 이온 주입함으로써 공정수를 증가·번잡화하지 않고, 불순물 돌출의 발생 염려없이 p채널 TFT를 형성할 수 있다.
본 발명에 의하면, 반도체 박막에 왜곡을 부여하기 위한 다른 공정을 부가하지 않고, 용이하게 또한 확실히 반도체 박막에 소망의 왜곡을 부여하여 이동도를 향상시키는 것을 실현하는 신뢰성이 높은 박막 반도체 장치가 실현된다.

Claims (19)

  1. 절연 기판과,
    상기 절연 기판에 패턴 형성되어 이루어지는 반도체 박막과,
    상기 반도체 박막 상에 게이트 절연막을 통해 패턴 형성되어 이루어지는 게이트 전극을 포함하고,
    상기 게이트 전극은, 그 막 두께가 100nm~500nm의 범위 내의 값이고,
    n채널 TFT의 게이트 전극의 막 두께를 p채널 TFT의 게이트 전극의 막 두께 보다 더 얇게 형성하며,
    상기 게이트 전극의 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300MPa 이상 630MPa 이하의 잔류 응력을 갖고 이루어지는 것을 특징으로 하는 CMOSTFT.
  2. 제1항에 있어서, 상기 게이트 전극은, 그 막 두께가 100nm~300nm의 범위 내의 값으로 되어 이루어지는 것을 특징으로 하는 CMOSTFT.
  3. 제2항에 있어서, 상기 반도체 박막은, 적어도 그 채널영역에 있어서의 결정 입경이 400nm 이상인 실리콘막으로 이루어지는 것을 특징으로 하는 CMOSTFT.
  4. 제2항에 있어서, 상기 반도체 박막은, 실리콘막으로 이루어지고, 적어도 그채널 영역에 있어서의 라만 산란법에 의한 라만 피크의 파수(波數))가 515/cm 이상 517/cm 이하인 것을 특징으로 하는 CMOSTFT.
  5. 제2항에 있어서, 상기 반도체 박막은, 실리콘막으로 이루어지고, 적어도 그채널 영역에 있어서의 라만 분광법에 의한 라만 피크의 파수가, 상기 게이트 전극이 형성되기 전의 상기 파수에 대해 저파수측으로 0.2/cm 이상 2.0/cm 이하 시프트하고 있는 것을 특징으로 하는 CMOSTFT.
  6. 제2항에 있어서, 상기 게이트 전극은, Mo, W, Ti, Nb, Re 및 Ru의 금속군으로부터 선택된 1종의 금속, 상기 금속군으로부터 선택된 복수의 금속의 합금, 또는 상기 금속군으로부터 선택된 복수의 금속의 적층 구조를 포함하는 것을 특징으로 하는 CMOSTFT.
  7. 제2항에 있어서, 한쌍의 상기 반도체 박막을 구비하고, 상기 각 반도체 박막 상에 상기 게이트 절연막을 통해 상기 각 게이트 전극이 각각 형성되어 있고, 일방의 상기 게이트 전극은 타방의 상기 게이트 전극보다도 얇게 형성되어 이루어지는 것을 특징으로 하는 CMOSTFT.
  8. 제7항에 있어서, 상기 타방의 상기 게이트 전극은 상기 일방의 상기 게이트 전극보다도 다층으로 형성되어 있는 것을 특징으로 하는 CMOSTFT.
  9. 절연 기판 상에 반도체 박막을 패턴 형성하는 공정과,
    상기 반도체 박막 상에 게이트 절연막을 통해 게이트 전극을 패턴 형성하는 공정을 포함하고,
    상기 게이트 전극을, 그 막 두께를 100nm~500nm의 범위 내의 값으로 조절하고,
    n채널 TFT의 게이트 전극의 막 두께를 p채널 TFT의 게이트 전극의 막 두께 보다 더 얇게 형성하며,
    그 잔류 응력이 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300MPa 이상 630MPa 이하로 되도록 형성하고, 상기 반도체 박막에 상기 잔류 응력에 기인한 인장 응력을 부여하고, 그 면 방향의 격자 정수를 상기 인장 응력이 없는 상태에 비해 증가한 상태로 제어하는 것을 특징으로 하는 CMOSTFT의 제조 방법.
  10. 제9항에 있어서, 상기 게이트 전극을, 그 막 두께를 100nm~300nm의 범위 내의 값으로 조절하여, 그 잔류 응력이 면내 방향에 있어서 격자 정수를 증가시키는 방향으로 300MPa 이상 630MPa 이하로 되도록 형성하는 것을 특징으로 하는 CMOSTFT의 제조 방법.
  11. 제9항에 있어서, 상기 게이트 전극을, 그 막 두께를 100nm~300nm의 범위 내의 값으로, 성막시의 환경 온도를 25℃~300℃의 범위 내의 값으로 각각 조절하여, 그 잔류 응력이 면내 방향에 있어서 격자 정수를 크게 하는 방향으로 300MPa 이상630MPa 이하로 되도록 형성하는 것을 특징으로 하는 CMOSTFT의 제조 방법.
  12. 제11항에 있어서, 상기 절연 기판 상에 비정질 상태의 상기 반도체 박막을 패턴 형성한 후, 상기 반도체 박막에 레이저광을 조사하여, 당해 반도체 박막을 결정화하는 것을 특징으로 하는 CMOSTFT의 제조 방법.
  13. 제11항에 있어서, 상기 반도체 박막을 실리콘막으로 하여, 적어도 그 채널 영역에 있어서의 결정 입경을 400nm 이상으로 하는 것을 특징으로 하는 CMOSTFT의 제조 방법.
  14. 제11항에 있어서, 상기 게이트 전극을, Mo, W, Ti, Nb, Re 및 Ru의 금속군으로부터 선택된 1종의 금속, 상기 금속군으로부터 선택된 복수의 금속의 합금, 또는 상기 금속군으로부터 선택된 복수의 금속의 적층 구조를 포함하는 재료에 의해 형성하는 것을 특징으로 하는 CMOSTFT의 제조 방법.
  15. 제11항에 있어서, 상기 절연 기판 상에 한쌍의 상기 반도체 박막을 동시 형성하고,
    상기 각 반도체 박막 상에 게이트 절연막을 통해 상기 각 게이트 전극을, 일방의 상기 게이트 전극을 타방의 상기 게이트 전극보다도 얇아지도록 형성하는 것을 특징으로 하는 CMOSTFT의 제조 방법.
  16. 제15항에 있어서, 상기 각 게이트 전극을, 상기 타방의 상기 게이트 전극의 막 두께로 동시 형성한 후, 상기 일방의 상기 게이트 전극만을 에칭하여 얇게 가공하는 것을 특징으로 하는 CMOSTFT의 제조 방법.
  17. 제15항에 있어서, 상기 각 게이트 전극을, 상기 타방의 상기 게이트 전극의 막 두께로 동시 형성하고, 상기 일방의 상기 게이트 전극의 형성된 상기 반도체 박막에 불순물을 도입한 후, 상기 일방의 상기 게이트 전극만을 에칭하여 얇게 가공하는 것을 특징으로 하는 CMOSTFT의 제조 방법.
  18. 제15항에 있어서, 상기 각 게이트 전극을, 상기 타방의 상기 게이트 전극의 막 두께로 되도록 복수의 금속층을 적층하여 동시 형성한 후, 상기 일방의 상기 게이트 전극만에 대해 적어도 최상층의 상기 금속층을 에칭하여, 상기 일방의 상기 게이트 전극을 얇게 가공하는 것을 특징으로 하는 CMOSTFT의 제조 방법.
  19. 제15항에 있어서, 상기 각 게이트 전극을, 상기 타방의 상기 게이트 전극의 막 두께로 되도록 복수의 금속층을 적층하여 동시 형성하고, 상기 일방의 상기 게이트 전극의 형성된 상기 반도체 박막에 불순물을 도입한 후, 상기 일방의 상기 게이트 전극만에 대해 적어도 최상층의 상기 금속층을 에칭하여, 상기 일방의 상기 게이트 전극을 얇게 가공하는 것을 특징으로 하는 CMOSTFT의 제조 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058668A (ja) * 1998-08-11 2000-02-25 Sharp Corp デュアルゲートｃｍｏｓ型半導体装置およびその製造方法
JP2002083812A (ja) * 1999-06-29 2002-03-22 Semiconductor Energy Lab Co Ltd 配線材料およびこれを用いた配線を備えた半導体装置およびその作製方法
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058668A (ja) * 1998-08-11 2000-02-25 Sharp Corp デュアルゲートｃｍｏｓ型半導体装置およびその製造方法
JP2002083812A (ja) * 1999-06-29 2002-03-22 Semiconductor Energy Lab Co Ltd 配線材料およびこれを用いた配線を備えた半導体装置およびその作製方法
KR20040044092A (ko) * 2002-11-20 2004-05-27 가부시끼가이샤 르네사스 테크놀로지 반도체 장치 및 그 제조 방법

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