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KR100349913B1 - 다결정실리콘 박막트랜지스터 제조방법 - Google Patents

다결정실리콘 박막트랜지스터 제조방법 Download PDF

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KR100349913B1 KR1020000022429A KR20000022429A KR100349913B1 KR 100349913 B1 KR100349913 B1 KR 100349913B1 KR 1020000022429 A KR1020000022429 A KR 1020000022429A KR 20000022429 A KR20000022429 A KR 20000022429A KR 100349913 B1 KR100349913 B1 KR 100349913B1
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Abstract

목적 : 콘택홀(contact hole) 식각에 따른 공정윈도우 확보를 위해 다층으로 비정질실리콘층을 형성하며, 반도체소자 제조공정에 따르는 마스크수를 줄이기 위해 게이트전극, 소스전극, 및 드레인전극을 한 번의 마스크공정으로 형성시킬 수 있는 다결정실리콘 박막트랜지스터 제조방법에 대해 개시한다.
구성 : 본 발명의 다결정실리콘 박막트랜지스터 제조방법은, 이온 도핑된 비정질실리콘층을 적층 형성한 후 패터닝하여 소정영역에 콘택영역을 정의하는 제1 단계와; 제1 단계의 결과물 상에 비정질실리콘층을 적층 형성하고, 콘택영역을 포함하여 콘택영역 사이에 활성영역을 정의할 수 있도록 패터닝하는 제2 단계와; 제2 단계의 결과물 상에 레이저를 조사하여 상부에 전도층을 형성시킬 수 있도록 다결정실리콘으로 활성화시키는 제3 단계와; 제3 단계의 결과물 상에 절연층을 적층 형성하고 콘택영역에 콘택홀을 형성하는 제4 단계와; 제4 단계의 결과물 상에 금속층을 적층 형성하고 패터닝하여 소스전극, 드레인전극, 및 게이트전극을 형성시키는 제5 단계와; 제5 단계의 결과물 상에 보호층을 증착 형성하고 드레인전극과 연결되는 콘택홀을 형성하여 화소전극 및 부수적인 배선영역을 형성하는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.
효과 : 콘택영역을 다층의 비정질실리콘층으로 형성함으로써 콘택홀 식각에 따른 공정윈도우가 확보됨과 동시에 게이트전극, 소스전극 및 드레인전극을 한 번의 마스크공정으로 형성시킴으로써 마스크수 절감, LDD폭 조절의 용이성, 표면기복의 감소 및 콘택홀에서 접촉저항을 낮출 수 있다. 결국, 반도체소자의 수율을 향상시킬 수 있다.

Description

다결정실리콘 박막트랜지스터 제조방법{Method for manufacturing Poly silicon thin film transistor}
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 특히 콘택홀 식각에 따른 공정윈도우 확보를 위해 다층으로 비정질실리콘층을 형성하며, 반도체소자 제조공정에 따르는 마스크수를 줄이기 위해 게이트전극, 소스전극, 및 드레인전극을 한 번의 마스크공정으로 형성시킬 수 있는 다결정실리콘 박막트랜지스터 제조방법에 관한 것이다.
박막트랜지스터는 액티브 매트릭스 액정표시장치와 같은 평판 표시소자 등에서 픽셀의 온/오프 스위칭소자로 널리 활용되고 있다. 이 때, 여기에 적용되는 박막트랜지스터는 내전압성과 온 오프 전류비가 높아야 하는 조건을 충족해야 한다.
박막트랜지스터의 종류는 비정질실리콘 트랜지스터와 다결정실리콘 트랜지스터가 알려져 있으며, 비정질실리콘에 비해 다결정실리콘이 전자이동율 등의 성능과 신뢰도 면에서 더 좋은 평가를 내리고 있지만 고온 분위기에서 막 형성되는 문제가 있어서 일반적으로는 비정질실리콘 박막트랜지스터가 실용화되고 있었다.
그러나, 최근에 엑시머레이저 장비 등을 활용하여 막 형성을 위한 고온 분위기를 간단하고 저렴한 비용으로 조성할 수 있는 기술적 진보가 이루어짐에 따라 다결정실리콘 박막트랜지스터에 대한 관심이 고조되고 있는 실정이다.
상기 액티브 매트릭스 액정표시장치에서는 반도체의 한쪽으로 게이트, 소스및 드레인전극을 위치시키는 코플래너 구조(평면형 구조)를 선호하는 경향이 있다. 상기 코플래너 구조는 소자의 크기를 최소화할 수 있고, PMOS와 NMOS를 함께 갖추어 상호간의 장단점을 보완하는 특성을 가진다.
그러면, 종래의 박막트랜지스터 제조방법에 대해 도면을 참조하여 설명하기로 한다.
도 2는 종래의 코플래너 다결정실리콘 박막트랜지스터의 구조를 나타낸 도면이다. 도 2를 참조하면, 먼저 기판(1) 상에 SiO2층인 버퍼층(2)을 선택적으로 적층하고, 상기 버퍼층(2) 상에 비정질실리콘층을 도포하고 패터닝하여 활성층(3)을 정의한다. 이 때, 상기 활성층(3)은 레이저 조사에 의해 다결정실리콘으로 변형된다. 여기서, 상기 버퍼층(2)은, 후속되는 공정에서 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 비정질실리콘층을 증착하고 이를 재결정화하여 다결정실리콘의 활성층(3)을 형성하는 경우, 기판에 함유된 불순물에 의해 결정화된 실리콘이 오염되는 현상을 방지하는 역할을 한다.
상기 활성층(3) 상에 절연막(4)을 도포하고, 이 절연막(4) 상부에 게이트 메탈층을 증착시킨다. 상기 증착된 게이트 메탈층을 패터닝하여 게이트전극(5)을 형성한다.
이후, 상기 게이트전극(5) 상에 새로운 포토 레지스트층을 도포하고 이를 패터닝하되 상기 게이트전극(5)보다 약간 큰 폭으로 패터닝한다. 그리고, 여기에 이온 주입하여 상기 활성층의 양단부에 n－영역을 형성하여 n 웰을 형성한다. 이후,상기 포토 레지스트층을 제거한 후에 가볍게 이온 도핑시키면 상기 게이트전극의 좌우로 LDD영역(6)이 형성된다.
또한, P－영역을 형성하여 P도핑을 수행함으로써 P영역 활성화층을 형성하는 공정이 추가로 진행된다.
이어서 게이트전극(5)의 상면에 층간절연막(7)을 적층하고, 상기 층간절연막(7)을 패터닝하여 콘택홀을 형성한 다음, 여기에 금속막을 증착하여 소스전극(8) 및 드레인전극(9)을 형성한다.
마지막으로 소스전극(8)과 드레인전극(9)의 상면에 패시베이션층(Passivation layer, 10)을 형성하고 필요 개소에 비아홀을 정의한 후 ITO 등의 화소전극(11)을 형성한다.
상기와 같이, 종래의 박막트랜지스터 제조 공정에서 포토 리소그라피 공정은 적어도 9회 실시되기 때문에 공정 수의 증가에 따른 생산성의 저하 문제와 제품 불량률의 증가 문제를 피할 수 없었다. 주지된 바와 같이 하나의 포토 리소그라피 공정은 포토 레지스트 도포, 마스크 노광, 현상, 및 에칭 등의 여러 단계로 진행되기 때문에 공정 수의 증가는 심각한 생산성의 저하 및 품질 불량률의 증가를 초래한다.
특히 도핑을 위한 포토 마스크 공정은 기판 패턴, 게이트 패턴, n+ 이온주입, n- 이온주입, p+ 이온주입 등의 5회로 실시되어야 하기 때문에 공정 수를 줄이는데 큰 장애로 작용하고 있다.
또한, 상기 활성층(3)이 1000Å 내외의 두께를 갖기 때문에 콘택홀 식각시에식각을 위한 공정파라미터를 엄격히 관리하지 않을 경우, 리세스 심화가 발생할 수 있어 공정윈도우가 좋지 않다는 문제점이 있었다.
따라서, 본 발명의 목적은 콘택홀 식각에 따른 공정윈도우 확보를 위해 다층으로 비정질실리콘층을 형성하며, 반도체소자 제조공정에 따르는 마스크수를 줄이기 위해 게이트전극, 소스전극, 및 드레인전극을 한 번의 마스크공정으로 형성시킬 수 있는 다결정실리콘 박막트랜지스터 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명의 다결정실리콘 박막트랜지스터 제조방법은, 기판 상에 선택적으로 버퍼층을 증착 형성하고, 상기 버퍼층 상에 이온 도핑된 비정질실리콘층을 적층 형성한 후 패터닝하여 소정영역에 콘택영역을 정의하는 제1 단계와; 상기 제1 단계의 결과물 상에 비정질실리콘층을 적층 형성하고, 상기 콘택영역을 포함하여 상기 콘택영역 사이에 활성영역을 정의할 수 있도록 패터닝하는 제2 단계와; 상기 제2 단계의 결과물 상에 레이저를 조사하여 상부에 전도층을 형성시킬 수 있도록 다결정실리콘으로 활성화시키는 제3 단계와; 상기 제3 단계의 결과물 상에 절연층을 적층 형성하고 상기 콘택영역에 콘택홀을 형성하는 제4 단계와; 상기 제4 단계의 결과물 상에 금속층을 적층 형성하고 패터닝하여 소스전극, 드레인전극, 및 게이트전극을 형성시키는 제5 단계와; 상기 제5 단계의 결과물 상에 보호층을 증착 형성하고 상기 드레인전극과 연결되는 콘택홀을 형성하여 화소전극 및 부수적인 배선영역을 형성하는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.
이 때, 상기 제1 단계에서 비정질실리콘층은 n＋ 및 p＋ 비정질실리콘에서 선택된 어느 하나를 사용한다. 이 경우에, 상기 제5 단계의 결과물 상에 게이트전극을 마스크로 하여 이온을 도핑시키되, 상기 제1 단계에서 n＋ 비정질실리콘을 사용한 경우에는 n－ 이온을 도핑시키고, p＋ 비정질실리콘을 사용한 경우에는 p－ 이온을 도핑시켜 상기 활성영역의 양단 소정부위에 LDD 영역을 형성하는 단계를 더 포함하여 이루어진 것이 바람직하다.
또한, 상기 제5 단계의 결과물 상에 게이트전극을 마스크로 하여 이온을 도핑시키되, 상기 제1 단계에서 n＋ 비정질실리콘을 사용한 경우에는 n＋ 이온을 도핑시키고, p＋ 비정질실리콘을 사용한 경우에는 p＋ 이온을 도핑시켜 상기 활성영역의 양단 소정부위에 LDD 영역을 형성시키지 않는 단계를 더 포함할 수도 있다.
그리고, 상기 제5 단계에서 게이트전극의 폭은 활성영역의 폭보다 작게 패터닝되는 것이 더욱 바람직하다.
도 1a 내지 도 1f는 본 발명의 일 실시예로서, 다결정실리콘 박막트랜지스터 제조방법을 공정순서에 따라 도시한 단면도,
도 2는 종래의 코플래너 다결정실리콘 박막트랜지스터의 구조를 나타낸 도면이다.
**도면의 주요부분에 대한 부호의 설명**
20 : 기판 22 : 버퍼층
24 : n＋ 비정질실리콘층 26 : 채널영역
28 : 다결정실리콘층 30 : 절연층
32 : 콘택홀 34 : 소스전극
36 : 드레인전극 38 : 게이트전극
40 : LDD영역
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 1a 내지 도 1f는 본 발명의 일 실시예로서, 다결정실리콘 박막트랜지스터의 제조방법을 공정순서에 따라 도시한 단면도이다.
도 1a를 참조하면, 기판(20) 상에 선택적으로 버퍼층(22)을 증착 형성하고, 상기 버퍼층(22) 상에 n＋ 비정질실리콘층(24)을 적층 형성한 후 패터닝하여 소정영역에 콘택영역을 정의한다. 이 때, n＋ 비정질실리콘층(24)은 1000Å 정도의 두께로 증착하는 것이 바람직하다.
도 1b를 참조하면, 상기 콘택영역을 포함한 전면 상에 비정질실리콘층을 적층 형성하고, 상기 콘택영역 사이에 채널영역(26)을 정의할 수 있도록 상기 콘택영역을 포함하는 소정영역을 패터닝한다. 이 때, 비정질실리콘층은 대략 500Å 정도 증착시키는 것이 바람직하다.
이 때, 도 1c에 도시한 바와 같이, 상기 n＋ 비정질실리콘층과 비정질실리콘층 상으로 레이저를 조사하여 다결정실리콘층(28)으로 결정화시킨다. 이 과정에서 콘택영역은 활성화되고 도펀트(dopant)가 다결정실리콘층(28)의 상부로 이동하여 전도층이 형성된다.
이후, 상기 다결정실리콘층(28) 상에 절연층(30)을 적층 형성하고 상기 콘택영역 상에 콘택홀(32)을 도 1d와 같이 형성한다. 이 때, n＋ 비정질실리콘층(24)과 비정질실리콘층(26)이 대략 1500Å 정도의 두께를 가짐으로써 상기 콘택홀(32) 형성에 따른 리세스(recess)가 심화되더라도 반도체소자의 신뢰성을 확보할 수 있음을 알 수 있다.
한편, 도 1e에 도시된 바와 같이, 상기 결과물 상에 금속층을 적층 형성하고 패터닝하여 소스전극(34), 드레인전극(36), 및 게이트전극(38)을 동시에 형성시킨다. 이 때, 상기 게이트전극(38)의 폭은 활성영역의 폭보다 작게 패터닝되는 것은 바람직하다. 이는 이후에 선택적으로 진행되는 LDD영역(40)을 형성시키기 위해서이다.
이후, 도 1f에 도시된 바와 같이, 상기 결과물에서 게이트전극(38)을 마스크로 하여 n－ 이온을 도핑시켜 LDD영역(40)을 정의한다. 이 때, 상기 LDD영역(40)을 형성시키지 않는 박막트랜지스터를 제조하기 위해서는 n＋ 이온을 도핑시킨다.
한편, 상기 소스전극(34), 드레인전극(36), 및 게이트전극(38) 상으로 보호층(미도시)을 증착 형성하고 상기 드레인전극(36)과 연결되는 콘택홀(미도시)을 형성하여 화소전극(미도시) 및 부수적인 배선영역을 형성한다.
본 실시예에서는 n＋ 이온 도핑된 비정질실리콘을 이용한 경우에 대해서만 서술하였으나, p＋ 비정질실리콘을 사용할 수도 있다. 이 경우에, LDD영역 형성을 위해 상기 게이트전극을 마스크로 하여 이온을 도핑시킬 때 p－ 이온을 도핑시키면 된다. 또한, 상기 활성영역의 양단 소정부위에 LDD 영역을 형성시키지 않을 경우에는 p＋ 이온을 도핑시키면 된다.
상술한 바와 같이, 본 발명에 따른 다결정실리콘 박막트랜지스터 제조방법은, 콘택영역을 다층의 비정질실리콘층으로 형성함으로서 공정윈도우가 확보됨과 동시에 게이트전극, 소스전극 및 드레인전극을 한 번의 마스크공정으로 형성시킴으로써 마스크수 절감, LDD폭 조절의 용이성, 표면기복의 감소 및 콘택홀에서 접촉저항을 낮출 수 있다. 결국, 반도체소자의 수율을 향상시킬 수 있다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.

Claims (5)

  1. 기판 상에 선택적으로 버퍼층을 증착 형성하고, 상기 버퍼층 상에 이온 도핑된 비정질실리콘층을 적층 형성한 후 패터닝하여 소정영역에 콘택영역을 정의하는 제1 단계와;
    상기 제1 단계의 결과물 상에 비정질실리콘층을 적층 형성하고, 상기 콘택영역을 포함하여 상기 콘택영역 사이에 활성영역을 정의할 수 있도록 패터닝하는 제2 단계와;
    상기 제2 단계의 결과물 상에 레이저를 조사하여 상부에 전도층을 형성시킬 수 있도록 다결정실리콘으로 활성화시키는 제3 단계와;
    상기 제3 단계의 결과물 상에 절연층을 적층 형성하고 상기 콘택영역에 콘택홀을 형성하는 제4 단계와;
    상기 제4 단계의 결과물 상에 금속층을 적층 형성하고 패터닝하여 소스전극, 드레인전극, 및 게이트전극을 형성시키는 제5 단계와;
    상기 제5 단계의 결과물 상에 보호층을 증착 형성하고 상기 드레인전극과 연결되는 콘택홀을 형성하여 화소전극 및 부수적인 배선영역을 형성하는 제6 단계;
    를 포함하여 이루어진 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  2. 제 1 항에 있어서, 상기 제1 단계에서 비정질실리콘층은 n＋ 및 p＋ 비정질실리콘에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제5 단계의 결과물 상에 게이트전극을 마스크로 하여 이온을 도핑시키되, 상기 제1 단계에서 n＋ 비정질실리콘을 사용한 경우에는 n－ 이온을 도핑시키고, p＋ 비정질실리콘을 사용한 경우에는 p－ 이온을 도핑시켜 상기 활성영역의 양단 소정부위에 LDD 영역을 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제5 단계의 결과물 상에 게이트전극을 마스크로 하여 이온을 도핑시키되, 상기 제1 단계에서 n＋ 비정질실리콘을 사용한 경우에는 n＋ 이온을 도핑시키고, p＋ 비정질실리콘을 사용한 경우에는 p＋ 이온을 도핑시켜 상기 활성영역의 양단 소정부위에 LDD 영역을 형성시키지 않는 단계를 더 포함하여 이루어진 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  5. 제 1 항에 있어서, 상기 제5 단계에서 게이트전극의 폭은 활성영역의 폭보다 작게 패터닝되는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
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KR100742383B1 (ko) * 2006-07-05 2007-07-24 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조방법
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260498A (ja) * 1991-03-25 1994-09-16 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
JPH06267989A (ja) * 1993-03-12 1994-09-22 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法
JPH06275650A (ja) * 1993-03-19 1994-09-30 Sony Corp 電界効果トランジスタの製造方法
JPH08148425A (ja) * 1994-11-22 1996-06-07 Sharp Corp 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260498A (ja) * 1991-03-25 1994-09-16 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
JPH06267989A (ja) * 1993-03-12 1994-09-22 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法
JPH06275650A (ja) * 1993-03-19 1994-09-30 Sony Corp 電界効果トランジスタの製造方法
JPH08148425A (ja) * 1994-11-22 1996-06-07 Sharp Corp 半導体装置およびその製造方法

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