[go: up one dir, main page]

KR100280171B1 - 비단결정반도체장치(박막트랜지스터)와 이것을 이용한 액정표시장치 및 그 제조방법 - Google Patents

비단결정반도체장치(박막트랜지스터)와 이것을 이용한 액정표시장치 및 그 제조방법 Download PDF

Info

Publication number
KR100280171B1
KR100280171B1 KR1019960039957A KR19960039957A KR100280171B1 KR 100280171 B1 KR100280171 B1 KR 100280171B1 KR 1019960039957 A KR1019960039957 A KR 1019960039957A KR 19960039957 A KR19960039957 A KR 19960039957A KR 100280171 B1 KR100280171 B1 KR 100280171B1
Authority
KR
South Korea
Prior art keywords
film
region
insulating film
substrate
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019960039957A
Other languages
English (en)
Inventor
미츠오 나카지마
야스마사 고토우
요시토 가와큐
Original Assignee
니시무로 타이죠
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP23639295A external-priority patent/JP3378415B2/ja
Priority claimed from JP24224995A external-priority patent/JPH0992716A/ja
Application filed by 니시무로 타이죠, 가부시키가이샤 도시바 filed Critical 니시무로 타이죠
Application granted granted Critical
Publication of KR100280171B1 publication Critical patent/KR100280171B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 박막트랜지스터는, 투명절연성 기판상에 형성된 제1기판보호막과, 이 제1기판보호막상에 형성된 소정 형상의 제2기판보호막, 이 제2기판보호막상에 형성된 채널영역과 이 채널영역을 사이에 두고 형성된 접속영역을 갖춘 반도체막, 이 반도체막의 상측으로부터 이 반도체막의 접속영역에 개구부를 갖도록 형성된 게이트절연막, 이 게이트절연막상의 반도체막의 채널영역에 대응하는 영역에 형성된 게이트전극, 게이트전극의 상측으로부터 반도체막의 접속영역에 개구부를 갖도록 형성된 층간절연막 및, 층간절연막상에 반도체막의 접속영역과 개구부를 통해 접속하도록 형성된 복수의 전극을 구비한 것을 특징으로 한다. 또, 제2기판보호막의 단면은 테이퍼형상으로 형성하도록 해도 좋다. 또, 층간절연막중의 수소농도에 따라 게이트전극과 층간절연막과의 접합상태를 제어한다.

Description

비단결정반도체장치(박막트랜지스터)와 이것을 이용한 액정표시장치 및 그 제조방법
제1도는 본 발명에 이용되는 불순물주입방법에 따른 불순물 프로파일을 나타낸 도면.
제2(a)도 및 제2(b)도는 변질층의 발생부분을 나타낸 단면도.
제3(a)도 및 제3(b)도는 폴리실리콘 표면 모호로지와 도전재료의 밀착성을 설명하는 단면도.
제4(a)도, 제4(b)도, 제4(c)도, 제4(d)도, 제4(e)도는 종래기술에 따른 박막트랜지스터의 제조공정을 개략적으로 나타낸 도면.
제5도는 불순물 활성화시의 ELA조사에너지와 시트저항의 관계를 나타낸 도면.
제6(a)도 및 제6(b)도는 종래기술에 따른 박막트랜지스터의 제조공정의 개략도.
제7(a)도, 제7(b)도, 제7(c)도는 종래기술에 따른 박막트랜지스터의 제조공정의 개략도.
제8(a)도는 본 발명의 트랜지스터의 층간절연막의 적외선 흡수스펙트르(spectre: 스펙트럼)를 나타낸 도면이고, 제8(b)도는 그 부분확대도.
제9(a)도는 박막트랜지스터의 층간절연막의 적외선 흡수스펙트르를 나타낸 도면이고, 제9(b)도는 그 부분확대도.
제10(a)도, 제10(b)도, 제10(c)도는 박막트랜지스터의 층간절연막중의 수소농도가 너무 높은 경우의 절연불량의 발생을 설명하는 도면.
제11도는 박막트랜지스터의 층간절연막중의 수소농도가 너무 적은 경우의 절연불량의 발생을 설명하는 도면.
제12(a)도, 제12(b)도, 제12(c)도, 제12(d)도는 본 발명에 따른 폴리실리콘 박막과 도전재료와의 접합을 설명하는 단면도.
제13(a)도, 제13(b)도, 제13(c)도, 제13(d)도, 제13(e)도는 본 발명에 따른 폴리실리콘 박막트랜지스터의 제조공정을 나타낸 단면도.
제14도는 본 발명에 따른 폴리실리콘 박막트랜지스터의 접속홀부의 확대단면도.
제15(a)도, 제15(b)도, 제15(c)도, 제15(d)도, 제15(e)도, 제15(f)도, 제15(g)도는 본 발명에 따른 그 외의 폴리실리콘 박막트랜지스터의 제조공정을 나타낸 단면도.
제16도는 본 발명에 따른 그 외의 폴리실리콘 박막트랜지스터의 접속홀부의 확대단면도.
제17도는 본 발명의 제2박막트랜지스터의 예 1을 개략적으로 나타낸 단면도.
제18(a)도, 제18(b)도, 제18(c)도, 제18(d)도, 제18(e)도는 본 발명의 제2박막트랜지스터의 제조공정을 개략적으로 나타낸 단면도.
제19도는 본 발명의 박막트랜지스터의 Id-Vg특성의 일례를 나타낸 도면.
제20도는 본 발명에 따른 층간절연막의 성형장치의 일례를 개략적으로 나타낸 도면.
제21(a)도, 제21(b)도, 제21(c)도, 제21(d)도, 제21(e)도는 본 발명의 제2박막트랜지스터의 그 외의 제조공정을 개략적으로 나타낸 단면도.
제22도는 본 발명의 제3박막트랜지스터의 예 1을 개략적으로 나타낸 단면도.
제23도는 본 발명의 제3박막트랜지스터의 반도체막 단면을 확대하여 나타낸 도면.
제24도는 본 발명의 제3박막트랜지스터의 예 1을 개략적으로 나타낸 단면도.
제25도는 본 발명의 제3박막트랜지스터의 예 1을 개략적으로 나타낸 단면도.
제26도는 본 발명의 제4박막트랜지스터의 예 1을 개략적으로 나타낸 단면도.
제27도는 본 발명의 제4박막트랜지스터의 예 1을 개략적으로 나타낸 단면도.
제28도는 본 발명의 제4박막트랜지스터의 예 1을 개략적으로 나타낸 단면도.
제29(a)도, 제29(b)도, 제29(c)도, 제29(d)도는 본 발명의 제4박막트랜지스터의 제2기판보호막의 제조방법의 공정의 일례를 나타낸 단면도.
제30도는 본 발명의 박막트랜지스터의 액정표시장치로의 적용예를 개략적으로 나타낸 단면도.
제31도는 본 발명의 박막트랜지스터의 액정표시장치로의 그 외의 적용예를 개략적으로 나타낸 단면도이다.
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은, 비단결정 반도체장치(박막트랜지스터)와 이것을 이용한 액정표시장치 및 그 제조방법에 관한 것이다.
결정층을 갖는 실리콘 소위 다결정실리콘박막은, 절연물상에 형성할 수 있는 반도체막으로서 LSI와 액정표시장치 등에 이용되고 있다. 특히, 액정표시장치는 표시부의 박형화 및 소형화가 가능하고, 사무기기, 컴퓨터 및 휴대용 정보단말 등의 표시장치 또는 특수한 표시장치용으로서 요구가 높아지고 있다.
이들 표시장치중에서도 특히 폴리실리콘을 이용한 박막트랜지스터(Thin Film Transistor: TFT)를 화소스위칭소자로서 매트릭스형상으로 배치한 액티브 매트릭스형 액정디스플레이(Active Matrix-Liquid Crystal Disply: AM-LCD)는 고화질ㆍ고품위ㆍ저소비전력의 디스플레이로서 폭넓게 이용되고 있다.
AM-LCD용 TFT의 채널활성층으로서 다결정실리콘(poly-Si)을 이용한 poly-SiTFT는, 캐리어의 이동도가 높아 화소TFT에 적용한 경우 고정밀화가 가능하고, 또 화소스위칭소자 뿐만 아니라 화소TFT를 제어하기 위한 주변구동회로로서도 이용하는 것이 가능하다.
따라서, 주변구동회로에 poly-SiTFT을 이용하여 화소TFT와 구동회로 TFT를 동일기판상에 동시에 형성하는 구동회로 일체형 TFT-LCD는, 구동회로칩의 실장비용 삭감이나 협액연화(狹額緣化)가 가능하기 때문에, 연구개발도 왕성하게 이루어지고 있다.
그중에서 폴리실리콘박막은 TFT의 활성층 또는 불순물을 함유시켜 전극 또는 소오스ㆍ드레인영역에 이용되고 있다.
액정표시장치의 어레이는 비용을 저감시키기 위해 대형 기판으로부터 복수의 소형 기판의 다면취득을 행하고 있다. 대형 기판내에 복수의 어레이를 동시에 제조한 후에 분할함으로써, 1매의 대형 기판으로부터 복수의 소형 어레이 기판을 얻는 것이 가능하다.
그를 위해서는, 대형 기판 대응의 장치를 이용한 TFT형성공정이 중요해지게 된다. TFT를 제조함에 있어서 소오스ㆍ드레인형성에는, 대면적 처리가 가능하고 또한 짧은 택트시간(tact time)으로 불순물을 주입할 수 있는 이온도핑법이 주목되고 있다. 이 방법에서는, 불순물의 수소화합물을 원료로 하여 플라즈마로 분해하고, 질량분리를 행하지 않고 수소 및 p형 또는 n형 불순물을 가속하여 기판에 주입한다.
그런데, 상기 이온도핑법으로 폴리실리콘박막에 고농도의 불순물을 주입하면 다결정실리콘의 표면이 불순물과 동시에 주입되는 수소로 에칭되어 표면모호로지가 열화해 버린다는 문제점이 있다.
제1도에 100ppm 포스핀/수소(PH3/H2)가스를 이용하여 6.8×1015, 6.8×1016ions/㎠의 도즈량으로 Si중에 인(P)을 주입한 때의 인(P)의 깊이방향의 주입농도 의존성을 나타낸다. 아울러, P의 피크위치를 나타내고 있지만, 고농도(6.8×1016ions/㎠) 주입에서는 피크가 표면으로부터 약 15㎚정도에 이루어지고 있다. 이것은, P와 동시에 주입된 수소에 의해 Si표면이 에칭된 것에 기인한다. 이 때, 상기 Si의 표면모호로지가 나쁜 것은 언급할 필요도 없다. 폴리실리콘박막에 이온도핑법으로 고농도도핑을 행한 후, 예컨대 Al과 같은 금속과 접합시키면 접속저항이 크거나 또는 Al이 떨어져 버려 충분한 오믹접속(ohmic contact)접합이 취해지지 않는다는 문제점이 있었다.
또, 폴리실리콘상에 실리콘산화막을 피착한 상태에서 다량의 이온도핑을 행한 경우에 있어서도 문제가 생긴다.
제2도에 이 상태를 나타낸다. 예컨대, 막두께 50㎚의 폴리실리콘막(1)의 위에 막두께 100㎚의 실리콘산화막(2)을 피착한 상태(제2(a)도)에서, 수소회석의 5% B2H6가스를 원료가스로 하여 주입량을 3×1016ions/㎠ 이상으로 이온도핑을 행한 경우, 폴리실리콘막(1)과 실리콘산화막(2)의 계면에 변질층(3)이 발생한다(제2(b)도). 이 변질층(3)과 도전성 재료와의 전기적인 접합은 접속저항이 높다고 하는 문제가 있었다.
폴리실리콘막중에 불순물을 질량분리한 후에 가속주입하는 방법, 즉 수소가 불순물과 한꺼번에 가속주입되지 않는 경우에는 상기 문제는 존재하지 않고, 수소와 불순물을 동시주입하는 공정에 있어서 비로소 문제로 되고 있었다.
종래는 상기 문제를 회피하기 위해, 이온도핑에 의한 주입량의 제한을 행하여 불순물이 주입된 폴리실리콘의 저항이 조금 높아져도 상기 폴리실리콘과 도전성 재료를 전기적으로 접속시킨 때에 (예컨대, 오믹접속이 취해지는 등의) 양호한 접속을 얻는 것이 중시되어 왔다.
그러나, 최근 폴리실리콘 TFT는 구동회로 등에도 적용되기 시작하여 높은 드레인전류가 필요로 되고 있고, 소오스와 드레인영역의 불순물주입량을 적게 한 경우, 소오스ㆍ드레인저항이 높고, TFT의 온저항보다도 소오스ㆍ드레인저항이 높아져 온전류가 충분히 얻어지지 않는다고 하는 문제가 생기고 있다.
이 문제를 해결하기 위해서는, 역시 고농도주입으로 소오스ㆍ드레인저항을 내리면서 폴리실리콘으로 형성되어 있는 소오스ㆍ드레인과 도전성 재료인 소오스ㆍ드레인전극의 사이에 양호한 전기접속을 얻는 것이 필요하다.
고농도의 수소와 불순물을 폴리실리콘 또는 실리콘산화막 등의 박막을 매개로 폴리실리콘에 동시주입하는 경우, 폴리실리콘 표면의 모호로지의 열화 또는 산화막과 폴리실리콘의 계면에 발생하는 변질층으로 인하여, 직접 도전재료와 폴리실리콘을 접합시킨 경우 접속저항이 높아 오믹접속이 얻어지기 어렵고, 도전성 재료와 폴리실리콘의 밀착성이 나빠 막떨어짐(박리) 등도 초래하기 쉽다는 문제를 일으켜 버린다.
제3도에 폴리실리콘과 Al의 밀착이 나쁜 경우(제3(a)도)와 양호한 경우(제3(b)도)를 나타내지만, 폴리실리콘 표면 모호로지가 막떨어짐에 크게 관계하고 있음을 알 수 있다.
한편, 현재 시판되고 있는 구동회로 일체형 LCD는 프로젝션형 디스플레이나 뷰화인더에 이용되는 중소형 디스플레이가 중심이다. 그 제조프로세스는 폴리실리콘막 형성에 고상성장법(약 600℃의 프로세스)이나 열산화막(약 900℃ 이상의 프로세스)을 사용하기 위해 고온프로세스를 이용하게 된다. 이 때문에, 고가의 석영기판이나 고내열기판을 사용하는 것이 필요하게 되어 비용면에서 문제가 있었다.
그래서, 고온프로세스와 동등한 폴리실리콘막 및 게이트산화막 나아가서는 불순물활성화공정이, a-Si(비정질 실리콘) TFT LCD에서 이용되고 있는 저비용 대면적 유리기판이 사용가능한 450℃ 이하의 저온프로세스(유리기판이 견디는 온도)에 있어서 형성가능으로 되면, LCD패널의 다면취득 등이 가능하게 되어 비용절감 및 처리능력이 향상한다.
이와 같은 문제에 대응하는 저온프로세스에서의 폴리실리콘막 형성기술과 불순물활성화기술로서, a-Si막이 순시용융하여 결정화되기 때문에 기판의 열손상이 적고, 저비용 유리기판의 사용이 가능하게 되는 엑시머 레이저 어닐(Excimer Laser Annel: ELA)에 의한 a-Si막의 결정화기술 및 활성화기술이 알려져 있다.
폴리실리콘 TFT의 제조공정의 일부에 대해 제4도를 이용하여 설명한다.
투명절연성 기판 또는 절연막이 코팅된 기판(11)상에, a-Si:H막(12)을 예컨대 플라즈마 CVD법에 의해 50㎚ 형성하고, 그 막에 열어닐을 실시함으로써 그 a-Si:H막으로부터 탈수소를 행하며, 계속해서 ELA에 의해 폴리실리콘화한다(제4(a)도).
다음에, TFT의 활성층으로 되는 폴리실리콘막(12)을 패터닝한다. 그 후, 게이트절연막(13)을 형성한다.
다음에, 게이트절연막(13)상에 소정 형상의 게이트전극(14)을 형성한다(제4(b)도).
다음에, 게이트전극을 마스크로 하여(자기정합공정), 반도체막의 소오스ㆍ드레인접속영역(12a,12b)을 형성하기 위해 인(P)을 이온도핑법 등에 의해 도프한다(제4(c)도).
이 자기정합구조에 의해 소오스ㆍ드레인접속영역(12a,12b)을 형성하는 것은, 게이트전극과 소오스ㆍ드레인의 사이에 기생용량을 형성하지 않기 때문에 필요하다.
다음에, 엑시머 레이저를 조사함으로써 도핑된 소오스ㆍ드레인접속영역(12a, 12b)을 활성화한다(제4(d)도).
그리고, 층간절연막(15)을 형성하고, 접속홀(contact hole)을 패터닝한다. 이어서, 소오스전극(17)과 드레인전극(18)으로 되는 금속막을 형성하고, 패터닝 하여 완성한다(제4(e)도).
이와 같이 ELA를 이용하면, 저온프로세스로 폴리실리콘막 형성, 불순물 활성화를 행하는 것이 가능하지만, 한편 유리기판으로부터의 Na 확산 등을 방지하기 위한 언더코트층에 크랙이 발생한다는 문제가 있다.
한편, 게이트절연막의 형성에 ECR-PECVD법을 이용하면, 막질은 우수한 것으로 되지만, 피복성이 떨어지기 때문에 특히 접속영역 단부에 있어서 게이트 절연막의 스탭커버리지 불량이 발생하고, 또 화학양론(stoichiometry)으로부터 어긋나 버려, 누설전류가 발생하거나 절연파괴를 일으켜 버린다는 문제가 있다.
이들 문제는 처리능력의 저하, 수율의 저하를 일으켜 생산성을 향상시키는데 있어서 해결하지 않으면 안되는 것이다.
ELA를 이용함에 있어서 일어나는 다른 문제는 막떨어짐의 문제이다.
소오스ㆍ드레인 접속영역으로서 이용되고 있는 반도체막의 저저항영역의 시트저항은 일반적으로 불순물농도와 그 활성화에 의해 결정된다. 제5도에 엑시머 레이저 조사에너지와 도핑량, 시트저항의 관계에 대한 측정결과를 나타냈다. 측정은 단층막에 대해서 행한 것이다. 이들 측정결과로부터 알 수 있는 바와 같이, 시트저항을 저하시키기 위해서는 레이저조사에너지를 증가시키거나 도즈량을 증가시키면 좋음을 알 수 있다.
그중, 도즈량의 증가는 주입시간의 중가를 초래하여 처리능력의 저하를 일으킨다. 예컨대, 도즈량을 5×1015㎝-3으로부터 2×1016㎝-3로 하면, 저항은 약 1/2로 되지만, 도핑시간은 4배로 되어 처리능력의 저하로 이어진다.
한편, 조사에너지의 증가에 의해, 접속영역의 저저항화에서는 디바이스 제조공정에 있어서 막떨어짐이 일어나 버린다는 문제가 있다.
그 하나로, 종래예의 제4(d)도에 나타낸 공정에 있어서 조사에너지를 증가시켜 ELA활성화를 행하면(제6(a)도), 시트저항은 내려가지만 자기정합구조로 되어있는 게이트전극(14)이 어느 조사에너지 이상에서 떨어져 버린다(제6(b)도).
이와 같은 막떨어짐을 방지하기 위해, 게이트전극(14)을 형성하고 불순물을 주입하여 접속영역(12a,12b)을 형성한 후, ELA활성화 전에 층간절연막 또는 보호막(15)을 형성하고, 이후 ELA활성화공정을 행하는 공정이 있다(제7(a)도).
그러나, 이와 같은 공정으로 ELA활성화를 행하는 경우, 게이트전극(14)의 막떨어짐을 방지할 수 있지만, 층간절연막 또는 보호막(15)의 막질에 의해 제7(b)도에 나타낸 바와 같이 게이트전극상의 층간절연막(15)이 떨어져 버린다는 문제가 있다.
또, 제7(c)도에 나타낸 바와 같이 게이트전극(14)과 층간절연막(15)과의 계면에 공간(20)이 형성되어 버린다는 문제가 있다. 이것은 TFT의 신뢰성 등 특성을 저하시키는 원인으로 된다.
이와 같이 종래기술에서는 다음과 같은 문제점이 있었다. 즉, 층간절연막을 매개로 ELA를 행하는 경우나 밑바탕에 금속막이 있는 경우 그 절연막이 떨어져 버리기 때문에, 박막트랜지스터의 신뢰성이 저하하고, 또 수율향상이나 처리능력도 저하해 버린다는 문제가 있었다.
[발명이 이루고자 하는 기술적 과제]
본 발명의 제1목적은, 고농도의 수소 및 불순물이 주입된 비단결정 반도체와 도전성 재료와의 사이에 양호한 전기적 접속을 얻는 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 제2목적은, 게이트절연막의 스탭커버리지가 양호하고, 특성이 우수하며, 생산성이 높은 박막트랜지스터를 제공하는 것이다.
본 발명의 제3목적은, 게이트전극과 층간절연막의 접합상태가 양호하여 막떨어짐이 없는 생산성 높은 박막트랜지스터를 제공하는 것이다.
본 발명의 제4목적은, 상기 제1 내지 제3의 반도체장치를 이용한 액정표시 장치를 제공하는 것이다.
[발명의 구성 및 작용]
본 발명의 제1비결정 반도체장치는, 절연기판상에 형성된 게이트전극과, 게이트절연막을 매개로 상기 게이트전극과 대향배치되고, 수소 및 n형 또는 p형 불순물을 함유한 불순물주입 비단결정 반도체층에 형성되는 소오스 및 드레인영역을 구비한 전계효과형의 비단결정 반도체장치에 있어서, 상기 소오스 및 드레인영역에 형성되고, 상기 소오스 및 드레인영역 표면에 형성된 접속홀과, 상기 접속홀에 형성되며 상기 소오스 및 드레인영역에 오믹접속되는 전극배선을 구비한 것을 특징으로 한다.
나아가서는, 본 발명의 제1비단결정 반도체장치는, 절연기판과; 상기 절연기판상에 형성된 버퍼층; 상기 버퍼층상에 형성되며, 채널영역과 이 채널영역을 사이에 두고 형성된 소오스 및 드레인영역으로 구성되고, 상기 소오스 및 드레인영역에는 각각 접속홀이 설치되어 있으며, 상기 접속홀 저면이 상기 반도체층면보다 낮게 설정되어 있는 비단결정 반도체층; 상기 채널영역상에 게이트절연막을 매개로 형성된 게이트전극; 상기 접속홀부를 제외하고 상기 게이트전극이 형성된 상기 반도체층 표면을 덮도록 형성된 층간절연막 및; 상기 접속홀과 접속하여 상기 층간절연막상에 형성된 복수의 전극으로 구성되어 있다.
또, 이상의 비단결정 반도체장치에서는, 상기 접속홀 저면이 상기 반도체층면보다 1㎚~15㎚ 낮아지도록 설정되어 있는 것을 특징으로 한다.
본 발명의 제1반도체장치는, 비단결정 반도체에 수소와 불순물을 동시에 고농도, 예컨대 3×1016ions/㎠ 주입하는 공정후에, 예컨대 CDE처리 등에 의해 비단결정 반도체 표면을 에칭한 후에 도전재료와 접합한다. 본 발명은 에칭공정을 행함으로써, 폴리실리콘 표면 모호로지가 개선되어 도전재료와의 밀착성이 용이하게 향상되고, 전기적으로도 양호한 접속을 용이하게 얻을 수 있다. 비단결정 반도체와 도전재료의 사이에 양호한 전기적 접속을 얻는 것이다.
본 발명의 제1비단결정 반도체장치의 제조방법은, 절연기판상의 비단결정 반도체박막에 수소 및 n형 또는 p형 불순물을 함유한 불순물을 주입하여 불순물도프 비단결정 반도체층을 형성하는 공정과, 상기 비단결정 반도체박막 표면에 형성된 변질층을 에칭제거하는 공정 및, 제거하여 얻어진 상기 비단결정 반도체박막 표면과 도전성 재료를 오믹접속시키는 공정으로 이루어진 것을 특징으로 한다.
더욱이, 본 발명의 제1비단결정 반도체장치의 제조방법은, 절연기판상에 버퍼층을 형성하고, 상기 버퍼층상에 비단결정 반도체박막을 형성하며, 상기 비단결정 반도체박막상에 게이트절연막을 형성하고, 상기 게이트절연막상에 게이트전극을 형성하며, 상기 게이트전극을 마스크로 하여, 상기 비단결정 반도체박막에 이온도핑하여 소오스영역 및 드레인영역을 형성하고, 상기 소오스영역 및 드레인영역에는 각각 접속영역을 포함시키며, 상기 게이트전극을 갖춘 상기 비단결정 반도체박막상에 층간절연막을 피착하고, 에칭에 의해 상기 접속영역상의 층간절연막 및 상기 접속영역 표면의 변질층을 제거하여 상기 소오스영역 및 드레인영역에 각각 접속홀을 개공(開孔)하며, 도전재료에 의해 상기 접속홀을 매립하면서 상기 층간절연막상에 소오스 및 드레인전극을 형성하는 것으로 이루어진다.
본 발명의 제2박형 트랜지스터는, 투명절연성 기판상에 형성된 기판보호막과, 상기 기판보호막상에 형성된 채널영역과 이 채널영역을 사이에 두고 형성된 접속영역을 갖춘 반도체막, 상기 반도체막의 상측으로부터 이 반도체막의 접속영역에 개구부를 갖도록 형성된 게이트절연막, 상기 게이트절연막상의 상기 반도체막의 채널영역에 대응하는 영역에 형성된 게이트전극, 상기 게이트전극의 상측으로부터 상기 반도체막의 접속영역에 개구부를 갖도록 형성되며 막중의 수소농도가 1×1020atms/㎤ 이상인 층간절연막 및, 상기 층간절연막상에 상기 반도체막의 접속영역과 상기 개구부를 통해 접속하도록 형성된 복수의 전극을 구비한 것을 특징으로 한다.
더욱이, 본 발명의 제2박막트랜지스터는, 상기 층간절연막은 막중의 수소농도가 1×1022atms/㎤ 미만인 것을 특징으로 한다.
본 발명의 제3반도체장치(박막트랜지스터)는, 투명절연성 기판상에 형성된 제1기판보호막과, 상기 제1기판보호막상에 형성된 소정 형상의 제2기판보호막, 상기 제2기판보호막상에 형성된 채널영역과 이 채널영역을 사이에 두고 형성된 접속영역을 갖는 반도체막, 상기 반도체막의 상측으로부터 이 반도체막의 접속영역에 개구부를 갖도록 형성된 게이트절연막, 상기 게이트절연막상의 상기 반도체막의 채널영역에 대응하는 영역에 형성된 게이트전극, 상기 게이트전극의 상측으로부터 상기 반도체막의 접속영역에 개구부를 갖도록 형성된 층간절연막 및, 상기 층간절연막상에 상기 반도체막의 접속영역과 상기 개구부를 통하여 접속하도록 형성된 복수의 전극을 구비한 것을 특징으로 하는 박막트랜지스터이다.
또, 본 발명의 제3박막트랜지스터는, 상기 제2기판보호막의 단면이 테이퍼형상을 갖고 있는 것을 특징으로 한다.
더욱이, 이 제3박막트랜지스터는, 상기 반도체막의 단면이 테이퍼형상을 갖고 있는 것을 특징으로 한다.
또, 상기 제1기판보호막과 제2기판보호막과의 단차는 1㎚~100㎚의 범위, 바람직하게는 10㎚~50㎚의 범위이다.
더욱이, 이상의 본 발명의 제3박막트랜지스터는, 상기 층간절연막중의 수소농도를 1×1020㎤ 이상으로 함으로써 상기 게이트전극과 상기 층간절연막과의 접합상태를 제어하는 것을 특징으로 한다.
본 발명의 제4박막트랜지스터는, 투명절연성 기판상에 형성되며 소정 영역에 막두께영역을 갖춘 凸형 형상을 갖고 있는 기판보호막과; 상기 기판보호막상의 凸부 막두께영역에 형성된 채널영역과 이 채널영역을 사이에 두고 형성된 접속영역을 갖춘 반도체막; 상기 반도체막의 상측으로부터 이 반도체막의 접속영역에 개구부를 갖도록 형성된 게이트절연막; 상기 게이트절연막상의 상기 반도체막의 채널영역에 대응하는 영역에 형성된 게이트전극; 상기 게이트전극의 상측으로부터 상기 반도체막의 접속영역에 개구부를 갖도록 형성된 층간절연막 및; 상기 층간절연막상에 상기 반도체막의 접속영역과 상기 개구부를 통해 접속하도록 형성된 복수의 전극을 구비한 것을 특징으로 하는 박막트랜지스터이다.
또, 본 발명의 제4박막트랜지스터는, 상기 막두께영역의 단면이 테이퍼형상인 것을 특징으로 한다.
또, 상기 제1기판보호막과 제2기판보호막과의 단차는 1㎚~100㎚의 범위, 바람직하게는 10㎚~50㎚의 범위이다.
더욱이, 본 발명의 제4박막트랜지스터는, 상기 층간절연막중의 수소농도를 1×1020/㎝-3이상으로 함으로써 상기 게이트전극과 상기 층간절연막과의 접합상태를 제어하는 것을 특징으로 한다.
상술한 바와 같이 본 발명의 제3 및 제4박막트랜지스터에 있어서는, 상기 고저항 반도체막으로 이루어진 채널영역과 저저항 반도체막으로 이루어진 드레인영역 및 소오스영역의 바로 아래에 있는 기판보호막의 막두께가, 그 외의 기판보호막의 막두께보다도 두꺼운 것을 특징으로 한다. 그리고, 이 단차로서는 1㎚~100㎚의 범위, 바람직하게는 10㎚~50㎚의 범위이다. 이 범위내이면, 상기 반도체막의 단부의 절연성을 충분히 커버할 수 있다.
즉, 기판보호막을 凸형상으로 가공하고, 그 위에 반도체층을 설치함으로써, 예컨대 ECR-PECVD법으로의 성막과 같이 피복성이 나쁜 막으로 게이트절연막을 성막하는 경우에도, 접속영역의 단면의 피복성을 양호하게 유지할 수 있다. 따라서, 누설전류와 절연파괴를 저감할 수 있어 특성이 우수한 박막트랜지스터로 된다.
본 발명의 박막트랜지스터에 있어서는, 고저항 반도체층인 채널영역을 결정영역을 갖도록 형성하도록 해도 좋다.
또, 반도체막을 다결정실리콘층으로 형성하도록 해도 좋다.
또, 층간절연막은 예컨대 실리콘산화막을 예컨대 플라즈마 CVD법으로 형성하도록 해도 좋다.
상술한 바와 같이 본 발명의 제3 및 제4박막트랜지스터는, 상기 층간절연막중의 수소농도를 1×1020㎝-3이상으로 하는 것에 의해 상기 게이트전극과 상기 층간절연막과의 접합상태를 제어함으로써 더 개량할 수 있다.
상술한 층간절연막중의 수소는 주로 Si-Hn(n=1,2,3)으로서 존재한다.
즉, 본 발명의 제2 내지 제4반도체장치(박막트랜지스터)는, 상술한 막떨어짐의 문제에 대해 검토를 되풀이 한 결과, 층간절연막의 막중에 수소가 적은 경우에는 게이트전극상의 층간절연막이 ELA에 의해 떨어지는 것이 판명되었기 때문에, 이 막중의 수소농도를 조절함으로써 금속박막과 절연막 내지는 반도체막의 접합상태를 양호하게 한 것이다.
막떨어짐이 발생하는 막과 발생하지 않는 막에 대해 적외분광 흡수스펙트르에 의한 해석을 행한 바, 다음의 것을 명확히 알 수 있었다.
ELA에 의해 떨어지는 층간절연막의 대표적 적외흡수스펙트르를 제8(a)도에, 막떨어짐이 없는 막의 대표적 적외흡수스펙트르를 제9(a)도에 각각 나타냈다. 또, 제8(b)도 및 제9(b)도에, 각각 제8(a)도와 제9(a)도의 파장 2250㎝-1부근의 확대도를 나타냈다. 이 스펙트르로부터 막중의 SiH 접합의 수소량을 산출한 바, 제8(b)도에서는 1×1020개/㎤, 제9(b)도에서는 2×1020개/㎤이었다.
또한, 층간절연막중의 수소농도는 1×1022개/㎤ 이상으로 되면, 제10(a)도, 제10(b)도, 제10(c)도에 나타낸 바와 같이 막전체가 소(疎)로 되어 버려 흐슬부슬하게 되어 다음의 공정(접속홀의 패터닝공정이나 전극패터닝공정)시에 에칭액이 막에 스며들어 버려 잘 패터닝을 할 수 없다. 또, 설령 패터닝할 수 있다고 해도 누설이 발생하기 쉬운 막으로 되어, 신뢰성이 저하하여 절연막으로서는 디바이스로의 적용이 불가능하다.
또, ELA에 의한 활성화가 아니라, 열활성화로 소오스 및 드레인영역을 활성화하는 경우에는, 층간절연막의 수소량이 적어도 되지만, 수소량이 다른(작은) 경우에는 제11도에 나타낸 바와 같이 막의 잔류응력이 크고, 그 위에 형성하는 소오스ㆍ드레인전극이나 화소전극에 그 응력이 작용하여 전극재료가 떨어지기 쉽게 된다.
그 결과, 디바이스(TFT-LCD)로 한 경우, 선결함이나 점결함이 발생하기 쉬워 화질열화가 생긴다.
다음에 본 발명의 제2박막트랜지스터의 제조방법은, 투명절연기판상에 비정질 실리콘막을 플라즈마 CVD법에 의해 형성하고, 더욱이 상기 비정질 실리콘막에 엑시머 레이저를 조사하여 폴리실리콘막으로 하며, 상기 폴리실리콘막을 패터닝하여 채널영역을 형성하고, 상기 채널영역이 형성된 기판상에 게이트절연막을 형성하며, 게이트절연막상에 금속층을 성막하고 패터닝하여 게이트전극을 형성하고, 상기 게이트전극을 마스크로 하여 게이트절연막상으로부터 상기 채널영역에 이온주입하여 상기 채널영역내에 저저항 소오스영역 및 드레인영역을 형성하며, 층간절연막을 상기 게이트전극 및 게이트절연막상에 플라즈마 CVD법에 의해 층간절연막중의 수소농도가 1×1020㎝-3이상으로 되도록 성막하고, 상기 층간절연막을 덧붙인 기판에 엑시머 레이저를 조사하여 소오스영역 및 드레인영역을 활성화하며, 상기 층간절연막상에 접속홀을 패터닝하고 에칭, 제거하여 상기 소오스영역 및 드레인영역에 각각 접속홀을 개공하고, 상기 접속홀에 금속층을 매립하여 소오스 및 드레인전극을 형성하는 공정으로 이루어진다.
또, 본 발명의 제3박막트랜지스터의 제조방법은, 투명절연기판상에 제1기판보호막을 형성하고, 더욱이 상기 제1기판보호막의 소정의 위치에 제2기판보호막을 성막하며, 상기 제2기판보호막상에 비정질 실리콘막을 플라즈마 CVD법에 의해 형성하고, 더욱이 상기 비정질 실리콘막에 엑시머 레이저를 조사하여 폴리실리콘막으로 하며, 상기 폴리실리콘막을 패터닝하여 채널영역을 형성하고, 상기 채널영역이 형성된 기판상에 게이트절연막을 형성하며, 상기 게이트절연막상에 금속층을 성막하고 패터닝하여 게이트전극을 형성하고, 상기 게이트전극을 마스크로 하여 게이트절연막상으로부터 채널영역에 이온주입하여 상기 채널영역내에 저저항 소오스영역 및 드레인영역을 형성하며, 층간절연막을 상기 게이트전극 및 게이트절연막상에 플라즈마 CVD법에 의해 성막하고, 상기 층간절연막을 덧붙인 기판에 엑시머 레이저를 조사하여 소오스영역 및 드레인영역을 활성화하며, 상기 층간절연막상에 접속홀을 패터닝하고 에칭, 제거하여 상기 소오스영역 및 드레인영역에 각각 접속홀을 개공하고, 상기 접속홀에 금속층을 매립하여 소오스 및 드레인전극을 형성하는 공정으로 이루어진다.
또, 본 발명의 제4박막트랜지스터의 제1제조방법은, 투명절연기판상에, 소정의 위치에 막두께가 두꺼운 영역을 갖는 凸형 형상의 기판보호막을 성막하고, 상기 기판보호막상에 비정질 실리콘막을 플라즈마 CVD법에 의해 형성하며, 더욱이 상기 비정질 실리콘막에 엑시머 레이저를 조사하여 폴리실리콘막으로 하고, 상기 폴리실리콘막을 패터닝하여 채널영역을 형성하며, 상기 채널영역이 형성된 기판상에 게이트절연막을 형성하고, 상기 게이트절연막상에 금속층을 성막하고 패터닝하여 게이트전극을 형성하며, 상기 게이트전극을 마스크로 하여 게이트절연막상으로부터 상기 채널영역에 이온주입하여 상기 채널영역내에 저저항 소오스영역 및 드레인영역을 형성하고, 층간절연막을 상기 게이트전극 및 게이트절연막상에 플라즈마 CVD법에 의해 성막하며, 상기 층간절연막을 덧붙인 기판에 엑시머 레이저를 조사하여 소오스영역 및 드레인영역을 활성화하고, 상기 층간절연막상에 접속홀을 패터닝하고 에칭, 제거하여 상기 소오스영역 및 드레인영역에 각각 접속홀을 개공하며, 상기 접속홀에 금속층을 매립하여 소오스 및 드레인전극을 형성하는 공정으로 이루어진다.
더욱이, 본 발명의 제4트랜지스터의 제2제조방법은, 투명절연기판상에 기판보호막을 성막하고, 상기 기판보호막상에 폴리실리콘막을 성막하며, 상기 폴리실리콘막상을 패터닝하고 에칭하여 채널영역을 형성하고, 또한 상기 기판보호막 표면층을 에칭제거하며, 상기 채널영역이 형성된 기판상에 게이트절연막을 형성하고, 게이트절연막상에 금속층을 성막하고 패터닝하여 게이트전극을 형성하며, 상기 게이트전극을 마스크로 하여 게이트절연막상으로부터 상기 채널영역에 이온주입하여 상기 채널영역내에 저저항 소오스영역 및 드레인영역을 형성하고, 층간절연막을 상기 게이트전극 및 게이트절연막상에 플라즈마 CVD법에 의해 성막하며, 상기 층간절연막을 덧붙인 기판에 엑시머 레이저를 조사하여 소오스 및 드레인영역을 활성화하고, 상기 층간절연막상에 접속홀을 패터닝하고 에칭, 제거하여 상기 소오스영역 및 드레인영역에 각각 접속홀을 개공하며, 상기 접속홀에 금속층을 매립하여 소오스 및 드레인전극을 형성하는 공정으로 이루어진다.
더욱이, 상술한 본 발명의 제4박막트랜지스터의 제2제조방법에 있어서, 상기 기판보호막의 표면층의 제거는 두께 1㎚~100㎚의 범위인 것을 특징으로 한다. 더 바람직하게는, 상기 기판보호막의 표면층의 제거는 두께 10㎚~50㎚의 범위이다.
또, 본 발명의 제3 및 제4박막트랜지스터의 제조방법에 있어서, 상기 층간절연막중의 수소농도가 1×1020㎝-3이상으로 되도록 제어하는 것을 특징으로 한다.
다음에, 본 발명의 액정표시장치는, 박막트랜지스터를 화소스위칭소자로서 매트릭스형상으로 배치한 액정표시장치에 있어서, 상기 박막트랜지스터가, 투명절연성 기판상에 형성된 제1기판보호막과, 상기 제1기판보호막상에 형성된 소정 형상의 제2기판보호막, 상기 제2기판보호막상에 형성된 채널영역과 이 채널영역을 사이에 두고 형성된 접속영역을 갖춘 반도체막, 상기 반도체막의 상측으로부터 이 반도체막의 접속영역에 개구부를 갖도록 형성된 게이트절연막, 상기 게이트절연막상의 상기 반도체막의 채널영역에 대응하는 영역에 형성된 게이트전극, 상기 게이트전극의 상측으로부터 상기 반도체막의 접속영역에 개구부를 갖도록 형성된 층간절연막 및, 상기 층간절연막상에 상기 반도체막의 접속영역과 상기 개구부를 통해 접속하도록 형성된 복수의 전극을 구비한 것을 특징으로 한다.
더욱이, 본 발명의 액정표시장치는, 박막트랜지스터를 화소스위칭소자로서 매트릭스형상으로 배치한 액정표시장치에 있어서, 상기 박막트랜지스터가, 투명절연성 기판상에 형성되며 소정영역에 막두께영역을 갖춘 凸형 형상을 갖고 있는 기판보호막과, 상기 기판보호막상의 凸부 막두께영역에 형성된 채널영역과 이 채널영역을 사이에 두고 형성된 접속영역을 갖춘 반도체막, 상기 반도체막의 상측으로부터 이 반도체막의 접속영역에 개구부를 갖도록 형성된 게이트절연막, 상기 게이트절연막상의 상기 반도체막의 채널영역에 대응하는 영역에 형성된 게이트전극, 상기 게이트전극의 상측으로부터 상기 반도체막의 접속영역에 개구부를 갖도록 형성된 층간절연막 및, 상기 층간절연막상에 상기 반도체막의 접속영역과 상기 개구부를 통해 접속하도록 형성된 복수의 전극을 구비한 것을 특징으로 한다.
상술한 액정표시장치에 있어서, 상기 액정표시장치는 상기 제2기판보호막상 또는 凸부 막두께부상에 상기 박막트랜지스터에 근접하여 보조용량이 형성되어 있는 것을 특징으로 한다.
또, 상술한 액정표시장치에 있어서, 상기 층간절연막중의 수소농도를 1×1020㎝-3이상으로 함으로써 상기 게이트전극과 상기 층간절연막과의 접합상태를 제어하는 것을 특징으로 한다.
이상 설명한 바와 같이 본 발명에 의해, 신뢰성 높고, 생산성이 우수한 박막트랜지스터 및 이것을 사용한 액정표시장치가 가능하게 되었다.
[실시예]
이하에 본 발명의 실시형태를 도면에 기초하여 설명한다.
[실시예 1]
본 발명의 수소와 불순물이 다량으로 동시주입된 폴리실리콘박막과 전기전도성 재료와의 전기적 접속방법을 제12도에 따라 설명한다.
PH3가스를 플라즈마에 의해 분해하고 수소와 인을 고농도로 폴리실리콘(1)에 가속주입한다. 이 때의, 주입조건은 3×1016atm/㎠이다(제12(a)도).
이 주입가공시에 폴리실리콘(1)의 표면은 수소 등에 의해 에칭되기 때문에 폴리실리콘(2)의 표면 모호로지가 나빠진다(제12(b)도).
이 후, 폴리실리콘(2)의 표면을 에칭함으로써 폴리실리콘(3)의 표면 모호로지를 개선할 수 있다. 이 때, 에칭으로는 CDE를 사용하고, 또 에칭조건은 400W, 1분이었다. 이 때, 에칭되는 것은 500㎚~800㎚, 특히 300㎚~2㎛의 결정입경이 큰 부분인 것은 말할 필요도 없다(제12(c)도).
이 에칭공정에 의해 폴리실리콘(3)의 표면 모호로지가 향상되고, 폴리실리콘(3) 위에 도전재료, 예컨대 Al(4)을 피착한다(제12(d)도).
이 때의 폴리실리콘(3)과 Al(4)과의 접합상태는 제3(b)에 상당하는 상태로 되고 있어, 양호한 오믹접속을 얻을 수 있다.
이 상태에서의 저항치를 측정한 바, 3㏁/㎠이었다.
비교를 위해, 에칭공정을 거치지 않고 형성한 것은 300㏁/㎠이었다.
더욱이, 밀착성의 시험을 행한 바, 본 실시예에서는 양호하며 밀착성이 높았다. 비교의 에칭공정을 거치지 않은 것은 불량이었다.
이러한 경향은, 수소를 2×1018㎝-3~8×1021㎝-3의 범위로, 또 도전체를 나타내는 불순물을 2×1019㎝-3~5×1021㎝-3의 범위로 동시에 도프한 다결정 실리콘에서 동일한 특성을 얻을 수 있다.
[실시예 2]
본 발명의 제1박막트랜지스터의 구조에 대해 제13도를 이용하여 설명한다.
제13도는 p채널의 코플래너(coplanar)형 TFT의 제조공정의 단면도이다.
최초로, 유리기판, 석영기판 등으로 이루어진 투광성 절연기판(11)상에 플라즈마 CVD법 등에 의해 버퍼층으로 되는 SiOx막(21)을 100㎚정도 피착한다.
더욱이, CVD법 등에 의해 a-Si:H막을 50㎚정도 피착하고, 450℃에서 1시간 로(爐)어닐을 행한 후, 예컨대 XeCl 엑시머 레이저 어닐에 의해 a-Si:H막을 용융재결정화시켜 폴리실리콘막(12)을 형성한다. 그 후, 포토리소그라피 등에 의해 폴리실리콘막(12)의 패터닝 및 에칭을 행한다(제13(a)도).
다음에, CVD법에 의해 게이트절연막으로서 SiOx막(13)을 100㎚정도 피착한다(제13(b)도).
이어서, 예컨대 MoTa막을 400㎚ 피착하고, 포토리소그라피와 에칭에 의해 게이트전극(14)을 형성하며, 게이트전극(14)을 마스크로 하여 게이트절연막(13)을 에칭한다(제13(c)도).
다음에, 게이트전극(14)을 마스크로 하여 자기정합적으로 이온도핑법에 의해 수소와 B(보론)를 동시에 주입함으로써 소오스영역(12a)과 드레인영역(12b)을 형성한다(제13(d)도). 이 때, 예컨대 가속전압은 약 40keV, 도즈량은 3×1016㎝-2으로 한다. 이 때, 이온도핑의 원료가스로서 B2H6를 옅은 가스로 회석한 가스를 이용했다. 이 외에 도전성을 나타내기 위한 불순물로서는 P, As를 사용할 수 있다. 이 경우에는 PH3, AsH3를 가스로서 사용한다.
이 후, 레지스트 등의 박리를 행한 후, APCVD법에 의해 층간절연막(15)을 400㎚정도 피착하고, 600℃, 3시간의 로어닐에 의해 소오스와 드레인의 활성화를 행한다(제13(e)도).
더욱이, 포토리소그라피를 행하여 층간절연막(15)과 게이트절연막(13)을 RIE에 의해 에칭하고, 연속해서 CDE처리에 의해 소오스영역(12a)과 드레인영역(12b)의 표면을 에칭함으로써 접속홀(孔部; 17a,18a)을 개공한다. 에칭으로는 CDE를 사용하고, 그 조건은 400W에서 1분이다(제13(f)도).
이 때의 공부(17a)의 확대부분을 제14도에 나타낸 바, 폴리실리콘 막두께(t)와, 접속홀 바로 아래의 소오스 및 드레인막의 두에(d)의 사이에는
0<d<t (1)
라는 관계를 갖는 것을 특징으로 하고 있다. 즉, t-d가 에칭된 폴리실리콘의 막의 두께이다. t-d는 15㎚~1㎚의 범위가 바람직하고, 5㎚정도로 족하지만, 주입조건에 따라 다르지만 (1)식이 충족되고 있는 것이 본 발명의 다결정실리콘 박막트랜지스터의 특징이다.
그 이유는, 본 발명자가 예의 연구한 결과, 상술한 변질층의 두께가 1㎚~5㎚이기 때문에, 이 영항을 받지 않도록 하기 위해서는 t-d를 5㎚보다 크게 할 필요가 있다. 또, 너무 t-d를 크게 하면, 소오스 및 드레인의 실효적 막두께의 감소로 인해 저항치가 증가하여 바람직하지 않기 때문이다.
이 때, 층간절연막에 SiOx 이외에 SiNx, BPSG, BSG, PSG 등의 재료를 단체 또는 다른 재료를 적층하여 이용해도 동일한 효과를 발휘할 수 있다. 즉, 표면 모호로지가 나쁜 폴리실리콘부분, 즉 접속홀 바로 아래 이외의 소오스 및 드레인과 층간절연막과의 밀착성은 문제가 없게 되기 때문이다.
이 후에, 소오스, 드레인전극(경우에 따라서는 배선으로서도 사용됨)으로서 예컨대 Al막을 스퍼터링법에 의해 성막한다. 포토리소그라피 등에 의해 소오스전극(17)과 드레인전극(18)에 패터닝하여 p채널의 코플래너형 TFT를 완성한다(제13(g)도) .
본 발명의 TFT에 있어서는, 폴리실리콘에 고농도의 수소와 보론(불순물농도는 수소가 2.5×1016㎝-2이고, 보론이 1.6×1016㎝-2)이 주입되어 있기 때문에, 소오스, 드레인영역의 시트저항이 400Ω㎝-2정도이면서, 소오스, 드레인영역과 소오스, 드레인전극과의 접속저항이 TFT의 온저항보다 낮게 하는 것을 용이하게 할 수 있기 때문에, 고이동도의 TFT를 제공하는 것이 가능하다.
[실시예 3]
본 실시예에서는 상술한 코플래너형 TFT를 액정디스플레이에 응응한 예에 대해 설명한다.
이 코플래너형 TFT를 유리기판의 주변에 구동회로를 구성하도록 형성하고, 더욱이 유리기판의 중앙부에는 매트릭스형상으로 형성된 ITO의 화소전극이 형성되며, 각각의 화소전극에 드레인전극이 접속되고, 전위를 인가하는 스위칭트랜지스터로서 화소전극 근방에 상술한 TFT를 형성하여 어레이기판을 완성시킨다. 이 때, 구동회로로부터는 스위칭트랜지스터의 게이트전극에 접속된 게이트선 및 소오스전극에 접속된 신호선이 복수개 연존(延存)하고, 게이트선과 신호선은 매트릭스형상으로 복수개 배치되어 있다.
이 어레이기판을, 액정층을 매개로 공통전극을 액정층측에 형성한 대향기판을 평행하게 배치시키고, 대형 액정표시장치(예컨대, 12인치의 OA용 대형 디스플레이)를 완성시킨다.
이와 같이 하여 형성된 대형 액정표시장치는, 고구동능력이기 때문에, 계조(階調)를 넓게 취할 수 있고, 또 높은 구동전류이기 때문에 콘트라스트를 향상시킬 수 있다.
또한, 본 실시예에서는 코플래너형 TFT에 대해 설명했지만, 본 발명의 요지를 이탈하지 않는 범위에서 역스태거형 TFT 등 다른 TFT로 변형하여 실시할수 있다.
[실시예 4]
본 실시예에서는, n채널의 코플래너형 박형 트랜지스터의 제조공정에 대해 제15도의 단면도에 기초하여 설명한다.
최초로, 유리기판, 석영기판 등으로 이루어진 투광성 절연기판(11)상에 플라즈마 CVD법 등에 의해 버퍼층으로 되는 SiOx막(21)을 100㎚정도 피착한다.
더욱이, CVD법 등에 의해 a-Si:H막을 50㎚정도 피착하고, 450℃에서 1시간 로어닐을 행한 후, 예컨대 XeCl 엑시머 레이저 어닐에 의해 a-Si:H막을 용융재결정화시켜 폴리실리콘막(12)을 형성한다. 그 후, 포토리소그라피 등에 의해 폴리실리콘막(12)의 패터닝 및 에칭을 행한다(제15(a)도).
다음에, AP(상압)CVD법에 의해 게이트절연막으로서 SiOx막(13)을 100㎚정도 피착하고, 600℃, 5시간의 어닐을 행한다(제15(b)도).
이어서, 예컨대 MoW막을 350㎚ 피착하고, 포토리소그라피 및 에칭에 의해 게이트전극(14)을 형성한다(제15(c)도).
다음에, 게이트전극(14)을 마스크로 하여 자기정합적으로 이온도핑법에 의해 수소와 P(인)를 동시에 주입함으로써 소오스영역(12a)과 드레인영역(12b)을 형성하지만, 이때 소오스(12a)와 드레인(12b)과 게이트산화막 계면에 변질층(35)이 출현한다. 이 변질층(35)은 상술한 바와 같이 도전재료와의 밀착성이 열화하여 전기적 접속이 나쁘다(제15(d)도). 예컨대, 가속전압은 약 80keV, 도즈량은 약 3×1016㎝-2으로 한다. 이온도핑의 원료가스로서 PH3를 옅은 가스로 희석한 가스를 이용했다.
이 후, 레지스트 등의 박리를 행한 후, APCVD법에 의해 층간절연막(15)을 400㎚정도 피착하고, XeCl 엑시머 레이저에 의해 소오스와 드레인의 활성화를 행한다(제15(e)도).
더욱이, 포토리소그라피를 행하고, 층간절연막(15)과 게이트절연막(13)을 RIE에 의해 에칭하며, 연속해서 CDE처리에 의해 변질층(35)과 소오스영역(12a) 및 드레인영역(12b)의 표면을 에칭함으로써 접속홀(공부; 17a,18a)을 개공한다(제15(f)도).
이 때의 공부(17a)의 확대부분을 제16도에 나타낸 바, 폴리실리콘 막두께(t)와, 접속홀 바로 아래의 소오스 및 드레인막의 두께(d)의 사이에는 0<d<t라는 관계를 가짐은 물론, 변질층(35)이 완전히 제거되어 있다. 제16도에는 변질층과 더욱이 소오스(12a) 및 드레인(12b)도 에칭하는 구조로 기재하지만, 변질층이 존재하는 경우는 반드시 소오스(12a)와 드레인(12b)을 에칭할 필요는 없고 변질층(35)만을 완전히 제거할 수 있으면 좋다. 여기서 형성되는 변질층은 SixOyPz, SixOyBz라고 하는 것이다.
이 후, 소오스, 드레인전극으로서 예컨대 Al막을 스퍼터링법에 의해 성막한다. 포토리소그라피 등에 의해 소오스전극(17), 드레인전극(18)에 패터닝하여 p채널 코플래너형 TFT를 완성한다(제15(g)도).
본 발명의 TFT에 있어서도, 실시예 2와 동일한 효과를 발휘할 수 있다.
본 발명의 TFT에 있어서는, 폴리실리콘에 고농도의 수소와 인이 주입되어 있기 때문에 소오스, 드레인영역의 시트저항이 350Ω㎝-2정도이면서, 소오스, 드레인영역과 소오스, 드레인전극과의 접속저항이 TFT의 온저항보다 낮게 하는 것을 용이하게 할 수 있기 때문에, 고이동도의 TFT를 제공할 수 있다.
상기 실시예에 있어서는, 폴리실리콘막에 접촉시키는 금속은, Al 이외에 MoTa, MoN, MoW, Cr, Mo, Cu 등이어도 좋다. 이와 같은 재료를 사용해도, 상술한 실시예와 완전히 동일하게 단지 재료를 변경하는 것만으로 마찬가지로 실시할 수 있다. 단, MoTa를 사용한 경우에는, Al에서는 후처리의 온도가 400℃로 되지만, MoTa에서는 600℃에서 행한다는 다른 효과를 발휘할 수 있다. 또, MoN을 사용한 경우에는, 후공정을 500까지 올릴 수 있다고 하는 다른 효과를 발휘할 수 있다.
상기 실시예에 있어서는, 비단결정 반도체로서 폴리실리콘의 경우에 대해 설명했지만, 폴리실리콘 이외의 비단결정 예컨대 비정질상태의 실리콘에 다결정실리콘의 입자가 혼입하고 있는 마이크로 크리스탈 실리콘 등이라도 동일한 효과가 있고, 나아가서 반도체는 실리콘 뿐만 아니라 Ge, C, SiGe, SiC 등이라도 실시예와 동일한 효과가 있다.
또한, 본 실시예에서는 코플래너형 TFT에 대해 설명했지만, 본 발명의 범위에 있어서 각종의 TFT로 변형하여 실시할 수 있다. 또한, 본 발명의 다결정 실리콘막의 전기적 접속방법은, 주입불순물로서 수소와 n형 불순물 또는 수소와 p형 불순물 중 어느 경우에도 적용할 수 있음은 말할 필요도 없다.
[실시예 5]
본 발명의 제2발명에 따른 박막트랜지스터를 제17도를 참조하여 설명한다.
최초로, 본 발명의 박막트랜지스터의 구조에 대해 설명한다. 투명절연성 기판(11)상에 기판보호막(21)이 형성되고, 이 기판보호막상에 다결정의 고저항 반도체막을 채널영역으로 하는 박막트랜지스터가 설치되어 있다. 기판보호막은 소정 형상의 막두께영역을 갖도록 형성하도록 해도 좋다.
박막트랜지스터는, 고저항 반도체막으로 이루어진 채널영역(12c)과, 이 채널영역에 저저항 반도체막으로 이루어진 접속영역인 소오스영역(12a) 및 드레인영역(12b)이 전기적으로 접속되고, 상기 채널영역(12c)과 게이트절연막(13)을 매개로 게이트전극(14)이 있으며, 또 상기 소오스영역(12a), 드레인영역(12b)에 각각 소오스전극(17), 드레인전극(18)이 접속되어 있고, 상기 게이트전극(14)과 상기 소오스전극(17), 드레인전극(18)을 절연하기 위한 층간절연막(15)이 형성된 구조로 이루어진 박막트랜지스터로, 상기 층간절연막(15)의 막중에 수소가 존재하는 것을 특징으로 하는 박막트랜지스터이다. 그리고, 막(15)중의 수소농도는 1×1020개/㎤ 이상이다 이와 같은 구조로 함으로써, 엑시머 레이저 등의 고에너지빔 조사에 의한 소오스영역ㆍ드레인영역의 활성화 공정에 있어서, 층간절연막을 형성한 후에 ELA활성화를 실시한 경우의 층간절연막의 게이트전극상에서의 떨어짐(박리)을 방지하는 것이 가능하게 되어, 박막트랜지스터를 효율좋게 생산할 수 있다.
[실시예 6]
상기 실시예 5의 박막트랜지스터의 제조방법을 제18도에 기초하여 설명한다. 투명절연성 기판(11) 또는 절연막(12)이 코팅된 투명기판(11)에 비정질 실리콘을 플라즈마 CVD법에 의해 예컨대 50㎚의 두께로 형성한다. 이어서, 질소 분위기중에서 450℃정도의 어닐을 1시간정도 실시하여 비정질 실리콘중의 수소를 감소시킨다. 다음에, XeCl 또는 XeF 등 엑시머 레이저빔 등의 높은 에너지를 조사(예컨대 300~350mJ/㎠의 조사에너지가 적당함)하여 다결정실리콘(12)으로 한다(제18(a)도).
다결정실리콘막(12)의 형성방법으로서는, LPCVD법에 의해서도 좋다. 또, SiH4ㆍSiF4ㆍH2의 혼합가스를 이용한 플라즈마 CVD법에 의해 다결정실리콘을 형성해도 좋다.
다음에 포토리소그라피에 의해 다결정실리콘(12)을 패터닝하여 채널영역(12′)을 형성한다(제18(b)도).
다음에, 게이트절연막(13)을 예컨대 플라즈마 CVD법이나 APCVD법에 의해 예컨대 약 70~100㎚의 막두께로 형성한다.
다음에, 게이트전극으로 되는 금속을 스퍼터법 등으로 성막하고, 그것을 패터닝하여 게이트전극(14)을 형성한다. 그 후, 게이트전극을 마스크로 하여 자기정합공정에 의해 예컨대 이온주입 등에 의해 불순물로서 인을 5×1015/㎤ 주입하여 저저항의 접속영역인 소오스영역(12a)과 드레인영역(12b)을 형성한다(제18(c)도). 게이트전극용 금속재료로서는, 알루미늄, 텅스텐, 몰리브덴, 탄탈, 구리, 티탄 등을 이용하도록 해도 좋고, 그 합금 및 적층이라도 좋다.
이어서, 층간절연막(15)을 형성한다. 이 층간절연막(15)의 막형성에 대해 설명한다. 제18(c)도까지 형성된 기판을, 적당한 세정을 실시한 후, 절연막형성장치에 있어서 성막한다(제18(d)도). 절연막형성장치로서는, 예컨대 제20도에 나타낸 바와 같은 플라즈마 CVD장치를 이용하도록 해도 좋다.
그 장치에서의 성막법의 일례에 대해 설명한다. 성막되는 기판은 반입ㆍ반출실(411)에 세트되어 배기장치에 의해 진공으로 배기된다. 소망하는 진공도까지 배기된 후, 예비가열ㆍ냉각실(412)로 반송된다. 처리시간 단축을 위해 예비가열ㆍ냉각실에 있어서 소망하는 온도(예컨대 330℃)까지 가열한 후, 성막실(413)로 반송된다. 성막실(413)로 반송된 후에는 사절(仕切)밸브를 닫은 후, 터보분자펌프, 로터리 펌프 등의 배기장치에 의해 소망하는 진공도까지 배기하고, 그후 절연막의 원료로 되는 가스(SiH4ㆍN2O)와 필요하면 N2ㆍ H2ㆍ He 등의 희석가스의 혼합가스를 성막실에 도입한다. 또, 히터에 의해 기판을 소망하는 온도로 가열한다. 예컨대. 그 온도로서는 300~400℃정도가 바람직하다. 성막에 필요하고 꼭 알맞는 압력(예컨대 0.5Torr)으로 배기장치 및 가스 도입량을 조정한다. 가스의 압력과 흐름 및 기판온도가 안정하게 된 후, 예컨대 13.56㎒의 RF를 도입함으로써, 플라즈마를 발생시켜 원료가스를 분해하여 기판상에 절연막을 형성한다. SiH4와 N2O의 유량비로서는 1~50이 바람직하다. 예컨대, SiH4: 5sccm에 대하여 N2O: 200sccm을 도입하도록 해도 좋다.
소망하는 막두께의 성막이 끝나면, RF도입을 끊고, 성막실을 배기장치에 의해 소망하는 진공도까지 배기한다. 이어서, 사절밸브를 열고, 기판을 성막실로부터, 필요하면 예비가열ㆍ냉각실에서 소망하는 온도까지 냉각한다. 이어서, 반입반출실로 기판을 반송하고, 기판을 꺼낸다 .이와 같이 하여 기판상에 절연막을 형성한다.
이어서, 엑시머 레이저에 의한 어닐을 실시하고, 소오스영역ㆍ드레인영역의 활성화를 행한다. 이와 같이 하여 형성된 절연막에서는 엑시머 레이저 어닐에 의한 금속상의 떨어짐 또는 “공간”의 형성이 인식되지 않았다. 그 이유는, 이와 같이 형성한 TFT의 층간절연막의 막중의 수소는 1×1020개/㎤ 이상이기 때문이다.
최후로, 접속홀을 패터닝하고, 이어서 소오스영역ㆍ드레인전극으로 되는 금속을 예컨대 스퍼터장치에 의해 형성한다. 금속막으로서는, 알루미, 몰리브덴, 탄탈, 텅스텐, 티탄, 구리 및 이들의 합금 또는 적층막이라도 좋다. 이어서, 필요하면 450℃ 어닐을 실시하여 소오스영역ㆍ드레인영역과 각각의 전극금속의 접속저항을 낮추는 처리를 실시한다. 여기서, 17은 소오스전극이고, 18은 드레인전극이 다.
이와 같이 하여 TFT를 완성한다(제18(e)도).
실시예 6의 제조방법에 의해 제조한 박막트랜지스터를 이용하여 그 트랜지스터특성(Id-Vg특성)을 측정했다. 그 결과, 제19도에 나타낸 바와 같은 양호한 특성이 얻어졌다. 구체적으로는, 이동도: 약 100㎠/Vs, Vth:4tV정도이다.
또, 이때 완성한 박막트랜지스터의 각 층의 수소량을 측정한 바, 층간절연막중에서는 수소농도가 5×1020㎝-3이었다.
또, 반도체층인 폴리실리콘막중의 수소농도는 1~4×1019㎝-3이었다.
또, 게이트절연막중의 수소농도는 2~6×1020㎝-3이었다.
[실시예 7]
[구동회로 일체형 액정표시장치]
제21도는 구동회로 일체형 액정표시장치에 본 발명을 실시한 예 1을 개략적으로 나타낸 도면이다. 구동회로로서 CMOS를, 화소TFT로서 n채널 TFT를 이용한 예를 나타낸다.
투명절연성 기판(11)상에 활성층으로 되는 폴리실리콘을 LPCVD법에 의해 형성한다. 폴리실리콘의 형성방법으로서는, a-Si로부터 고상성장에 의해 형성하는 방법도 있다. 또는, a-Si를 레이저어닐에 의해 폴리실리콘으로 하는 방법도 있다. 이어서, 패터닝을 실시하여 구동회로부와 화소부의 활성층부분(301a,301b,301c)을 형성한다.
이어서, 보조용량의 전극으로 되는 저저항반도체층(302)을 형성한다. 이어서, 실리콘산화막과 같은 게이트산화막(13)을 형성하고, 그 위에 게이트전극으로 되는 막을 형성하며, 패터닝을 실시하여 게이트전극(14a,14b,14c)과 보조용량전극(14d)을 형성한다. 게이트전극으로서는, AlㆍWㆍMoㆍTa 등의 금속이나 그들의 합금 또는 실리사이드, 혹은 불순물을 도프한 폴리실리콘 등이 이용된다.
이어서, 예컨대 레지스트를 이용하여 CMOS의 한쪽의 트랜지스터부로 되는 부분을 보호하고, 이온주입에 의해 인(P)을 예컨대 5×1015개 도입하여 구동회로의 n채널 TFT의 소오스영역(305a), 드레인영역(306a), 화소TFT의 소오스영역(305b), 드레인영역(306b)을 형성한다.
다음에, 예컨대 레지스트를 이용하여 CMOS의 다른쪽의 트랜지스터로 되는 부분을 보호하고, 이온주입에 의해 붕소(b)를 1×1015의 도즈량으로 주입하여 구동회로의 p채널 TFT의 소오스영역(305c)과 드레인영역(306c)을 형성한다(제21(a)도) .
이어서, 실시예 6과 동일한 형성방법, 예컨대 플라즈마 CVD법에 의해 막중의 수소농도가 1×1020개/㎤ 이상인 층간절연막(307)을 형성한다(제21(b)도).
이어서, 제21(c)도에 나타낸 바와 같이 엑시머 레이저 어닐 등의 고에너지빔을 조사함으로써, 각각의 소오스영역ㆍ드레인영역의 불순물의 활성화를 행한다.
이어서, 화소전극으로 되는 ITO 등의 투명전극(308)을 형성하고, 패터닝한다(제21(d)도).
이어서, 접속홀을 패터닝하여 각각의 소오스전극ㆍ드레인전극(309a,309b,309c,310a,310b,310c)을 형성한다. 필요하면, 보호막을 더 형성한다(제21(e)도).
또한, 본 발명에서는 코플래너형 TFT에 대해 설명했지만, 본 발명의 요지를 이탈하지 않는 범위에 있어서 여러가지로 변형하여 실시할 수 있다.
또, 화소TFT에 대해서는, 누설전류(TFT가 OFF일 때 흐르는 전류)를 적게하기 위해 LDD구조라도 좋고, 게이트전극을 복수로 하는 멀티게이트(더블게이트) TFT라도 좋다. 또, 화소전극(ITO)과 소오스ㆍ드레인전극용 금속의 형성시기는 역(逆)이어도 좋음은 말할 필요도 없다.
[실시예 8]
제22도는 본 발명의 제3박막트랜지스터의 예 1에 대해 개략적으로 나타낸 단면도이다.
투명절연성 기판(11)상에 제1기판보호막(21)이 형성되고, 이 제1기판보호막상에 소정 형상, 막두께의 제2기판보호막(22)이 형성되어 있다. 이 제2기판보호막의 두께는 예컨대 50㎚~300㎚로 형성하도록 해도 좋다.
제2기판보호막(22)의 위에는 고저항의 채널영역(12c)과 복수의 저저항영역인 소오스ㆍ드레인접속영역(12a,12b)을 갖춘 반도체막(12)이 형성되어 있다.
즉, 제2기판보호막(22)상에 채널영역(12c)과 소오스ㆍ드레인접속영역(12a,12b)이 형성되어 있고, 이들 반도체막(12)은 제2기판보호막(22)의 막두께분만큼 제1기판보호막(21) 표면으로부터 높은 위치에 형성되어 있다. 반도체막(12)은 예컨대 폴리실리콘으로 형성하도록 해도 좋다.
반도체막(12)의 상측으로부터 이 반도체막(12)의 접속영역(12a,12b)에 개구부를 갖도록 게이트절연막(13)이 형성되고, 이 게이트절연막(13)상에는 반도체막(12)의 채널영역(12c)에 대응하는 영역에 형성된 소정 형상의 게이트전극(14)이 형성되어 있다.
게이트전극(14)의 상측으로부터 게이트절연막(13)상에 반도체막(12)의 접속영역(12a,12b)에 개구부를 갖도록 층간절연막(15)이 형성되고, 층간절연막(15)상에 반도체막(12)의 접속영역(12c)과 게이트절연막(13) 및 층간절연막(15)에 형성된 개구부를 통해 전기적으로 접속하도록 소오스전극(17) 및 드레인전극(18)이 형성되어 있다. 이 박막트랜지스터가 반전구동되는 경우에는, 이들 전극중 전위가 높은 측의 전극이 소오스전극으로 되고, 전위가 낮은 측의 전극이 드레인전극으로 된다.
층간절연막(15)은 실시예 5~7에서 설명한 바와 같이 막중의 수소농도가 1×1020㎝-3으로 되도록 형성해도 좋은데, 이것은 이하의 각 실시예에 대해서도 마찬가지이다.
제23도는 제22도에 예시한 박막트랜지스터의 반도체막의 접속영역(12a) 단부를 확대하여 나타낸 단면도이다. 제22도에 예시한 본 발명의 박막트랜지스터는 이와 같은 구조를 취함으로써, 예컨대 ECR-PECVD법에서의 성막과 같이 피복성이 나쁜 막으로 게이트절연막을 성막하도록 한 경우에도, 접속영역 단면의 피복성을 양호하게 유지할 수 있다. 따라서, 누설전류와 절연파괴를 저감할 수 있는 특성이 우수한 박막트랜지스터로 된다.
[실시예 9]
제24도는 본 발명의 박막트랜지스터의 예 1에 대해 개략적으로 나타낸 단면도이다. 제24도에 예시한 박막트랜지스터는 제1기판보호막(21)상에 형성되는 제2기판보호막(22)의 단면(23)을 테이퍼형상으로 형성하고, 이 제2기판보호막(22)이 형성하는 대지(臺地)상에 반도체막(12)을 형성한 것이다. 제2기판보호막(22)을 이와 같은 형상으로 형성함으로써, 반도체막(12) 특히 접속영역(12a,12b)의 단부는 게이트절연막(13)에 의해 양호하게 피복된다.
또, 제25도에 나타낸 바와 같이 반도체막(12)의 단면(12a′,12b′)도 테이퍼형상으로 형성하고, 제2기판보호막(22)의 단면(23)과 반도체막 단면(12a′,12b′)이 매끄러운 평면을 형성하도록 해도 좋다. 또, 이들의 테이퍼형상은 막산화, RIE법 등으로 형성하도록 해도 좋다.
[실시예 10]
제26도는 본 발명의 박막트랜지스터의 예 1에 대해 개략적으로 나타낸 단면도이다. 제26도에 예시한 박막트랜지스터는 투명절연성 기판(11)상에 막두께가 두꺼운 영역을 갖춘 凸형 기판보호막(21)이 형성되고, 이 기판보호막(21)의 막두께가 두꺼운 凸부 영역(24)위에 고저항영역과 복수의 저저항영역을 갖춘 반도체막(12)이 형성되어 있다. 즉, 기판보호막(21)의 막두께가 두꺼운 凸부 영역(24)상에 채널영역(12c)과 소오스ㆍ드레인영역(12a,12b)이 형성되어 있고, 이들 반도체막(12)은 기판보호막(21)의 막두께가 두꺼운 凸부 영역(24)의 막두께분만큼 기판보호막(21) 표면으로부터 높은 위치에 형성되어 있다.
반도체막(12)의 상측으로부터 이 반도체막(12)의 저저항영역인 접속영역(12a, 12b)에 개구부를 갖도록 게이트절연막(13)이 형성되고, 이 게이트절연막(13)상에는 반도체막(12)의 고저항영역인 채널영역(12c)에 대응하는 영역에 형성된 소정 형상의 게이트전극(14)이 형성되어 있다.
게이트전극(14)의 상측으로부터 게이트절연막(13)상에 반도체막(12)의 접속영역(12a, 12b)에 개구부를 갖도록 층간절연막(15)이 형성되고, 층간절연막(15)상에 반도체막(12)의 접속영역(12a, 12b)과 게이트절연막(13) 및 층간절연막(15)에 형성된 개구부를 통해 전기적으로 접속하도록 소오스전극(17) 및 드레인전극(18)이 형성되어 있다.
상술한 바와 같이, 층간절연막(15)은 실시예 5~7에서 설명한 바와 같이 막중의 수소농도가 1×1020cm-3으로 되도록 형성해도 좋고, 또 이 박막트랜지스터가 반전구동되는 경우의 소오스전극과 드레인전극과의 관계는 상술한 바와 같다.
또, 제27도에 예시한 바와 같이, 기판보호막(21)에 凸부로서 형성된 막두께가 두꺼운 凸부 영역(24)의 단부(23)를 테이퍼형상으로 형성하고, 이 막두께가 두꺼운 凸부 영역(24)이 형성하는 대지상에 반도체막(12)을 형성한 것이다. 기판보호막(21)을 이와 같은 형상으로 형성함으로써, 반도체막(12) 특히 접속영역(12a,12b)의 단부는 게이트절연막(13)에 의해 양호하게 피복된다.
더욱이, 제28도에 예시한 바와 같이, 반도체막(12)의 접속영역(12a,12b)의 단부도 테이퍼형상으로 형성하고, 테이퍼형상의 기판보호막(21)의 막두께가 두꺼운 凸부 영역(24)의 단면(23)과 더불어 매끄러운 평면을 형성하도록 해도 좋다.
[실시예 11]
제29(a)도, 제29(b), 제29(c)도, 제29(d)도에 본 발명의 박형 트랜지스터의 제조방법의 일례를 나타낸다.
우선, 투명절연성 기판(11)상에 기판보호막(21)이 성막되고, 더욱이 그 위에 활성층으로 되는 폴리실리콘 반도체막(12)이 형성된다(제29(a)도).
이어서, 활성층을 패터닝하기 위해 포토리소그라피공정에 의해 레지스트(30)를 패터닝한다. 다음에, 그 레지스트를 마스크로 하여, 예컨대 마이크로파를 이용해 에칭가스로 CF4및 O2를 이용한 화학적 드라이에칭법에 의해, 예컨대 CF4: 180sccm, O2: 90sccm(CF4의 유량에 대하여 O2의 유량을 반으로 하는 조건)에서, 압력: 30Pa, 파워: 600W라는 조건하에서 폴리실리콘 반도체막(12)을 에칭한다(제29(b)도).
다음에 제29(c)도에 나타낸 바와 같이, 남은 폴리실리콘 반도체막(12)의 단부 아래의 기판보호막(21)을 에칭한다. 단차형상을 형성하기 위해, 에칭시간은 50㎚의 폴리실리콘 반도체막(12)을 에칭하는데 필요한 시간, 예컨대 30sec에 더하여, 30㎚의 기판보호막(21)을 에칭하는 시간, 예컨대 180sec 처리한다. 총 에칭시간은 이 예에서는 210sec이다.
그 후, 레지스트(30)를 박리함으로써, 제29(d)도 나타낸 형상이 얻어진다. 이 이후의 공정에 대해서는, 예컨대 실시예 6에 기재된 방법이 사용된다.
[실시예 12]
제30도는 본 발명의 박막트랜지스터를 구비한 액정표시장치를 개략적으로 나타낸 단면도이다.
투명절연성 기판(11)상에 제1기판보호막(21)이 형성되고, 이 제1기판보호막(21)상에 소정 형상의 제2기판보호막(22)이 형성되어 있다. 그리고, 제2기판보호막(22)상에는 폴리실리콘 반도체막을 채널영역(12)으로 하는 박막트랜지스터(50)와 보조용량(60) 및 화소전극(19)이 형성되어 있다.
보조용량(60)의 부분은, 투명절연성 기판(11)상에 하측의 보조용량전극(14d)이 형성되고, 이 하측의 보조용량전극(14d)상에 보조용량을 형성하는 게이트절연막(13)이 형성되어 있다. 절연막(13)상에는 상측의 보조용량전극(14a)이 형성되고, 이 전극(14a)상에 층간절연막(15), 화소전극(19)이 형성되어 있다. 액정층(40)이, 대향전극이 형성된 대향기판(41)과의 사이에 끼여 있다.
이와 같이, 박막트랜지스터(50)부분과 더불어 보조용량(60)부분의 하층에 제2기판보호막(21)을 형성한 구조로 함으로써, 반도체막의 접속영역 단부 및 하측의 보조용량전극 단부는 양호하게 피복된다.
또, 제1기판보호막(21)을 산화규소로 형성하고, 제2기판보호막(22)을 질화규소로 형성하도록 해도 좋다. 이와 같은 구조로 하면, 접속영역 형성시의 레이저에 의한 불순물 활성화시에 질화규소막에 레이저가 직접 조사되지 않기 때문에, 질화규소에 크랙이 발생하는 일은 없다.
또, 제1기판보호막(21)을 질화규소와 산화규소의 적층구조로 하고 최상위의 층은 산화규소로 형성하도록 해도 동일한 효과가 얻어진다.
더욱이, 제26도에 예시한 박막트랜지스터와 마찬가지로, 제1기판보호막(21)과 제2기판보호막(22)을 일체로 한 소정 형상의 막두께가 두꺼운 凸부 영역(24)을 갖춘 기판보호막(21)을 형성하도록 해도 좋다. 제31도는 이와 같은 구조의 예 1이다.
이 경우도, 기판보호막(21)을 질화규소와 산화규소의 적층구조로 하고 최상위의 층은 산화규소로 형성하도록 하면, 크랙의 발생을 방지할 수 있다.
또, 제30도, 제31도에 예시한 제2기판보호막의 단부와 기판보호막의 막두께영역의 단부를 테이퍼형상으로 형성하도록 하면, 보다 피복성이 높아진다. 더욱이, 반도체막의 접속영역 단부를 테이퍼형상으로 형성하고, 기판보호막의 테이퍼가 붙은 단면과 매끄러운 평면을 형성하도록 해도 좋다.
제17도~제31도에 예시한 박막트랜지스터 및 반도체장치는, 상술한 바와 같이 액정표시장치에 이용하도록 해도 좋고, 또 예컨대 밀착센서, X선 센서 등에 이용하도록 해도 좋다.
본 발명의 제2박막트랜지스터는, 제2기판보호막 또는 기판보호막의 막두께 영역을 갖는 구조에 의해, 게이트절연막의 스탭커버리지가 양호하고, 특성이 우수하면서 생산성이 높은 박막트랜지스터로 된다.
또, 본 발명의 박막트랜지스터는, 층간절연막중의 수소농도를 조절해 두고, 게이트전극과 층간절연막의 접합상태가 양호하여 막떨어짐이 없으며, 제조비용이 낮고, 수율이 높으며, 생산성이 높은 박막트랜지스터로 된다.

Claims (36)

  1. 절연기판상에 형성된 게이트전극과, 게이트절연막을 매개로 상기 게이트전극과 대향배치되고, 수소 및 n형 또는 p형 불순물을 함유한 불순물주입 비단결정 반도체층에 형성되는 소오스 및 드레인영역을 구비한 전계효과형의 비단결정 반도체장치에 있어서, 상기 소오스 및 드레인영역에 형성되고, 상기 소오스 및 드레인영역 표면에 형성된 접속홀과, 상기 접속홀에 형성되어 상기 소오스 및 드레인영역에 오믹접속되는 전극배선을 구비하고, 상기 접속홀의 저면은, 상기 소오스 및 드레인영역 표면보다 1㎚~15㎚ 낮게 설정되어 있는 것을 특징으로 하는 비단결정 반도체장치.
  2. 절연기판과, 상기 절연기판상에 형성된 버퍼층, 상기 버퍼층상에 형성되며, 채널영역과 이 채널영역을 사이에 두고 형성된 소오스 및 드레인영역으로 구성되고, 상기 소오스 및 드레인영역에는 각각 접속홀이 설치되어 있으며, 상기 접속홀 저면은 상기 반도체층면보다 낮게 설정되어 있는 비단결정 반도체층, 상기 채널영역상에 게이트절연막을 매개로 형성된 게이트전극, 상기 접속홀부를 제외하고 상기 게이트전극이 형성된 상기 반도체층 표면을 덮도록 형성된 층간절연막 및, 상기 접속홀과 접속하여 상기 층간절연막상에 형성된 복수의 전극으로 이루어지고, 상기 접속홀 저면은 상기 반도체층면보다 1㎚~15㎚ 낮아지도록 설정되어 있는 것을 특징으로 하는 비단결정 반도체장치.
  3. 절연기판과, 상기 절연기판상에 형성된 버퍼층, 상기 버퍼층상에 형성되며, 채널영역과 이 채널영역을 사이에 두고 형성된 소오스 및 드레인영역으로 구성되고, 상기 소오스 및 드레인영역에는 각각 접속홀이 설치되어 있으며, 상기 접속홀 저면은 상기 반도체층면보다 낮게 설정되어 있는 비단결정 반도체층, 상기 비단결정 반도체층상에 상기 접속홀부를 제외하고 형성된 게이트절연막, 상기 게이트절연막을 매개로 상기 채널영역상에 형성된 게이트전극, 상기 접속홀부를 제외하고 상기 게이트전극이 형성된 상기 게이트절연막 표면을 덮도록 형성된 층간절연막 및, 상기 접속홀과 접속하여 상기 층간절연막상에 형성된 복수의 전극으로 이루어지고, 상기 접속홀 저면은 상기 반도체층면보다 1㎚~15㎚ 낮아지도록 설정되어 있는 것을 특징으로 하는 비단결정 반도체장치.
  4. 절연기판상에 버퍼층을 형성하는 공정과, 상기 버퍼층상에 비단결정 반도체박막을 형성하는 공정, 상기 비단결정 반도체박막상에 게이트절연막을 형성하는 공정, 상기 게이트절연막상에 게이트전극을 형성하는 공정, 상기 게이트전극을 마스크로 하여 상기 비단결정 반도체박막에 이온도핑하여 소오스영역 및 드레인영역을 형성하는 공정, 상기 게이트전극을 갖춘 상기 비단결정 반도체박막상에 층간절연막을 피착하는 공정, 에칭에 의해 상기 접속영역상의 층간절연막 및 상기 접속영역 표면의 변질층을 제거하여 상기 소오스 및 드레인영역에 각각 접속홀을 개공하는 공정 및, 도전재료에 의해 상기 접속홀을 매립하면서 상기 층간절연막상에 소오스 및 드레인전극을 형성하는 공정으로 이루어지고, 상기 소오스영역 및 드레인영역에는 각각 접속영역이 설치되어 있으며, 상기 접속영역 표면의 변질층의 제거는, 상기 접속영역 표면으로부터 1㎚~15㎚의 두께의 범위에서 제거되는 것을 특징으로 하는 비단결정 반도체장치의 제조방법.
  5. 투명절연성 기판상에 형성된 기판보호막과, 상기 기판보호막상에 형성된 채널영역과 이 채널영역을 사이에 두고 형성된 접속영역을 갖춘 반도체막, 상기 반도체막의 상측으로부터 이 반도체막의 접속영역에 개구부를 갖도록 형성된 게이트절연막, 상기 게이트절연막상의 상기 반도체막의 채널영역에 대응하는 영역에 형성된 게이트전극, 상기 게이트전극의 상측으로부터 상기 반도체막의 접속영역에 개구부를 갖도록 형성되며, 막중의 수소농도가 1× 1020atoms/㎤ 이상인 층간절연막 및, 상기 층간절연막상에 상기 반도체막의 접속영역과 상기 개구부를 통해 접속하도록 형성된 복수의 전극을 구비하고, 상기 층간절연막은 막중의 수소농도가 1× 1022atoms/㎤ 미만인 것을 특징으로 하는 박막트랜지스터.
  6. 투명절연성 기판상에 형성된 제1기판보호막과, 상기 제1기판보호막상에 형성된 소정 형상의 제2기판보호막, 상기 제2기판보호막상에 형성된 채널영역과 이 채널영역을 사이에 두고 형성된 접속영역을 갖춘 반도체막, 상기 반도체막의 상측으로부터 이 반도체막의 접속영역에 개구부를 갖도록 형성된 게이트절연막, 상기 게이트절연막상의 상기 반도체막의 채널영역에 대응하는 영역에 형성된 게이트전극, 상기 게이트전극의 상측으로부터 반도체막의 접속영역에 개구부를 갖도록 형성된 층간절연막 및, 상기 층간절연막상에 상기 반도체막의 접속영역과 상기 개구부를 통해 접속하도록 형성된 복수의 전극을 구비한 것을 특징으로 하는 박막트랜지스터.
  7. 제6항에 있어서, 상기 제2기판보호막의 단면이 테이퍼형상을 갖고 있는 것을 특징으로 하는 박막트랜지스터.
  8. 제7항에 있어서, 상기 반도체막의 단면이 테이퍼형상을 갖고 있는 것을 특징으로 하는 박막트랜지스터.
  9. 제6항 내지 제8항중 어느 한 항에 있어서, 상기 층간절연막중의 수소농도를 1×1020㎝-3이상으로 함으로써 상기 게이트전극과 상기 층간절연막과의 접합상태를 제어한 것을 특징으로 하는 박막트랜지스터.
  10. 제6항 내지 제8항중 어느 한 항에 있어서, 상기 제1기판보호막과 제2기판보호막과의 단차는 1㎚~100㎚의 범위인 것을 특징으로 하는 박막트랜지스터.
  11. 제6항 내지 제8항중 어느 한 항에 있어서, 상기 제1기판보호막과 제2기판보호막과의 단차는 10㎚~50㎚의 범위인 것을 특징으로 하는 박막트랜지스터.
  12. 투명절연성 기판상에 형성되며, 소정 영역에 막두께영역을 갖춘 凸형 형상을 갖고 있는 기판보호막과, 상기 기판보호막상의 凸부 막두께영역에 형성된 채널영역과 이 채널영역을 사이에 두고 형성된 접속영역을 갖춘 반도체막, 상기 반도체막의 상측으로부터 이 반도체막의 접속영역에 개구부를 갖도록 형성된 게이트절연막, 상기 게이트절연막상의 상기 반도체막의 채널영역에 대응하는 영역에 형성된 게이트전극, 상기 게이트전극의 상측으로부터 상기 반도체막의 접속영역에 개구부를 갖도록 형성된 층간절연막 및, 상기 층간절연막상에 상기 반도체막의 접속영역과 상기 개구부를 통해 접속하도록 형성된 복수의 전극을 구비한 것을 특징으로 하는 박막트랜지스터.
  13. 제12항에 있어서, 상기 막두께영역의 단면은 테이퍼형상인 것을 특징으로 하는 박막트랜지스터.
  14. 제12항에 있어서, 상기 층간절연막중의 수소농도를 1×1020㎝-3이상으로 함으로써 상기 게이트전극과 상기 층간절연막과의 접합상태를 제어한 것을 특징으로 하는 박막트랜지스터.
  15. 투명절연기판상에 비정질 실리콘막을 플라즈마 CVD법에 의해 형성하는 공정과, 상기 비정질 실리콘막에 엑시머 레이저를 조사하여 폴리실리콘막으로 하는 공정, 상기 폴리실리콘막을 패터닝하여 채널영역을 형성하는 공정, 상기 채널영역이 형성된 기판상에 게이트절연막을 형성하는 공정, 상기 게이트절연막상에 금속층을 성막하고, 패터닝하여 게이트전극을 형성하는 공정, 상기 게이트전극을 마스크로 하여 게이트절연막상으로부터 상기 채널영역에 이온주입하여 상기 채널영역내에 저저항 소오스영역 및 드레인영역을 형성하는 공정, 층간절연막을 상기 게이트전극 및 게이트절연막상에 플라스마 CVD법에 의해 층간절연막중의 수소농도가 1×1020㎝-3이상으로 되도록 성막하는 공정, 상기 층간절연막을 덧붙인 기판에 엑시머 레이저를 조사하여 소오스영역및 드레인영역을 활성화하는 공정, 상기 층간절연막상에 접속홀을 패터닝하고, 에칭, 제거하여 상기 소오스영역 및 드레인영역에 각각 접속홀을 개공하는 공정 및, 상기 접속홀에 금속층을 매립하여 소오스 및 드레인전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 투명절연기판상에 제1기판보호막을 성막하고, 더욱이 상기 제1기판보호막의 소정의 위치에 제2기판보호막을 성막하는 공정과, 상기 제2기판보호막상에 비정질 실리콘막을 플라즈마 CVD법에 의해 형성하고, 더욱이 상기 비정질 실리콘막에 엑시머 레이저를 조사하여 폴리실리콘막으로 하는 공정, 상기 폴리실리콘막을 패터닝하여 채널영역을 형성하는 공정, 상기 채널영역이 형성된 기판상에 게이트절연막을 형성하는 공정, 상기 게이트절연막상에 금속층을 성막하고, 패터닝하여 게이트전극을 형성하는 공정, 상기 게이트전극을 마스크로 하여 게이트절연막상으로부터 상기 채널영역에 이온주입하여 상기 채널영역내에 저저항 소오스영역 및 드레인영역을 형성하는 공정, 층간절연막을 상기 게이트전극 및 게이트절연막상에 플라즈마 CVD법에 의해 상기 층간절연막중의 수소농도가 1×1020㎝-3이상, 1×1022㎝-3미만으로 되도록 제어하여 성막하는 공정, 상기 층간절연막을 덧붙인 기판에 엑시머 레이저를 조사하여 소오스영역 및 드레인영역을 활성화하는 공정, 상기 층간절연막상에 접속홀을 패터닝하고, 에칭, 제거하여 상기 소오스영역 및 드레인영역에 각각 접속홀을 개공하는 공정 및, 상기 접속홀에 금속층을 매립하여 소오스 및 드레인전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 투명절연기판상에, 소정의 위치에 막두께가 두꺼운 영역을 갖춘 凸형 형상의 기판보호막을 성막하는 공정과, 상기 기판보호막상에 비정질 실리콘막을 플라즈마 CVD법에 의해 형성하고, 더욱이 상기 비정질 실리콘막에 엑시머 레이저를 조사하여 폴리실리콘막으로 하는 공정, 상기 폴리실리콘막을 패터닝하여 채널영역을 형성하는 공정, 상기 채널영역이 형성된 기판상에 게이트절연막을 형성하는 공정, 상기 게이트절연막상에 금속층을 성막하고, 패터닝하여 게이트전극을 형성하는 공정, 상기 게이트전극을 마스크로 하여 게이트절연막상으로부터 상기 채널영역에 이온주입하여 상기 채널영역내에 저저항 소오스영역 및 드레인영역을 형성하는 공정, 층간절연막을 상기 게이트전극 및 게이트절연막상에 플라즈마 CVD법에 의해 성막하는 공정, 상기 층간절연막을 덧붙인 기판에 엑시머 레이저를 조사하여 소오스영역 및 드레인영역을 활성화하는 공정, 상기 층간절연막상에 접속홀을 패터닝하고, 에칭, 제거하여 상기 소오스영역 및 드레인영역에 각각 접속홀을 개공하는 공정 및, 상기 접속홀에 금속층을 매립하여 소오스 및 드레인전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제17항에 있어서, 상기 층간절연막중의 수소농도가 1×1020㎝-3이상으로 되도록 제어하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 투명절연기판상에 기판보호막을 성막하는 공정과, 상기 기판보호막상에 폴리실리콘막을 성막하는 공정, 상기 폴리실리콘막상을 패터닝하고, 에칭하여 채널영역을 형성함과 더불어 상기 기판보호막 표면층을 에칭제거하는 공정, 상기 채널영역이 형성된 기판상에 게이트절연막을 형성하는 공정, 상기 게이트절연막상에 금속층을 성막하고, 패터닝하여 게이트전극을 형성하는 공정, 상기 게이트전극을 마스크로 하여 게이트절연막상으로부터 상기 채널영역에 이온주입하여 상기 채널영역내에 저저항 소오스영역 및 드레인영역을 형성하는 공정, 층간절연막을 상기 게이트전극 및 게이트절연막상에 플라즈마 CVD법에 의해 상기 층간절연막중의 수소농도가 1×1020㎝-3이상, 1×1022㎝-3미만으로 되도록 제어하여 성막하는 공정, 상기 층간절연막을 덧붙인 기판에 엑시머 레이저를 조사하여 소오스영역 및 드레인영역을 활성화하는 공정, 상기 층간절연막상에 접속홀을 패터닝하고, 에칭, 제거하여 상기 소오스 및 드레인영역에 각각 접속홀을 개공하는 공정 및, 상기 접속홀에 금속층을 매립하여 소오스 및 드레인전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 박막트랜지스터의 제조방법.
  20. 제19항에 있어서, 상기 기판보호막의 표면층의 제거는 1㎚~100㎚의 범위인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  21. 제19항에 있어서, 상기 기판보호막의 표면층의 제거는 10㎚~50㎚의 범위인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  22. 박막트랜지스터를 화소스위칭소자로서 매트릭스형상으로 배치한 액정표시장치에 있어서, 상기 박막트랜지스터가, 투명절연성 기판상에 형성된 제1기판보호막과, 상기 제1기판보호막상에 형성된 소정 형상의 제2기판보호막, 상기 제2기판보호막상에 형성된 채널영역과 이 채널영역을 사이에 두고 형성된 접속영역을 갖춘 반도체막, 상기 반도체막의 상측으로부터 이 반도체막의 접속영역에 개구부를 갖도록 형성된 게이트절연막, 상기 게이트절연막상의 상기 반도체막의 채널영역에 대응하는 영역에 형성된 게이트전극, 상기 게이트전극의 상측으로부터 상기 반도체막의 접속영역에 개구부를 갖도록 형성된 층간절연막 및, 상기 층간절연막상에 상기 반도체막의 접속영역과 상기 개구부를 통해 접속하도록 형성된 복수의 전극을 구비한 것을 특징으로 하는 액정표시장치.
  23. 제22항에 있어서, 상기 액정표시장치는, 상기 제2기판보호막상에 상기 박막트랜지스터에 근접하여 보조용량이 형성되어 있는 것을 특징으로 하는 액정표시장치.
  24. 제22항에 있어서, 상기 층간절연막중의 수소농도가 1×1020㎝-3이상으로 함으로써 상기 게이트전극과 상기 층간절연막과의 접합상태를 제어한 것을 특징으로 하는 액정표시장치.
  25. 박막트랜지스터를 화소스위칭소자로서 매트릭스형상으로 배치한 액정표시 장치에 있어서, 상기 박막트랜지스터가, 투명절연성 기판상에 형성되며, 소정 영역에 막두께영역을 갖춘 凸형 형상을 갖고 있는 기판보호막과, 상기 기판보호막상의 凸부 막두께영역에 형성된 채널영역과 이 채널영역을 사이에 두고 형성된 접속영역을 갖춘 반도체막, 상기 반도체막의 상측으로부터 이 반도체막의 접속영역에 개구부를 갖도록 형성된 게이트절연막, 상기 게이트절연막상의 상기 반도체막의 채널영역에 대응하는 영역에 형성된 게이트전극, 상기 게이트전극의 상측으로부터 상기 반도체막의 접속영역에 개구부를 갖도록 형성된 층간절연막 및, 상기 층간절연막상에 상기 반도체막의 접속영역과 상기 개구부를 통해 접속하도록 형성된 복수의 전극을 구비한 것을 특징으로 하는 액정표시장치.
  26. 제25항에 있어서, 상기 액정표시장치는, 상기 제2기판보호막상에 상기 박막트랜지스터에 근접하여 보조용량이 형성되어 있는 것을 특징으로 하는 액정표시장치.
  27. 제25항에 있어서, 상기 층간절연막중의 수소농도가 1×1020㎝-3이상으로 함으로써 상기 게이트전극과 상기 층간절연막과의 접합상태를 제어한 것을 특징으로 하는 액정표시장치.
  28. 제14항에 있어서, 상기 기판보호막의 凸부의 높이는 1㎚~100㎚의 범위인 것을 특징으로 하는 박막트랜지스터.
  29. 제14항에 있어서, 상기 기판보호막의 凸부의 높이는 10㎚~50㎚의 범위인 것을 특징으로 하는 박막트랜지스터.
  30. 제13항에 있어서, 상기 층간절연막중의 수소농도를 1×1020㎝-3이상으로 함으로써 상기 게이트전극과 상기 층간절연막과의 접합상태를 제어한 것을 특징으로 하는 박막트랜지스터.
  31. 제12항, 제13항, 제30항중 어느 한 항에 있어서, 상기 기판보호막의 凸부의 높이는 1㎚~100㎚의 범위인 것을 특징으로 하는 박막트랜지스터.
  32. 제12항, 제13항, 제30항중 어느 한 항에 있어서, 상기 기판보호막의 凸부의 높이는 10㎚~50㎚의 범위인 것을 특징으로 하는 박막트랜지스터.
  33. 제22항에 있어서, 상기 제1기판보호막과 상기 제2기판보호막과의 단차가 1㎚~100㎚의 범위인 것을 특징으로 하는 액정표시장치.
  34. 제22항에 있어서, 상기 제1기판보호막과 상기 제2기판보호막과의 단차가 10㎚~50㎚의 범위인 것을 특징으로 하는 액정표시장치.
  35. 제25항에 있어서, 상기 기판보호막의 凸부의 높이가 1㎚~100㎚의 범위인 것을 특징으로 하는 액정표시장치.
  36. 제25항에 있어서, 상기 기판보호막의 凸부의 높이가 10㎚~50㎚의 범위인 것을 특징으로 하는 액정표시장치.
KR1019960039957A 1995-09-14 1996-09-14 비단결정반도체장치(박막트랜지스터)와 이것을 이용한 액정표시장치 및 그 제조방법 Expired - Fee Related KR100280171B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP23639295A JP3378415B2 (ja) 1995-09-14 1995-09-14 薄膜トランジスタとそれを用いた液晶表示装置
JP95-236392 1995-09-14
JP24224995A JPH0992716A (ja) 1995-09-21 1995-09-21 非単結晶半導体装置及びその製造方法
JP95-242249 1995-09-21

Publications (1)

Publication Number Publication Date
KR100280171B1 true KR100280171B1 (ko) 2001-02-01

Family

ID=26532654

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960039957A Expired - Fee Related KR100280171B1 (ko) 1995-09-14 1996-09-14 비단결정반도체장치(박막트랜지스터)와 이것을 이용한 액정표시장치 및 그 제조방법

Country Status (2)

Country Link
US (1) US5763904A (ko)
KR (1) KR100280171B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100841365B1 (ko) * 2006-12-06 2008-06-26 삼성에스디아이 주식회사 박막트랜지스터와 그 제조방법 및 이를 구비한유기전계발광표시장치
KR101249066B1 (ko) * 2005-08-23 2013-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 그것을 사용한 표시장치, 전자기기, 및반도체장치

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3472401B2 (ja) * 1996-01-17 2003-12-02 三菱電機株式会社 半導体装置の製造方法
JPH10154815A (ja) * 1996-11-25 1998-06-09 Furontetsuku:Kk 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置
KR100269518B1 (ko) * 1997-12-29 2000-10-16 구본준 박막트랜지스터 제조방법
US6111293A (en) * 1998-02-16 2000-08-29 United Silicon Incorporated Silicon-on-insulator MOS structure
US6479837B1 (en) * 1998-07-06 2002-11-12 Matsushita Electric Industrial Co., Ltd. Thin film transistor and liquid crystal display unit
US6180984B1 (en) * 1998-12-23 2001-01-30 Honeywell Inc. Integrated circuit impedance device and method of manufacture therefor
US6297161B1 (en) * 1999-07-12 2001-10-02 Chi Mei Optoelectronics Corp. Method for forming TFT array bus
US6599788B1 (en) * 1999-08-18 2003-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2001196594A (ja) 1999-08-31 2001-07-19 Fujitsu Ltd 薄膜トランジスタ、液晶表示用基板及びその製造方法
JP2001127302A (ja) * 1999-10-28 2001-05-11 Hitachi Ltd 半導体薄膜基板、半導体装置、半導体装置の製造方法および電子装置
US6780687B2 (en) * 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
US6833313B2 (en) * 2001-04-13 2004-12-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device by implanting rare gas ions
KR100491142B1 (ko) * 2001-11-20 2005-05-24 삼성에스디아이 주식회사 박막 트랜지스터의 제조방법
JP3980918B2 (ja) * 2002-03-28 2007-09-26 株式会社東芝 アクティブマトリクス基板及びその製造方法、表示装置
US7880173B2 (en) * 2002-06-28 2011-02-01 National Institute Of Advanced Industrial Science And Technology Semiconductor device and method of manufacturing same
KR20050084685A (ko) * 2002-11-25 2005-08-26 도꾸리쯔교세이호진 상교기쥬쯔 소고겡뀨죠 반도체장치 및 그 반도체장치를 이용한 전력변환기, 구동용인버터, 범용 인버터, 대전력 고주파 통신기기
US6956237B2 (en) * 2002-12-28 2005-10-18 Lg.Philips Lcd Co., Ltd. Thin film transistor array substrate and method for manufacturing the same
KR100615229B1 (ko) * 2004-06-29 2006-08-25 삼성에스디아이 주식회사 박막 트랜지스터, 상기 박막 트랜지스터를 구비한 평판디스플레이 장치 및 상기 박막 트랜지스터의 제조방법
JP2006054423A (ja) * 2004-07-13 2006-02-23 Toshiba Corp 半導体装置及びその製造方法
US8461628B2 (en) * 2005-03-18 2013-06-11 Kovio, Inc. MOS transistor with laser-patterned metal gate, and method for making the same
KR20090006198A (ko) * 2006-04-19 2009-01-14 이그니스 이노베이션 인크. 능동형 디스플레이를 위한 안정적 구동 방식
JP2009076866A (ja) * 2007-08-31 2009-04-09 Sumitomo Electric Ind Ltd ショットキーバリアダイオード
WO2013005250A1 (ja) * 2011-07-05 2013-01-10 パナソニック株式会社 薄膜トランジスタおよびその製造方法ならびに表示装置
US20150171220A1 (en) * 2012-05-28 2015-06-18 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
KR102105485B1 (ko) * 2012-11-23 2020-04-29 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20140106042A (ko) * 2013-02-25 2014-09-03 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
US11107817B2 (en) * 2019-03-11 2021-08-31 Micron Technology, Inc. Integrated assemblies comprising hydrogen diffused within two or more different semiconductor materials, and methods of forming integrated assemblies

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1052568C (zh) * 1992-07-06 2000-05-17 株式会社半导体能源研究所 形成半导体器件的方法
JP3318384B2 (ja) * 1993-02-05 2002-08-26 株式会社半導体エネルギー研究所 薄膜トランジスタ及びその作製方法
WO1994018706A1 (fr) * 1993-02-10 1994-08-18 Seiko Epson Corporation Transistor a substrat de matrice actif et a couche mince, et son procede de production

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101249066B1 (ko) * 2005-08-23 2013-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 그것을 사용한 표시장치, 전자기기, 및반도체장치
US8435892B2 (en) 2005-08-23 2013-05-07 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device comprising the step of doping semiconductor film through contact hole
KR100841365B1 (ko) * 2006-12-06 2008-06-26 삼성에스디아이 주식회사 박막트랜지스터와 그 제조방법 및 이를 구비한유기전계발광표시장치
US8053297B2 (en) 2006-12-06 2011-11-08 Samsung Mobile Display Co., Ltd. Method of fabricating a thin film transistor using joule heat from the gate electrode to form a crystallized channel region

Also Published As

Publication number Publication date
US5763904A (en) 1998-06-09

Similar Documents

Publication Publication Date Title
KR100280171B1 (ko) 비단결정반도체장치(박막트랜지스터)와 이것을 이용한 액정표시장치 및 그 제조방법
US7528406B2 (en) Semiconductor integrated circuit and method of fabricating same
US7329906B2 (en) Semiconductor device and method for forming the same
US5899709A (en) Method for forming a semiconductor device using anodic oxidation
US5508533A (en) Semiconductor device and method of fabricating same
JP4372993B2 (ja) アクティブマトリックス液晶表示装置の製造方法
KR100863446B1 (ko) 반도체층의 도핑방법, 박막 반도체 소자의 제조방법, 및박막 반도체 소자
US5834071A (en) Method for forming a thin film transistor
US20090142912A1 (en) Method of Manufacturing Thin Film Semiconductor Device and Thin Film Semiconductor Device
TWI322446B (en) Mask for polycrystallization and method of manufacturing thin film transistor using polycrystallization mask
EP0459836B1 (en) Method for fabricating thin-film transistors
EP1547140A1 (en) Method of manufacturing an electronic device comprising a thin film transistor
US6479867B2 (en) Thin film transistor
US6534350B2 (en) Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step
JP2000077665A (ja) 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
US20050037550A1 (en) Thin film transistor using polysilicon and a method for manufacturing the same
JP3378415B2 (ja) 薄膜トランジスタとそれを用いた液晶表示装置
US20060267015A1 (en) Thin film transistor, production method thereof and liquid crystal display device
KR100349913B1 (ko) 다결정실리콘 박막트랜지스터 제조방법
JPH10200125A (ja) 薄膜トランジスタ及びその製造方法
JP2586810B2 (ja) 薄膜半導体装置およびその製造方法
JP3293568B2 (ja) 薄膜トランジスタ
JP2008270637A (ja) 薄膜トランジスタの製造方法及び薄膜トランジスタ
JP2000101095A (ja) 半導体装置
JPH11135793A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19960914

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19960914

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19990514

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20000209

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20000825

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20001108

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20001109

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20031030

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20041101

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20051031

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20061031

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20071029

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20081027

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20091028

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20101028

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20110920

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20121023

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20131101

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20131101

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20141105

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20141105

Start annual number: 15

End annual number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee