JPH06260498A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 プレナー型ポリシリコン薄膜トランジスタの
ソース・ドレイン間のリーク電流を減らす。 【構成】 絶縁性基板１上に形成されたポリシリコンア
イランド２の下部にソース電極２１及びドレイン電極２
２を形成することにより、ポリシリコンアイランド２の
上部にゲート絶縁膜３を挟んで形成されたゲート電極４
によるチャネル領域１０との間に実効的なオフセット領
域を形成し、これによってドレイン電極２２近傍の電界
を小さくし、ソース・ドレイン間のリーク電流を低減す
る。また、ソース電極２１及びドレイン電極２２と外部
との電気的接続はコンタクト電極８及び９をソース電極
２１及びドレイン電極２２に直接接続する如く設ける
外、これらの電極より上方のポリシリコンアイランド２
の一部を不純物拡散領域となし、これを介して接続する
こともできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はソース・ドレイン間のリ
ーク電流が少ないポリシリコン薄膜トランジスタ及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】従来より、ポリシリコン薄膜トランジシ
スタ（以下、ポリシリコンＴＦＴと称す。）はイメージ
センサや液晶ディスプレイ等の駆動回路を構成する素子
として研究開発されている。

【０００３】図２は従来のポリシリコンＴＦＴの一例を
示すもので、ここでは周知のプレナー型ポリシリコンＴ
ＦＴを示す。図中、１はガラスや石英等の絶縁性基板、
２はポリシリコンアイランド、３はゲート絶縁膜、４は
ゲート電極、５は層間絶縁膜、６及び７はポリシリコン
アイランド２に形成されたソース領域（電極）及びドレ
イン領域（電極）、８及び９はソース電極６及びドレイ
ン電極７と電気的に接続されたコンタクト電極である。

【０００４】ところで、前記ポリシリコンＴＦＴはソー
ス・ドレイン間のリーク電流が大きく、このままでは前
述したようなスイッチ素子として使用できないという問
題があった。この原因はＪ．Ｇ．Ｆossum らの研究
（「ＩＥＥＥ Ｔrans. Ｅlectron Ｄevices」ＥＤ−３
２，１８７８（１９８５）参照）によれば、電圧印加時
にゲート電極４付近に形成されるチャネル領域１０がド
レイン電極７近傍の電界を大きくし、これがfield-enha
nced emission を引き起こすことによる、と考えられて
いる。

【０００５】図３は前記リーク電流の問題を解決した従
来のポリシリコンＴＦＴの他の例を示すもので、ゲート
電極４とドレイン電極７との間にＮ^- のオフセット領域
１１を設けることにより、ドレイン電極７近傍の電界を
小さくし、これによって前記リーク電流を低減する如く
なっている（Ｋ．Ｔanaka ，Ｈ．Ａrai ，Ｓ．Ｋohda
「ＩＥＥＥ Ｅlectron Ｄevices Ｌetters」Ｖol．
９，Ｎo.１（１９８８）参照）。

【０００６】しかしながら、前記図３のポリシリコンＴ
ＦＴではゲート電極４をフォトリソグラフィ法によって
除去することによりオフセット領域１１を形成するた
め、そのマスクのずれによってゲート電極４とドレイン
電極７との間の距離（オフセット長）にばらつきが生
じ、特性が均一な多数のＴＦＴを得ることが困難である
という問題があった。

【０００７】また、図４は前記リーク電流の問題を解決
した従来のポリシリコンＴＦＴのさらに他の例を示すも
ので、ここでは逆スタガー型ポリシリコンＴＦＴを示
す。図中、１は絶縁性基板、１２はゲート電極、１３は
ゲート絶縁膜、１４はポリシリコンアイランド、１５は
ソース電極、１６はドレイン電極である。このポリシリ
コンＴＦＴではゲート電極１２付近に形成されるチャネ
ル領域１７とドレイン電極１６との間に垂直方向の実効
的なオフセット領域が形成されることになり、これによ
ってドレイン電極１６近傍の電界を小さくし、前記リー
ク電流を低減する如くなっている（Ｋ．Ｓera ，etc.
「ＩＥＥＥ Ｔrans. Ｅlectron Ｄevices」ＥＤ−３
６，２８６８（１９８９）参照）。

【０００８】

【発明が解決しようとする課題】しかしながら、前記図
４の逆スタガー型ポリシリコンＴＦＴでは金属２層配線
となるため、図２又は図３のプレナー型ポリシリコンＴ
ＦＴに比べて製造工程が増えるという問題があった。

【０００９】本発明は前記従来の問題点に鑑み、ソース
・ドレイン間のリーク電流が逆スタガー型ポリシリコン
ＴＦＴと同等以上に少ないプレナー型ポリシリコン薄膜
トランジスタ及びその製造方法を提供することを目的と
する。

【００１０】

【課題を解決するための手段】本発明では前記目的を達
成するため、請求項１として、絶縁性基板上に形成され
たポリシリコンアイランドと、該ポリシリコンアイラン
ドの一部により構成されたソース電極及びドレイン電極
と、前記ポリシリコンアイランドの上部に絶縁膜を挟ん
で形成されたゲート電極とを備えたプレナー型ポリシリ
コン薄膜トランジスタにおいて、ポリシリコンアイラン
ドの下部にソース電極及びドレイン電極を形成した薄膜
トランジスタ、また、請求項２として、絶縁性基板上に
ポリシリコンアイランドを形成し、これらの上にゲート
絶縁膜を堆積し、該ゲート絶縁膜上にゲート電極を形成
し、これらの上方から深くイオン注入することにより前
記ポリシリコンアイランドの下部にソース電極及びドレ
イン電極を形成し、これらの上に層間絶縁膜を堆積し、
該層間絶縁膜、ゲート絶縁膜及びポリシリコンアイラン
ドを通して前記ソース電極及びドレイン電極まで達する
コンタクト穴を形成し、該コンタクト穴を介してソース
電極及びドレイン電極と接続するコンタクト電極を形成
するようになした薄膜トランジスタの製造方法を提案す
る。

【００１１】

【作用】本発明の請求項１によれば、ゲート電極付近に
形成されるチャネル領域とドレイン電極との間に垂直方
向の実効的なオフセット領域が形成されることになり、
これによってドレイン電極近傍の電界が小さくなり、ソ
ース・ドレイン間のリーク電流が低減される。また、請
求項２によれば、ソース・ドレイン間のリーク電流の少
ないプレナー型ポリシリコン薄膜トランジスタを製造で
きる。

【００１２】

【実施例】図１は本発明のプレナー型ポリシリコンＴＦ
Ｔの第１の実施例を示すもので、図中、従来例と同一構
成部分は同一符号をもって表す。即ち、１は絶縁性基
板、２はポリシリコンアイランド、３はゲート絶縁膜、
４はゲート電極、５は層間絶縁膜、１０はチャネル領
域、２１はソース領域（電極）、２２はドレイン領域
（電極）、２３及び２４はコンタクト電極である。

【００１３】前記ソース電極２１及びドレイン電極２２
はポリシリコンアイランド２の下部、即ち絶縁性基板１
との界面側に形成されている。また、コンタクト電極２
３及び２４はポリシリコンアイランド２を通じて前記ソ
ース電極２１及びドレイン電極２２と電気的に接続され
ている。

【００１４】前記構成によれば、逆スタガー型ポリシリ
コンＴＦＴの場合と同様に、ゲート電極４付近に形成さ
れるチャネル領域１０とドレイン電極２２との間に垂直
方向の実効的なオフセット領域が形成されることにな
り、これによってドレイン電極２２近傍の電界が小さく
なり、ソース・ドレイン間のリーク電流が低減される。

【００１５】図５は図１のプレナー型ポリシリコンＴＦ
Ｔの製造工程を示すもので、以下、これに従って製造方
法を説明する。まず、絶縁性基板１上にＬＰＣＶＤ法に
よりアモルファスシリコン膜を１０００オングストロー
ム堆積し、６００℃で７２時間アニールしてポリシリコ
ン膜を形成した後、フォトリソグラフィ法によりパター
ニングを行い、図５(a) に示すようにポリシリコンアイ
ランド２を形成する。次に、減圧ＣＶＤ法により二酸化
シリコン膜を１０００オングストローム堆積してゲート
絶縁膜３を形成し、さらにその上に前記同様な方法によ
り３０００オングストロームのポリシリコン膜を形成
し、リン（Ｐ⁺ ）イオンをドープした後、パターニング
を行い、ゲート電極４を形成する（図５(b) ）。なお、
ここまでの工程は従来のプレナー型ポリシリコンＴＦＴ
と同様である。

【００１６】次に、図５(c) に示すように前記ゲート電
極４を形成する際のレジスト２５を該ゲート電極４上に
残した状態でリン（Ｐ⁺ ）イオン（図中、矢印２６で示
す。）を加速電圧１６０〜１７０ｋｅＶのエネルギー、
ドーズ量２×１０¹⁵／cm² で注入し、その後、レジスト
２５を除去し、６００℃で４８時間の活性化アニールを
行う。この時、ポリシリコンアイランド２には絶縁性基
板１との界面から約５００オングストロームの厚さでソ
ース領域（電極）２１及びドレイン領域（電極）２２が
形成される。

【００１７】次に、図５(d) に示すように二酸化シリコ
ン膜を７０００オングストローム堆積して層間絶縁膜５
を形成し、ドライエッチング法によりエッチング時間を
調整することによってコンタクト穴２７及び２８を前記
ソース電極２１及びドレイン電極２２に達するまで開け
る（図５(e) ）。最後に、スパッタ法によりアルミニウ
ム膜を１μｍ堆積し、パターニングを行ってコンタクト
電極２３及び２４を形成し、水素プラズマ処理によりポ
リシリコン粒界トラップのパーシベーションを行うこと
によって、図１に示すようなプレナー型ポリシリコンＴ
ＦＴが完成する。

【００１８】前記工程により製造したプレナー型ポリシ
リコンＴＦＴによれば、ソース・ドレイン間電圧２０Ｖ
の時、リーク電流を約５ｐＡ／μｍに低減できた。

【００１９】なお、前述した製造工程はｎチャネルＴＦ
Ｔを製造するものであるが、イオン注入工程においてリ
ンの代りにボロンを注入することにより、ｐチャネルＴ
ＦＴも同様に製造できる。

【００２０】前記第１の実施例のポリシリコンＴＦＴで
はコンタクト電極を設けるためのコンタクト穴をポリシ
リコンアイランド２にソース電極２１及びドレイン電極
２２を残して選択的にエッチングしなければならない。
ところが、ポリシリコンアイランド２（ｉ領域）に比べ
てソース電極２１及びドレイン電極２２（Ｎ⁺ 領域）の
エッチング速度が速いため、実際にはエッチング時間の
制御が難しいという問題があった。

【００２１】図６は前記問題を解決した本発明の第２の
実施例を示すもので、図中、第１の実施例と同一構成部
分は同一符号をもって表す。即ち、１は絶縁性基板、２
はポリシリコンアイランド、３はゲート絶縁膜、４はゲ
ート電極、５は層間絶縁膜、１０はチャネル領域、２１
はソース領域（電極）、２２はドレイン領域（電極）、
３１及び３２は不純物拡散領域、３３及び３４はコンタ
クト電極である。

【００２２】前記不純物拡散領域３１及び３２はそれぞ
れソース電極２１及びドレイン電極２２とコンタクト電
極３３及び３４との間のポリシリコンアイランド２に形
成されており、ソース電極２１とコンタクト電極３３及
びドレイン電極２２とコンタクト電極３４を電気的に接
続する如くなっている。

【００２３】図７は図６のプレナー型ポリシリコンＴＦ
Ｔの製造工程を示すもので、以下、これに従って製造方
法を説明するが、層間絶縁膜５を形成するまでは図５と
同様であるから省略する。即ち、層間絶縁膜５を形成し
た後、図７(a) に示すようにフォトリソグラフィ法によ
りコンタクト穴３５及び３６をポリシリコンアイランド
２に達するまで開ける。次に、図７(b) に示すようにコ
ンタクト穴３５，３６を通してポリシリコンアイランド
２にリン（Ｐ⁺ ）イオン（図中、矢印３７で示す。）を
加速電圧４０ｋｅＶのエネルギー、ドーズ量２×１０⁵
／cm² 及び加速電圧３０ｋｅＶのエネルギー、ドーズ量
２×１０⁵ ／cm² で二重に注入する。この時、コンタク
ト穴３５及び３６直下のポリシリコンアイランド２には
ソース電極２１及びドレイン電極２２まで達する不純物
拡散領域３１及び３２が形成される。その後、活性化ア
ニールを実施して不純物拡散領域３１及び３２中の不純
物プロファイルを均一化する。最後に、スパッタ法によ
りアルミニウム膜を１μｍ堆積し、パターニングを行っ
てコンタクト電極３３及び３４を形成し、水素プラズマ
処理によりポリシリコン粒界トラップのパッシベーショ
ンを行うことによって、図６に示すようなプレナー型ポ
リシリコンＴＦＴが完成する。

【００２４】前記構成によれば、ソース電極２１及びド
レイン電極２２と外部との電気的な接続は不純物拡散領
域３１及び３２を介してなされるため、コンタクト穴３
５及び３６を形成する際にソース電極２１及びドレイン
電極２２より上方のポリシリコンアイランド２を選択的
に取除く必要がなく、ソース・ドレイン間のリーク電流
の少ないプレナー型ポリシリコン薄膜トランジスタを容
易に製造できる。

【００２５】前記工程により製造したプレナー型ポリシ
リコンＴＦＴによれば、ゲート幅５０μｍ、ゲート長１
０μｍ、ソース・ドレイン間電圧５Ｖの時、リーク電流
は数ｐＡのオーダとなり、従来のプレナー型ポリシリコ
ンＴＦＴの数１００ｐＡのオーダと比較して大幅な減少
が実現される。

【００２６】なお、第１及び第２の実施例ではポリシリ
コンアイランドの膜厚を１０００オングストロームとし
たが、本発明はこれに限定されるものではなく、３００
オングストローム程度の超薄膜或いは３０００オングス
トローム程度の厚い膜であっても良い。

【００２７】図８はポリシリコンアイランドの下部に電
極（Ｎ⁺ 領域）を形成する他の方法を示すもので、ここ
ではドープ膜からの不純物の熱拡散による方法を示す。

【００２８】まず、図８(a) に示すように絶縁性基板１
上にドープ膜４１を堆積し、その上にポリシリコンアイ
ランド４２を形成する。ドープ膜４１としては例えばＰ
ＳＧ膜（リンドープ二酸化シリコン膜）を用い、また、
ポリシリコンアイランドとしては例えばアモルファスシ
リコン膜の表面層をエキシマレーザアニールにより結晶
化したポリシリコン膜を用いる。次に、図８(b) に示す
ように１０００オングストロームのゲート絶縁膜４３を
形成し、３０００オングストロームのゲート電極４４を
形成する。次に、図８(c) に示すようにゲート電極４４
をマスクとしてレーザ光（図中、矢印４５で示す。）を
照射してポリシリコンアイランド４２を融解し、ドープ
膜４１からの不純物拡散を行う。この時、ポリシリコン
アイランド４２の下部にはソース電極４６及びドレイン
電極４７が形成される。

【００２９】また、この際、レーザ光の照射は図９に示
すように絶縁性基板１の裏側から行っても前記同様に不
純物拡散を行うことができる。但し、この場合はゲート
電極４４直下のポリシリコンアイランド４２における不
純物拡散を防ぐため、反射膜４８を設ける必要がある。

【００３０】図１０はポリシリコンアイランドに不純物
拡散領域を形成する他の方法を示すもので、ここでは前
記図７(a) に示すようなコンタクト穴３５，３６を設け
た状態において、該コンタクト穴３５，３６のみを除い
て反射膜５１で層間絶縁膜５を覆い、レーザ光（図中、
矢印５２で示す。）を照射することにより、ポリシリコ
ンアイランドのＮ⁺ 領域、即ちソース電極２１及びドレ
イン電極２２から不純物を拡散させて不純物拡散領域５
３，５４を形成する。また、この際、ドーパントガス雰
囲気中でレーザ光を照射すれば、該ドーパントガスより
不純物が拡散され、前記同様に不純物拡散領域５３，５
４が形成される。さらにまた、ドープ膜をコンタクト穴
の底に堆積してからレーザ・アニールしても良い。

【００３１】

【発明の効果】以上説明したように本発明の請求項１に
よれば、ゲート電極付近に形成されるチャネル領域とド
レイン電極との間に垂直方向の実効的なオフセット領域
が形成されるため、ドレイン電極近傍の電界を小さくで
き、ソース・ドレイン間のリーク電流を低減できる。

【００３２】また、本発明の請求項２によれば、ソース
・ドレイン間のリーク電流の少ないプレナー型ポリシリ
コン薄膜トランジスタを製造できる。

【図面の簡単な説明】

【図１】 本発明の薄膜トランジスタの第１の実施例を
示す構成図

【図２】 従来の薄膜トランジスタの一例を示す構成図

【図３】 従来の薄膜トランジスタの他の例を示す構成
図

【図４】 従来の薄膜トランジスタのさらに他の例を示
す構成図

【図５】 図１の薄膜トランジスタの製造工程図

【図６】 本発明の薄膜トランジスタの第２の実施例を
示す構成図

【図７】 図６の薄膜トランジスタの製造工程図

【図８】 ソース・ドレイン電極の他の製造工程図

【図９】 ソース・ドレイン電極のさらに他の製造工程
図

【図１０】 不純物拡散領域の他の製造工程図

【符号の説明】

１…絶縁性基板、２…ポリシリコンアイランド、３…ゲ
ート絶縁膜、４…ゲート電極、５…層間絶縁膜、１０…
チャネル領域、２１…ソース領域（電極）、２２…ドレ
イン領域（電極）、２３，２４…コンタクト電極。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板上に形成されたポリシリコン
   アイランドと、該ポリシリコンアイランドの一部により
   構成されたソース電極及びドレイン電極と、前記ポリシ
   リコンアイランドの上部に絶縁膜を挟んで形成されたゲ
   ート電極とを備えたプレナー型ポリシリコン薄膜トラン
   ジスタにおいて、 ポリシリコンアイランドの下部にソース電極及びドレイ
   ン電極を形成したことを特徴とする薄膜トランジスタ。
2. 【請求項２】 絶縁性基板上にポリシリコンアイランド
   を形成し、 これらの上にゲート絶縁膜を堆積し、 該ゲート絶縁膜上にゲート電極を形成し、 これらの上方から深くイオン注入することにより前記ポ
   リシリコンアイランドの下部にソース電極及びドレイン
   電極を形成し、 これらの上に層間絶縁膜を堆積し、 該層間絶縁膜、ゲート絶縁膜及びポリシリコンアイラン
   ドを通して前記ソース電極及びドレイン電極まで達する
   コンタクト穴を形成し、 該コンタクト穴を介してソース電極及びドレイン電極と
   接続するコンタクト電極を形成するようになしたことを
   特徴とする薄膜トランジスタの製造方法。