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JP5122818B2 - 薄膜半導体装置の製造方法 - Google Patents

薄膜半導体装置の製造方法 Download PDF

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Description

本発明は、薄膜半導体装置及びその製造方法に関し、特にアクティブマトリクス型の液晶表示装置やＥＬパネル表示装置のデータドライバ、ゲートドライバ及び画素スイッチング素子等として用いられる薄膜トランジスタ（ＴＦＴ）に適用して好適な技術である。
近年、半導体装置の更なる高性能化の要請が益々高まっており、薄膜トランジスタ（ＴＦＴ）においても、例えばシートコンピュータ等の実現へ向けて、更なる高移動度化が要求されている。この高移動度化を実現する手法として、ポリシリコン薄膜の結晶粒径の拡大や結晶性の向上、デバイス構造の改良等が進められている。デバイス構造の改良については、チャネル領域が形成されるポリシリコン薄膜に歪みを加えることが有効であると考えられており、ポリシリコン薄膜に応力を及ぼすサイドウォールを形成する方法（特許文献１参照）やゲート電極上に応力を有する膜を堆積する方法（特許文献２参照）などが既に提案されている。
しかしながら、特許文献１，２で開示された方法では、通常のＴＦＴの製造プロセスにポリシリコン薄膜に歪みを加えるための構造物を形成する工程を追加する必要があり、製造プロセスが煩雑化し、結果としてコスト増を招くという問題がある。
特開２００３−２０３９２５号公報 特開２００１−６０６９１号公報
本発明は、上述の課題に鑑みてなされたものであり、半導体薄膜に歪みを与えるための更なる工程を付加することなく、容易且つ確実に半導体薄膜に所望の歪みを与えて移動度を向上させることを実現する信頼性の高い薄膜半導体装置及びその製造方法を提供することを目的とする。
本発明の薄膜半導体装置は、絶縁基板と、前記絶縁基板にパターン形成されてなる半導体薄膜と、前記半導体薄膜上にゲート絶縁膜を介してパターン形成されてなるゲート電極とを含み、前記ゲート電極は、その膜厚が１００ｎｍ〜５００ｎｍの範囲内の値であり、その面内方向において格子定数を増加させる方向に３００ＭＰａ以上の残留応力を有している。このとき、前記半導体薄膜は、前記ゲート電極の前記残留応力に起因して引張り応力を受け、その面方向の格子定数が前記引張り応力のない状態に比して増加した状態となる。
ここで、前記ゲート電極は、その膜厚が１００ｎｍ〜３００ｎｍの範囲内の値とされてなることが好ましい。
本発明の薄膜半導体装置の製造方法は、絶縁基板上に半導体薄膜をパターン形成する工程と、前記半導体薄膜上にゲート絶縁膜を介してゲート電極をパターン形成する工程とを含み、前記ゲート電極を、その膜厚を１００ｎｍ〜５００ｎｍの範囲内の値に調節して、その残留応力が面内方向において格子定数を増加させる方向に３００ＭＰａ以上となるように形成し、前記半導体薄膜に前記残留応力に起因した引張り応力を与え、その面方向の格子定数を前記引張り応力のない状態に比して増加した状態に制御する。
ここで、前記ゲート電極を、その膜厚を１００ｎｍ〜３００ｎｍの範囲内の値に調節して、その残留応力が面内方向において格子定数を増加させる方向に３００ＭＰａ以上となるように形成することが好ましい。
更に、前記ゲート電極を、その膜厚を１００ｎｍ〜３００ｎｍの範囲内の値に、成膜時の環境温度を２５℃〜３００℃の範囲内の値にそれぞれ調節して、その残留応力が面内方向において格子定数を大きくする方向に３００ＭＰａ以上となるように形成することがより好適である。
図１は、成膜されたＭｏ膜の膜厚（ｎｍ）と残留応力（ＭＰａ）との関係について調べた測定結果を示す特性図である。 図２は、ポリシリコン薄膜上にＭｏからなるゲート電極をパターン形成した状態で、Ｍｏ膜からなるゲート電極の膜厚（ｎｍ）とラマンピーク（／ｃｍ）との関係について調べた測定結果を示す特性図である。 図３は、各成膜温度において成膜されたＭｏ膜の膜厚（ｎｍ）と残留応力（ＭＰａ）との関係について調べた測定結果を示す特性図である。 図４Ａは、ｎチャネルＴＦＴにおいて、Ｍｏを材料とするゲート電極の膜厚（ｎｍ）と移動度 (ｃｍ２／Ｖ・ｓ)との関係について調べた測定結果を示す特性図である。 図４Ｂは、ｐチャネルＴＦＴにおいて、Ｍｏを材料とするゲート電極の膜厚（ｎｍ）と移動度 (ｃｍ２／Ｖ・ｓ)との関係について調べた測定結果を示す特性図である。 図５Ａは、第１の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図５Ｂは、第１の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図５Ｃは、第１の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図５Ｄは、第１の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図５Ｅは、第１の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図５Ｆは、第１の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図６Ａは、第２の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図６Ｂは、第２の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図６Ｃは、第２の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図６Ｄは、第２の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図６Ｅは、第２の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図６Ｆは、第２の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図６Ｇは、第２の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図６Ｈは、第２の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図６Ｉは、第２の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図７Ａは、第２の実施形態によるＣＭＯＳＴＦＴの製造方法の変形例の主要工程を示す概略断面図である。 図７Ｂは、第２の実施形態によるＣＭＯＳＴＦＴの製造方法の変形例の主要工程を示す概略断面図である。 図８Ａは、第３の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図８Ｂは、第３の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図８Ｃは、第３の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図８Ｄは、第３の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図８Ｅは、第３の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図８Ｆは、第３の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図８Ｇは、第３の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図８Ｈは、第３の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図８Ｉは、第３の実施形態によるＣＭＯＳＴＦＴの製造方法を工程順に示す概略断面図である。 図９Ａは、第３の実施形態によるＣＭＯＳＴＦＴの製造方法の変形例の主要工程を示す概略断面図である。 図９Ｂは、第３の実施形態によるＣＭＯＳＴＦＴの製造方法の変形例の主要工程を示す概略断面図である。
−本発明の基本骨子−
本発明者は、ＴＦＴを製造するに際して、半導体薄膜、例えばポリシリコン薄膜に歪み（ポリシリコン薄膜の面方向の格子定数を増加させる歪み）を加えるための工程を付加することなく、ゲート電極の形成工程のみにより、即ちゲート電極を形成することにより当該ゲート電極の残留応力（面内方向において格子定数を増加させる方向の残留応力）を利用してポリシリコン薄膜に歪みを加えることに想到し、これを実現すべく具体的手法について鋭意検討した。
一般的に、成膜条件により程度は若干異なるものの、高融点金属膜は強い残留応力を有することが知られており、その程度は膜厚が減少するにつれて増加する。本発明者はこの点に着眼して、高融点金属であるＭｏやＷ、Ｔｉ、Ｎｂ、Ｒｅ、Ｒｕ等をゲート電極の材料として利用し、その膜厚を主要なパラメータとして、他の成膜条件（後述の成膜温度を含む）を同一に設定し、当該膜厚とポリシリコン薄膜に及ぼされる引張り応力との定量的な関係について考察した。
ここでは上記の高融点金属としてＭｏを例に採り、成膜されたＭｏ膜の膜厚（ｎｍ）と残留応力（ＭＰａ）との関係について調べた。測定結果を図１に示す。このように、Ｍｏ膜の膜厚と残留応力とは、前者が増加するにつれて後者が減少する略線形の関係にあることが判る。
他方、ゲート電極の形成されたポリシリコン薄膜の歪み量を測定する手法として、ＴＦＴではガラス基板等の透明絶縁基板にポリシリコン薄膜を形成することから、基板裏面から測定できるラマン分光法を採用した。そして、ガラス基板上にポリシリコン薄膜を形成し、その上にゲート絶縁膜を介してＭｏからなるゲート電極をパターン形成した状態で、Ｍｏ膜からなるゲート電極の膜厚（ｎｍ）とラマンピーク（／ｃｍ）との関係について調べた。測定結果を図２に示す。上記したように、膜厚以外の他の成膜条件（後述の成膜温度を含む）は図１の実験と同一に設定している。このように、ゲート電極の膜厚とラマンピークとは、前者が増加するにつれて後者も増加する関係にあることが判る。
ゲート電極の残留応力に起因するポリシリコン薄膜の歪み量が大きいラマンピークは低波数側にシフトするため、ゲート電極の膜厚が薄いほどポリシリコン薄膜の歪み量が増加することになる。図２のように、ゲート電極の膜厚とラマンピークとの関係は線形ではなく、膜厚を増加させるにつれてラマンピークは５１７／ｃｍ程度の値に漸近する。これは、ゲート電極の膜厚がある程度大きいと、当該膜厚が変化してもラマンピークは殆ど５１７／ｃｍ程度から変動しないことを意味する。図２から判断するに、ラマンピークの減少が顕著となる、即ちポリシリコン薄膜の歪み量の増加が顕著となるのはゲート電極の膜厚が概ね５００ｎｍ程度以下であると見なすのが妥当である。
ポリシリコン薄膜の更なる大きな歪み量を得るには、ゲート電極の膜厚を例えば３００ｎｍ程度以下とすれば良い。また、ゲート電極の薄膜化による影響（剥離等の虞れ）を防止する観点からは、ゲート電極を１００ｎｍ以上とすることが望ましい。
然るに、Ｍｏからなるゲート電極の膜厚が５００ｎｍ程度以下となる残留応力は、図１から３００ＭＰａ程度以上であることが判る。この数値関係は、Ｍｏ以外の上記した他の高融点金属でも同様であると考えられる。即ち、ゲート電極によりポリシリコン薄膜に大きな歪みを与えるには、上記したゲート電極の薄膜化による影響も考慮すれば、ゲート電極を膜厚１００ｎｍ以上５００ｎｍ以下、好ましくは１００ｎｍ以上３００ｎｍ以下の範囲内の値として、３００ＭＰａ以上の残留応力を確保すれば良いことになる。
このような成膜条件でゲート電極を形成することにより、他の工程を付加することなく確実にポリシリコン薄膜に十分な歪みを与え、大きな移動度が得られるＴＦＴが実現する。
なお、ゲート電極による３００ＭＰａ以上の残留応力がポリシリコン薄膜に印加される場合、ポリシリコン薄膜のラマン分光法によるラマンピークの波数が、ゲート電極の形成される前の波数に対して低波数側に０．２／ｃｍ以上シフトする。
ポリシリコン薄膜に与えられる歪み量を決定する主要なパラメータはゲート電極の膜厚であるが、膜厚以外で歪み量に対する特に影響の大きなパラメータとして、ゲート電極の金属膜の成膜温度（ここではチャンバー内の環境温度）が重要であると考えられる。そこで、ゲート電極の膜厚に加えて成膜温度をパラメータとして採用し、各成膜温度において成膜されたＭｏ膜の膜厚（ｎｍ）と残留応力（ＭＰａ）との関係について調べた。測定結果を図３に示す。このように、成膜温度が低くなるほど、所定膜厚における残留応力が大きくなる傾向にあることが判る。但し、成膜温度を変えても、Ｍｏ膜の膜厚と残留応力とは、前者が増加するにつれて後者が減少する略線形の関係を保つ。
上記の考察から、ＴＦＴの大きな移動度を得るために、ポリシリコン薄膜に十分な歪みを与え得る指標としては、ゲート電極の残留応力を３００ＭＰａ以上に確保することであると考えられる。然るに、成膜温度を残留応力のパラメータとして加え、図３で開示した各成膜温度を実験的裏付けとして、成膜温度を２５℃以上３００℃以下の範囲内の値、ゲート電極を膜厚１００ｎｍ以上５００ｎｍ以下、好ましくは１００ｎｍ以上３００ｎｍ以下の範囲内の値にそれぞれ調節し、ゲート電極における３００ＭＰａ以上の残留応力を確保すれば良いことになる。
このように、パラメータをゲート電極の膜厚及び成膜温度の２種類に明確化し、これらを上記の範囲内で適宜調節することにより、更にきめ細かく、様々な成膜環境に応じて確実にゲート電極残留応力を３００ＭＰａ以上の所望値に制御することができる。
更にこの場合、ポリシリコン薄膜のチャネル領域となる部位において、その結晶粒径が小さいと結晶粒界が多くなり、ゲート電極からの残留応力が緩和されてしまうことになる。従って、ポリシリコン薄膜のチャネル領域となる部位の結晶粒径を大きく、具体的には４００ｎｍ程度以上に形成することにより、ポリシリコン薄膜の十分な歪みが確保される。
続いて、本発明者は、ソース／ドレインがｎ型とされたｎチャネルＴＦＴ及びソース／ドレインがｐ型とされたｐチャネルＴＦＴの各々について、Ｍｏを材料とするゲート電極の膜厚（ｎｍ）と移動度（mobility：(ｃｍ２／Ｖ・ｓ)）との関係について調べた。測定結果を図４Ａ，図４Ｂに示す。図４Ａに示すように、ｎチャネルＴＦＴではゲート電極の膜厚を薄くするほど、具体的には５００ｎｍ程度以下とすることにより移動度が向上する。その一方で、図４Ｂに示すように、ｐチャネルＴＦＴでは移動度はゲート電極の膜厚にはさほど依存しない。ｐチャネルＴＦＴでは、例えばｐ型不純物として用いられるホウ素（Ｂ）は、例えばｎ型不純物として用いられるリン（Ｐ）よりも軽く、ゲート電極が薄いとＢをイオン注入した際にゲート電極を突き抜け、チャネル領域に達してしまう虞れがあるという問題がある。
そこで、上記の事情を考慮して、本発明をｐチャネルＴＦＴ及びｎチャネルＴＦＴを備えてなるＣＭＯＳ型のＴＦＴに適用するに際して、ゲート電極の膜厚を薄くするほど移動度が向上するｎチャネルＴＦＴのゲート電極の膜厚をｐチャネルＴＦＴのそれよりも薄く形成する。これにより、ｐチャネルＴＦＴに格別の不都合を生ぜしめることなく、ｎチャネルＴＦＴにおいて特に性能向上を図ることができる。
−本発明を適用した具体的な諸実施形態−
以下、本発明をポリシリコンＴＦＴの構成及び製造方法に適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。なお説明の便宜上、ポリシリコンＴＦＴの構成をその製造方法と共に述べる。
（第１の実施形態）
図５Ａ〜図５Ｆは、第１の実施形態によるＣＭＯＳ型のポリシリコンＴＦＴ（以下、単にＣＭＯＳＴＦＴと記す）の製造方法を工程順に示す概略断面図である。
先ず、図５Ａに示すように、透明絶縁基板、例えばガラス基板１上に膜厚４００ｎｍ程度のＳｉＯ２からなるバッファー層２を介して、プラズマＣＶＤ法によりアモルファスシリコン薄膜３を例えば膜厚６５ｎｍ程度に成膜する。ここで、成膜時に成膜チャンバー内に例えばＢ２Ｈ６ ガスを混入させることにより、アモルファスシリコン薄膜３中にホウ素（Ｂ）をドープしている。
続いて、図５Ｂに示すように、窒素雰囲気中において５５０℃程度で２時間程度の熱処理を施し、アモルファスシリコン層３の脱水素化処理を行った後、このアモルファスシリコン薄膜３にフォトリソグラフィー及びドライエッチングを施し、各々所定のリボンパターンの一対のアモルファスシリコン薄膜３ａ，３ｂに加工する。
続いて、図５Ｃに示すように、レーザアニールによりアモルファスシリコン薄膜３ａ，３ｂを結晶化する。具体的には、例えば時間に対して連続的にエネルギーを出力するエネルギービーム、ここでは半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）であるＮｄ：ＹＶＯ４レーザを用いて、出力６．５Ｗ、スキャン速度２０ｃｍ／秒の条件でアモルファスシリコン薄膜３ａ，３ｂにレーザ光を照射し、アモルファスシリコン層３ａ，３ｂを結晶化してポリシリコン薄膜４ａ，４ｂに変換する。そして、リボンパターンのポリシリコン薄膜４ａ，４ｂにフォトリソグラフィー及びドライエッチングを施し、各々所定のアイランドパターンに加工する。
続いて、図５Ｄに示すように、プラズマＣＶＤ法により、ポリシリコン薄膜４ａ，４ｂ上を覆うように全面に膜厚３０ｎｍ程度にＳｉＯ２膜５を成膜する。そして、スパッタ法によりＳｉＯ２膜５上にゲート電極となる高融点金属膜、ここではＭｏ膜６を成膜する。ここでは、特に膜厚及び成膜温度（スパッタチャンバー内の環境温度）を主要なパラメータとして残留応力が面内方向において格子定数を増加させる方向に３００ＭＰａ以上の所定値となるように制御する。具体的には、圧力２×１０−３Ｔｏｒｒ、投入パワー（ＲＦパワー）３．５ｋＷ、スパッタガスをＡｒガスとして流量２０ｓｃｃｍ、チャンバー温度を２５℃〜３００℃、ここでは１７５℃程度の条件で、膜厚１００ｎｍ〜５００ｎｍ（更に好ましくは１００ｎｍ〜３００ｎｍ）、ここでは１００ｎｍ程度にＭｏ膜６を成膜する。
続いて、図５Ｅに示すように、ポリシリコン薄膜４ａ，４ｂ上でそれぞれ電極形状となるようにＭｏ膜６及びＳｉＯ２膜５をフォトリソグラフィー及びドライエッチングにより加工し、ＳｉＯ２膜５からなるゲート絶縁膜７を介したＭｏ膜６からなるゲート電極８ａ，８ｂをパターン形成する。ゲート電極８ａ，８ｂは、上述のように特に膜厚及び成膜温度を主要なパラメータとして制御することにより形成されたものであり、面内方向において格子定数を増加させる方向に３００ＭＰａ以上の残留応力、ここでは６３０ＭＰａ程度とされている。この残留応力により、少なくとも、これらゲート電極８ａ，８ｂの形成部位であるポリシリコン薄膜４ａ，４ｂのチャネル領域では、ポリシリコン薄膜４ａ，４ｂに引張り応力が印加され、その面方向の格子定数が引張り応力のない状態に比して増加した状態となる。
続いて、図５Ｆに示すように、ポリシリコン薄膜４ａ側を覆うようにレジストマスク（不図示）を形成し、ゲート電極８ｂをマスクとして、ポリシリコン薄膜４ｂにおけるゲート電極８ｂの両側にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ｎ型ソース／ドレイン９ｂを形成する。ここで、ポリシリコン薄膜４ｂ上にゲート絶縁膜７を介してゲート電極８ｂが形成され、ゲート電極８ｂの両側にソース／ドレイン９ｂが形成されてなるｎチャネルＴＦＴ１０ｂの主要構成が完成する。
他方、レジストマスクを灰化処理等により除去した後、図５Ｆに示すように、ポリシリコン薄膜４ｂ側を覆うようにレジストマスク（不図示）を形成し、ゲート電極８ａをマスクとして、ポリシリコン薄膜４ａにおけるゲート電極８ａの両側にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、ｐ型ソース／ドレイン９ａを形成する。ここで、ポリシリコン薄膜４ａ上にゲート絶縁膜７を介してゲート電極８ａが形成され、ゲート電極８ａの両側にソース／ドレイン９ａが形成されてなるｐチャネルＴＦＴ１０ａの主要構成が完成する。
しかる後、ｐチャネルＴＦＴ１０ａ及びｎチャネルＴＦＴ１０ｂを覆う層間絶縁膜の形成や、ゲート電極８ａ，８ｂ及びソース／ドレイン９ａ，９ｂと導通するコンタクト孔及び各種配線層の形成等を経て、本実施形態のＣＭＯＳＴＦＴを完成させる。
以上説明したように、本実施形態によれば、ポリシリコン薄膜４ａ，４ｂに歪みを与えるための更なる工程を付加することなく、容易且つ確実にポリシリコン薄膜４ａ，４ｂに所望の歪みを与えて移動度を向上させることが可能となり、高性能のＣＭＯＳＴＦＴが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態とほぼ同様のＣＭＯＳＴＦＴの構成及び製造方法を開示するが、ｎチャネルＴＦＴのゲート電極の膜厚をｐチャネルＴＦＴのそれよりも薄く形成する点で相違する。図６Ａ〜図６Ｇは、第２の実施形態によるＣＭＯＳ型のポリシリコンＴＦＴ（以下、単にＣＭＯＳＴＦＴと記す）の製造方法を工程順に示す概略断面図である。なお、第１の実施形態と共通する構成部材等については同符号を記す。
先ず、図６Ａに示すように、透明絶縁基板、例えばガラス基板１上に膜厚４００ｎｍ程度のＳｉＯ２からなるバッファー層２を介して、プラズマＣＶＤ法によりアモルファスシリコン薄膜３を例えば膜厚６５ｎｍ程度に成膜する。ここで、成膜時に成膜チャンバー内に例えばＢ２Ｈ６ ガスを混入させることにより、アモルファスシリコン薄膜３中にホウ素（Ｂ）をドープしている。
続いて、図６Ｂに示すように、窒素雰囲気中において５５０℃程度で２時間程度の熱処理を施し、アモルファスシリコン層３の脱水素化処理を行った後、このアモルファスシリコン薄膜３にフォトリソグラフィー及びドライエッチングを施し、各々所定のリボンパターンの一対のアモルファスシリコン薄膜３ａ，３ｂに加工する。
続いて、図６Ｃに示すように、レーザアニールによりアモルファスシリコン薄膜３ａ，３ｂを結晶化する。具体的には、例えば時間に対して連続的にエネルギーを出力するエネルギービーム、ここでは半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）であるＮｄ：ＹＶＯ４レーザを用いて、出力６．５Ｗ、スキャン速度２０ｃｍ／秒の条件でアモルファスシリコン薄膜３ａ，３ｂにレーザ光を照射し、アモルファスシリコン層３ａ，３ｂを結晶化してポリシリコン薄膜４ａ，４ｂに変換する。そして、リボンパターンのポリシリコン薄膜４ａ，４ｂにフォトリソグラフィー及びドライエッチングを施し、各々所定のアイランドパターンに加工する。
続いて、図６Ｄに示すように、プラズマＣＶＤ法により、ポリシリコン薄膜４ａ，４ｂ上を覆うように全面に膜厚３０ｎｍ程度にＳｉＯ２膜５を成膜する。そして、スパッタ法によりＳｉＯ２膜５上にゲート電極となる高融点金属膜、ここではＭｏ膜１１を成膜する。ここでは、特に膜厚及び成膜温度（スパッタチャンバー内の環境温度）を主要なパラメータとして残留応力が面内方向において格子定数を増加させる方向に３００ＭＰａ以上の所定値となるように制御する。具体的には、圧力２×１０−３Ｔｏｒｒ、投入パワー（ＲＦパワー）３．５ｋＷ、スパッタガスをＡｒガスとして流量２０ｓｃｃｍ、チャンバー温度を２５℃〜３００℃、ここでは１７５℃程度の条件で、膜厚１００ｎｍ〜５００ｎｍ（更に好ましくは１００ｎｍ〜３００ｎｍ）、ここでは３００ｎｍ程度にＭｏ膜１１を成膜する。
続いて、図６Ｅに示すように、ポリシリコン薄膜４ａ，４ｂ上でそれぞれ電極形状となるようにＭｏ膜１１及びＳｉＯ２膜５をフォトリソグラフィー及びドライエッチングにより加工する。
続いて、図６Ｆに示すように、図中左側であるポリシリコン薄膜４ａ側のみを覆うレジストマスク１３を形成し、ポリシリコン薄膜４ｂ上のＭｏ膜１１のみをドライエッチングし、当該Ｍｏ膜１１を膜厚１００ｎｍ程度に薄膜化する。この状態において、ポリシリコン薄膜４ａ上にはゲート絶縁膜７を介したＭｏからなる膜厚３００ｎｍ程度のゲート電極１２ａが、ポリシリコン薄膜４ｂ上にはゲート絶縁膜７を介したＭｏからなる膜厚１００ｎｍ程度のゲート電極１２ｂがそれぞれ形成されている。
ゲート電極１２ａ，１２ｂは、上述のように特に膜厚及び成膜温度を主要なパラメータとして制御することにより形成されたものであり、面内方向において格子定数を増加させる方向に３００ＭＰａ以上の残留応力、ここではゲート電極１２ａが４７０ＭＰａ程度、ゲート電極１２ｂが上記の薄膜化による効果が加わって６３０ＭＰａ程度とされている。この残留応力により、少なくとも、これらゲート電極１２ａ，１２ｂの形成部位であるポリシリコン薄膜４ａ，４ｂのチャネル領域では、ポリシリコン薄膜４ａ，４ｂに引張り応力が印加され、その面方向の格子定数が引張り応力のない状態に比して増加した状態となる。
続いて、図６Ｇに示すように、レジストマスク１３をそのままイオン注入のマスクとして用い、ポリシリコン薄膜４ｂ側においてゲート電極１２ｂをマスクとして、ポリシリコン薄膜４ｂにおけるゲート電極１２ｂの両側にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ｎ型ソース／ドレイン９ｂを形成する。ここで、ポリシリコン薄膜４ｂ上にゲート絶縁膜７を介してゲート電極１２ｂが形成され、ゲート電極１２ｂの両側にソース／ドレイン９ｂが形成されてなるｎチャネルＴＦＴ１４ｂの主要構成が完成する。
他方、レジストマスク１３を灰化処理等により除去した後、図６Ｈに示すように、ポリシリコン薄膜４ｂ側を覆うようにレジストマスク１５を形成し、ポリシリコン薄膜４ａ側においてゲート電極１２ａをマスクとして、ポリシリコン薄膜４ａにおけるゲート電極１２ａの両側にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、ｐ型ソース／ドレイン９ａを形成する。そして、レジストマスク１５を灰化処理等により除去することにより、図６Ｉに示すように、ポリシリコン薄膜４ａ上にゲート絶縁膜７を介してゲート電極１２ａが形成され、ゲート電極１２ａの両側にソース／ドレイン９ａが形成されてなるｐチャネルＴＦＴ１４ａの主要構成が完成する。
しかる後、ｐチャネルＴＦＴ１４ａ及びｎチャネルＴＦＴ１４ｂを覆う層間絶縁膜の形成や、ゲート電極１２ａ，１２ｂ及びソース／ドレイン９ａ，９ｂと導通するコンタクト孔及び各種配線層の形成等を経て、本実施形態のＣＭＯＳＴＦＴを完成させる。
以上説明したように、本実施形態によれば、ポリシリコン薄膜４ａ，４ｂに歪みを与えるための更なる工程を付加することなく、容易且つ確実にポリシリコン薄膜４ａ，４ｂに所望の歪みを与え、特にｎチャネルＴＦＴ１４ｂの移動度を向上させることが可能となり、高性能のＣＭＯＳＴＦＴが実現する。
（変形例）
ここで、第２の実施形態の変形例について説明する。
図７Ａ，図７Ｂは、本変形例の主要工程を示す概略断面図である。
先ず、図６Ａ〜図６Ｅと同様の諸工程を実行する。
続いて、図７Ａに示すように、図中左側であるポリシリコン薄膜４ａ側のみを覆うレジストマスク１３を形成し、ポリシリコン薄膜４ｂ側においてＭｏ膜１１をマスクとして、ポリシリコン薄膜４ｂにおけるＭｏ膜１１の両側にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ｎ型ソース／ドレイン９ｂを形成する。
続いて、図７Ｂに示すように、レジストマスク１３をそのままイオン注入のマスクとして用い、ポリシリコン薄膜４ｂ上のＭｏ膜１１のみをドライエッチングし、当該Ｍｏ膜１１を膜厚１００ｎｍ程度に薄膜化する。この状態において、ポリシリコン薄膜４ａ上にはゲート絶縁膜７を介したＭｏからなる膜厚３００ｎｍ程度のゲート電極１２ａが、ポリシリコン薄膜４ｂ上にはゲート絶縁膜７を介したＭｏからなる膜厚１００ｎｍ程度のゲート電極１２ｂがそれぞれ形成されている。
しかる後、図６Ｈ，図６Ｉと同様の諸工程を実行した後、ｐチャネルＴＦＴ１４ａ及びｎチャネルＴＦＴ１４ｂを覆う層間絶縁膜の形成や、ゲート電極１２ａ，１２ｂ及びソース／ドレイン９ａ，９ｂと導通するコンタクト孔及び各種配線層の形成等を経て、本変形例のＣＭＯＳＴＦＴを完成させる。
以上説明したように、本実施形態によれば、ポリシリコン薄膜４ａ，４ｂに歪みを与えるための更なる工程を付加することなく、容易且つ確実にポリシリコン薄膜４ａ，４ｂに所望の歪みを与え、特にｎチャネルＴＦＴ１４ｂの移動度を向上させることが可能となり、高性能のＣＭＯＳＴＦＴが実現する。
更に本変形例では、ｎチャネルＴＦＴ１４ｂ側において、Ｍｏ膜１１を未だゲート電極１２ｂに加工する前に、厚い（ここでは３００ｎｍ程度）Ｍｏ膜１１をマスクとしてＰをイオン注入する。ｎチャネルＴＦＴは、ｐチャネルＴＦＴほどイオン注入時の不純物突き抜けの問題は深刻ではないが、ゲート電極１２ｂは１００ｎｍ程度と薄いため、ゲート電極１２ｂをマスクとした場合に不純物突き抜けが問題視される虞れは否定できない。そこで本変形例のように、未だ厚いＭｏ膜１１の状態でこれをマスクとしてイオン注入することにより、工程数を増加・煩雑化させることなく、不純物突き抜けの発生を懸念することなくｎチャネルＴＦＴ１４ｂを形成することができる。
（第３の実施形態）
本実施形態では、第２の実施形態とほぼ同様のＣＭＯＳＴＦＴの構成及び製造方法を開示するが、ｎチャネルＴＦＴのゲート電極の膜厚をｐチャネルＴＦＴのそれよりも薄くするに際して、ｐチャネルＴＦＴのゲート電極を２層に形成する点で相違する。図８Ａ〜図８Ｇは、第３の実施形態によるＣＭＯＳ型のポリシリコンＴＦＴ（以下、単にＣＭＯＳＴＦＴと記す）の製造方法を工程順に示す概略断面図である。なお、第２の実施形態と共通する構成部材等については同符号を記す。
先ず、図８Ａに示すように、透明絶縁基板、例えばガラス基板１上に膜厚４００ｎｍ程度のＳｉＯ２からなるバッファー層２を介して、プラズマＣＶＤ法によりアモルファスシリコン薄膜３を例えば膜厚６５ｎｍ程度に成膜する。ここで、成膜時に成膜チャンバー内に例えばＢ２Ｈ６ ガスを混入させることにより、アモルファスシリコン薄膜３中にホウ素（Ｂ）をドープしている。
続いて、図８Ｂに示すように、窒素雰囲気中において５５０℃程度で２時間程度の熱処理を施し、アモルファスシリコン層３の脱水素化処理を行った後、このアモルファスシリコン薄膜３にフォトリソグラフィー及びドライエッチングを施し、各々所定のリボンパターンの一対のアモルファスシリコン薄膜３ａ，３ｂに加工する。
続いて、図８Ｃに示すように、レーザアニールによりアモルファスシリコン薄膜３ａ，３ｂを結晶化する。具体的には、例えば時間に対して連続的にエネルギーを出力するエネルギービーム、ここでは半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）であるＮｄ：ＹＶＯ４レーザを用いて、出力６．５Ｗ、スキャン速度２０ｃｍ／秒の条件でアモルファスシリコン薄膜３ａ，３ｂにレーザ光を照射し、アモルファスシリコン層３ａ，３ｂを結晶化してポリシリコン薄膜４ａ，４ｂに変換する。そして、リボンパターンのポリシリコン薄膜４ａ，４ｂにフォトリソグラフィー及びドライエッチングを施し、各々所定のアイランドパターンに加工する。
続いて、図８Ｄに示すように、プラズマＣＶＤ法により、ポリシリコン薄膜４ａ，４ｂ上を覆うように全面に膜厚３０ｎｍ程度にＳｉＯ２膜５を成膜する。そして、スパッタ法によりＳｉＯ２膜５上にゲート電極となる高融点金属膜、ここではＭｏ膜２１及びＴｉ膜２２を積層成膜する。ここでは、特に膜厚及び成膜温度（スパッタチャンバー内の環境温度）を主要なパラメータとして残留応力が面内方向において格子定数を増加させる方向に３００ＭＰａ以上の所定値となるように制御する。
具体的には、Ｍｏ膜２１については、圧力２×１０−３Ｔｏｒｒ、投入パワー（ＲＦパワー）３．５ｋＷ、スパッタガスをＡｒガスとして流量２０ｓｃｃｍ、チャンバー温度を２５℃〜３００℃、ここでは１７５℃程度の条件で、Ｍｏ膜２１及びＴｉ膜２２の積層膜厚が１００ｎｍ〜５００ｎｍ（更に好ましくは１００ｎｍ〜３００ｎｍ）となるように、ここでは１００ｎｍ程度にＭｏ膜２１を成膜する。
他方、Ｔｉ膜２２については、圧力２×１０−３Ｔｏｒｒ、投入パワー（ＤＣパワー）２．０ｋＷ、スパッタガスをＡｒガスとして流量１２５ｓｃｃｍ、チャンバー温度を２５℃〜３００℃、ここでは１２５℃程度の条件で、Ｍｏ膜２１及びＴｉ膜２２の積層膜厚が１００ｎｍ〜５００ｎｍ（更に好ましくは１００ｎｍ〜３００ｎｍ）となるように、ここでは２００ｎｍ程度にＴｉ膜２２を成膜する。
続いて、図８Ｅに示すように、ポリシリコン薄膜４ａ，４ｂ上でそれぞれ電極形状となるようにＴｉ膜２２、Ｍｏ膜２１及びＳｉＯ２膜５をフォトリソグラフィー及びドライエッチングにより加工する。
続いて、図８Ｆに示すように、図中左側であるポリシリコン薄膜４ａ側のみを覆うレジストマスク１３を形成し、ポリシリコン薄膜４ｂ上のＭｏ膜２１をエッチングストッパーとしてＴｉ膜２２のみをドライエッチングし、当該Ｍｏ膜２１のみを残す。この場合、ＭｏとＴｉのエッチング速度の相違を利用し、Ｍｏ膜２１をエッチングストッパーとして用いるため、例えば単層の高融点金属膜をドライエッチングして膜厚制御する場合に比して、より容易にＭｏ膜２１のみを残した所期の膜厚（ここでは１００ｎｍ程度）を達成することが可能となる。
この状態において、ポリシリコン薄膜４ａ上にはゲート絶縁膜７を介したＭｏ及びＴｉが積層してなる膜厚３００ｎｍ程度のゲート電極２３ａが、ポリシリコン薄膜４ｂ上にはゲート絶縁膜７を介したＭｏからなる膜厚１００ｎｍ程度のゲート電極２３ｂがそれぞれ形成されている。
ゲート電極２３ａ，２３ｂは、上述のように特に膜厚及び成膜温度を主要なパラメータとして制御することにより形成されたものであり、面内方向において格子定数を増加させる方向に３００ＭＰａ以上の残留応力、ここでは特にゲート電極２３ｂが上記の薄膜化による効果が加わって６３０ＭＰａ程度とされている。この残留応力により、少なくとも、これらゲート電極２３ａ，２３ｂの形成部位であるポリシリコン薄膜４ａ，４ｂのチャネル領域では、ポリシリコン薄膜４ａ，４ｂに引張り応力が印加され、その面方向の格子定数が引張り応力のない状態に比して増加した状態となる。
続いて、図８Ｇに示すように、レジストマスク１３をそのままイオン注入のマスクとして用い、ポリシリコン薄膜４ｂ側においてゲート電極２３ｂをマスクとして、ポリシリコン薄膜４ｂにおけるゲート電極２３ｂの両側にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ｎ型ソース／ドレイン９ｂを形成する。ここで、ポリシリコン薄膜４ｂ上にゲート絶縁膜７を介してゲート電極１２ｂが形成され、ゲート電極１２ｂの両側にソース／ドレイン９ｂが形成されてなるｎチャネルＴＦＴ２４ｂの主要構成が完成する。
他方、レジストマスク１３を灰化処理等により除去した後、図８Ｈに示すように、ポリシリコン薄膜４ｂ側を覆うようにレジストマスク１５を形成し、ポリシリコン薄膜４ａ側においてゲート電極２３ａをマスクとして、ポリシリコン薄膜４ａにおけるゲート電極２３ａの両側にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、ｐ型ソース／ドレイン９ａを形成する。そして、レジストマスク１５を灰化処理等により除去することにより、図８Ｉに示すように、ポリシリコン薄膜４ａ上にゲート絶縁膜７を介してゲート電極２３ａが形成され、ゲート電極２３ａの両側にソース／ドレイン９ａが形成されてなるｐチャネルＴＦＴ２４ａの主要構成が完成する。
しかる後、ｐチャネルＴＦＴ２４ａ及びｎチャネルＴＦＴ２４ｂを覆う層間絶縁膜の形成や、ゲート電極２３ａ，２３ｂ及びソース／ドレイン９ａ，９ｂと導通するコンタクト孔及び各種配線層の形成等を経て、本実施形態のＣＭＯＳＴＦＴを完成させる。
以上説明したように、本実施形態によれば、ポリシリコン薄膜４ａ，４ｂに歪みを与えるための更なる工程を付加することなく、容易且つ確実にポリシリコン薄膜４ａ，４ｂに所望の歪みを与え、特にｎチャネルＴＦＴ２４ｂの移動度を向上させることが可能となり、高性能のＣＭＯＳＴＦＴが実現する。
（変形例）
ここで、第３の実施形態の変形例について説明する。
図９Ａ，図９Ｂは、本変形例の主要工程を示す概略断面図である。
先ず、図８Ａ〜図８Ｅと同様の諸工程を実行する。
続いて、図９Ａに示すように、図中左側であるポリシリコン薄膜４ａ側のみを覆うレジストマスク１３を形成し、ポリシリコン薄膜４ｂ側においてＴｉ膜２２及びＭｏ膜２１をマスクとして、ポリシリコン薄膜４ｂにおけるＭｏ膜１１の両側にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ｎ型ソース／ドレイン９ｂを形成する。
続いて、図９Ｂに示すように、レジストマスク１３をそのままイオン注入のマスクとして用い、ポリシリコン薄膜４ｂ上のＭｏ膜２１をエッチングストッパーとしてＴｉ膜２２のみをドライエッチングし、当該Ｍｏ膜２１のみを残す。この場合、ＭｏとＴｉのエッチング速度の相違を利用し、Ｍｏ膜２１をエッチングストッパーとして用いるため、例えば単層の高融点金属膜をドライエッチングして膜厚制御する場合に比して、より容易にＭｏ膜２１のみを残した所期の膜厚（ここでは１００ｎｍ程度）を達成することが可能となる。
この状態において、ポリシリコン薄膜４ａ上にはゲート絶縁膜７を介したＭｏ及びＴｉが積層してなる膜厚３００ｎｍ程度のゲート電極２３ａが、ポリシリコン薄膜４ｂ上にはゲート絶縁膜７を介したＭｏからなる膜厚１００ｎｍ程度のゲート電極２３ｂがそれぞれ形成されている。
しかる後、図６Ｈ，図６Ｉと同様の諸工程を実行した後、ｐチャネルＴＦＴ２４ａ及びｎチャネルＴＦＴ２４ｂを覆う層間絶縁膜の形成や、ゲート電極２３ａ，２３ｂ及びソース／ドレイン９ａ，９ｂと導通するコンタクト孔及び各種配線層の形成等を経て、本変形例のＣＭＯＳＴＦＴを完成させる。
以上説明したように、本実施形態によれば、ポリシリコン薄膜４ａ，４ｂに歪みを与えるための更なる工程を付加することなく、容易且つ確実にポリシリコン薄膜４ａ，４ｂに所望の歪みを与え、特にｎチャネルＴＦＴ２４ｂの移動度を向上させることが可能となり、高性能のＣＭＯＳＴＦＴが実現する。
更に本変形例では、ｎチャネルＴＦＴ２４ｂ側において、未だＴｉ膜２２をエッチング除去してゲート電極２３ｂを形成する前に、厚い（ここでは３００ｎｍ程度）Ｔｉ膜２２及びＭｏ膜２１をマスクとしてＰをイオン注入する。ｎチャネルＴＦＴは、ｐチャネルＴＦＴほどイオン注入時の不純物突き抜けの問題は深刻ではないが、ゲート電極２３ｂは１００ｎｍ程度と薄いため、ゲート電極２３ｂをマスクとした場合に不純物突き抜けが問題視される虞れは否定できない。そこで本変形例のように、未だ厚いＴｉ膜２２及びＭｏ膜２１の状態でこれをマスクとしてイオン注入することにより、工程数を増加・煩雑化させることなく、不純物突き抜けの発生を懸念することなくｎチャネルＴＦＴ１２ｂを形成することができる。
なお、本発明は上記の第１〜第３の実施形態や諸変形例に限定されるものではない。例えば、第２及び第３の実施形態やこれらの変形例において、ｐチャネルＴＦＴのゲート電極の膜厚をｎチャネルＴＦＴのゲート電極の膜厚よりも薄く形成するようにしても良い（即ちこの場合、図６Ａ〜図６Ｉ、図７Ａ，図７Ｂ、図８Ａ〜図８Ｉ、図９Ａ，図９Ｂにおいて、左右の図示が逆となる。）。特に、図７Ａ，図７Ｂ、図９Ａ，図９Ｂの各変形例に対応して、ｐチャネルＴＦＴのゲート電極の膜厚をｎチャネルＴＦＴのゲート電極の膜厚よりも薄く形成する場合、ｐチャネルＴＦＴではイオン注入時の不純物突き抜けの問題は深刻である。この場合に、厚い高融点金属膜（Ｍｏ膜、またはＭｏ膜及びＴｉ膜）が電極形状に形成された状態でイオン注入することにより、工程数を増加・煩雑化させることなく、不純物突き抜けの発生を懸念することなくｐチャネルＴＦＴを形成することができる。
本発明によれば、半導体薄膜に歪みを与えるための更なる工程を付加することなく、容易且つ確実に半導体薄膜に所望の歪みを与えて移動度を向上させることを実現する信頼性の高い薄膜半導体装置が実現する。

Claims (2)

  1. 絶縁基板上に半導体薄膜をパターン形成する工程と、
    前記半導体薄膜上に第１のゲート絶縁膜を介して高融点金属からなる第１のゲート電極をパターン形成してｎチャネルＴＦＴを形成し、前記半導体薄膜上に第２のゲート絶縁膜を介して高融点金属からなる第２のゲート電極をパターン形成してｐチャネルＴＦＴを形成する工程と
    を含み、
    前記第１のゲート電極を、前記第２のゲート電極の膜厚と同じになるように、前記第２のゲート電極と同時形成し、前記第１のゲート電極の形成された前記半導体薄膜に不純物を導入した後、前記第１のゲート電極のみをエッチングして薄く加工して、前記第２のゲート電極よりも薄く形成し、
    前記第１のゲート電極の膜厚を１００ｎｍ〜５００ｎｍの範囲内の値に調節して、その残留応力が前記半導体薄膜の面内方向において前記半導体薄膜の格子定数を増加させる方向に３００ＭＰａ以上となるように形成し、前記半導体薄膜に前記残留応力に起因した引張り応力を与え、その面方向の格子定数を前記引張り応力のない状態に比して増加した状態に制御することを特徴とする薄膜半導体装置の製造方法。
  2. 絶縁基板上に半導体薄膜をパターン形成する工程と、
    前記半導体薄膜上に第１のゲート絶縁膜を介して高融点金属からなる第１のゲート電極をパターン形成してｎチャネルＴＦＴを形成し、前記半導体薄膜上に第２のゲート絶縁膜を介して高融点金属からなる第２のゲート電極をパターン形成してｐチャネルＴＦＴを形成する工程と
    を含み、
    前記第１のゲート電極を、前記第２のゲート電極の膜厚と同じになるように複数の金属層を積層して、前記第２のゲート電極と同時形成し、前記第１のゲート電極の形成された前記半導体薄膜に不純物を導入した後、前記第１のゲート電極のみについて少なくとも最上層の前記金属層をエッチングして薄く加工して、前記第２のゲート電極よりも薄く形成し、
    前記第１のゲート電極の膜厚を１００ｎｍ〜５００ｎｍの範囲内の値に調節して、その残留応力が前記半導体薄膜の面内方向において前記半導体薄膜の格子定数を増加させる方向に３００ＭＰａ以上となるように形成し、前記半導体薄膜に前記残留応力に起因した引張り応力を与え、その面方向の格子定数を前記引張り応力のない状態に比して増加した状態に制御することを特徴とする薄膜半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101300791B1 (ko) * 2011-12-15 2013-08-29 한국생산기술연구원 전자빔 조사를 이용한 몰리브덴 박막의 전도도 향상 방법
EP3685443A4 (en) * 2017-09-18 2021-04-21 INTEL Corporation STRESS THIN LAYER TRANSISTORS
GB201909538D0 (en) * 2019-07-02 2019-08-14 Spts Technologies Ltd Deposition apparatus

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07111131A (ja) * 1993-10-13 1995-04-25 Sony Corp 電界放出型ディスプレイ装置
JPH07115203A (ja) * 1993-10-20 1995-05-02 Matsushita Electric Ind Co Ltd 薄膜および薄膜の製造方法およびそれを用いた薄膜トランジスタ
JP2000058668A (ja) * 1998-08-11 2000-02-25 Sharp Corp デュアルゲートｃｍｏｓ型半導体装置およびその製造方法
JP2002083812A (ja) * 1999-06-29 2002-03-22 Semiconductor Energy Lab Co Ltd 配線材料およびこれを用いた配線を備えた半導体装置およびその作製方法
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP2003289046A (ja) * 1995-12-14 2003-10-10 Seiko Epson Corp 半導体装置、半導体装置の製造方法、表示装置、電子機器
JP2003318283A (ja) * 2002-04-25 2003-11-07 Samsung Electronics Co Ltd シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法
JP2004172389A (ja) * 2002-11-20 2004-06-17 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
US5332627A (en) * 1990-10-30 1994-07-26 Sony Corporation Field emission type emitter and a method of manufacturing thereof
JPH05283710A (ja) * 1991-12-06 1993-10-29 Intel Corp 高電圧ｍｏｓトランジスタ及びその製造方法
US5424244A (en) * 1992-03-26 1995-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for laser processing and apparatus for use in the same
KR0138959B1 (ko) * 1994-11-08 1998-04-30 김주용 상보형 모스 소자의 게이트 전극 형성 방법
US5736440A (en) * 1995-11-27 1998-04-07 Micron Technology, Inc. Semiconductor processing method of forming complementary NMOS and PMOS field effect transistors on a substrate
JP2924763B2 (ja) * 1996-02-28 1999-07-26 日本電気株式会社 半導体装置の製造方法
JPH09252139A (ja) * 1996-03-18 1997-09-22 Mitsubishi Electric Corp 半導体集積回路装置及びその製造方法並びに論理回路
TW334581B (en) * 1996-06-04 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor integrated circuit and fabrication method thereof
JP3077630B2 (ja) * 1997-06-05 2000-08-14 日本電気株式会社 半導体装置およびその製造方法
JP3520396B2 (ja) * 1997-07-02 2004-04-19 セイコーエプソン株式会社 アクティブマトリクス基板と表示装置
JPH1197705A (ja) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体集積回路
US6069031A (en) * 1998-01-26 2000-05-30 Texas Instruments - Acer Incorporated Process to form CMOS devices with higher ESD and hot carrier immunity
US6063706A (en) * 1998-01-28 2000-05-16 Texas Instruments--Acer Incorporated Method to simulataneously fabricate the self-aligned silicided devices and ESD protective devices
KR100258880B1 (ko) * 1998-02-27 2000-06-15 김영환 반도체 소자의 제조방법
US6015730A (en) * 1998-03-05 2000-01-18 Taiwan Semiconductor Manufacturing Company Integration of SAC and salicide processes by combining hard mask and poly definition
US6274887B1 (en) * 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6617644B1 (en) * 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6420758B1 (en) * 1998-11-17 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity region overlapping a gate electrode
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6583013B1 (en) * 1998-11-30 2003-06-24 Texas Instruments Incorporated Method for forming a mixed voltage circuit having complementary devices
US6661096B1 (en) * 1999-06-29 2003-12-09 Semiconductor Energy Laboratory Co., Ltd. Wiring material semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
US6200834B1 (en) * 1999-07-22 2001-03-13 International Business Machines Corporation Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization
US6861304B2 (en) * 1999-11-01 2005-03-01 Hitachi, Ltd. Semiconductor integrated circuit device and method of manufacturing thereof
US6297103B1 (en) * 2000-02-28 2001-10-02 Micron Technology, Inc. Structure and method for dual gate oxide thicknesses
TW495854B (en) * 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6905920B2 (en) * 2000-09-04 2005-06-14 Seiko Epson Corporation Method for fabrication of field-effect transistor to reduce defects at MOS interfaces formed at low temperature
TW515104B (en) * 2000-11-06 2002-12-21 Semiconductor Energy Lab Electro-optical device and method of manufacturing the same
JP2002176180A (ja) * 2000-12-06 2002-06-21 Hitachi Ltd 薄膜半導体素子及びその製造方法
US7151017B2 (en) * 2001-01-26 2006-12-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US6621128B2 (en) * 2001-02-28 2003-09-16 United Microelectronics Corp. Method of fabricating a MOS capacitor
JP3547419B2 (ja) * 2001-03-13 2004-07-28 株式会社東芝 半導体装置及びその製造方法
US7118780B2 (en) * 2001-03-16 2006-10-10 Semiconductor Energy Laboratory Co., Ltd. Heat treatment method
KR100399356B1 (ko) * 2001-04-11 2003-09-26 삼성전자주식회사 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법
JP4811895B2 (ja) * 2001-05-02 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2002343879A (ja) * 2001-05-15 2002-11-29 Nec Corp 半導体装置及びその製造方法
KR100543061B1 (ko) * 2001-06-01 2006-01-20 엘지.필립스 엘시디 주식회사 구동회로부 일체형 액정표시장치용 어레이 기판의 제조방법
JP3719190B2 (ja) * 2001-10-19 2005-11-24 セイコーエプソン株式会社 半導体装置の製造方法
KR100426441B1 (ko) * 2001-11-01 2004-04-14 주식회사 하이닉스반도체 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
US6555411B1 (en) * 2001-12-18 2003-04-29 Lucent Technologies Inc. Thin film transistors
JP3626734B2 (ja) * 2002-03-11 2005-03-09 日本電気株式会社 薄膜半導体装置
US6835622B2 (en) * 2002-06-04 2004-12-28 Taiwan Semiconductor Manufacturing Co., Ltd Gate electrode doping method for forming semiconductor integrated circuit microelectronic fabrication with varying effective gate dielectric layer thicknesses
US6716685B2 (en) * 2002-08-09 2004-04-06 Micron Technology, Inc. Methods for forming dual gate oxides
JP4627961B2 (ja) * 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4454921B2 (ja) * 2002-09-27 2010-04-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4683817B2 (ja) * 2002-09-27 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
JP3991883B2 (ja) * 2003-02-20 2007-10-17 日本電気株式会社 薄膜トランジスタ基板の製造方法
CN100367514C (zh) * 2003-03-05 2008-02-06 松下电器产业株式会社 一种半导体装置
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
US7374981B2 (en) * 2003-04-11 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, electronic device having the same, and method for manufacturing the same
JP2004335566A (ja) * 2003-05-01 2004-11-25 Renesas Technology Corp 半導体装置の製造方法
EP1489740A3 (en) * 2003-06-18 2006-06-28 Matsushita Electric Industrial Co., Ltd. Electronic component and method for manufacturing the same
JP2005101196A (ja) * 2003-09-24 2005-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
TWI251348B (en) * 2004-04-13 2006-03-11 Toppoly Optoelectronics Corp Thin film transistor and its manufacturing method
US7018883B2 (en) * 2004-05-05 2006-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Dual work function gate electrodes
US7071042B1 (en) * 2005-03-03 2006-07-04 Sharp Laboratories Of America, Inc. Method of fabricating silicon integrated circuit on glass

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07111131A (ja) * 1993-10-13 1995-04-25 Sony Corp 電界放出型ディスプレイ装置
JPH07115203A (ja) * 1993-10-20 1995-05-02 Matsushita Electric Ind Co Ltd 薄膜および薄膜の製造方法およびそれを用いた薄膜トランジスタ
JP2003289046A (ja) * 1995-12-14 2003-10-10 Seiko Epson Corp 半導体装置、半導体装置の製造方法、表示装置、電子機器
JP2000058668A (ja) * 1998-08-11 2000-02-25 Sharp Corp デュアルゲートｃｍｏｓ型半導体装置およびその製造方法
JP2002083812A (ja) * 1999-06-29 2002-03-22 Semiconductor Energy Lab Co Ltd 配線材料およびこれを用いた配線を備えた半導体装置およびその作製方法
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP2003318283A (ja) * 2002-04-25 2003-11-07 Samsung Electronics Co Ltd シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法
JP2004172389A (ja) * 2002-11-20 2004-06-17 Renesas Technology Corp 半導体装置およびその製造方法

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