KR20030047555A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 듀얼 게이트 전극을 사용하는 반도체 소자에서 NMOS 게이트 전극의 두께를 PMOS 게이트 전극의 두께보다 얇게 형성하므로, PMOS 게이트 전극에 BF2 +이온이 주입되고 NMOS 게이트 전극에 As+이온이 주입된 후에 불순물 이온을 활성화하기 위한 급속 열 공정 온도를 통상의 온도보다 낮추더라도 NMOS 게이트 전극의 높은 도핑 효율을 얻을 수 있으면서 PMOS 게이트 전극의 보론(B)의 침투 억제로 안정적인 소자를 얻을 수 있고, PMOS 게이트 전극이 상대적으로 두꺼우므로 다결정 실리콘의 그레인 크기가 커지게 되어 PMOS 게이트 전극의 표면에 형성되는 금속-실리사이드층의 면저항을 개선시킬 수 있는 반도체 소자의 제조 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼 게이트(dual gate)를 사용하는 반도체 소자에서 NMOS 게이트 전극의 도핑 효율을 높이면서 PMOS 게이트 전극의 보론(B)의 침투 억제로 안정적인 소자를 얻을 수 있고, PMOS 게이트 전극의 표면에 형성되는 금속-실리사이드층의 면저항을 개선시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, CMOS 제조 공정에서 듀얼 게이트 전극이 사용되고 있다. NMOS 게이트 전극과 PMOS 게이트 전극을 도체화하기 위해 불순물 이온을 도핑(doping)시키는데, 반도체 소자가 고집적화에 필수적인 얕은 접합부(shallow junction) 형성으로 인하여, 통상적으로 PMOS 게이트 전극에는 BF2 +이온을 주입하고 NMOS 게이트 전극에는 As+이온을 주입하고 있다. 그리고, 반도체 소자가 고집적화, 소형화, 고속화되어 감에 따라 트랜지스터의 게이트 전극으로 더욱 낮은 저항을 갖는 도전성 물질을 필요로 하고 있으며, 또한 소오스/드레인 접합부에서의 낮은 콘택 저항을 요구하고 있다. 게이트 전극의 저항 및 소오스/드레인 접합부의 콘택 저항을 낮추기 위한 하나의 방안으로 게이트 전극의 표면 및 소오스/드레인 접합부의 표면에 실리사이드층을 형성시키고 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 실리콘 기판(11)에 소자 분리층(12)을 형성하여 PMOS 지역과 NMOS 지역을 정의(define)한다. NMOS 소자와 PMOS 소자를 형성시키기 위한 웰 이온 주입 공정을 실시한 후, 실리콘 기판(11)상에 게이트 산화층(13) 및 언도프트 실리콘층(undoped silicon layer; 14)을 형성한다.
상기에서, 언도프트 실리콘층(14)은 비정질 상태나 다결정 상태로 증착하여 형성한다.
도 1b를 참조하면, NMOS 지역의 언도프트 실리콘층(14)이 개방(open)되는 제 1 포토레지스트 패턴(110)을 형성한 후, NMOS 게이트 전극의 도판트 디플리션(dopant depletion)을 방지하기 위하여, 프리-도핑(pre-doping) 이온 주입 공정을 실시하여 NMOS 지역의 언도프트 실리콘층(14)을 프리-도핑 실리콘층(14N)으로 만든다.
도 1c를 참조하면, 제 1 포토레지스트 패턴(110)을 제거한 후, 게이트 패터닝 공정을 실시하여 PMOS 지역 및 NMOS 지역 각각의 실리콘 기판(11)상에 PMOS 게이트 전극(140P) 및 NMOS 게이트 전극(140N)을 형성한다. LDD 이온 주입 공정 및 헤일로(halo) 이온 주입 공정을 실시하여, PMOS 게이트 전극(140P) 양측의 실리콘 기판(11)에 LDD 이온 주입층(15P) 및 헤일로 이온 주입층(16P)을, NMOS 게이트 전극(140N) 양측의 실리콘 기판(11)에 LDD 이온 주입층(15N) 및 헤일로 이온 주입층(16N)을 형성한다. 게이트 폴리 산화공정, 스페이서용 절연층 형성 공정 및스페이서 식각 공정을 실시하여, PMOS 및 NMOS 게이트 전극(140P 및 140N) 각각의 양측벽에 버퍼 산화층(17) 및 절연 스페이서층(18)을 형성한다. NMOS 게이트 전극(140N)을 포함한 NMOS 지역이 개방(open)되는 제 2 포토레지스트 패턴(120)을 형성한 후, 소오스/드레인 As+이온을 주입하여 NMOS 게이트 전극(140N) 양측의 실리콘 기판(11)에 소오스/드레인 접합부(19N)를 형성하고, 이때, As+이온은 NMOS 게이트 전극(140N)에도 주입된다.
도 1d를 참조하면, 제 2 포토레지스트 패턴(120)을 제거하고, PMOS 게이트 전극(140P)을 포함한 PMOS 지역이 개방(open)되는 제 3 포토레지스트 패턴(130)을 형성한 후, 소오스/드레인 BF2 +이온을 주입하여 PMOS 게이트 전극(140P) 양측의 실리콘 기판(11)에 소오스/드레인 접합부(19P)를 형성하고, 이때, BF2 +이온은 PMOS 게이트 전극(140P)에도 주입된다.
도 1e를 참조하면, 제 3 포토레지스트 패턴(130)을 제거하고, PMOS 지역 및 NMOS 지역 전체 구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 PMOS 게이트 전극(140P), NMOS 게이트 전극(140N) 및 소오스/드레인 접합부(19P 및 19N) 표면 각각에 금속-실리사이드층(100)을 형성한다.
게이트 전극에 불순물을 주입하는 방법으로는 주로 소오스/드레인 접합부를형성할 때 동시에 게이트 전극에 도핑시킨다. 최근 얕은 접합부를 위하여 PMOS 게이트 전극에는 BF2 +이온을, NMOS 게이트 전극에는 As+이온을 주입하는 것이 일반적이다. 이후, 주입된 이온을 활성화(activation)하기 위한 급속 열 공정을 진행한다. 그런데, NMOS 게이트 전극의 도핑을 최대로 하기 위해서는 온도를 높게 하여야 하는데, 이 경우 PMOS 게이트 전극의 보론(B)이 게이트 산화층으로 침투(penetration)하여 문턱전압이 낮아지는 문제가 발생된다. 이를 해결하기 위하여 급속 열 공정의 온도를 낮출 경우 NMOS 게이트 전극의 도판트 디플리션에 의해 도핑 효율이 낮아져 NMOS의 소오스 접합부 및 드레인 접합부간의 전류가 낮아지는 현상이 나타난다. 따라서, 기존의 방법으로는 NMOS 소자와 PMOS 소자 양쪽의 특성을 동시에 확보할 수 없다.
따라서, 본 발명은 듀얼 게이트(dual gate)를 사용하는 반도체 소자에서 NMOS 게이트 전극의 도핑 효율을 높이면서 PMOS 게이트 전극의 보론(B)의 침투 억제로 안정적인 소자를 얻을 수 있고, PMOS 게이트 전극의 표면에 형성되는 금속-실리사이드층의 면저항을 개선시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조방법은 실리콘 기판에 소자 분리층을 형성하여 PMOS 지역과 NMOS 지역을 정의하는 단계; 상기 실리콘 기판상에 게이트 산화층 및 언도프트 실리콘층을 형성하는 단계; 프리-도핑 이온 주입 공정을 실시하여 상기 NMOS 지역의 상기 언도프트 실리콘층을 프리-도핑 실리콘층으로 만드는 단계; 상기 프리-도핑 실리콘층을 일정 두께 제거하는 단계; 게이트 패터닝 공정을 실시하여 PMOS 게이트 전극 및 NMOS 게이트 전극을 형성하는 단계; 상기 NMOS 지역 및 상기 PMOS 지역 각각에 소오스/드레인 이온 주입 공정을 실시하여 소오스/드레인 접합부를 형성하는 단계; 및 실리사이드 공정을 실시하여 상기 PMOS 게이트 전극, 상기 NMOS 게이트 전극 및 상기 소오스/드레인 접합부 표면 각각에 금속-실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 실리콘 기판12, 22: 소자 분리층
13, 23: 게이트 산화층14, 24: 언도프트 실리콘층
14N: 프리-도핑 실리콘층140N, 24ON: NMOS 게이트 전극
140P, 240P: PMOS 게이트 전극15N, 15P, 25N, 25P: LDD 이온 주입층
16N, 16P, 26N, 26P: 헤일로 이온 주입층
17, 27: 버퍼 산화층18, 28: 절연 스페이서층
19N, 19P, 29N, 29P: 소오스/드레인 접합부
100, 200: 금속-실리사이드층110, 210: 제 1 포토레지스트 패턴
120, 220: 제 2 포토레지스트 패턴130, 230: 제 2 포토레지스트 패턴
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 실리콘 기판(21)에 소자 분리층(22)을 형성하여 PMOS 지역과 NMOS 지역을 정의(define)한다. NMOS 소자와 PMOS 소자를 형성시키기 위한 웰 이온 주입 공정을 실시한 후, 실리콘 기판(21)상에 게이트 산화층(23) 및 언도프트 실리콘층(undoped silicon layer; 24)을 형성한다.
상기에서, 언도프트 실리콘층(24)은 비정질 상태나 다결정 상태로 증착하여형성한다.
도 2b를 참조하면, NMOS 지역의 언도프트 실리콘층(24)이 개방(open)되는 제 1 포토레지스트 패턴(210)을 형성한 후, NMOS 게이트 전극의 도판트 디플리션(dopant depletion)을 방지하기 위하여, 프리-도핑(pre-doping) 이온 주입 공정을 실시하여 NMOS 지역의 언도프트 실리콘층(24)을 프리-도핑 실리콘층(24N)으로 만든다. 제 1 포토레지스트 패턴(210)을 식각 마스크로 한 식각 공정으로 프리-도핑 실리콘층(24N)을 500Å ~ 1500Å의 두께로 식각 한다.
도 2c를 참조하면, 제 1 포토레지스트 패턴(210)을 제거한 후, 게이트 패터닝 공정을 실시하여 PMOS 지역 및 NMOS 지역 각각의 실리콘 기판(21)상에 PMOS 게이트 전극(240P) 및 NMOS 게이트 전극(240N)을 형성한다. LDD 이온 주입 공정 및 헤일로(halo) 이온 주입 공정을 실시하여, PMOS 게이트 전극(240P) 양측의 실리콘 기판(21)에 LDD 이온 주입층(25P) 및 헤일로 이온 주입층(26P)을, NMOS 게이트 전극(240N) 양측의 실리콘 기판(21)에 LDD 이온 주입층(25N) 및 헤일로 이온 주입층(26N)을 형성한다. 게이트 폴리 산화공정, 스페이서용 절연층 형성 공정 및 스페이서 식각 공정을 실시하여, PMOS 및 NMOS 게이트 전극(240P 및 240N) 각각의 양측벽에 버퍼 산화층(27) 및 절연 스페이서층(28)을 형성한다. NMOS 게이트 전극(240N)을 포함한 NMOS 지역이 개방(open)되는 제 2 포토레지스트 패턴(220)을 형성한 후, 소오스/드레인 이온을 주입하여 NMOS 게이트 전극(240N) 양측의 실리콘 기판(21)에 소오스/드레인 접합부(29N)를 형성하고, 이때, 소오스/드레인 이온은As+이온이나 P+이온을 사용하며, 이 이온은 NMOS 게이트 전극(240N)에도 주입된다.
도 2d를 참조하면, 제 2 포토레지스트 패턴(220)을 제거하고, PMOS 게이트 전극(240P)을 포함한 PMOS 지역이 개방(open)되는 제 3 포토레지스트 패턴(230)을 형성한 후, 소오스/드레인 이온을 주입하여 PMOS 게이트 전극(240P) 양측의 실리콘 기판(21)에 소오스/드레인 접합부(29P)를 형성하고, 이때, 소오스/드레인 이온은 BF2 +이온이나 B+이온을 사용하며, 이 이온은 PMOS 게이트 전극(240P)에도 주입된다.
도 2e를 참조하면, 제 3 포토레지스트 패턴(230)을 제거하고, PMOS 지역 및 NMOS 지역 전체 구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 PMOS 게이트 전극(240P), NMOS 게이트 전극(240N) 및 소오스/드레인 접합부(29P 및 29N) 표면 각각에 금속-실리사이드층(200)을 형성한다.
상기에서, 금속-실리사이드층(200)은 코발트(Co)를 50Å ~ 150Å의 두께로 증착한 후, 급속 열처리(RTP) 장비를 이용하여 350℃ ~ 600℃의 온도 범위에서 30초 ~ 90초간 1차 열처리 공정을 진행하고, 1차 열처리 공정 후에 미반응된 물질을 제거하기 위하여 SC-1과 SC-2 화학제로 선택적 식각 공정을 진행하고, 급속 열처리(RTP) 장비를 이용하여 700℃ ~ 850℃의 온도 범위에서 20초 ~ 40초간 2차열처리 공정을 진행하여 형성한다. SC-1 화학제는 NH4OH, H2O2및 DI의 혼합 용액이고, SC-2 화학제는 HCl, H2O2및 DI의 혼합 용액이다.
한편, 실리사이드용 금속층을 증착한 후에 캡핑층(capping layer)으로 Ti 또는 TiN을 증착할 수 있다. Ti는 80Å ~ 150Å의 두께로, TiN는 150Å ~ 300Å의 두께로 증착한다.
상기한 본 발명은 듀얼 게이트 전극을 사용하는 반도체 소자에서 NMOS 게이트 전극의 두께를 PMOS 게이트 전극의 두께보다 얇게 형성하므로, PMOS 게이트 전극에 BF2 +이온이나 B+이온이 주입되고 NMOS 게이트 전극에 As+이온이나 P+이온이 주입된 후에 불순물 이온을 활성화하기 위한 급속 열 공정 온도를 통상의 온도보다 낮추더라도 NMOS 게이트 전극의 높은 도핑 효율을 얻을 수 있으면서 PMOS 게이트 전극의 보론(B)이 게이트 산화층으로 침투하는 것이 억제되어 안정적인 소자를 얻을 수 있고, PMOS 게이트 전극이 상대적으로 두꺼우므로 다결정 실리콘의 그레인 크기가 커지게 되어 PMOS 게이트 전극의 표면에 형성되는 금속-실리사이드층의 면저항을 개선시킬 수 있다.
상술한 바와 같이, 본 발명은 듀얼 게이트를 사용하는 반도체 소자에서 NMOS 게이트 전극의 도핑 효율을 높이면서 PMOS 게이트 전극의 보론(B)의 침투 억제로안정적인 소자를 얻을 수 있고, PMOS 게이트 전극의 표면에 형성되는 금속-실리사이드층의 면저항을 개선시킬 수 있다.
Claims (13)
- 실리콘 기판에 소자 분리층을 형성하여 PMOS 지역과 NMOS 지역을 정의하는 단계;상기 실리콘 기판상에 게이트 산화층 및 언도프트 실리콘층을 형성하는 단계;프리-도핑 이온 주입 공정을 실시하여 상기 NMOS 지역의 상기 언도프트 실리콘층을 프리-도핑 실리콘층으로 만드는 단계;상기 프리-도핑 실리콘층을 일정 두께 제거하는 단계;게이트 패터닝 공정을 실시하여 PMOS 게이트 전극 및 NMOS 게이트 전극을 형성하는 단계;상기 NMOS 지역 및 상기 PMOS 지역 각각에 소오스/드레인 이온 주입 공정을 실시하여 소오스/드레인 접합부를 형성하는 단계; 및실리사이드 공정을 실시하여 상기 PMOS 게이트 전극, 상기 NMOS 게이트 전극 및 상기 소오스/드레인 접합부 표면 각각에 금속-실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 언도프트 실리콘층은 비정질 상태나 다결정 상태로 증착하여 형성하는것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 프리-도핑 실리콘층은 500Å ~ 1500Å의 두께로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 NMOS 게이트 전극은 상기 PMOS 게이트 전극의 두께보다 500Å ~ 1500Å정도 낮은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 NMOS 지역의 소오스/드레인 이온 주입 공정은 As+이온이나 P+이온을 사용하며, 상기 As+이온이나 P+이온은 상기 NMOS 게이트 전극에도 주입되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 PMOS 지역의 소오스/드레인 이온 주입 공정은 BF2 +이온이나 B+이온을 사용하며, 상기 BF2 +이온이나 B+이온은 상기 PMOS 게이트 전극에도 주입되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연 스페이서층 형성 전에 LDD 이온 주입 공정 및 헤일로 이온 주입 공정을 실시하여 상기 게이트 전극 양측의 상기 실리콘 기판에 LDD 이온 주입층 및 헤일로 이온 주입층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드 공정은 실리사이드 금속층으로 코발트를 50Å ~ 150Å의 두께로 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 순차적으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 1차 열처리 공정은 급속 열처리 장비를 이용하여 350℃ ~ 600℃의 온도 범위에서 30초 ~ 90초간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 선택적 식각 공정은 상기 1차 열처리 공정 후에 미반응된 물질을 제거하기 위하여 SC-1과 SC-2 화학제를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 2차 열처리 공정은 급속 열처리 장비를 이용하여 700℃ ~ 850℃의 온도 범위에서 20초 ~ 40초간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 실리사이드용 금속층 증착 후에 캡핑층으로 Ti 또는 TiN을 증착하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 Ti는 80Å ~ 150Å의 두께로 증착하고, 상기 TiN는 150Å ~ 300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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