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KR100574172B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100574172B1
KR100574172B1 KR1020030095279A KR20030095279A KR100574172B1 KR 100574172 B1 KR100574172 B1 KR 100574172B1 KR 1020030095279 A KR1020030095279 A KR 1020030095279A KR 20030095279 A KR20030095279 A KR 20030095279A KR 100574172 B1 KR100574172 B1 KR 100574172B1
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Abstract

본 발명은 트랜지스터의 기생 저항 및 누설 전류를 최소화하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;와, 상기 게이트 전극 측하부의 기판 내부에 제 1 도전형의 제 1 할로 이온 영역을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면에 LDD 구조를 위한 저농도의 제 2 도전형 불순물 이온을 주입하는 단계;와, 상기 게이트 전극 좌우의 기판 내부에 제 1 도전형의 제 2 할로 이온 영역을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면에 소스/드레인 형성용으로 고농도의 제 2 도전형 불순물 이온 주입 공정을 실시하여 고농도 이온 영역을 형성하는 단계;와, 상기 기판 전면 상에 제 1 도전형의 불순물 이온을 주입하여 상기 고농도 이온 주입 영역과 상기 제 2 할로 이온 영역 사이의 기판 내부에 접합 보상 이온 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
할로, 펀치 스루

Description

반도체 소자의 제조방법{Method for fabricating semiconductor device}
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
101 : 반도체 기판 102 : 소자분리막
103 : 게이트 절연막 104 : 게이트 전극
109 : 스페이서 113 : 살리사이드층
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 트랜지스터의 기생 저항 및 누설 전류를 최소화하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 사이즈가 축소되고 반도체소자의 채널 길이 또한 축소된다. 그러나, 반도체소자의 채널 길이가 축소되면서 반도체소자의 원하지 않는 전기적 특성, 예를 들어 숏채널 효과(Short Channel Effect) 등이 나타난다.
상기 숏 채널 효과를 해결하려면, 게이트전극 길이의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그러나, 반도체소자의 크기가 축소되고 있으나 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어, NMOS 트랜지스터의 경우 소스에서 주입되는 전자가 드레인의 높은 전위 변동(Potential Gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다. 이에, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다.
상기 LDD 구조의 트랜지스터는 저농도(n-) 영역이 채널과 고농도(n+) 소스/드레인 사이에 위치하며 상기 저농도(n-) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고집적도의 반도체소자의 제조기술이 연구되면서 LDD 구조의 모스펫(MOSFET)을 제조하는 여러 가지 기술이 제안되었다. 이 중, 게이트전극의 측벽에 스페이서(spacer)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까 지 대부분의 양산 기술로 사용되고 있다.
그러나, 최근 반도체 소자가 고도로 집적화되면서 상기와 같은 LDD 형성만으로는 숏 채널 효과를 완벽하게 제어할 수 없게 되었고 이에 따라, 트랜지스터의 문턱 전압을 결정하는 채널 영역의 도핑 농도에는 영향을 주지 않으면서, 소스/드레인의 공핍 영역이 수평 방향으로 서로 근접하는 것을 억제하는 할로(HALO) 구조가 제시되었다.
할로 구조는 소스/드레인 주위에 반대 극성의 불순물 즉, 할로 이온을 주입하여 형성하는 것으로서, 전계 효과 트랜지스터의 소스/드레인 주변에 웰(Well) 농도보다 높은 불순물 농도를 지닌 확산 영역을 에워싸도록 함으로써 소스/드레인의 공핍 영역의 길이를 축소시킨다.
그러나, 종래의 할로 이온 주입법에 의해 제조된 모스 트랜지스터와 같은 반도체소자의 경우, 모스 트랜지스터의 소스/드레인 영역의 접합을 형성하기 위한 열처리 공정이 진행될 때 상기 소스/드레인 영역 내의 도핑된 불순물, 예를 들어 붕소(B) 또는 인(P)도 열처리로 인하여 상기 채널 영역으로 확산되기 쉽다. 이는 상기 채널 영역에 악영향을 미쳐 모스 트랜지스터의 전기적 특성을 저하시킨다. 즉, 모스 트랜지스터의 문턱전압(Threshold Voltage, VT)이 당초의 정해진 값과 다르게 변화하므로 모스 트랜지스터의 턴온(turn on) 및 턴오프 동작의 구분이 어려워져 모스 트랜지스터의 동작 불량이 다발하고 또한 누설 전류(leakage current)가 증가한다.
반도체 소자의 미세화에 따른 문제는 상기와 같은 숏 채널 효과 이외에 누설 전류 발생, 콘택 저항의 증가 등의 문제가 있다.. 이에 더불어, 기판 및 게이트 전극 내에 기생 저항이 상존하여 반도체 소자의 전기적 특성을 악화시키고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 트랜지스터의 기생 저항을 최소화하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;와, 상기 게이트 전극 측하부의 기판 내부에 제 1 도전형의 제 1 할로 이온 영역을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면에 LDD 구조를 위한 저농도의 제 2 도전형 불순물 이온을 주입하는 단계;와, 상기 게이트 전극 좌우의 기판 내부에 제 1 도전형의 제 2 할로 이온 영역을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면에 소스/드레인 형성용으로 고농도의 제 2 도전형 불순물 이온 주입 공정을 실시하여 고농도 이온 영역을 형성하는 단계;와, 상기 기판 전면 상에 제 1 도전형의 불순물 이온을 주입하여 상기 고농도 이온 주입 영역과 상기 제 2 할로 이온 영역 사이의 기판 내부에 접합 보상 이온 영역을 형성하는 단계를 포함하여 이루어지는 것을 특 징으로 한다.
바람직하게는, 상기 제 1 할로 이온 영역을 형성하는 단계는, 상기 제 1 도전형 불순물 이온을 상기 반도체 기판의 수직축에 대하여 하향 경사진 20∼40°의 각도로 주입할 수 있다.
바람직하게는, 상기 제 1 할로 이온 영역을 형성하는 단계는, 제 1 도전형의 불순물 이온을 10∼50KeV의 에너지로 1E13∼5E14 ions/cm2 의 농도로 기판 전면 상에 주입할 수 있다.
바람직하게는, 제 2 할로 이온 영역을 형성하는 단계는, 제 1 도전형의 불순물 이온을 5∼50KeV의 에너지로 5E13∼5E14 ions/cm2 의 농도로 기판 전면 상에 주입할 수 있다.
본 발명의 특징에 따르면, 게이트 전극 하부에 제 1 할로 이온 영역을 형성하고 상기 게이트 전극 좌우의 기판에 소스/드레인 영역, 접합 보상 이온 영역 및 제 2 할로 이온 영역을 서로 다른 깊이에 형성시킴으로써 상기 소스/드레인 사이의 펀치 스루 현상을 최소화할 수 있게 된다. 이에 따라, 반도체 소자의 전기적 특성을 안정적으로 담보할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 1a 내지 1f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(101)에 대해 액티브 영역을 정의하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(101)의 필드 영역에 소자분리막(102)을 형성한다. 여기서, 상기 반도체 기판(101)으로는 제 1 도전형 단결정 실리콘 기판(101)이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. 본 발명은 설명의 편의상 제 1 도전형이 n형인 경우를 기준으로 설명하기로 한다.
상기 소자분리막(102)의 형성이 완료되고 나면, 상기 반도체 기판(101)의 액티브 영역 상에 게이트 절연막(103)을 열산화 공정으로 성장시킨다. 이후, 도면에 도시되지 않았지만 채널 영역의 문턱 전압을 원하는 값으로 조정하기 위해 예를 들어, BF2 이온을 반도체 기판(101)의 표면 근처에 이온 주입한다.
이어서, 상기 게이트 절연막(103) 상에 게이트 전극(104)을 위한 도전층을 적층한다. 상기 게이트 전극(104)을 위한 도전층이 적층되면, 통상의 포토리소그래피 공정을 이용하여 상기 게이트 전극(104)이 형성될 영역의 상기 도전층 상에 게이트 전극(104)의 패턴에 해당하는 식각 마스크용 감광막(도시하지 않음)의 패턴을 형성한다. 이후, 상기 감광막의 패턴 아래의 상기 도전층 및 그 아래의 게이트 절연막(103)을 남기고 나머지 영역의 상기 도전층 및 게이트 절연막(103)을 그 아래의 반도체 기판(101)의 액티브 영역이 노출될 때까지 식각한다. 이에 따라, 게이트 전극(104) 및 게이트 절연막(103)의 패턴이 상기 액티브 영역의 일부분 상에 형성 된다.
이와 같은 상태에서, 도 1b에 도시한 바와 같이 이온 주입에 의한 기판(101) 손상 및 후속의 식각 공정에 의한 기판(101) 손상을 최소화하기 위해 상기 기판(101) 전면에 버퍼 산화막(105)을 50∼100Å 정도의 두께로 형성한다. 그런 다음, 제 1 할로 이온 주입 공정을 실시한다. 구체적으로, 할로 이온 즉, 제 1 도전형의 n형 불순물 예를 들어, 아세넥(As) 이온을 기판(101) 전면에 10∼50KeV의 에너지와 1E13∼5E14 ions/cm2 의 농도로 주입하여 상기 게이트 전극(104) 하부 및 좌우의 기판(101) 내부에 제 1 할로 이온 영역(H1)(106)을 형성한다. 이 때, 상기 할로 이온의 주입은 소정의 경사진 각도 예를 들어, 반도체 기판(101)의 표면의 수직축에 대하여 하향 경사진 20∼40°의 경사각의 조건에서 수행된다.
상기 제 1 할로 이온 주입 공정이 완료되면, 도 1c에 도시한 바와 같이 기판(101) 전면에 LDD 영역을 형성하기 위한 저농도의 불순물 이온 주입 공정을 실시한다. 이 때의 불순물 이온은 제 2 도전형의 불순물 이온으로서 구체적으로, p형의 붕소(B) 이온을 10∼50 KeV의 에너지와 1E14∼1E15 ions/cm2의 도즈량의 조건으로 반도체기판(101)의 노출된 액티브영역에 이온주입하여 저농도 불순물 이온 영역(107)을 형성한다.
그런 다음, 상기 기판(101)을 열처리하여 상기 제 1 할로 이온 영역(H1)(106)에 주입된 이온 및 상기 저농도 불순물 이온 영역(107)에 주입된 이온을 활성화시킨다. 여기서, 상기 열처리 공정은 급속 열처리 공정을 적용하여 질 소와 같은 불활성 가스 분위기 하에서 800∼1000℃의 온도와 10∼30초의 공정 시간으로 진행한다.
이와 같은 상태에서, 도 1d에 도시한 바와 같이 상기 버퍼 산화막(105) 상에 질화막(108)을 500∼1500Å의 두께로 형성한다. 그런 다음, 에치백 공정으로서 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching, RIE) 공정을 이용하여 상기 게이트 전극(104) 및 상기 소스/드레인을 위한 영역의 반도체 기판(101) 상의 버퍼 산화막(105)이 노출될 때까지 상기 질화막(108)을 건식 식각한다. 이 때, 상기 게이트 전극(104)의 측벽에 상기 질화막(108)이 남게 된다.
이어서, 상기 게이트 전극(104) 및 상기 소스/드레인 영역의 반도체 기판(101)이 노출될 때까지 상기 산화막을 건식 식각한다. 그 결과 상기 질화막(108)에 의해 마스킹된 상기 게이트 전극(104)의 측벽에 산화막이 남게 되고 이에 따라, 상기 질화막(108)과 버퍼 산화막(105)으로 이루어진 스페이서(109)가 형성된다.
그런 다음, 누설 전류 및 펀치 스루(punch-through)를 방지하기 위한 제 2 할로 이온 영역(H2)(110) 형성 공정을 진행한다. 구체적으로, 제 1 도전형의 n형 불순물 예를 들어, 아세넥(As) 이온을 기판(101) 전면에 5∼50KeV의 에너지와 5E13∼5E14 ions/cm2 의 농도로 주입하여 상기 게이트 전극(104) 좌우의 기판(101) 내부에 제 2 할로 이온 영역(H2)(110)을 형성한다. 이 때, 상기 할로 이온의 주입은 통상의 이온 주입시와 마찬가지로 기판(101)에 수직하여 주입한다. 상기 제 2 할로 이온 영역(H2)(110)이 형성됨에 따라 소스/드레인 사이의 펀치 스루 현상이 미연에 방지될 수 있다.
이와 같은 상태에서, 도 1e에 도시한 바와 같이 소스/드레인 영역을 형성하기 위한 고농도의 불순물 이온 주입 공정을 실시한다. 구체적으로 제 2 도전형인 p형 불순물 이온 예를 들어, 붕소(B)를 B+ 또는 BF+2 의 이온 형태로 기판(101) 전면에 주입하여 고농도 이온 영역(111)을 형성한다. 구체적으로, 상기 이온 주입은 3∼50KeV의 에너지와 1E15∼5E15 ions/cm2 의 조건으로 주입될 수 있다.
그런 다음, 상기 고농도 이온 주입 영역과 제 2 할로 이온 영역(H2)(110) 사이의 기판(101) 내부에 접합 보상(junction compensation) 이온 영역(Jcomp.)(112)을 형성한다. 상기 접합 보상 이온 영역은 상기 제 2 할로 이온 영역(H2)(110)의 역할과 마찬가지로 상기 소스/드레인 사이의 펀치 스루 현상을 방지하는 역할을 수행한다. 즉, 펀치 스루 현상을 방지하기 위하여 상기 제 2 할로 이온 영역(H2)(110)에 부가하여 형성하는 것이다. 상기 접합 보상 이온 영역(112)은 제 1 도전형의 n형 불순물 예를 들어, 인(P) 이온을 기판(101) 전면에 10∼60KeV의 에너지와 1E14∼1E15 ions/cm2 의 농도로 주입하여 형성한다. 이 때, 상기 접합 보상 이온의 주입시 상기 제 2 할로 이온 영역(H2)(110) 및 고농도 이온 영역(111)과 겹치지 않도록 주입 에너지를 조절해야 한다. 상기와 같이 고농도 이온 영역(111)과 제 2 할로 이온 영역(H2)(110) 사이에 위치함에 따라 소스/드레인 사이의 누설 전류 발생 을 미연에 방지할 수 있게 된다.
이와 같이, 제 2 할로 이온 주입 공정, 고농도 이온 주입 공정 및 접합 보상 이온 공정이 순차적으로 완료된 상태에서 도 1f에 도시한 바와 같이 기판(101)을 열처리하여 상기 제 2 할로 이온 영역(H2)(110), 고농도 이온 영역(111) 및 접합 보상 이온 영역(112)에 주입된 이온들을 활성화시킨다. 상기 열처리 공정은 급속 열처리 공정을 적용하여 질소와 같은 불활성 가스 분위기 하에서 900∼1050℃의 온도와 10∼30초의 공정 시간으로 진행한다.
그런 다음, 고융점 금속층을 상기 게이트 전극(104)을 포함한 기판(101) 전면 상에 스퍼터링 공정 등을 이용하여 적층한 다음 기판(101)의 열처리하여 상기 스페이서(109)를 제외한 부분 즉, 게이트 전극(104) 표면과 소스/드레인 영역의 반도체 기판(101) 표면 상에 실리콘과 금속 간의 실리사이드 반응을 유도한다. 상기 실리사이드 반응을 통해 상기 게이트 전극(104) 표면 및 상기 소스/드레인 영역 상의 반도체 기판(101) 표면에는 살리사이드층(113)(Salicide : Self Aligned Silicide)이 형성된다. 여기서, 상기 고융점 금속의 종류에 따라 상기 살리사이드층(113)은 MoSi2, PdSi2, PtSi2, TaSi2 및 WSi2 와 같은 물질층으로 형성될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
게이트 전극 하부에 제 1 할로 이온 영역을 형성하고 상기 게이트 전극 좌우 의 기판에 소스/드레인 영역, 접합 보상 이온 영역 및 제 2 할로 이온 영역을 서로 다른 깊이에 형성시킴으로써 상기 소스/드레인 사이의 펀치 스루 현상을 최소화할 수 있게 된다. 이에 따라, 반도체 소자의 전기적 특성을 안정적으로 담보할 수 있게 된다.

Claims (4)

  1. 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극 측하부의 기판 내부에 제 1 도전형의 제 1 할로 이온 영역을 형성하는 단계;
    상기 게이트 전극을 포함한 기판 전면에 LDD 구조를 위한 저농도의 제 2 도전형 불순물 이온을 주입하는 단계;
    상기 게이트 전극 좌우의 기판 내부에 제 1 도전형의 제 2 할로 이온 영역을 형성하는 단계;
    상기 게이트 전극을 포함한 기판 전면에 소스/드레인 형성용으로 고농도의 제 2 도전형 불순물 이온 주입 공정을 실시하여 고농도 이온 영역을 형성하는 단계;
    상기 기판 전면 상에 제 1 도전형의 불순물 이온을 주입하여 상기 고농도 이온 주입 영역과 상기 제 2 할로 이온 영역 사이의 기판 내부에 접합 보상 이온 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 할로 이온 영역을 형성하는 단계는,
    상기 제 1 도전형 불순물 이온을 상기 반도체 기판의 수직축에 대하여 하향 경사진 20∼40°의 각도로 주입하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 할로 이온 영역을 형성하는 단계는, 제 1 도전형의 불순물 이온을 10∼50KeV의 에너지로 1E13∼5E14 ions/cm2 의 농도로 기판 전면 상에 주입하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1 항에 있어서, 제 2 할로 이온 영역을 형성하는 단계는, 제 1 도전형의 불순물 이온을 5∼50KeV의 에너지로 5E13∼5E14 ions/cm2 의 농도로 기판 전면 상에 주입하는 것을 특징으로 하는 반도체 소자 제조방법.
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