JPH10275864A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 互いに異なる導電型の不純物の両方を含むポ
リＳｉ等の半導体材料とシリサイド等の金属系材料を積
層した構造を有する半導体装置を、不純物の相互拡散の
問題なく、スループットを低下させずに得る製造方法を
提供する。 【解決手段】 半導体基板１上に、互いに異なる導電
型を半導体材料に付与する第１，第２の不純物がその第
１，第２の領域に含まれた半導体材料層６と、金属系材
料層８とを積層した配線構造を備えた半導体装置の製造
方法において、第１の不純物を第１の領域の半導体材
料層上から半導体材料層に導入し、第２の不純物を第２
の領域の金属系材料層上から半導体材料層に導入する工
程とを有する。第１の不純物を第１の領域の半導体材
料層上から半導体材料層に導入し、第２の不純物を全領
域の金属系材料層上から半導体材料層に導入する工程と
を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上に、
半導体材料層と金属系材料層とを積層してなり、かつ該
半導体材料層には互いに異なる導電型を与える第１、第
２の不純物の両方が含まれる配線構造を備える半導体装
置の製造方法に関する。たとえば、ポリシリコンと金属
シリサイドとを積層した配線構造いわゆるポリサイド構
造や、ポリシリコンと金属とを積層した配線構造、ある
いは、ポリシリコンと金属化合物とを積層した配線構造
において、ポリシリコンにＮ型不純物とＰ型不純物との
両方が含まれる半導体装置について、両不純物が互いに
配線層中を拡散することにより生じる不都合を防止する
ようにした製造方法を提供するものである。本発明は、
たとえば、上記積層配線構造をＭＯＳＦＥＴのゲート電
極として用いるデュアルゲート（Ｄｕａｌ Ｇａｔｅ）
ＣＭＯＳの形成方法として好適に利用することができ
る。

【０００２】

【従来の技術】上記異なる導電型を与える第１、第２の
不純物の両方がたとえばポリシリコン中に含まれる構造
を有するたとえばＭＯＳＦＥＴにあっては、第１、第２
の不純物の相互拡散によるＭＯＳＦＥＴ特性の変動、ま
たボロン等の不純物の突き抜けによるＭＯＳＦＥＴ特性
の変動が生じることがあるという問題点がある。以下、
従来技術の問題点について、詳しく説明する。

【０００３】近年、半導体装置について、そのさらなる
微細化と、高性能化が要求されている。たとえば、ＮＭ
ＯＳＦＥＴとＰＭＯＳＦＥＴ両者で形成するＣＭＯＳ
は、低消費電力であり、かつ高速であるという特長を有
するため、メモリ・ロジックをはじめ、多くのＬＳＩ構
成デバイスとして広く用いられているが、このようなＣ
ＭＯＳについて、今後も、高集積化とともに、ＦＥＴゲ
ート長の微細化が行われている。

【０００４】ところで、従来、ＰＭＯＳＦＥＴのゲート
電極は、プロセスの簡略化、埋め込みチャネル型である
が故の高性能、等の理由から、ＮＭＯＳＦＥＴと同じ
く、Ｎ⁺ 型が用いられてきた。しかし、ディープサブミ
クロン世代以降は、埋め込みチャネル型では、短チャネ
ル効果の抑制が困難であり、よって表面チャネル型とな
るＰ⁺ 型ゲートの適用が有効である。

【０００５】

【発明が解決しようとする課題】ＮＭＯＳをＮ⁺ ゲート
とし、ＰＭＯＳをＰ⁺ ゲートとした異極性のゲートを作
るには、ゲート電極を構成するたとえばポリシリコン
に、Ｎ型には砒素やリンをイオン注入し、Ｐ型にはボロ
ンやＢＦ₂ をイオン注入するといったように、イオン注
入を打ち分けてこれを形成する場合が多い。しかし、ゲ
ート電極にポリシリコンと金属シリサイドとを積層した
配線構造いわゆるポリサイド構造や、ポリシリコンと金
属とを積層した配線構造を用いた場合、金属シリサイド
中の不純物の拡散速度がＳｉやＳｉＯ₂ に比較して非常
に速いため（拡散係数で約４桁速い）、Ｐ⁺ とＮ⁺ の不
純物が相互拡散してしまい、ポリシリコン中の不純物を
補償してしまうことになる。この現象によって、ポリシ
リコン中のフェルミレベルが変動したり、ゲート電圧印
加時にゲート電極が空乏化することによって、しきい値
電圧Ｖｔｈが変動し、デバイス特性の低下を生じること
がある。

【０００６】図１４を参照して、従来技術によるデュア
ルゲート（Ｄｕａｌ Ｇａｔｅ）ＣＭＯＳの形成方法に
ついて述べる。高融点金属シリサイドであるタングステ
ンシリサイド（ＷＳｉｘ）膜８とポリシリコン層６とか
らなるＷポリサイド構造において、ＮＭＯＳとＰＭＯＳ
のタングステンシリサイドには、それぞれＮ型（たとえ
ばリン）と、Ｐ型（たとえばボロン）の不純物がドーピ
ングされている。高温熱処理（たとえば活性化アニー
ル）を行うと、リンは矢印Ｉで示すようにタングステン
シリサイド８を拡散し、Ｐ型ゲート領域７Ｂのポリシリ
コンへ拡散し、ボロンは矢印ＩＩで示すようにタングス
テンシリサイド８を拡散し、Ｎ型ゲート領域７Ａのポリ
シリコンへ拡散する。したがって、ゲート電極中のフェ
ルミレベルが変動したり、ゲート電圧印加時にゲート電
極が空乏化することによって、しきい値電圧Ｖｔｈが変
動し、デバイス特性の低下させる傾向を生じる。また、
タングステンシリサイド中にフッ素が含まれている場合
には、フッ素がポリシリコンの結晶粒界を拡散してゲー
ト酸化膜に達し、ボロンの突き抜けが生じる。

【０００７】Ｐ⁺ とＮ⁺ の不純物の相互拡散を抑制する
ために、タングステンシリサイド中の拡散速度を減少さ
せる目的で、タングステンシリサイド（ＷＳｉｘ）の組
成をＳｉ過剰とする技術が報告されている。このメカニ
ズムは、ＷＳｉｘの組成をシリコンリッチとすること
で、タングステンの鎖状構造を崩し、拡散パスを無くす
というものである（Ｔ．Ｆｊｉｉ，ｅｔ．ａｌ．，“Ｄ
ｕａｌ（ｎ⁺ ／Ｐ⁺ ）Ｐｏｌｙｃｉｄｅ Ｇａｔｅ Ｔ
ｅｃｈｎｏｌｏｇｙ ｕｓｉｎｇ Ｓｉ−Ｒｉｃｈ Ｗ
Ｓｉｘ ｔｏ Ｅｘｔｅｒｍｉｎａｔｅ Ｌａｔｅｒａ
ｌ ＤｏｐａｎｔＤｉｆｆｕｓｉｏｎ”ｉｎ ＶＬＳＩ
Ｓｙｍｐ．Ｔｅｃｈ．Ｄｉｇ．，ｐ．１１７，（１９
９４））。しかし、シリコンの組成比を増加させると、
タングステンシリサイドの抵抗値が増加し、これによっ
て、配線抵抗の増大、回路動作の遅延等を生じさせるこ
とになるので、必ずしも得策ではない。

【０００８】また、ＷＳｉｘへ高濃度の不純物が拡散す
ることを防止するために、ポリシリコンへボロンやリン
をイオン注入した後、アニールによって不純物をポリシ
リコン中に拡散し、その後ＷＳｉｘを堆積する技術が、
本発明者により提案されている。しかしこの場合は、ポ
リシリコンへのイオン注入をＮ⁺ 領域、Ｐ⁺ 領域とで別
々に行ったり、Ｐ⁺ の不純物にボロンを用いる場合には
低加速エネルギーのイオン注入を行う等、スループット
を低下させるという傾向が生じ、さらなる改良が望まれ
る。

【０００９】また、従来技術においては、ゲートパター
ニングの際にはポリシリコン中の、Ｎ⁺ 、Ｐ⁺ の不純物
が活性化されているため、エッチングの際にＮ⁺ ／Ｐ⁺
のエッチングレートが異なり、Ｓｉ基板が掘れたり、残
渣が生じる問題が生じる。すなわち、図１５に示すの
は、シート抵抗に対するエッチング速度の変化を示す図
であるが、この図から、ポリシリコン中の不純物が活性
化されている場合、Ｎ⁺、Ｐ⁺ の不純物の導電型によ
り、エッチング速度が変わることがわかる。この図は、
ＳｉＨ₄ を用いるＬＰＣＶＤにより形成したポリシリコ
ンに、リンまたはボロンをイオン注入し、その後、１０
００℃で、熱処理時間を変えて、シート抵抗の異なる試
料を作成して、それらのエッチング速度を調べたもので
ある。すなわち、試料を容器内に入れ、Ｃｌ₂ ガスを導
入し、Ｈｇ−Ｘｅランプの紫外線を照射して、エッチン
グを行ったところ、伝導帯中の電子密度が高いほど、エ
ッチング速度が速いことがわかった。加工形状をＳＥＭ
により観察すると、ｎ型では、アンダーカットが生じ、
ｐ型では、光照射された部分のみ、エッチングされると
いう現象も起き、いずれにしても、不純物の導電型によ
り、エッチング加工の挙動が異なってしまうことがわか
る。

【００１０】

【課題を解決するための手段】本発明は前述の問題点に
鑑みて提案されたものであり、ポリシリコン等の半導体
材料と金属系材料（金属シリサイドや金属、金属化合物
等）を積層した構造で、互いに異なる導電型の不純物
（Ｎ⁺ 不純物とＰ⁺ 不純物）の両方がポリシリコン等の
半導体材料中に含まれる配線構造において、いずれかの
導電型の不純物、たとえばＮ⁺ 不純物、もしくはＰ⁺ 不
純物のどちらか一方を金属系材料（金属シリサイドや金
属、金属化合物等）上から導入する構成をとることによ
り、不純物の相互拡散による問題を、スループットを低
下させることなく解決するようにしたものである。

【００１１】本発明の半導体装置の製造方法に係る第１
の発明は、半導体基板上に、半導体材料層と、金属系材
料層とを積層した配線構造であって、かつ該半導体材料
層にはその第１の領域に第１の不純物が含まれ、その第
２の領域に第２の不純物が含まれ、該第１、第２の不純
物は互いに異なる導電型を半導体材料に付与するもので
ある配線構造を備えた半導体装置の製造方法において、
第１の不純物を第１の領域の半導体材料層上から半導体
材料層に導入する工程と、第２の不純物を第２の領域の
金属系材料層上から半導体材料層に導入する工程とを有
することを特徴とするものである。

【００１２】本発明の半導体装置の製造方法に係る第２
の発明は、半導体基板上に、半導体材料層と、金属系材
料層とを積層した配線構造であって、かつ該半導体材料
層にはその第１の領域に第１の不純物が含まれ、その第
２の領域に第２の不純物が含まれ、該第１、第２の不純
物は互いに異なる導電型を半導体材料に付与するもので
ある配線構造を備えた半導体装置の製造方法において、
第１の不純物を第１の領域の半導体材料層上から半導体
材料層に導入する工程と、第２の不純物を全領域の金属
系材料層上から半導体材料層に導入する工程とを有する
ことを特徴とするものである。

【００１３】上記第１の発明に係る製造方法は、第１の
不純物を第１の領域のポリシリコン上からドーピングす
る工程と、第２の不純物を第２の領域の金属シリサイド
や金属、金属化合物上からドーピングする工程とを備え
る態様で実施することができる。

【００１４】上記第１の発明に係る製造方法は、第１の
不純物を第１の領域のポリシリコン上からドーピングす
る工程と、第２の不純物を全領域の金属シリサイドや金
属、金属化合物上からドーピングする工程とを備える態
様で実施することができる。

【００１５】本発明の実施において、第１の不純物を第
１の領域のポリシリコン等の半導体材料上からドーピン
グする工程と、アニールによってこの第１の不純物をポ
リシリコン等中に拡散する工程とを有する態様をとるこ
とができる。

【００１６】上記第１の不純物がＮ型であり、第２の不
純物がＰ型である態様で実施することができる。

【００１７】この場合に、第２の不純物がボロンである
態様で実施することができる。

【００１８】第１の発明に係る半導体装置の製造方法に
よれば、ポリシリコン等の半導体材料と金属系材料を積
層した構造で、たとえばＮ⁺ 不純物とＰ⁺ 不純物の両方
がポリシリコン等の半導体材料中に含まれる配線構造に
おいて、第１の不純物を第１の領域の半導体材料層であ
るポリシリコン等上から導入（たとえばドーピング）す
る工程と、第２の不純物を第２の領域の金属系材料層上
（第２の領域の金属シリサイドや金属、金属化合物上）
から半導体材料層に導入（たとえばドーピング）する工
程とを有することで、不純物相互拡散によるしきい値Ｖ
ｔｈ変動を抑制しながら、第２の不純物をイオン注入す
る際には加速エネルギーを増加させることが可能であ
る。従って、イオン注入時間を削減でき、スループット
を向上することができる。

【００１９】第２の発明に係る半導体装置の製造方法に
よれば、ポリシリコン等の半導体材料と金属系材料を積
層した構造で、かつポリシリコン等の半導体材料層が２
層以上で形成されている構造において、第１の不純物を
第１の領域のポリシリコン等の半導体材料上から導入
（たとえばドーピング）する工程と、第２の不純物を全
領域の金属系材料上（全領域の金属シリサイドや金属、
金属化合物上）からドーピングする工程とを有すること
で、不純物相互拡散によるしきい値Ｖｔｈ変動を抑制し
ながら、第２の不純物をイオン注入する際には加速エネ
ルギーを増加させることが可能である。かつイオン注入
や他の方法によって不純物をドーピングする場合に、フ
ォトリソグラフィ工程を削減することが可能である。し
たがって、イオン注入時間・工程数を削減でき、スルー
プットを向上することができる

【００２０】第１の不純物を第１の領域のポリシリコン
上からドーピングする工程と、アニールによって第１の
不純物をポリシリコン中に拡散する工程とを有する態様
をとった場合、第１の不純物が金属系材料上へ拡散する
ことを抑制することが可能であり、不純物相互拡散によ
るしきい値Ｖｔｈ変動を抑制することができる。

【００２１】第１の不純物がＮ型であり、第２の不純物
がＰ型である構成によれば、不純物相互拡散によるしき
い値Ｖｔｈ変動を抑制することができるとともに、高キ
ャリア濃度のＮ⁺ ／Ｐ⁺ ポリシリコン等の半導体材料層
を形成することが可能であり、高性能なデュアルゲート
（Ｄｕａｌ Ｇａｔｅ）ＣＭＯＳＦＥＴを形成すること
ができる。

【００２２】第２の不純物（Ｐ型不純物）をボロンとす
ると、Ｐ⁺ ゲートにフッ素が含まれないので、ボロンの
ゲート酸化膜突き抜けを防止でき、しきい値Ｖｔｈ変動
を抑制することができる。また、ボロンをイオン注入す
る際には加速エネルギーを増加させることが可能であ
り、イオン注入時間を削減でき、スループットを向上す
ることができる。

【００２３】

【発明の実施の形態】以下本発明の好ましい実施の形態
について説明し、また、図面を参照して具体的な実施の
形態例を説明する。なお当然のことではあるが、本発明
は以下述べる具体的実施の形態例により限定を受けるも
のではない。

【００２４】実施の形態例１ 以下に、図１〜図５を用いて、本発明の第１の実施の形
態例について説明する。この実施の形態例は、本発明
を、ポリシリコンと金属シリサイドとを積層したポリサ
イド構造、特にタングステンポリサイド構造のデュアル
ゲート（ＤｕａｌＧａｔｅ）ＣＭＯＳの形成方法として
具体化したものである。

【００２５】以下、工程順に、図面を参照して、説明す
る。 （ａ）フィールド酸化、及びウェル形成の工程 図１を参照する。半導体基板、ここではＳｉ基板１上
に、ＬＯＣＯＳ法（例えば９５０℃におけるウェット酸
化による酸化領域形成法）によって、フィールド酸化膜
２を形成する。

【００２６】次に、ＮＭＯＳＦＥＴを形成する領域に、
ＰＷＥＬＬ領域形成やトランジスタのパンチスルー阻止
を目的とした埋め込み層形成のためのイオン注入やしき
い値Ｖｔｈ調整のためのイオン注入を行う。これにより
ＮＭＯＳチャンネル領域３が形成される。同様に、ＰＭ
ＯＳＦＥＴを形成する領域にＮＷＥＬＬ領域形成やトラ
ンジスタのパンチスルー阻止を目的とした埋め込み層形
成のためのイオン注入やしきい値Ｖｔｈ調整のためのイ
オン注入を行う。これによりＰＭＯＳチャンネル領域４
が形成される。

【００２７】（ｂ）ゲート酸化、ポリシリコン堆積、及
びＰ⁺ 領域の形成工程 図２を参照する。熱酸化、ここではピロジェニック酸化
（Ｈ₂ ／Ｏ₂ 雰囲気、８５０℃）により、ゲート酸化膜
５を、本例では６ｎｍ厚に形成する。

【００２８】ゲート材とするポリシリコンを、ここでは
減圧ＣＶＤ（たとえばＳｉＨ₄ を原料ガスとし、堆積温
度を５８０〜６２０℃とした減圧ＣＶＤ）により、本例
では５０〜２００ｎｍ堆積する。これによりポリシリコ
ン膜６を形成する。なおポリシリコンは、ａ−Ｓｉ（ア
モルファスシリコン）で形成することもできる。

【００２９】次に、フォトリソグラフィにより、パター
ニングを行ったレジストマスク（図示せず）により、Ｐ
ＭＯＳＦＥＴを形成する領域にのみ、Ｂ⁺ を、１〜１０
Ｅ１５／ｃｍ² の条件でイオン注入する。これにより、
Ｐ⁺ ゲート領域７を形成する。続いて、Ｎ₂ 中で８００
℃、１０分のアニールを行い、ボロンをポリシリコン中
に拡散する。アニールはＲＴＡで行うこともできる。

【００３０】（ｃ）シリサイド（ＷＳｉｘ）堆積、Ｎ⁺
領域形成、及びオフセット酸化膜形成の工程 図３を参照する。減圧ＣＶＤ（例えばＷＦ₆ ／ＳｉＣｌ
₂ Ｈ₂ を原料ガスとし、堆積温度を５８０とした減圧Ｃ
ＶＤ）によって、シリサイド、本例ではＷＳｉｘを、こ
こでは１００ｎｍ堆積する。これによりシリサイド膜８
を形成する。

【００３１】次に、シリサイド膜８（本例ではＷＳｉ
ｘ）上から、全面にＰｈｏｓ⁺ を、１〜１０Ｅ１５／ｃ
ｍ² の条件でイオン注入する。符号９で、Ｎ⁺ 領域（一
方の領域において、最終的に必要なリンの導入領域）を
示す。しかしここで、イオン注入は全面に行っているの
である。

【００３２】さらにその上に、ＣＶＤ（たとえばＳｉＨ
₄ ／Ｏ₂ を原料ガスとし、堆積温度を４２０℃としたＣ
ＶＤ）により、ＳｉＯ₂ をここでは１５０ｎｍ堆積し、
オフセット酸化膜付きのＷポリサイド配線層を形成す
る。符号１０により、オフセット酸化膜をなすＳｉＯ₂
膜を示す。

【００３３】（ｄ）ゲート電極形成工程 図４を参照する。フォトリソグラフィ法によってレジス
トパターニングを行った後、該レジストパターンをマス
クとして異方性エッチングによって、ゲート電極パター
ン１１を形成する。このときの異方性エッチングの手法
としては、たとえば、ＳｉＯ₂ に対してはフロロカーボ
ン系のガス、Ｗポリサイドに対してはＣｌ₂ ／Ｏ₂ をエ
ッチングガスとしたエッチングを採用することができ
る。

【００３４】このとき、リンの拡散は行っていないの
で、Ｎ⁺ 領域のエッチングレートが特に速くなることは
ない。したがって、Ｗポリサイドのエッチングの際に、
Ｎ⁺ ／Ｐ⁺ のエッチングレートの差が大きくなることは
ないので、Ｓｉ基板１が掘れたり、ポリシリコンの残渣
が生じることはない。

【００３５】（ｅ）ＭＯＳＦＥＴ形成工程 図５を参照する。上記ののち、Ａｓ⁺ を、たとえば２０
ｋｅＶ、５Ｅ１３／ｃｍ² の条件でイオン注入し、ＮＬ
ＤＤ領域１２を形成する。ＢＦ₂ ⁺ を、たとえば２０ｋ
ｅＶ、２Ｅ１３／ｃｍ² の条件でイオン注入し、ＰＬＤ
Ｄ領域１３を形成する。次いで、たとえば減圧ＣＶＤに
より、ＳｉＯ₂ を１５０ｎｍ堆積した後、異方性エッチ
ングを行うことによって、サイドウォール１４を形成す
る。

【００３６】次にＮＭＯＳにイオン注入を行い（たとえ
ばＡｓ⁺ を、２０ｋｅＶ、３Ｅ１５／ｃｍ² の条件でイ
オン注入する）、Ｎ型のソース／ドレイン領域１５を形
成し、ＰＭＯＳにイオン注入を行い（たとえばＢＦ₂ ⁺
を、２０ｋｅＶ、３Ｅ１５／ｃｍ² の条件でイオン注入
する）、Ｐ型のソース／ドレイン領域１６を形成する。

【００３７】次いで、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍ
ａｌ Ａｎｅａｌ）により、１０００℃、１０秒の条件
で不純物の活性化を行い、ＣＭＯＳＦＥＴを形成する。
このＲＴＡの際に、シリサイド膜（ここではＷＳｉｘ）
８中のリンが、ポリシリコン中に拡散して、ＮＭＯＳＦ
ＥＴ領域には、Ｎ⁺ ゲートが形成される。

【００３８】本実施の形態例では、Ｐ⁺ 領域でのボロン
は、シリサイド（ＷＳｉｘ）堆積前にポリシリコン中に
拡散しているので、ボロンのシリサイド（ＷＳｉｘ）を
介しての拡散は抑制できる。また、シリサイド（ＷＳｉ
ｘ）膜８中のリンが、ポリシリコン中に拡散して行く
が、ボロン濃度を高く設定しておけば、拡散による補償
でＮ⁺ 化することはない。よって、不純物の相互拡散に
よるしきい値Ｖｔｈの変動は抑制できる。

【００３９】さらに、リンのイオン注入は全面に行って
いるので、従来技術に比較して、フォトリソグラフィ工
程を削減することが可能である。

【００４０】なお、上記実施の形態例ではリンのドーピ
ングをイオン注入によって行ったが、他の手段、たとえ
ば、ＰＳＧ等からの固相拡散や、あるいは、気相拡散に
よって、リンの導入を行うことも可能である。その他、
各構成を、適宜の他の手段を用いて実施してよいこと
は、当然である。

【００４１】実施の形態例２ 上記実施の形態例１では、ＰＭＯＳ領域のポリシリコン
にのみ、Ｂ⁺ をイオン注入し、タングステンシリサイド
上からリンのドーピングを行ったが、逆に、ＮＭＯＳ領
域のポリシリコンにのみ、Ｐｈｏｓ⁺ をイオン注入し、
タングステンシリサイド上からボロンのドーピングを行
うようにすることも可能であり、この実施の形態例２
は、そのような形態を採用したものである。以下に、図
６〜図９を用いて、本発明の第２の実施の形態例につい
て説明する。この実施の形態例も、基本的に本発明を、
ポリシリコンと金属シリサイドとを積層したポリサイド
構造、特にタングステンポリサイド構造のデュアルゲー
ト（Ｄｕａｌ Ｇａｔｅ）ＣＭＯＳの形成方法として具
体化したものである。

【００４２】以下、工程順に、図面を参照して、説明す
る。 （ａ）フィールド酸化、及びウェル形成の工程 この工程については、実施の形態例１と同様である（図
１参照）。

【００４３】（ｂ）ゲート酸化、ポリシリコン堆積、及
びＮ⁺ 領域の形成工程 図６を参照する。熱酸化、ここではピロジェニック酸化
（Ｈ₂ ／Ｏ₂ 雰囲気、８５０℃）により、ゲート酸化膜
５を、本例では６ｎｍ厚に形成する。

【００４４】ゲート材とするポリシリコンを、ここでは
減圧ＣＶＤ（たとえばＳｉＨ₄ を原料ガスとし、堆積温
度を５８０〜６２０℃とした減圧ＣＶＤ）により、本例
では５０〜２００ｎｍ堆積する。これによりポリシリコ
ン膜６を形成する。なおポリシリコンは、ａ−Ｓｉ（ア
モルファスシリコン）で形成することもできる。

【００４５】次に、フォトリソグラフィにより、パター
ニングを行ったレジストマスク（図示せず）により、本
例ではここで、ＮＭＯＳＦＥＴを形成する領域にのみ、
Ｐｈｏｓ⁺ を、１〜１０Ｅ１５／ｃｍ² の条件でイオン
注入する。これにより、Ｎ⁺ゲート領域７ａを形成す
る。続いて、Ｎ₂ 中で８００℃、１０分のアニールを行
い、リンをポリシリコン中に拡散する。アニールは、Ｒ
ＴＡで行うこともできる。

【００４６】（ｃ）シリサイド（ＷＳｉｘ）堆積、Ｐ⁺
領域形成、及びオフセット酸化膜形成の工程 図７を参照する。減圧ＣＶＤ（例えばＷＦ₆ ／ＳｉＣｌ
₂ Ｈ₂ を原料ガスとし、堆積温度を５８０とした減圧Ｃ
ＶＤ）によって、シリサイド、本例ではＷＳｉｘを、こ
こでは１００ｎｍ堆積する。これによりシリサイド膜８
を形成する。

【００４７】その上に、ＣＶＤ（たとえばＳｉＨ₄ ／Ｏ
₂ ／Ｂ₂ Ｈ₆ を原料ガスとし、堆積温度を４２０℃とし
たＣＶＤ）により、ＢＳＧをここでは１５０ｎｍ堆積
し、オフセット酸化膜（特に本例では、不純物含有酸化
膜）付きのＷポリサイド配線層を形成する。符号１０ａ
により、不純物拡散源を兼ねたオフセット酸化膜をなす
ＢＳＧ膜を示す。

【００４８】（ｄ）ゲート電極形成工程 図８を参照する。フォトリソグラフィ法によってレジス
トパターニングを行った後、該レジストパターンをマス
クとして異方性エッチングによって、ゲート電極パター
ン１１を形成する。このときの異方性エッチングの手法
としては、たとえば、ＳｉＯ₂ に対してはフロロカーボ
ン系のガス、Ｗポリサイドに対してはＣｌ₂ ／Ｏ₂ をエ
ッチングガスとしたエッチングを採用することができ
る。

【００４９】このとき、ボロンの拡散は行っていないの
で、Ｐ⁺ 領域のエッチングレートが特に遅くなることは
ない。したがって、Ｗポリサイドのエッチングの際に、
Ｎ⁺/P⁺ のエッチングレートの差が大きくなることはな
いので、Ｓｉ基板１が掘れたり、ポリシリコンの残渣が
生じることはない。

【００５０】（ｅ）ＭＯＳＦＥＴ形成工程 図９を参照する。上記ののち、Ａｓ⁺ を、たとえば２０
ｋｅＶ、５Ｅ１３／ｃｍ² の条件でイオン注入し、ＮＬ
ＤＤ領域１２を形成する。ＢＦ₂ ⁺ を、たとえば２０ｋ
ｅＶ、２Ｅ１３／ｃｍ² の条件でイオン注入し、ＰＬＤ
Ｄ領域１３を形成する。次いで、たとえば減圧ＣＶＤに
より、ＳｉＯ₂ を１５０ｎｍ堆積した後、異方性エッチ
ングを行うことによって、サイドウォール１４を形成す
る。

【００５１】次にＮＭＯＳにイオン注入を行い（たとえ
ばＡｓ⁺ を、２０ｋｅＶ、３Ｅ１５／ｃｍ² の条件でイ
オン注入する）、Ｎ型のソース／ドレイン領域１５を形
成し、ＰＭＯＳにイオン注入を行い（たとえばＢＦ₂ ⁺
を、２０ｋｅＶ、３Ｅ１５／ｃｍ² の条件でイオン注入
する）、Ｐ型のソース／ドレイン領域１６を形成する。

【００５２】次いで、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍ
ａｌ Ａｎｅａｌ）により、１０００℃、１０秒の条件
で不純物の活性化を行い、ＣＭＯＳＦＥＴを形成する。
このＲＴＡの際に、不純物拡散源を兼ねたオフセット酸
化膜１０ａであるＢＳＧ中のボロンが、ポリシリコン膜
６中に拡散して、ＰＭＯＳＦＥＴ領域にはＰ⁺ ゲートが
形成される。

【００５３】本実施の形態例では、Ｎ⁺ 領域のリンは、
シリサイド（ＷＳｉｘ）堆積前にポリシリコン中に拡散
しているので、リンのシリサイド（ＷＳｉｘ）を介して
のＰ⁺ 領域への拡散は抑制できる。また、ＢＳＧ中のボ
ロンがポリシリコン中に拡散して行くが、リンの濃度を
高く設定しておけば、拡散による補償でＰ⁺ 化すること
はない。よって、不純物の相互拡散によるしきい値Ｖｔ
ｈの変動は抑制できる。

【００５４】そのほか、本実施の形態例では、上述した
実施の形態例１と同様の具体的効果を得ることができ
る。

【００５５】実施の形態例３ 上記実施の形態例２では、ボロンのドーピングを、不純
物含有膜特に不純物含有酸化膜（具体的にはＢＳＧ）か
らの固相拡散によって行った。これに対し、この実施の
形態例３では、シリサイド特にタングステンシリサイド
上から、ボロンの全面イオン注入を行う形態をとる。以
下に、図１０〜図１３を用いて、本発明の第３の実施の
形態例について説明する。この実施の形態例も、基本的
に本発明を、ポリシリコンと金属シリサイドとを積層し
たポリサイド構造、特にタングステンポリサイド構造の
デュアルゲート（Ｄｕａｌ Ｇａｔｅ）ＣＭＯＳの形成
方法として具体化したものである。

【００５６】以下、工程順に、図面を参照して、説明す
る。 （ａ）フィールド酸化、及びウェル形成の工程 この工程については、実施の形態例１と同様である（図
１参照）。

【００５７】（ｂ）ゲート酸化、ポリシリコン堆積、及
びＮ⁺ 領域の形成工程 図１０を参照する。熱酸化、ここではピロジェニック酸
化（Ｈ₂ ／Ｏ₂ 雰囲気、８５０℃）により、ゲート酸化
膜５を、本例では６ｎｍ厚に形成する。

【００５８】ゲート材とするポリシリコンを、ここでは
減圧ＣＶＤ（たとえばＳｉＨ₄ を原料ガスとし、堆積温
度を５８０〜６２０℃とした減圧ＣＶＤ）により、本例
では５０〜２００ｎｍ堆積する。これによりポリシリコ
ン膜６を形成する。なおポリシリコンは、ａ−Ｓｉ（ア
モルファスシリコン）で形成することもできる。

【００５９】次に、フォトリソグラフィにより、パター
ニングを行ったレジストマスク（図示せず）により、Ｎ
ＭＯＳＦＥＴを形成する領域にのみ、Ｐｈｏｓ⁺ を、１
〜１０Ｅ１５／ｃｍ² の条件でイオン注入する。これに
より、Ｎ⁺ ゲート領域７ｂを形成する。続いて、Ｎ₂ 中
で８００℃、１０分のアニールを行い、リンをポリシリ
コン中に拡散する。アニールはＲＴＡで行うこともでき
る。

【００６０】（ｃ）シリサイド（ＷＳｉｘ）堆積、及び
オフセット酸化膜形成の工程 図１１を参照する。減圧ＣＶＤ（例えばＷＦ₆ ／ＳｉＣ
ｌ₂ Ｈ₂ を原料ガスとし、堆積温度を５８０とした減圧
ＣＶＤ）によって、シリサイド、本例ではＷＳｉｘを、
ここでは１００ｎｍ厚に堆積する。これによりシリサイ
ド膜８を形成する。

【００６１】次に、シリサイド膜８（本例ではＷＳｉ
ｘ）上から、全面にＢ⁺ を、１〜１０Ｅ１５／ｃｍ² の
条件でイオン注入する。このイオン注入によるＰ⁺ 領域
を、符号９ｂで示す。

【００６２】さらにその上に、ＣＶＤ（たとえばＳｉＨ
₄ ／Ｏ₂ を原料ガスとし、堆積温度を４２０℃としたＣ
ＶＤ）により、ＳｉＯ₂ をここでは１５０ｎｍ堆積し、
オフセット酸化膜付きのＷポリサイド配線層を形成す
る。符号１０により、オフセット酸化膜をなすＳｉＯ₂
膜を示す。

【００６３】（ｄ）ゲート電極形成工程 図１２を参照する。フォトリソグラフィ法によってレジ
ストパターニングを行った後、該レジストパターンをマ
スクとして異方性エッチングによって、ゲート電極パタ
ーン１１を形成する。このときの異方性エッチングの手
法としては、たとえば、ＳｉＯ₂ に対してはフロロカー
ボン系のガス、Ｗポリサイドに対してはＣｌ₂ ／Ｏ₂ を
エッチングガスとしたエッチングを採用することができ
る。

【００６４】このとき、ボロンの拡散は行っていないの
で、Ｐ⁺ 領域のエッチングレートが特に遅くなることは
ない。したがって、Ｗポリサイドのエッチングの際に、
Ｎ⁺／Ｐ⁺ のエッチングレートの差が大きくなることは
ないので、Ｓｉ基板１が掘れたり、ポリシリコンの残渣
が生じることはない。

【００６５】（ｅ）ＭＯＳＦＥＴ形成工程 図１３を参照する。上記ののち、Ａｓ⁺ を、たとえば２
０ｋｅＶ、５Ｅ１３／ｃｍ² の条件でイオン注入し、Ｎ
ＬＤＤ領域１２を形成する。ＢＦ₂ ⁺ を、たとえば２０
ｋｅＶ、２Ｅ１３／ｃｍ² の条件でイオン注入し、ＰＬ
ＤＤ領域１３を形成する。次いで、たとえば減圧ＣＶＤ
により、ＳｉＯ₂ を１５０ｎｍ堆積した後、異方性エッ
チングを行うことによって、サイドウォール１４を形成
する。

【００６６】次にＮＭＯＳにイオン注入を行い（たとえ
ばＡｓ⁺ を、２０ｋｅＶ、３Ｅ１５／ｃｍ² の条件でイ
オン注入する）、Ｎ型のソース／ドレイン領域１５を形
成し、ＰＭＯＳにイオン注入を行い（たとえばＢＦ₂ ⁺
を、２０ｋｅＶ、３Ｅ１５／ｃｍ² の条件でイオン注入
する）、Ｐ型のソース／ドレイン領域１６を形成する。

【００６７】次いで、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍ
ａｌ Ａｎｅａｌ）により、１０００℃、１０秒の条件
で不純物の活性化を行い、ＣＭＯＳＦＥＴを形成する。
このＲＴＡの際に、シリサイド膜（ここではＷＳｉｘ）
中のＰ⁺ 領域９ｂ（図１１参照）中のボロンが、ポリシ
リコン中に拡散して、ＰＭＯＳＦＥＴ領域には、Ｐ⁺ゲ
ートが形成される。

【００６８】本実施の形態例では、Ｎ⁺ 領域のリンは、
シリサイド（ＷＳｉｘ）堆積前にポリシリコン中に拡散
しているので、リンのシリサイド（ＷＳｉｘ）を介して
のＰ⁺ 領域への拡散は抑制できる。また、シリサイド
（ＷＳｉｘ）中のボロンがポリシリコン中に拡散して行
くが、リンの濃度を高く設定しておけば、拡散による補
償でＰ⁺ 化することはない。よって、不純物の相互拡散
によるしきい値Ｖｔｈの変動は抑制できる。

【００６９】さらに、ボロンのドーピンブをイオン注入
によって行う際、シリサイド（ＷＳｉｘ）上からイオン
注入できるので、ポリシリコン上からイオン注入する場
合に比較して、高加速エネルギ化を行うことが可能であ
り、イオン注入時間を短縮できる。

【００７０】実施の形態例４ ここでは、金属系材料として、シリサイドに代えて、金
属であるタングステン（Ｗ）を用いて、その他は、上記
実施の形態例と同様に実施した。これにより、上記各実
施の形態例と同様の効果が得られた。また、モリブデン
（Ｍｏ）を用いて同様に実施したところ、同様の効果が
得られた。

【００７１】実施の形態例５ ここでは、金属系材料として、シリサイドに代えて、金
属化合物であるチタンナイトライド（ＴｉＮ）を用い
て、その他は、上記実施の形態例と同様に実施した。こ
れにより、上記各実施の形態例と同様の効果が得られ
た。

【００７２】

【発明の効果】本発明に係る半導体装置の製造方法によ
れば、ポリシリコンと、金属シリサイドや、金属、金属
化合物を積層した構造であり、かつ互いに異なる導電型
の不純物（たとえばＮ⁺ 不純物とＰ⁺ 不純物）の両方が
ポリシリコンに含まれる構造を有する半導体装置を形成
する際に、不純物導入の際の（たとえばＮ⁺ もしくはＰ
⁺ ドーピングの際の）、フォトリソグラフィ工程やイオ
ン注入工程などの時間を削減しながら、しかも、不純物
の相互拡散を抑制できる。また、エッチングの際に、互
いに異なる導電型の不純物が導入されたポリシリコン
（Ｎ⁺ ／Ｐ⁺ ポリシリコン）が同時には存在しないの
で、エッチングレートの差による基板の掘れや、ポリシ
リコン残差が生じることが防止できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態例１の工程を順に断面図
で示すものである（１）。

【図２】 本発明の実施の形態例１の工程を順に断面図
で示すものである（２）。

【図３】 本発明の実施の形態例１の工程を順に断面図
で示すものである（３）。

【図４】 本発明の実施の形態例１の工程を順に断面図
で示すものである（４）。

【図５】 本発明の実施の形態例１の工程を順に断面図
で示すものである（５）。

【図６】 本発明の実施の形態例２の工程を順に断面図
で示すものである（１）。

【図７】 本発明の実施の形態例２の工程を順に断面図
で示すものである（２）。

【図８】 本発明の実施の形態例２の工程を順に断面図
で示すものである（３）。

【図９】 本発明の実施の形態例２の工程を順に断面図
で示すものである（４）。

【図１０】 本発明の実施の形態例３の工程を順に断面
図で示すものである（１）。

【図１１】 本発明の実施の形態例３の工程を順に断面
図で示すものである（２）。

【図１２】 本発明の実施の形態例３の工程を順に断面
図で示すものである（３）。

【図１３】 本発明の実施の形態例３の工程を順に断面
図で示すものである（４）。

【図１４】 従来技術の工程を断面図で示すものであ
る。

【図１５】 従来技術の問題点を説明するための図であ
り、シート抵抗に対するエッチング速度の変化を示す図
である。

【符号の説明】

１・・・半導体基体（シリコン等の基板）、２・・・素
子分離領域（ＬＯＣＯＳ ＳｉＯ₂ ）、３・・・Ｎ型Ｍ
ＯＳＦＥＴ領域、４・・・Ｐ型ＭＯＳＦＥＴ領域、５・
・・ゲート絶縁膜（ＳｉＯ₂ ）、６・・・半導体材料層
（ポリシリコン膜）、７・・・Ｐ⁺ ゲート領域、７ａ，
７ｂ・・・Ｎ⁺ ゲート領域、８・・・金属系材料層（シ
リサイド層、ＷＳｉｘ膜）、９・・・Ｎ⁺ 領域、９ｂ・
・・Ｐ⁺領域、１０・・・オフセット酸化膜（Ｓｉ
Ｏ₂ ）、１０ａ・・・（不純物拡散源を兼ねる）オフセ
ット酸化膜（ＢＳＧ）、１１・・・ゲート電極パター
ン、１２，１３・・・ＬＤＤ、１４・・・サイドウォー
ル（ＳｉＯ₂ ）、１５，１６・・・ソース／ドレイン。

Claims (12)

【特許請求の範囲】
1. 【請求項１】半導体基板上に、半導体材料層と、金属系
   材料層とを積層した配線構造であって、かつ該半導体材
   料層にはその第１の領域に第１の不純物が含まれ、その
   第２の領域に第２の不純物が含まれ、該第１、第２の不
   純物は互いに異なる導電型を半導体材料に付与するもの
   である配線構造を備えた半導体装置の製造方法におい
   て、 第１の不純物を第１の領域の半導体材料層上から半導体
   材料層に導入する工程と、 第２の不純物を第２の領域の金属系材料層上から半導体
   材料層に導入する工程とを有することを特徴とする半導
   体装置の製造方法。
2. 【請求項２】金属系材料層は、金属シリサイド、金属、
   または金属化合物から形成される層であることを特徴と
   する請求項１に記載の半導体装置の製造方法。
3. 【請求項３】半導体材料層は、ポリシリコン層であるこ
   とを特徴とする請求項１に記載の半導体装置の製造方
   法。
4. 【請求項４】第１の領域の半導体材料層上から半導体材
   料層に導入した第１の不純物を、熱処理により半導体材
   料層中に拡散する工程を有することを特徴とする請求項
   １に記載の半導体装置の製造方法。
5. 【請求項５】第１の不純物は半導体材料にＮ⁺ 型の導電
   型を付与するものであり、 第２の不純物は半導体材料にＰ⁺ 型の導電型を付与する
   ものであることを特徴とする請求項１に記載の半導体装
   置の製造方法。
6. 【請求項６】第２の不純物がボロンであることを特徴と
   する請求項１に記載の半導体装置の製造方法。
7. 【請求項７】半導体基板上に、半導体材料層と、金属系
   材料層とを積層した配線構造であって、かつ該半導体材
   料層にはその第１の領域に第１の不純物が含まれ、その
   第２の領域に第２の不純物が含まれ、該第１、第２の不
   純物は互いに異なる導電型を半導体材料に付与するもの
   である配線構造を備えた半導体装置の製造方法におい
   て、 第１の不純物を第１の領域の半導体材料層上から半導体
   材料層に導入する工程と、 第２の不純物を全領域の金属系材料層上から半導体材料
   層に導入する工程とを有することを特徴とする半導体装
   置の製造方法。
8. 【請求項８】金属系材料層は、金属シリサイド、金属、
   または金属化合物から形成される層であることを特徴と
   する請求項７に記載の半導体装置の製造方法。
9. 【請求項９】半導体材料層は、ポリシリコン層であるこ
   とを特徴とする請求項７に記載の半導体装置の製造方
   法。
10. 【請求項１０】第１の領域の半導体材料層上から半導体
    材料層に導入した第１の不純物を、熱処理により半導体
    材料層中に拡散する工程を有することを特徴とする請求
    項７に記載の半導体装置の製造方法。
11. 【請求項１１】第１の不純物は半導体材料にＮ型の導電
    型を付与するものであり、 第２の不純物は半導体材料にＰ型の導電型を付与するも
    のであることを特徴とする請求項７に記載の半導体装置
    の製造方法。
12. 【請求項１２】第２の不純物がボロンであることを特徴
    とする請求項７に記載の半導体装置の製造方法。