JP2980497B2 - 誘電体分離型バイポーラトランジスタの製造方法 - Google Patents
誘電体分離型バイポーラトランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、誘電体分離型バイポー
ラトランジスタの製造方法に係り、特に基板接着技術を
用いて形成した接着型半導体基板上に完全誘電体分離型
高速バイポーラトランジスタを形成する方法に関する。
ラトランジスタの製造方法に係り、特に基板接着技術を
用いて形成した接着型半導体基板上に完全誘電体分離型
高速バイポーラトランジスタを形成する方法に関する。
【０００２】
【従来の技術】近年、Ｓｉバイポーラトランジスタの高
速化を達成する手段として、素子間およびコレクタ／基
板間の接合容量を低減するためにＳＯＩ（Silicon On I
nsulator）構造を用いた完全誘電体分離型のバイポーラ
素子が提案されている。
速化を達成する手段として、素子間およびコレクタ／基
板間の接合容量を低減するためにＳＯＩ（Silicon On I
nsulator）構造を用いた完全誘電体分離型のバイポーラ
素子が提案されている。
【０００３】従来、ＳＯＩ構造を実現する方法の一つと
して、２枚のウェーハのうちの片側、もしくは両方の表
面にＳｉ酸化膜を形成し、表面同士を接触させて高温熱
処理することによりウェーハを接着し、その後片面をエ
ッチング研磨することにより接着型半導体基板を得る方
法が提案されている。
して、２枚のウェーハのうちの片側、もしくは両方の表
面にＳｉ酸化膜を形成し、表面同士を接触させて高温熱
処理することによりウェーハを接着し、その後片面をエ
ッチング研磨することにより接着型半導体基板を得る方
法が提案されている。
【０００４】しかし、この方法は、接着後のウェーハの
片面を研磨する際にＳＯＩ膜厚がばらつくという問題が
ある。このばらつきにより、完成状態でのコレクタ層の
深さのばらつきが発生し、コレクタ抵抗の制御が困難に
なる。バイポーラトランジスタの高速化を考えた場合、
コレクタ抵抗の低減化は重要であり、これを達成するた
めに薄いエピタキシャル成長層を用いることが有利であ
るが、前記コレクタ抵抗のばらつきは高速素子を均一性
よく形成する際に致命的な欠点となる。
片面を研磨する際にＳＯＩ膜厚がばらつくという問題が
ある。このばらつきにより、完成状態でのコレクタ層の
深さのばらつきが発生し、コレクタ抵抗の制御が困難に
なる。バイポーラトランジスタの高速化を考えた場合、
コレクタ抵抗の低減化は重要であり、これを達成するた
めに薄いエピタキシャル成長層を用いることが有利であ
るが、前記コレクタ抵抗のばらつきは高速素子を均一性
よく形成する際に致命的な欠点となる。
【０００５】
【発明が解決しようとする課題】上記したように従来提
案されている接着型半導体基板上に完全誘電体分離型の
バイポーラトランジスタを形成する方法は、ＳＯＩ膜厚
のばらつきにより、コレクタ層の深さのばらつきが発生
し、コレクタ抵抗の制御が困難になり、高速素子を均一
性よく形成することが困難であるという問題があった。
案されている接着型半導体基板上に完全誘電体分離型の
バイポーラトランジスタを形成する方法は、ＳＯＩ膜厚
のばらつきにより、コレクタ層の深さのばらつきが発生
し、コレクタ抵抗の制御が困難になり、高速素子を均一
性よく形成することが困難であるという問題があった。
【０００６】
【０００７】本発明は上記の問題点を解決すべくなされ
たもので、接着型半導体基板を用いて、再現性よく完全
誘電体分離型高速バイポーラ構造を実現し得る誘電体分
離型バイポーラトランジスタの製造方法を提供すること
を目的とする。
たもので、接着型半導体基板を用いて、再現性よく完全
誘電体分離型高速バイポーラ構造を実現し得る誘電体分
離型バイポーラトランジスタの製造方法を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明の誘電体分離型バ
イポーラトランジスタの製造方法は、Ｓｉ基板上にＳｉ
Ｇｅ混晶層、Ｎ型不純物を含むＳｉ層、高濃度のＮ型不
純物を含むＳｉＧｅ混晶層、高濃度のＮ型不純物を含む
Ｓｉ層の順番でエピタキシャル成長された第１の基板を
形成する工程と、Ｓｉ基板からなる第２の基板を形成す
る工程と、上記第１の基板の表面および第２の基板の表
面の少なくとも一方にＳｉ酸化膜を形成する工程と、上
記少なくとも一方にＳｉ酸化膜が形成された２枚の基板
をお互いの表面同士を接触させて高温熱処理を行うこと
により接着させる工程と、この後、前記第１の基板の裏
面側を前記ＳｉＧｅ混晶層が露出するまで選択的にエッ
チングする工程と、この後、前記第１の基板のＳｉＧｅ
混晶層を前記Ｎ型不純物を含むＳｉ層が露出するまで選
択的にエッチングする工程と、上記エッチングにより露
出したＮ型不純物を含むＳｉ層のうちでバイポーラトラ
ンジスタのベース／エミッタおよびコレクタとなる領域
に第１の絶縁膜を形成する工程と、この第１の絶縁膜を
マスクとして前記Ｎ型不純物を含むＳｉ層を前記高濃度
のＮ型不純物を含むＳｉＧｅ混晶層をエッチングストッ
パーとして選択的にエッチングする工程と、素子分離領
域以外の領域に第２の絶縁膜を形成する工程と、この第
２の絶縁膜をマスクとして前記高濃度のＮ型不純物を含
むＳｉＧｅ混晶層、高濃度のＮ型不純物を含むＳｉ層を
エッチングする工程と、前記第１、第２の絶縁膜を剥離
した後、第３の絶縁膜を全面に厚く堆積させ、前記ベー
ス／エミッタおよびコレクタとなる領域が露出するまで
均一にエッチングする工程とを具備することを特徴とす
る。
イポーラトランジスタの製造方法は、Ｓｉ基板上にＳｉ
Ｇｅ混晶層、Ｎ型不純物を含むＳｉ層、高濃度のＮ型不
純物を含むＳｉＧｅ混晶層、高濃度のＮ型不純物を含む
Ｓｉ層の順番でエピタキシャル成長された第１の基板を
形成する工程と、Ｓｉ基板からなる第２の基板を形成す
る工程と、上記第１の基板の表面および第２の基板の表
面の少なくとも一方にＳｉ酸化膜を形成する工程と、上
記少なくとも一方にＳｉ酸化膜が形成された２枚の基板
をお互いの表面同士を接触させて高温熱処理を行うこと
により接着させる工程と、この後、前記第１の基板の裏
面側を前記ＳｉＧｅ混晶層が露出するまで選択的にエッ
チングする工程と、この後、前記第１の基板のＳｉＧｅ
混晶層を前記Ｎ型不純物を含むＳｉ層が露出するまで選
択的にエッチングする工程と、上記エッチングにより露
出したＮ型不純物を含むＳｉ層のうちでバイポーラトラ
ンジスタのベース／エミッタおよびコレクタとなる領域
に第１の絶縁膜を形成する工程と、この第１の絶縁膜を
マスクとして前記Ｎ型不純物を含むＳｉ層を前記高濃度
のＮ型不純物を含むＳｉＧｅ混晶層をエッチングストッ
パーとして選択的にエッチングする工程と、素子分離領
域以外の領域に第２の絶縁膜を形成する工程と、この第
２の絶縁膜をマスクとして前記高濃度のＮ型不純物を含
むＳｉＧｅ混晶層、高濃度のＮ型不純物を含むＳｉ層を
エッチングする工程と、前記第１、第２の絶縁膜を剥離
した後、第３の絶縁膜を全面に厚く堆積させ、前記ベー
ス／エミッタおよびコレクタとなる領域が露出するまで
均一にエッチングする工程とを具備することを特徴とす
る。
【０００９】
【００１０】
【作用】本発明の誘電体分離型高速バイポーラトランジ
スタの製造方法では、予めＳｉＧｅ混晶層、コレクタ層
（Ｎ- Ｓｉ／Ｎ+ ＳｉＧｅ／Ｎ+ Ｓｉ層) をエピ成長さ
せた第１のＳｉ基板と第２のＳｉ基板のうち、どちらか
一方、もしくは両方の基板の表面にＳｉＯ2 層を形成
し、お互いの基板の表面同士を接触させ、高温熱処理す
ることにより２枚の基板を接着させ、第１の基板の裏面
側から片面をエッチングする際にＳｉＧｅ層をエッチン
グストッパーとして用い、均一な厚さの素子形成層を有
する接着型半導体基板を形成する。そして、この接着型
半導体基板上にバイポーラトランジスタを形成する際、
Ｎ- Ｓｉ／Ｎ+ ＳｉＧｅ／Ｎ+ Ｓｉ層、Ｎ- 層の部分に
それぞれ対応して深いトレンチ、浅いトレンチとして選
択的に溝を掘り絶縁膜を埋め込むことにより二重トレン
チ構造の素子分離領域を形成している。
スタの製造方法では、予めＳｉＧｅ混晶層、コレクタ層
（Ｎ- Ｓｉ／Ｎ+ ＳｉＧｅ／Ｎ+ Ｓｉ層) をエピ成長さ
せた第１のＳｉ基板と第２のＳｉ基板のうち、どちらか
一方、もしくは両方の基板の表面にＳｉＯ2 層を形成
し、お互いの基板の表面同士を接触させ、高温熱処理す
ることにより２枚の基板を接着させ、第１の基板の裏面
側から片面をエッチングする際にＳｉＧｅ層をエッチン
グストッパーとして用い、均一な厚さの素子形成層を有
する接着型半導体基板を形成する。そして、この接着型
半導体基板上にバイポーラトランジスタを形成する際、
Ｎ- Ｓｉ／Ｎ+ ＳｉＧｅ／Ｎ+ Ｓｉ層、Ｎ- 層の部分に
それぞれ対応して深いトレンチ、浅いトレンチとして選
択的に溝を掘り絶縁膜を埋め込むことにより二重トレン
チ構造の素子分離領域を形成している。
【００１１】
【００１２】このように、均一な厚さの素子形成層を有
する接着型半導体基板を用いることにより、コレクタ／
基板間容量、コレクタ／ベース間容量を低減すると同時
にコレクタ抵抗ばらつきも低減できる。
する接着型半導体基板を用いることにより、コレクタ／
基板間容量、コレクタ／ベース間容量を低減すると同時
にコレクタ抵抗ばらつきも低減できる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）乃至（ｅ）は、本発明の実施例
に係る誘電体分離型バイポーラトランジスタの製造方法
について説明するためのもので、接着型半導体基板の製
造工程を示している。
に説明する。図１（ａ）乃至（ｅ）は、本発明の実施例
に係る誘電体分離型バイポーラトランジスタの製造方法
について説明するためのもので、接着型半導体基板の製
造工程を示している。
【００１４】まず、図１（ａ）に示すように、Ｓｉ基板
１１上にＳｉＧｅ混晶層１２、Ｎ-Ｓｉ層１３、Ｎ+ Ｓ
ｉＧｅ混晶層１４、Ｎ+ Ｓｉ層１５の順番でエピタキシ
ャル成長させた第１の基板１０を形成する。上記各層１
２〜１５の膜厚は、各対応して１００ｎｍ、８００ｎ
ｍ、１００ｎｍ、１０００ｎｍ程度が適当である。
１１上にＳｉＧｅ混晶層１２、Ｎ-Ｓｉ層１３、Ｎ+ Ｓ
ｉＧｅ混晶層１４、Ｎ+ Ｓｉ層１５の順番でエピタキシ
ャル成長させた第１の基板１０を形成する。上記各層１
２〜１５の膜厚は、各対応して１００ｎｍ、８００ｎ
ｍ、１００ｎｍ、１０００ｎｍ程度が適当である。
【００１５】なお、上記ＳｉＧｅ混晶層１２の形成に際
して、後述するようなＳｉに対するエッチング選択比お
よび良質なエピ成長層を得るための臨界膜厚を考慮して
ＳｉＧｅ混晶層１２中のＧｅ組成比を決定する必要があ
る。
して、後述するようなＳｉに対するエッチング選択比お
よび良質なエピ成長層を得るための臨界膜厚を考慮して
ＳｉＧｅ混晶層１２中のＧｅ組成比を決定する必要があ
る。
【００１６】Ｇｅ組成比については、Ｇｅ濃度が高いほ
どＳｉに対するエッチング選択比が大きくなるが、一方
では、図３に示すようにＧｅ濃度が高いほどエピ成長の
際の臨界膜厚（ミスフィット転位フリーで成長できる最
大膜厚）も減少していく傾向にある。なお、図３は、Ｇ
ｅ濃度とＳｉ1-x Ｇｅx エピ成長層の臨界膜厚との関係
について発表されている測定データの一例を示した特性
図である。
どＳｉに対するエッチング選択比が大きくなるが、一方
では、図３に示すようにＧｅ濃度が高いほどエピ成長の
際の臨界膜厚（ミスフィット転位フリーで成長できる最
大膜厚）も減少していく傾向にある。なお、図３は、Ｇ
ｅ濃度とＳｉ1-x Ｇｅx エピ成長層の臨界膜厚との関係
について発表されている測定データの一例を示した特性
図である。
【００１７】上記したような特性から分かるように、単
純にＧｅ組成比を大きくするのではなく、例えば本実施
例のようにＳｉＧｅ混晶層１２の膜厚を１００ｎｍとし
ている場合に良質なエピ成長層を得るためにはＧｅ組成
比を約２０％以下にしておく必要がある。
純にＧｅ組成比を大きくするのではなく、例えば本実施
例のようにＳｉＧｅ混晶層１２の膜厚を１００ｎｍとし
ている場合に良質なエピ成長層を得るためにはＧｅ組成
比を約２０％以下にしておく必要がある。
【００１８】一方、図１（ｂ）に示すように、Ｓｉ基板
２１上に約１〜１．５μｍのＳｉＯ2 層２２を形成した
第２の基板２０を用意する。上記ＳｉＯ2 層２１は、熱
酸化膜でもＣＶＤ（化学気相成長）法による酸化膜でも
構わない。高温熱処理を避けたい場合は、ＣＶＤ法によ
る酸化膜を用いた方法が有利である。
２１上に約１〜１．５μｍのＳｉＯ2 層２２を形成した
第２の基板２０を用意する。上記ＳｉＯ2 層２１は、熱
酸化膜でもＣＶＤ（化学気相成長）法による酸化膜でも
構わない。高温熱処理を避けたい場合は、ＣＶＤ法によ
る酸化膜を用いた方法が有利である。
【００１９】次に、図１（ｃ）に示すように、前記第１
の基板１０の表面と第２の基板２０の表面を接触させ
て、１０００℃、Ｎ2 、３０分程度の高温熱処理を行な
うことにより２枚の基板１０、２０を接着させ、接着ウ
ェーハ２３を形成する。
の基板１０の表面と第２の基板２０の表面を接触させ
て、１０００℃、Ｎ2 、３０分程度の高温熱処理を行な
うことにより２枚の基板１０、２０を接着させ、接着ウ
ェーハ２３を形成する。
【００２０】その後、図１（ｄ）に示すように、第１の
基板１０の裏面側から接着ウェーハ２３を研磨してい
く。この時、研磨ばらつきが発生し易い機械的研磨は第
１の基板１０に形成したＳｉＧｅ混晶層１２が露出しな
い程度まで行い、その後は選択エッチングを行う。
基板１０の裏面側から接着ウェーハ２３を研磨してい
く。この時、研磨ばらつきが発生し易い機械的研磨は第
１の基板１０に形成したＳｉＧｅ混晶層１２が露出しな
い程度まで行い、その後は選択エッチングを行う。
【００２１】この選択エッチングは、Ｓｉ／ＳｉＧｅの
エッチング速度が異なるエッチング液を用いて、Ｓｉ基
板１１／ＳｉＧｅ混晶層１２の界面付近でエッチングが
止まるようにする。この時、ＳｉＧｅ混晶層１２に対し
てＳｉ基板１１を選択的にエッチングするためのエッチ
ング液としては、ＫＯＨ、Ｋ2 Ｃｒ2 Ｏ7 、プロパノー
ル（Propanol）の混合溶液が適当であり、選択比として
は１７〜２０程度が得られる（参考文献；Appl. Phys.
Lett. 、56、373 - 375 （1990））。
エッチング速度が異なるエッチング液を用いて、Ｓｉ基
板１１／ＳｉＧｅ混晶層１２の界面付近でエッチングが
止まるようにする。この時、ＳｉＧｅ混晶層１２に対し
てＳｉ基板１１を選択的にエッチングするためのエッチ
ング液としては、ＫＯＨ、Ｋ2 Ｃｒ2 Ｏ7 、プロパノー
ル（Propanol）の混合溶液が適当であり、選択比として
は１７〜２０程度が得られる（参考文献；Appl. Phys.
Lett. 、56、373 - 375 （1990））。
【００２２】さらに、表面に露出したＳｉＧｅ混晶層１
２をその下層のＮ- Ｓｉ層１３に対して選択的にエッチ
ングを行うことにより、図１（ｅ）に示すように、ＳＯ
Ｉ構造の接着型半導体基板２４が得られる。
２をその下層のＮ- Ｓｉ層１３に対して選択的にエッチ
ングを行うことにより、図１（ｅ）に示すように、ＳＯ
Ｉ構造の接着型半導体基板２４が得られる。
【００２３】この時、使用するエッチング液としては、
ＨＦ、Ｈ2 Ｏ2 、ＣＨ3 ＣＯＯＨの混合溶液が適当であ
る（参考文献；J. Electrochem. Soc.、138 、202-204
（1991））。また、Ｎ- Ｓｉ層１３に対するＳｉＧｅ混
晶層１２のエッチング速度の選択比は、Ｇｅ組成比にも
依存するが、Ｇｅ組成比が２０％程度の場合で約２０程
度以上が得られる。また、この時のエッチング方法とし
ては、ウェットエッチング以外にもドライエッチングを
用いて選択エッチングを行うことも可能である。
ＨＦ、Ｈ2 Ｏ2 、ＣＨ3 ＣＯＯＨの混合溶液が適当であ
る（参考文献；J. Electrochem. Soc.、138 、202-204
（1991））。また、Ｎ- Ｓｉ層１３に対するＳｉＧｅ混
晶層１２のエッチング速度の選択比は、Ｇｅ組成比にも
依存するが、Ｇｅ組成比が２０％程度の場合で約２０程
度以上が得られる。また、この時のエッチング方法とし
ては、ウェットエッチング以外にもドライエッチングを
用いて選択エッチングを行うことも可能である。
【００２４】この段階で得られたＳＯＩ構造の素子形成
層の膜厚均一性は、エピ成長時の状態がほぼそのまま維
持されるため、エピ成長時に枚葉式装置を用いるなどし
て均一性の良いエピ成長を行いさえすれば、素子形成層
の膜厚均一性が非常に良いＳＯＩ構造の接着型半導体基
板２４が得られる。
層の膜厚均一性は、エピ成長時の状態がほぼそのまま維
持されるため、エピ成長時に枚葉式装置を用いるなどし
て均一性の良いエピ成長を行いさえすれば、素子形成層
の膜厚均一性が非常に良いＳＯＩ構造の接着型半導体基
板２４が得られる。
【００２５】なお、接着ウェーハ２３を形成する際、第
１の基板１０と表面にＳｉＯ２ 層２２が形成された第
２の基板２０とを接着したが、これに限らず、第１の基
板１０の表面にＳｉＯ２ 層を形成しておき、表面にＳ
ｉＯ２ 層が形成されていない第２の基板の表面と接触
させて接着することによっても可能である。また、第１
の基板１０の表面にＳｉＯ２ 層を形成しておき、表面
にＳｉＯ２ 層２２が形成された第２の基板２０とＳｉ
Ｏ２ 面同士を接触させることによっても可能である。
但し、この場合、接着後のウェーハの反りが大きくな
る。
１の基板１０と表面にＳｉＯ２ 層２２が形成された第
２の基板２０とを接着したが、これに限らず、第１の基
板１０の表面にＳｉＯ２ 層を形成しておき、表面にＳ
ｉＯ２ 層が形成されていない第２の基板の表面と接触
させて接着することによっても可能である。また、第１
の基板１０の表面にＳｉＯ２ 層を形成しておき、表面
にＳｉＯ２ 層２２が形成された第２の基板２０とＳｉ
Ｏ２ 面同士を接触させることによっても可能である。
但し、この場合、接着後のウェーハの反りが大きくな
る。
【００２６】図２（ａ）乃至（ｄ）は、本発明の誘電体
分離型バイポーラトランジスタの製造方法に係る製造工
程の一例を示している。前記したような製造方法により
製造された図１（ｅ）に示すような接着型半導体基板２
４上にバイポーラトランジスタを形成する際、まず、図
２（ａ）に示すように、後でエミッタ／ベースおよびコ
レクタとなる素子活性領域１３ａ、１３ｂ上に第１の絶
縁膜パターン３１を形成し、この絶縁膜パターン３１を
マスクとしてＮ- Ｓｉ層１３をＮ+ ＳｉＧｅ混晶層１４
が露出するまでエッチングすることにより、浅いトレン
チ３２を形成する。
分離型バイポーラトランジスタの製造方法に係る製造工
程の一例を示している。前記したような製造方法により
製造された図１（ｅ）に示すような接着型半導体基板２
４上にバイポーラトランジスタを形成する際、まず、図
２（ａ）に示すように、後でエミッタ／ベースおよびコ
レクタとなる素子活性領域１３ａ、１３ｂ上に第１の絶
縁膜パターン３１を形成し、この絶縁膜パターン３１を
マスクとしてＮ- Ｓｉ層１３をＮ+ ＳｉＧｅ混晶層１４
が露出するまでエッチングすることにより、浅いトレン
チ３２を形成する。
【００２７】上記絶縁膜パターン３１の材料としては、
ＳｉＯ2 、ＳｉＮ等が適当であり、その成膜方法として
は、ＣＶＤ法が望ましい。また、上記Ｎ- Ｓｉ層１３の
エッチング方法としては、パターン変換差を考えた場
合、ＲＩＥ（反応性イオンエッチング）法を用いること
が適当である。
ＳｉＯ2 、ＳｉＮ等が適当であり、その成膜方法として
は、ＣＶＤ法が望ましい。また、上記Ｎ- Ｓｉ層１３の
エッチング方法としては、パターン変換差を考えた場
合、ＲＩＥ（反応性イオンエッチング）法を用いること
が適当である。
【００２８】その後、図２（ｂ）に示すように、素子分
離領域以外の部分に第２の絶縁膜パターン３３を形成
し、この絶縁膜パターン３３をマスクとして前記Ｎ+ Ｓ
ｉＧｅ混晶層１４、Ｎ+ Ｓｉ層１５を完全にエッチング
除去することにより、深いトレンチ３４を形成する。こ
こでも、異方性エッチングを行う必要があるため、ＲＩ
Ｅ法を用いることが望ましい。
離領域以外の部分に第２の絶縁膜パターン３３を形成
し、この絶縁膜パターン３３をマスクとして前記Ｎ+ Ｓ
ｉＧｅ混晶層１４、Ｎ+ Ｓｉ層１５を完全にエッチング
除去することにより、深いトレンチ３４を形成する。こ
こでも、異方性エッチングを行う必要があるため、ＲＩ
Ｅ法を用いることが望ましい。
【００２９】さらに、前記第２の絶縁膜パターン３３お
よび第１の絶縁膜パターン３１を剥離した後、図２
（ｃ）に示すように、前記浅いトレンチ３２、深いトレ
ンチ３４を埋め込むために厚い絶縁膜（例えばＳｉＯ2
膜）３５を堆積し、その後、レジストエッチバック法あ
るいはポリッシング法を用いて素子活性領域１３ａ、１
３ｂが露出するまで平坦化を行う。以上の工程により、
二重トレンチ構造を有する完全誘電体分離型高速バイポ
ーラの素子分離構造が完成する。
よび第１の絶縁膜パターン３１を剥離した後、図２
（ｃ）に示すように、前記浅いトレンチ３２、深いトレ
ンチ３４を埋め込むために厚い絶縁膜（例えばＳｉＯ2
膜）３５を堆積し、その後、レジストエッチバック法あ
るいはポリッシング法を用いて素子活性領域１３ａ、１
３ｂが露出するまで平坦化を行う。以上の工程により、
二重トレンチ構造を有する完全誘電体分離型高速バイポ
ーラの素子分離構造が完成する。
【００３０】その後、通常の工程により、図２（ｄ）に
示すように、コレクタ引き出し電極４１、ベース引き出
し電極４２、層間絶縁膜（ＣＶＤＳｉＯ2 膜）４３、エ
ミッタ開口部、Ｎ型不純物を含むエミッタ拡散用ポリシ
リコン４４を形成した後、エミッタ拡散を行ってエミッ
タ／ベース領域１３ａにエミッタ領域（図示せず）を形
成する。さらに、ベース開口部、コレクタ開口部を形成
した後、金属配線層を形成してパターニングし、ベース
電極（配線）４５、エミッタ電極（配線）４６、コレク
タ電極（配線）４７を形成することにより、完全誘電体
分離型高速ＮＰＮトランジスタが形成される。
示すように、コレクタ引き出し電極４１、ベース引き出
し電極４２、層間絶縁膜（ＣＶＤＳｉＯ2 膜）４３、エ
ミッタ開口部、Ｎ型不純物を含むエミッタ拡散用ポリシ
リコン４４を形成した後、エミッタ拡散を行ってエミッ
タ／ベース領域１３ａにエミッタ領域（図示せず）を形
成する。さらに、ベース開口部、コレクタ開口部を形成
した後、金属配線層を形成してパターニングし、ベース
電極（配線）４５、エミッタ電極（配線）４６、コレク
タ電極（配線）４７を形成することにより、完全誘電体
分離型高速ＮＰＮトランジスタが形成される。
【００３１】なお、図２（ｄ）中、コレクタ領域１３ｂ
とＮ+ ＳｉＧｅ層１４とＮ+ Ｓｉ層１５はコレクタ層を
形成している。また、Ｃｊｃはコレクタ・ベース間容
量、Ｃｊｓは基板／コレクタ間容量、ｒｃはコレクタ抵
抗である。
とＮ+ ＳｉＧｅ層１４とＮ+ Ｓｉ層１５はコレクタ層を
形成している。また、Ｃｊｃはコレクタ・ベース間容
量、Ｃｊｓは基板／コレクタ間容量、ｒｃはコレクタ抵
抗である。
【００３２】以上のようなバイポーラトランジスタの構
造によれば、素子形成層の膜厚均一性が非常に良いＳＯ
Ｉ構造の接着型半導体基板２４上に形成されているの
で、完成状態でのコレクタ層（Ｎ- Ｓｉ／Ｎ+ ＳｉＧｅ
／Ｎ+ Ｓｉ) の深さのばらつきが少なく、コレクタ抵抗
およびそのばらつき、コレクタ／基板間容量Ｃｊｓ、コ
レクタ／ベース間容量Ｃｊｃのばらつきを同時に低減で
きるので、バイポーラトランジスタの高速化を実現する
ことができる。
造によれば、素子形成層の膜厚均一性が非常に良いＳＯ
Ｉ構造の接着型半導体基板２４上に形成されているの
で、完成状態でのコレクタ層（Ｎ- Ｓｉ／Ｎ+ ＳｉＧｅ
／Ｎ+ Ｓｉ) の深さのばらつきが少なく、コレクタ抵抗
およびそのばらつき、コレクタ／基板間容量Ｃｊｓ、コ
レクタ／ベース間容量Ｃｊｃのばらつきを同時に低減で
きるので、バイポーラトランジスタの高速化を実現する
ことができる。
【００３３】
【発明の効果】上述したように本発明によれば、バイポ
ーラトランジスタの高速化の際に問題となるコレクタ／
基板間容量、コレクタ／ベース間容量、コレクタ抵抗お
よびそのばらつきを同時に低減できる完全誘電体分離型
高速バイポーラトランジスタの構造を実現することがで
きる。
ーラトランジスタの高速化の際に問題となるコレクタ／
基板間容量、コレクタ／ベース間容量、コレクタ抵抗お
よびそのばらつきを同時に低減できる完全誘電体分離型
高速バイポーラトランジスタの構造を実現することがで
きる。
【図１】本発明の接着型半導体基板の製造方法の第１実
施例に係る工程を示す断面図。
施例に係る工程を示す断面図。
【図２】本発明の誘電体分離型バイポーラトランジスタ
の製造方法に係る工程の一例を示す断面図。
の製造方法に係る工程の一例を示す断面図。
【図３】図１の工程で形成するＳｉＧｅ混晶層中のＧｅ
濃度とＳｉ1-x Ｇｅx エピ成長層の臨界膜厚との関係に
ついて発表されている測定データの一例を示した特性
図。
濃度とＳｉ1-x Ｇｅx エピ成長層の臨界膜厚との関係に
ついて発表されている測定データの一例を示した特性
図。
１０…第１の基板、１１…Ｓｉ基板、１２…ＳｉＧｅ混
晶層、１３…Ｎ- Ｓｉ層、１３ａ…エミッタ／ベース領
域、１３ｂ…コレクタ領域、１４…Ｎ+ ＳｉＧｅ混晶
層、１５…Ｎ+ Ｓｉ層、２０…第２の基板、２１…Ｓｉ
基板、２２…ＳｉＯ2 層、２３…接着ウェーハ、２４…
ＳＯＩ構造の接着型半導体基板、３１…第１の絶縁膜パ
ターン、３２…浅いトレンチ、３３…第２の絶縁膜パタ
ーン、３４…深いトレンチ、３５…絶縁膜、４１…コレ
クタ引き出し電極、４２…ベース引き出し電極、４３…
層間絶縁膜、４４…エミッタ拡散用ポリシリコン、４５
…ベース電極（配線）、４６…エミッタ電極（配線）、
４７…コレクタ電極（配線）。
晶層、１３…Ｎ- Ｓｉ層、１３ａ…エミッタ／ベース領
域、１３ｂ…コレクタ領域、１４…Ｎ+ ＳｉＧｅ混晶
層、１５…Ｎ+ Ｓｉ層、２０…第２の基板、２１…Ｓｉ
基板、２２…ＳｉＯ2 層、２３…接着ウェーハ、２４…
ＳＯＩ構造の接着型半導体基板、３１…第１の絶縁膜パ
ターン、３２…浅いトレンチ、３３…第２の絶縁膜パタ
ーン、３４…深いトレンチ、３５…絶縁膜、４１…コレ
クタ引き出し電極、４２…ベース引き出し電極、４３…
層間絶縁膜、４４…エミッタ拡散用ポリシリコン、４５
…ベース電極（配線）、４６…エミッタ電極（配線）、
４７…コレクタ電極（配線）。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 27/12 H01L 21/302 H01L 21/3065 H01L 21/461
Claims (1)
- 【請求項１】 Ｓｉ基板上にＳｉＧｅ混晶層、Ｎ型不純
物を含むＳｉ層、高濃度のＮ型不純物を含むＳｉＧｅ混
晶層、高濃度のＮ型不純物を含むＳｉ層の順番でエピタ
キシャル成長された第１の基板を形成する工程と、 Ｓｉ基板からなる第２の基板を形成する工程と、 上記第１の基板の表面および第２の基板の表面の少なく
とも一方にＳｉ酸化膜を形成する工程と、 上記少なくとも一方にＳｉ酸化膜が形成された２枚の基
板をお互いの表面同士を接触させて高温熱処理を行うこ
とにより接着させる工程と、 この後、前記第１の基板の裏面側を前記ＳｉＧｅ混晶層
が露出するまで選択的にエッチングする工程と、 この後、前記第１の基板のＳｉＧｅ混晶層を前記Ｎ型不
純物を含むＳｉ層が露出するまで選択的にエッチングす
る工程と、 上記エッチングにより露出したＮ型不純物を含むＳｉ層
のうちでバイポーラトランジスタのベース／エミッタお
よびコレクタとなる領域に第１の絶縁膜を形成する工程
と、 この第１の絶縁膜をマスクとして前記Ｎ型不純物を含む
Ｓｉ層を前記高濃度のＮ型不純物を含むＳｉＧｅ混晶層
をエッチングストッパーとして選択的にエッチングする
工程と、 素子分離領域以外の領域に第２の絶縁膜を形成する工程
と、 この第２の絶縁膜をマスクとして前記高濃度のＮ型不純
物を含むＳｉＧｅ混晶層、高濃度のＮ型不純物を含むＳ
ｉ層をエッチングする工程と、 前記第１、第２の絶縁膜を剥離した後、第３の絶縁膜を
全面に厚く堆積させ、前記ベース／エミッタおよびコレ
クタとなる領域が露出するまで均一にエッチングする工
程とを具備することを特徴とする誘電体分離型バイポー
ラトランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5284780A JP2980497B2 (ja) | 1993-11-15 | 1993-11-15 | 誘電体分離型バイポーラトランジスタの製造方法 |
| US08/340,361 US5476813A (en) | 1993-11-15 | 1994-11-14 | Method of manufacturing a bonded semiconductor substrate and a dielectric isolated bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5284780A JP2980497B2 (ja) | 1993-11-15 | 1993-11-15 | 誘電体分離型バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142502A JPH07142502A (ja) | 1995-06-02 |
| JP2980497B2 true JP2980497B2 (ja) | 1999-11-22 |
Family
ID=17682924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5284780A Expired - Fee Related JP2980497B2 (ja) | 1993-11-15 | 1993-11-15 | 誘電体分離型バイポーラトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5476813A (ja) |
| JP (1) | JP2980497B2 (ja) |
Families Citing this family (67)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354695A (en) | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
| US6714625B1 (en) | 1992-04-08 | 2004-03-30 | Elm Technology Corporation | Lithography device for semiconductor circuit pattern generation |
| JPH0831791A (ja) * | 1994-07-11 | 1996-02-02 | Mitsubishi Electric Corp | 半導体層の製造方法 |
| US5915167A (en) | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| US6107653A (en) | 1997-06-24 | 2000-08-22 | Massachusetts Institute Of Technology | Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization |
| US5882987A (en) * | 1997-08-26 | 1999-03-16 | International Business Machines Corporation | Smart-cut process for the production of thin semiconductor material films |
| JP2998724B2 (ja) | 1997-11-10 | 2000-01-11 | 日本電気株式会社 | 張り合わせｓｏｉ基板の製造方法 |
| US7227176B2 (en) | 1998-04-10 | 2007-06-05 | Massachusetts Institute Of Technology | Etch stop layer system |
| FR2794893B1 (fr) | 1999-06-14 | 2001-09-14 | France Telecom | Procede de fabrication d'un substrat de silicium comportant une mince couche d'oxyde de silicium ensevelie |
| JP2001036054A (ja) * | 1999-07-19 | 2001-02-09 | Mitsubishi Electric Corp | Ｓｏｉ基板の製造方法 |
| US6690043B1 (en) * | 1999-11-26 | 2004-02-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6503773B2 (en) | 2000-01-20 | 2003-01-07 | Amberwave Systems Corporation | Low threading dislocation density relaxed mismatched epilayers without high temperature growth |
| US6602613B1 (en) | 2000-01-20 | 2003-08-05 | Amberwave Systems Corporation | Heterointegration of materials using deposition and bonding |
| US6750130B1 (en) | 2000-01-20 | 2004-06-15 | Amberwave Systems Corporation | Heterointegration of materials using deposition and bonding |
| US6548375B1 (en) * | 2000-03-16 | 2003-04-15 | Hughes Electronics Corporation | Method of preparing silicon-on-insulator substrates particularly suited for microwave applications |
| US6437375B1 (en) * | 2000-06-05 | 2002-08-20 | Micron Technology, Inc. | PD-SOI substrate with suppressed floating body effect and method for its fabrication |
| US6573126B2 (en) | 2000-08-16 | 2003-06-03 | Massachusetts Institute Of Technology | Process for producing semiconductor article using graded epitaxial growth |
| JP3998408B2 (ja) | 2000-09-29 | 2007-10-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6890835B1 (en) * | 2000-10-19 | 2005-05-10 | International Business Machines Corporation | Layer transfer of low defect SiGe using an etch-back process |
| US20020100942A1 (en) * | 2000-12-04 | 2002-08-01 | Fitzgerald Eugene A. | CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
| US6649480B2 (en) | 2000-12-04 | 2003-11-18 | Amberwave Systems Corporation | Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6703688B1 (en) | 2001-03-02 | 2004-03-09 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6724008B2 (en) | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6723661B2 (en) | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| WO2002082514A1 (en) | 2001-04-04 | 2002-10-17 | Massachusetts Institute Of Technology | A method for semiconductor device fabrication |
| JP2002305293A (ja) * | 2001-04-06 | 2002-10-18 | Canon Inc | 半導体部材の製造方法及び半導体装置の製造方法 |
| US6748994B2 (en) | 2001-04-11 | 2004-06-15 | Avery Dennison Corporation | Label applicator, method and label therefor |
| DE10124030A1 (de) * | 2001-05-16 | 2002-11-21 | Atmel Germany Gmbh | Verfahren zur Herstellung eines Silizium-Wafers |
| US6642154B2 (en) * | 2001-07-05 | 2003-11-04 | The Regents Of The University Of California | Method and apparatus for fabricating structures using chemically selective endpoint detection |
| JP2005504436A (ja) | 2001-09-21 | 2005-02-10 | アンバーウェーブ システムズ コーポレイション | 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。 |
| WO2003028106A2 (en) | 2001-09-24 | 2003-04-03 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| US6642536B1 (en) * | 2001-12-17 | 2003-11-04 | Advanced Micro Devices, Inc. | Hybrid silicon on insulator/bulk strained silicon technology |
| JP2003249641A (ja) * | 2002-02-22 | 2003-09-05 | Sharp Corp | 半導体基板、その製造方法及び半導体装置 |
| AU2003222003A1 (en) | 2002-03-14 | 2003-09-29 | Amberwave Systems Corporation | Methods for fabricating strained layers on semiconductor substrates |
| JP2003297848A (ja) * | 2002-04-01 | 2003-10-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004014856A (ja) * | 2002-06-07 | 2004-01-15 | Sharp Corp | 半導体基板の製造方法及び半導体装置の製造方法 |
| US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US7307273B2 (en) | 2002-06-07 | 2007-12-11 | Amberwave Systems Corporation | Control of strain in device layers by selective relaxation |
| US7615829B2 (en) | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
| US7335545B2 (en) | 2002-06-07 | 2008-02-26 | Amberwave Systems Corporation | Control of strain in device layers by prevention of relaxation |
| US20030227057A1 (en) | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
| US7074623B2 (en) | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
| AU2003247513A1 (en) | 2002-06-10 | 2003-12-22 | Amberwave Systems Corporation | Growing source and drain elements by selecive epitaxy |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| JP4421811B2 (ja) * | 2002-06-25 | 2010-02-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| AU2003255254A1 (en) | 2002-08-08 | 2004-02-25 | Glenn J. Leedy | Vertical system integration |
| EP1530800B1 (en) | 2002-08-23 | 2016-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor heterostructures having reduced dislocation pile-ups and related methods |
| AU2003270040A1 (en) * | 2002-08-29 | 2004-03-19 | Massachusetts Institute Of Technology | Fabrication method for a monocrystalline semiconductor layer on a substrate |
| US7594967B2 (en) | 2002-08-30 | 2009-09-29 | Amberwave Systems Corporation | Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy |
| EP1588406B1 (en) | 2003-01-27 | 2019-07-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures with structural homogeneity |
| WO2004081982A2 (en) | 2003-03-07 | 2004-09-23 | Amberwave Systems Corporation | Shallow trench isolation process |
| US7662701B2 (en) | 2003-05-21 | 2010-02-16 | Micron Technology, Inc. | Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers |
| US7538010B2 (en) * | 2003-07-24 | 2009-05-26 | S.O.I.Tec Silicon On Insulator Technologies | Method of fabricating an epitaxially grown layer |
| FR2857983B1 (fr) * | 2003-07-24 | 2005-09-02 | Soitec Silicon On Insulator | Procede de fabrication d'une couche epitaxiee |
| US7153753B2 (en) * | 2003-08-05 | 2006-12-26 | Micron Technology, Inc. | Strained Si/SiGe/SOI islands and processes of making same |
| US7319530B1 (en) * | 2004-03-29 | 2008-01-15 | National Semiconductor Corporation | System and method for measuring germanium concentration for manufacturing control of BiCMOS films |
| US7393733B2 (en) | 2004-12-01 | 2008-07-01 | Amberwave Systems Corporation | Methods of forming hybrid fin field-effect transistor structures |
| US20060113603A1 (en) * | 2004-12-01 | 2006-06-01 | Amberwave Systems Corporation | Hybrid semiconductor-on-insulator structures and related methods |
| US7262112B2 (en) * | 2005-06-27 | 2007-08-28 | The Regents Of The University Of California | Method for producing dislocation-free strained crystalline films |
| US8007675B1 (en) * | 2005-07-11 | 2011-08-30 | National Semiconductor Corporation | System and method for controlling an etch process for a single crystal having a buried layer |
| US7544584B2 (en) | 2006-02-16 | 2009-06-09 | Micron Technology, Inc. | Localized compressive strained semiconductor |
| TW200809980A (en) * | 2006-03-10 | 2008-02-16 | Koninkl Philips Electronics Nv | Method of manufacturing a bipolar transistor |
| US7772060B2 (en) * | 2006-06-21 | 2010-08-10 | Texas Instruments Deutschland Gmbh | Integrated SiGe NMOS and PMOS transistors |
| FR2955205B1 (fr) * | 2009-12-16 | 2012-09-21 | St Microelectronics Sa | Dispositif microelectronique, en particulier capteur d'image a illumination par la face arriere et procede de fabrication |
| FR3125631B1 (fr) * | 2021-07-23 | 2025-01-31 | Commissariat Energie Atomique | Procede de fabrication d’un substrat semi-conducteur sur isolant de type soi ou sigeoi par besoi et structure pour fabriquer un tel substrat |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4601779A (en) * | 1985-06-24 | 1986-07-22 | International Business Machines Corporation | Method of producing a thin silicon-on-insulator layer |
| US4771016A (en) * | 1987-04-24 | 1988-09-13 | Harris Corporation | Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor |
| US4897362A (en) * | 1987-09-02 | 1990-01-30 | Harris Corporation | Double epitaxial method of fabricating semiconductor devices on bonded wafers |
| JP2617798B2 (ja) * | 1989-09-22 | 1997-06-04 | 三菱電機株式会社 | 積層型半導体装置およびその製造方法 |
| US5013681A (en) * | 1989-09-29 | 1991-05-07 | The United States Of America As Represented By The Secretary Of The Navy | Method of producing a thin silicon-on-insulator layer |
| JPH0719737B2 (ja) * | 1990-02-28 | 1995-03-06 | 信越半導体株式会社 | Ｓ０１基板の製造方法 |
| TW211621B (ja) * | 1991-07-31 | 1993-08-21 | Canon Kk | |
| JP3261685B2 (ja) * | 1992-01-31 | 2002-03-04 | キヤノン株式会社 | 半導体素子基体及びその作製方法 |
| US5366924A (en) * | 1992-03-16 | 1994-11-22 | At&T Bell Laboratories | Method of manufacturing an integrated circuit including planarizing a wafer |
| US5276338A (en) * | 1992-05-15 | 1994-01-04 | International Business Machines Corporation | Bonded wafer structure having a buried insulation layer |
| US5234535A (en) * | 1992-12-10 | 1993-08-10 | International Business Machines Corporation | Method of producing a thin silicon-on-insulator layer |
| US5344524A (en) * | 1993-06-30 | 1994-09-06 | Honeywell Inc. | SOI substrate fabrication |
| US5310451A (en) * | 1993-08-19 | 1994-05-10 | International Business Machines Corporation | Method of forming an ultra-uniform silicon-on-insulator layer |
-
1993
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-
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