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KR100555518B1 - 이중 게이트 전계 효과 트랜지스터 및 그 제조방법 - Google Patents

이중 게이트 전계 효과 트랜지스터 및 그 제조방법 Download PDF

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KR100555518B1
KR100555518B1 KR1020030064153A KR20030064153A KR100555518B1 KR 100555518 B1 KR100555518 B1 KR 100555518B1 KR 1020030064153 A KR1020030064153 A KR 1020030064153A KR 20030064153 A KR20030064153 A KR 20030064153A KR 100555518 B1 KR100555518 B1 KR 100555518B1
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gate oxide
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요시다마코토
박태서
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삼성전자주식회사
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Abstract

이중 게이트 전계 효과 트랜지스터 및 그것의 제조방법에 대하여 개시한다. 본 발명에 의한 이중 게이트 전계 효과 트랜지스터의 제조방법에 의하면, 실리콘 기판을 식각하여 핀을 임의의 개수만큼 형성한 다음, 이 부분을 실리콘질화물과 같은 절연물질로 마스크한 다음, 이 마스크를 이용하여 소자 격리를 위한 트렌치 형성 및 STI 형성 공정을 진행한다. 그리고, 계속해서 하드 마스크막을 제거하고, 핀이 양측면에 게이트 산화막을 형성한 다음, 게이트 라인 형성 공정을 진행한다. 그리고, 본 발명에 의하면, 핀이 돌출되어 있지 않은 실리콘 기판 상에는 실리콘 산화막을 두껍게 형성함으로써, 게이트에 문턱 전압 이상의 전압을 인가하더라도 실리콘 산화막의 하부에는 채널이 형성되지 않도록 한다.
반도체, 트랜지스터, 이중 게이트, 단채널 효과

Description

이중 게이트 전계 효과 트랜지스터 및 그 제조방법{Double gate field effect transistor and manufacturing method for the same}
도 1a는 본 발명의 일 실시예에 따른 이중 게이트 전계 효과 트랜지스터에 대한 평면 레이아웃이다.
도 1b는 도 1a의 A-A'라인을 따라 취한 단면도이다.
도 2 내지 도 18은 본 발명의 일 실시예에 따른 이중 게이트 전계 효과 트랜지스터의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 벌크 기판 상에 형성된 이중 게이트 전계 효과 트랜지스터(double gate FETs) 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라서, 금속-산화막-반도체 전계 효과 트랜지스터(MOSFET)의 크기가 지속적으로 작아지고 있다. 평면 트랜지스터(planar transistor)를 포함하는 반도체 소자의 경우, 트랜지스터의 크기를 축소하는 것은 트랜지스터의 채널 길이를 줄이는 것을 의미한다. 채널의 길이가 줄어들면서, 집적도를 증가시킬 수 있을 뿐만이 아니라 반도체 소자의 동작 속도가 개선되는 등 성능도 향상되었다.
그러나, MOSFET의 채널 길이가 100nm 이하로 감소하게 되면서, 종래의 평면 트랜지스터를 그대로 사용하는 경우에 몇 가지 문제가 발생하였다. 이 중에서 대표적인 것이 MOSFET의 소스와 드레인의 거리가 가까워 지는 것이다. 소스와 드레인의 거리가 너무 가까워지게 되면, 불순물의 도핑 농도를 증가시켜야 할 뿐만이 아니라 소스와 드레인의 상호 작용으로 채널 영역에 영향을 미치게 된다. 그 결과, MOSFET의 게이트 전압을 조절함으로써 트랜지스터의 동작을 제어할 수 있는 능동 스위치 소자로서의 트랜지스터의 특성이 열화되는 현상이 심각한 문제로 대두하였다. 이러한 현상은 단채널 효과(short channel effect, SCE)로 불리는데, 단채널 효과로 인하여 서버스레쉬 홀드 전압이 불안정해지는 등 MOSFET의 전기적 특성이 열화될 수 있다.
MOSFET의 단채널 효과를 방지하기 위한 방법 중의 하나로 제시된 것이 이중 게이트 전계 효과 트랜지스터이다. 이중 게이트 전계 효과 트랜지스터는 비평면 채널 구조(non-planar channel structure)를 갖는데, 비평면 채널의 양쪽면에 게이트가 위치한다. 즉, 이중 게이트 전계 효과 트랜지스터는 2개의 게이트를 사용하여 채널을 제어하기 때문에, 게이트에 의한 채널 제어 능력이 향상되며, 그 결과 단채널 효과를 감소시킬 수 있는 장점이 있다. 또한, 2개의 게이트를 사용하여 이중 게이트 전계 효과 트랜지스터를 온(ON) 상태가 되게 하면, 2개의 반전층(inversion layer)이 형성되어서, 결국 채널을 통하여 많은 전류가 흐르게 할 수 있다.
히사모토(Hisamoto) 등에 의하여 1998년에 발표된 논문 "A Folded-channel MOSFET for Deepsubtenth Micron Era" (1998 IEEE International Electron Device Meeting Technical Digest, pp. 1032-1034) 및 후앙(Heang) 등에 의하여 1999년에 발표된 논문 "Sub 50-nm FinFET : PMOS" (1999 IEEE International Electron Device Meeting Technical Digest, pp. 67-70)에는 핀 전계 효과 트랜지스터(FinFET) 구조물에 대한 일 예가 도시되어 있다. 상기한 논문을 참조하면, 기판에 FinFET의 채널을 먼저 형성한 다음, 종래의 실리콘 증착 공정을 사용하여 소스 영역 및 드레인 영역을 형성한다.
그리고, 첸밍 후(Chenming Hu) 등에 의한 미국 특허 제6,413,802호에는 SOI 기판 또는 벌크 실리콘 기판에 증착된 고상 실리콘 에피택시층에 형성되는 FinFET 구조물 및 그 제조방법이 개시되어 있다. FinFET 구조물은 채널 역할을 하는 핀(fin)이 절연막으로부터 수직으로 형성되어 있으며, 그 핀의 양 옆면에 게이트가 형성되어 있다. 그리고, 이러한 구조물은 SOI 기판 등을 사용하여 종래의 평면 트랜지스터 제조 공정 기술을 적용하기 때문에, 그 제조방법이 용이한 장점이 있다. 또한, 2개의 게이트가 서로 자기 정렬될 뿐만이 아니라 소스 영역 및 드레인 영역에 대해서도 자기 정렬이 되기 때문에, FinFET의 전기적 특성이 우수하다. 그러나, 상기한 방법은 SOI 기판을 사용하거나 고상 에피택시층 형성 공정을 사용하기 때문에 비용 및 공정 시간이 증가한다. 그리고, 채널과 소스 및 드레인 영역을 원하는 형상으로 패터닝하기가 용이하지 않은 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 벌크 실리콘 기판을 사용하여 핀의 개수 조절이 가능하며, 2개의 게이트가 자기 정렬될 뿐만이 아니라 게이트와 소스 및 드레인도 자기 정렬되며 아울러 채널 저항을 감소시킬 수 있는 이중 게이트 전계 효과 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 벌크 실리콘 기판을 사용하여 핀의 개수 조절이 가능하며, 2개의 게이트가 자기 정렬될 뿐만이 아니라 게이트와 소스 및 드레인도 자기 정렬되며 아울러 채널 저항을 감소시킬 수 있는 이중 게이트 전계 효과 트랜지스터의 제조방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 의한 이중 게이트 전계 효과 트랜지스터는 트렌치 소자 격리 영역에 의하여 활성 영역이 한정되어 있고, 상면 및 서로 마주보는 제1 측면과 제2 측면을 가지고 상기 활성 영역에 돌출되어 있는 핀(fin)을 가지는 실리콘 기판과 상기 핀의 양쪽 가장자리에 각각 형성되어 있는 소스 영역 및 드레인 영역과 상기 소스 영역과 상기 드레인 영역 사이의 상기 핀에 형성되어 있는 채널 영역과 상기 핀의 상기 제1 측면 및 상기 제2 측면 상에 형성되어 있는 채널 게이트 산화막과 상기 핀의 상기 상면에 형성되어 있는 패드 절연막 패턴과 상기 트렌치 소자 격리 영역을 채우고 있는 소자 격리용 절연막 패턴과 상기 활성 영역 중에서 상기 핀이 돌출되어 있지 않은 상기 실리콘 기판 상에 형성되어 있는 비채널 게이트 산화막 및 상기 게이트 산화막, 상기 패드 절연막 패턴 및 상기 비채널 게이트 산화막 상에 형성되어 있는 게이트 라인을 포함한다.
본 발명에 의한 이중 게이트 전계 효과 트랜지스터는 SOI 기판을 사용하지 않고 대신에 벌크 실리콘 기판을 사용한다. 그리고, 상기한 핀의 수는 임의로 조정이 가능하다. 그리고, 핀의 제1 측면 및 제2 측면이 서로 마주보기 때문에, 2개의 게이트가 자기 정렬이 되고, 핀과 STI도 자기 정렬이 되어 있기 때문에 전기적 특성이 우수하며, 제조 공정도 용이하다.
본 발명에 의한 이중 게이트 전계 효과 트랜지스터는 상기 비채널 게이트 산화막은 상기 채널 게이트 산화막 두께보다 2배 이상 두껍다. 예컨대, 상기 비채널 게이트 산화막은 약 300 내지 1000Å 사이일 수 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이중 게이트 전계 효과 트랜지스터의 제조방법은 다음의 단계를 포함한다. 먼저, 반도체 기판 상에 패드 절연층을 형성하고, 상기 패드 절연층 상에 제1 하드 마스크층 패턴을 형성한다. 그리고, 상기 제1 하드 마스크층 패턴을 식각 마스크로 사용하여 상기 패드 절연층 및 상기 반도체 기판을 순차적으로 식각하여 패드 절연층 패턴 및 핀을 형성하고, 상기 핀이 돌출되어 있지 않은 상기 반도체 기판 상에 비채널 게이트 절연막을 형성한다. 계속해서, 상기 핀을 포함하여 상기 비채널 게이트 산화막의 일부를 덮는 다른 하드 마스크층 패턴을 상기 반도체 기판 상에 형성한 다음, 상기 다른 하드 마스크층 패턴을 식각 마스크로 사용하여 상기 비채널 게이트 산화막 및 상기 반도체 기판을 식각함으로써 상기 반도체 기판에 트렌치를 형성한다. 계속해서, 상기 트렌치에 소자 격리용 절연막 패턴을 형성한 다음, 상기 핀의 제1 측면 및 제2 측면에 채널 게이트 산화막을 형성하고, 상기 채널 게이트 산화막 및 상기 패드 절연층 패턴을 감싸는 게이트 라인을 형성함으로써 이중 게이트 전계 효과 트랜지스터를 제조한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것들이다. 도면에 있어서, 층의 두께 및/또는 영역들의 크기 등은 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
도 1a 및 도 1b에는 본 발명의 바람직한 일 실시예에 따른 이중 게이트 전계 효과 트랜지스터의 평면 레이아웃 및 이에 대한 단면도가 개략적으로 도시되어 있다. 도 1b는 도 1a의 A-A'라인을 따라 취한 단면도이다.
도 1a 및 도 1b를 참조하면, 벌크 기판 예컨대 벌크 실리콘 기판(100b)에는 트렌치 소자 격리 영역에 의하여 활성 영역이 정의되어 있다. 활성 영역의 패턴은 그 내부에 형성될 핀의 개수 및 크기에 따라서 달라질 수 있다. 도면에서 왼쪽 활성 영역은 2개의 핀이 형성되는 경우이고, 오른쪽 활성 영역은 4개의 핀이 형성되는 경우이다. 핀의 개수 및 크기는 반도체 소자의 유형 및 그 소자에서 트랜지스터가 형성되는 위치에 따라 달라질 수 있다.
트렌치 소자 격리 영역 상에는 STI(170a)와 같은 소자 격리막이 형성되어 있다. STI(170a)는 예컨대 실리콘 산화막이 형성될 수 있다. 그리고, STI(170a)와 벌크 실리콘 기판(100b) 사이에는 스트레스를 완화하기 위한 패드 산화막(미도시)이 더 형성되어 있을 수 있다.
활성 영역에는 벌크 실리콘 기판(100b)의 일부로서 핀(102)이 돌출되어 있는데, 도시되어 있는 것과 같이 세로 방향으로 길게 뻗어 있는 모양일 수 있다. 소정의 두께를 가지고 돌출된 핀(102)은 상면 및 제1 측면과 제2 측면을 가진다. 제1 측면 및 제2 측면은 서로 마주보도록 자기 정렬이 되어 있다. 핀(102)의 양쪽 가장자리 즉 그 상부에 게이트 라인이 형성되어 있지 않은 핀(102)의 양단에는 이중 게이트 전계 효과 트랜지스터의 소스 영역 및 드레인 영역이 형성되어 있다. 그리고, 소스 영역 및 드레인 영역의 사이에 위치한 핀(102)의 일 부분 즉, 그 상부에 게이트 라인이 형성되어 있는 핀(102)의 중앙부에는 이중 게이트 전계 효과 트랜지스터의 채널 영역이 형성되어 있다.
핀(102)의 제1 측면 및 제2 측면 상에는 채널 게이트 산화막(180)이 형성되어 있다. 채널 게이트 산화막(180)은 약 40 내지 100Å 정도의 두께를 가지는 실리콘 열산화막일 수 있다. 그리고, 핀(102)의 상면에는 패드 산화막 패턴(110a)과 같은 절연막 패턴이 형성되어 있다. 제조 공정에 따라서는, 상기한 소자 격리용 절연막(170a)의 높이는 핀(102)의 높이 및 상기 패드 산화막 패턴(110a)의 두께를 합한 것과 거의 일치할 수도 있다.
핀(102)이 돌출되어 있지 않은 벌크 실리콘 기판(100b)의 활성 영역 상에는 비채널 게이트 산화막(106a)이 형성되어 있다. 비채널 게이트 산화막(106a)은 게이트 라인 하부의 채널이 형성되지 않는 실리콘 기판(100b) 상에 형성된다. 기생 용량을 줄일 수 있도록 비채널 게이트 산화막(106a)은 실리콘 산화물과 같이 유전 상수가 작은 물질로 형성하는 것이 바람직하다. 그리고, 비채널 게이트 산화막(106a)의 두께는 채널 게이트 산화막(180) 두께보다 훨씬 두껍게 형성하는 것이 바람직하다. 예컨대, 비채널 게이트 산화막(106a)은 약 300 내지 500Å 정도의 두께를 가지는 실리콘 열산화막일 수 있다.
계속해서 도 1a 및 도 1b를 참조하면, 게이트 산화막(180) 상에는 게이트 전극으로 사용되는 게이트 라인(190)이 단차를 따라서 형성되어 있다. 게이트 라인(190)은 핀(102)의 길이 방향에 대하여 수직인 방향 즉 가로 방향으로 일정한 폭을 가지고 길게 형성된다. 즉, 게이트 라인(190)은 채널 영역이 형성되어 있는 핀(102)을 감싸도록 핀(102)의 제1 측면과 제2 측면 및 핀(102)의 상면 상에 형성될 뿐만이 아니라, 이에 인접한 비채널 게이트 산화막(106a) 및 소자 격리용 절연막(170a) 상으로도 길게 연장되어 형성되어 있다.
게이트 라인(190)은 도전체막(192, 194) 및 하드 마스크막(196)을 포함할 수 있다. 예컨대, 도전체막(192, 194)은 폴리실리콘막(192)과 텅스텐 실리사이드와 같은 물질로 형성된 금속 실리사이드막(194)이 적층되어 있는 구조일 수 있다. 그리고, 하드 마스크막(196)은 실리콘 질화물과 같은 절연 물질로 형성될 수 있다. 그러나, 게이트 라인(190)의 도전체막은 단일막 구조일 수도 있다.
계속해서, 도 2 내지 도 18에 도시된 단면도를 참조하여 상술한 이중 게이트 전계 효과 트랜지스터의 제조방법에 대한 일 실시예를 상세히 설명하기로 한다. 도시된 단면도는 도 1b와 마찬가지로 도 1a의 A-A'라인을 따라 절취한 단면도이다.
먼저 도 2를 참조하면, 실리콘 기판(100) 상에 패드 절연층(110), 제1 하드 마스크층(120) 및 버퍼층(130)을 순차적으로 형성한다. 실리콘 기판(100)은 아직 소자 격리 영역에 의하여 활성 영역이 정의되어 있지 않은 상태의 벌크 실리콘 기판이다. 패드 절연층(110)은 제1 하드 마스크층(120)에 의한 스트레스를 완화하기 위한 막으로서, 예컨대 패드 절연층(110)은 약 150 내지 300Å 정도의 두께를 가지는 실리콘 산화막으로 형성할 수 있다. 그리고, 패드 절연층(110) 상에는 제1 하드 마스크층(120)을 형성하는데, 후속 공정인 핀 형성을 위한 식각 마스크로서 사용할 수 있도록 패드 절연층(110) 및 실리콘 기판(100)에 대하여 식각 선택비가 큰 물질로 형성하는 것이 바람직하다. 예컨대, 제1 하드 마스크층(120)은 약 600 내지 1000Å 정도의 두께를 가지는 실리콘 질화막으로 형성할 수 있다. 그리고, 제1 하드 마스크층(120) 상에는 핀의 패턴 모양을 정의하기 위한 버퍼층(130)을 형성한다. 제1 하드 마스크층(120)이 실리콘 질화물로 형성되는 경우에, 버퍼층(130)은 실리콘 질화물에 대하여 식각 선택비가 큰 실리콘 산화물을 사용하여 약 800 내지 1000Å 정도의 두께로 형성할 수 있다.
도 3을 참조하면, 통상적인 포토리소그라피 공정을 사용하여 버퍼층(130)을 패터닝함으로써 버퍼층 패턴(130a)을 형성한다. 버퍼층 패턴(130a)의 모양은 핀의 모양에 따라 달라질 수 있는데, 예컨대 버퍼층 패턴(130a)의 폭은 이웃한 핀 사이의 간격을 고려하여 설정할 수 있으며, 버퍼층 패턴(130a)의 길이(도 1에서 세로 방향)는 핀의 길이를 고려하여 설정할 수 있다. 그리고, 고립되어 있는 활성 영역에 형성하고자 하는 핀이 개수에 따라 버퍼층 패턴(130a)의 개수도 임의로 설정할 수 있다. 예컨대, 2개의 핀을 형성하고자 하는 경우에는 1개의 버퍼층 패턴(130a, 도 3의 좌측 참조)을 형성하며, 4개의 핀을 형성하고자 하는 경우에는 2개의 버퍼층 패턴(130a, 도 3의 우측 참조)을 형성한다.
도 4를 참조하면, 제1 하드 마스크층(120) 및 버퍼층 패턴(130a) 상에 단차를 따라 제2 하드 마스크층(140)을 균일한 두께로 형성한다. 제2 하드 마스크층(140)의 두께는 형성될 핀의 폭을 고려하여 결정되는데, 바람직하게는 약 300 내지 500Å 정도의 두께, 예컨대 약 400Å의 두께로 형성할 수 있다. 그리고, 제2 하드 마스크층(140)은 제1 하드 마스크층(140)을 패터닝하기 위한 식각 마스크로 사용하는 물질막이기 때문에, 제1 하드 마스크층(120)에 대하여 식각 선택비가 큰 물질로 형성하는 것이 바람직하다. 그리고, 패드 절연층(110)에 대해서도 식각 선택비가 큰 물질로 형성하는 것이 바람직하다. 예컨대, 패드 절연층(110)을 실리콘 열산화막으로 형성하고, 제1 하드 마스크층(120)을 실리콘질화막으로 형성하는 경우에, 제2 하드 마스크층(140)은 폴리실리콘막으로 형성할 수 있다.
도 5를 참조하면, 버퍼층 패턴(130a)에 대한 측벽 스페이서를 형성하도록 제2 하드 마스크층(140)을 식각하여 제2 하드 마스크층 패턴(140a)을 형성한다. 본 단계에서는 반도체 제조 분야의 통상적인 스페이서 형성 공정을 사용한다. 상기한 예의 경우에, 약 400Å 정도의 폭을 가지는 폴리실리콘 패턴(140a)이 버퍼층 패턴(130a)의 스페이서로 잔류하게 된다.
도 6을 참조하면, 제2 하드 마스크층 패턴(140a) 사이에 있는 버퍼층 패턴(130a)을 제거하는 공정을 실시한다. 버퍼층 패턴(130a)을 제거하는데 사용하는 방법은 특별한 제한이 없다. 예컨대, 버퍼층 패턴(130a)이 실리콘산화물로 형성되어 있는 경우, 완충 산화막 식각제(BOE)와 같은 산화막 식각제를 사용하는 습식식각 공정으로 버퍼층 패턴(130a)을 제거할 수 잇다. 그 결과 도시된 바와 같이, 제1 하드 마스크층(120) 상에는 제2 하드 마스크층 패턴(140a)만 잔류하게 된다.
도 7을 참조하면, 제2 하드 마스크층 패턴(140a)을 식각 마스크로 사용하여 제1 하드 마스크층(120)에 대한 식각 공정을 진행한다. 식각 공정은 이방성 건식 식각법을 사용하는 것이 바람직하며, 제2 하드 마스크층 패턴(140a)과 동일한 모양을 가지는 제1 하드 마스크층 패턴(120a)을 형성한다. 상기한 예의 경우에, 제1 하드 마스크층 패턴(120a)은 그 폭이 약 400Å 정도가 될 수 있다.
도 8을 참조하면, 제2 하드 마스크층 패턴(140a)을 제거한 결과물이 도시되어 있다. 제2 하드 마스크층 패턴(140a)을 제거하는 방법에는 특별한 제한이 없는데, 예를 들어 습식식각, 이방성 건식 식각 또는 화학적 등방성 건식 식각 공정 등을 사용하여 제거할 수가 있다.
도 9를 참조하면, 핀(102)을 형성하기 위한 식각 공정을 진행한다. 핀(102)을 형성하기 위해서는 제1 하드 마스크층 패턴(120a)을 식각 마스크로 사용하여 패드 절연막(110) 및 실리콘 기판(100)을 순차적으로 이방성 건식 식각한다. 식각량을 조정하면 형성되는 핀(102)의 높이는 임의로 조정이 가능하다. 식각 공정의 결과, 반도체 기판(100a)은 그것의 상부에 수직 방향으로 돌출된 다수의 핀(102)을 가지며, 핀(102)의 상부에는 패드 절연막(110a)이 잔류하게 된다.
도 10을 참조하면, 상기한 결과물에 대하여 열산화 공정을 실시한다. 열산화 공정은 산소 가스를 포함하는 분위기에서 실시할 수 있으며, 열산화 공정의 결과로서 핀(102)의 측면을 포함하는 반도체 기판(100a)의 노출 표면 상에 열산화막(104)이 얇게 형성된다. 열산화막(104)은 후속 공정에서 식각 정지막으로서의 기능을 한다.
도 11을 참조하면, 상기 공정의 결과물 상에 단차를 따라서 열산화막(104)에 대하여 식각 선택비가 큰 물질 예컨대 실리콘질화물을 사용하여 열산화방지막을 형성한다. 열산화방지막은 핀(102)의 측면 상에 형성되어 있는 열산화막(104)이 후속 공정에서 산화되어 그 두께가 증가하는 것을 방지하기 위한 목적으로 형성하므로, 그 두께를 두껍게 형성할 필요는 없다. 계속해서, 에치 백 등의 방법을 이용하여, 상기 열산화방지막을 식각함으로써, 핀(102)을 포함하는 패드 절연막 패턴(110a) 및 제1 하드 마스크층 패턴(120a)의 측면에 열산화방지용 스페이서(150)를 형성한다.
도 12를 참조하면, 열산화방지용 스페이서(150)가 형성되어 있지 않은 열산화막(104) 상에 비채널 게이트 산화막(106)을 형성한다. 비채널 게이트 산화막(106)은 상기 도 11의 결과물에 대하여 열산화 공정을 실시함으로써 형성하는 것이 바람직하다. 그리고, 열산화 공정의 결과 형성되는 비채널 게이트 산화막(106)의 두께는 핀(102)의 측면에 형성되는 채널 게이트 산화막(도 1b의 180참조)에 비하여 두껍게 형성되도록 한다. 그 이유는 게이트 라인(190)에 문턱 전압 이상의 전압이 인가되더라도 비채널 게이트 산화막(106) 하부의 실리콘 기판(100a)에는 채널이 형성되지 않기 위해서이다. 예를 들어, 비채널 게이트 산화막(106)은 약 300 내지 1000Å 정도의 두께, 바람직하게는 약 500Å 정도의 두께로 형성할 수 있다.
도 13을 참조하면, 상기 결과물 상에 제3 하드 마스크층(160)을 형성한다. 제3 하드 마스크층(160)은 소자 격리 영역을 정의하기 위한 실리콘 기판(100a)에 대한 식각 공정시에 활성 영역을 마스크하는 마스크 패턴을 형성하기 위한 막이다. 따라서, 제3 하드 마스크층(160)은 비채널 게이트 산화막(106) 및 실리콘 기판(100a)에 대하여 식각 선택비가 큰 물질로 형성하는 것이 바람직하다. 예를 들어, 제3 하드 마스크층(160)은 실리콘 질화물로 형성할 수 있다. 그리고, 제3 하드 마스크층(160)은 활성 영역의 핀(102)과 핀(102) 사이는 완전히 채워서 핀(102)보다 더 높게 두껍게 형성되지만, 핀(102)과 핀(102) 사이인 경우라도 그 부분이 소자 격리를 위한 트렌치가 형성될 영역인 경우에는 완전히 채우지 않을 정도의 두께로 형성한다.
도 14를 참조하면, 제3 하드 마스크층(160)에 대한 에치 백 공정을 진행한다. 에치 백 공정은 비채널 게이트 산화막(106)의 표면이 노출될 때까지 진행한다. 이 경우, 활성 영역으로 예정된 영역은 트렌치 격리 영역으로 예정된 영역보다 제3 하드 마스크층(160)의 두께가 더 두껍기 때문에, 에치 백 공정을 진행한 후에도 활성 영역으로 예정된 영역 상에는 제3 하드 마스크층 패턴(160a)이 잔류한다. 도면에서, 제3 하드 마스크층 패턴(160a)은 제1 하드 마스크층 패턴(120a) 및 열산화방지용 스페이서(150)와 동일한 물질로 형성된 경우로서, 제3 하드 마스크층 패턴(160a)에는 이것들이 포함된다.
도 15를 참조하면, 제3 하드 마스크층 패턴(160a)을 식각 마스크로 사용하여, 비채널 산화막(106) 및 실리콘 기판(100a)을 순차적으로 식각한다. 본 단계는 소자 격리를 위한 트렌치(T)를 실리콘 기판(100a)에 형성하는 공정이다. 따라서, 본 발명의 실시예에서는 핀(102) 형성 공정을 먼저 진행한 다음에, STI 형성 공정을 진행한다. 그리고, 핀(102) 등을 제3 하드 마스크층 패턴(160a)으로 마스크한 후에, 트렌치(T)를 형성하기 때문에 핀(102)과 STI가 자기 정렬이 될 수 있다.
도 16을 참조하면, 트렌치(T)에 절연 물질을 채워서 STI를 형성하는 공정을 실시한다. STI 형성을 위한 절연 물질로는 일반적으로 중온 산화막(MTO)와 같은 갭 필 특성이 우수한 실리콘 산화물을 사용한다. 실리콘 산화물은 트렌치(T)를 완전히 채울 수 있도록 두껍게 형성하는 것이 바람직하다. 그리고, 실리콘 산화물을 채우기 전에 스트레서를 완화하기 위하여 먼저 트렌치(T) 부분의 노출된 실리콘 기판(110a) 상에 열산화막과 같은 패드층(미도시)을 먼저 형성할 수도 있다. 트렌치(T)을 완전히 채운 다음에는 제3 하드 마스크층 패턴(160a)이 노출될 때까지 에치 백 또는 화학적 기계적 평탄화(CMP) 공정을 실시한다. 그 결과, 트렌치(T)에는 STI 형성용 절연막(170)이 형성된다.
도 17을 참조하면, 제3 하드 마스크층 패턴(160a) 및 STI 형성용 절연막(170)에 대한 식각 공정을 실시한다. 본 단계의 식각 공정은 STI 형성용 절연막(170)의 높이를 낮게 하기 위한 공정이다. 따라서, 본 단계의 식각 공정에서는 에치 백이나 CMP 등의 방법을 이용하여 제3 하드 마스크층 패턴(160a) 및 STI 형성용 절연막(170)을 동시에 식각할 수도 있다. 뿐만 아니라, STI 형성용 절연막(170)에 대하여 식각율이 큰 식각 가스 또는 식각액을 사용함으로써, STI 형성용 절연막(170)만을 식각하거나 제3 하드 마스크층 패턴(160a) 보다 더 많이 식각되도록 할 수도 있다. 그리고, 경우에 따라서는 STI(170a)의 높이를 STI 형성용 절연막(170)보다 낮게 할 필요가 없는 경우에는 본 단계의 공정은 생략이 가능하다. 상기 공정의 결과 소자 격리 영역의 트렌치(T)에는 STI(170a)가 형성되며, 활성 영역에는 제3 하드 마스크층 패턴(160b)이 잔류하게 된다.
도 18을 참조하면, 상기 결과물로부터 제3 하드 마스크층 패턴(160b)을 제거하는 공정을 실시한다. 제3 하드 마스크층 패턴(160b)을 식각하여 제거하는 방법에는 특별한 제한은 없다. 예컨대, 제3 하드 마스크층 패턴(160b)이 실리콘 질화물로 형성된 경우, 그 주변에 위치한 산화막(104, 106a 및 110a)에 대한 높은 식각 선택비를 이용하여 습식 식각 또는 건식 식각 등의 방법으로 제3 하드 마스크층 패턴(160b)을 제거할 수 있다.
다음으로, 이 분야의 통상적인 기술을 이용하여 게이트 라인(190)을 형성하는 공정을 실시하면, 도 1b에 도시된 것과 같은 이중 게이트 전계 효과 트랜지스터가 만들어진다. 게이트 라인(190) 형성 방법에 대한 일 예는 다음과 같다.
먼저, 식각 공정을 이용하여 핀(102)의 제1 측면 및 제2 측면에 형성되어 있는 열산화막(104)을 제거한다. 핀(102)의 제1 측면 및 제2 측면에 형성되어 있는 열산화막(104)은 비채널 게이트 산화막(106a) 및 패드 절연층 패턴(110a) 보다 두께가 얇기 때문에, 이 부분의 산화막을 먼저 제거할 수 있다. 다음으로, 열산화 공정을 이용하여 핀(102)의 제1 측면 및 제2 측면에 채널 게이트 산화막(180)을 형성한다. 채널 게이트 산화막(180)은 약 40 내지 100Å 정도의 두께로 형성할 수 있다. 계속해서, 핀(102) 사이의 공간 및 핀(102) 상에 폴리 실리콘막(192)과 금속 실리사이드막(194)을 형성한 다음, 질화막 등의 절연막(196)을 순차적으로 증착한다. 금속 실리사이드막(194)은 예컨대 텅스텐 실리사이드막일 수 있다. 그리고, 포토리소그라피 공정을 이용하여 절연막(196) 및 금속 실리사이드막(194), 폴리 실리콘막(192)을 순차적으로 패터닝하면, 도 1a 및 도 1b에 도시된 것과 같은 게이트 라인(190)이 만들어진다.
본 발명에 의하면 이중 게이트 전계 효과 트랜지스터는 값비싼 SOI 기판을 사용하지 않으며, 실리콘 에피택시층을 성장시키는 공정이 필요가 없다. 따라서, 제조 원가를 절약할 수 있을 뿐만이 아니라 제조 공정도 단순한 장점이 있다.
그리고, 핀이 돌출되어 있지 않은 실리콘 기판에는 비채널 게이트 산화막을 두껍게 형성하여 트랜지스터의 채널로 사용하지 않기 때문에, 불필요한 부분에 채널이 형성되어 이중 게이트 전계 효과 트랜지스터의 전기적 특성이 열화되는 것을 방지할 수가 있다.
본 발명에 의한 이중 게이트 전계 효과 트랜지스터의 제조방법을 이용하면 이중 게이트의 제1 게이트 및 제2 게이트를 동시에 형성하기 때문에 자기 정렬이 될 뿐만이 아니라 STI도 핀에 대하여 자기 정렬이 되기 때문에, 전기적 특성이 우수한 반도체 소자를 제조할 수가 있다.
또한, 본 발명에 의하면 격리된 활성 영역에 형성되는 핀의 개수를 필요에 따라서 임의로 조절할 수가 있으며, 핀의 높이도 조절하기가 용이하다. 그리고, 핀을 먼저 형성한 다음, 이것을 이용하여 STI를 형성하기 때문에, 핀을 형성하는 공정과 STI를 형성하는 공정이 이원화되는 장점이 있다.

Claims (17)

  1. 트렌치 소자 격리 영역에 의하여 활성 영역이 한정되어 있고, 상기 활성 영역에 돌출되어 형성되고 상면 및 서로 마주보는 제1 측면과 제2 측면을 갖는 핀(fin)을 포함하는 실리콘 기판;
    상기 핀의 양쪽 가장자리에 각각 형성되어 있는 소스 영역 및 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 핀의 상기 제1 측면 및 제2 측면의 표면 부근에 형성되어 있는 채널 영역;
    상기 핀의 상기 제1 측면 및 상기 제2 측면 상에 형성되어 있는 채널 게이트 산화막;
    상기 핀의 상기 상면에 형성되어 있는 패드 절연막 패턴;
    상기 트렌치 소자 격리 영역을 채우고 있는 소자 격리용 절연막 패턴;
    상기 활성 영역 중에서 상기 핀이 돌출되어 있지 않은 상기 실리콘 기판 상에 형성되고, 상기 채널 게이트 산화막보다 두꺼운 비채널 게이트 산화막; 및
    상기 게이트 산화막, 상기 패드 절연막 패턴 및 상기 비채널 게이트 산화막 상에 형성되어 있는 게이트 라인을 포함하는 이중 게이트 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 실리콘 기판은 벌크 실리콘 기판인 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 비채널 게이트 산화막은 상기 채널 게이트 산화막 두께보다 2배 이상 두꺼운 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터.
  4. 제3항에 있어서,
    상기 비채널 게이트 산화막은 300 내지 1000Å 사이인 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터.
  5. 반도체 기판 상에 패드 절연층을 형성하는 단계;
    상기 패드 절연층 상에 핀이 형성될 상기 반도체 기판 영역을 덮는 제1 하드 마스크층 패턴을 형성하는 단계;
    상기 제1 하드 마스크층 패턴을 식각 마스크로 사용하여 상기 패드 절연층 및 상기 반도체 기판을 순차적으로 식각하여 상기 반도체 기판에서 돌출된 상기 핀 및 상기 핀 상의 패드 절연층 패턴을 형성하는 단계;
    상기 핀이 돌출되어 있지 않은 상기 반도체 기판 상에 비채널 게이트 산화막을 형성하는 단계;
    상기 비채널 게이트 산화막이 형성된 결과물 소정 영역 상에 상기 핀 및 상기 비채널 게이트 산화막의 일부를 덮는 다른 하드 마스크층 패턴을 형성하는 단계;
    상기 다른 하드 마스크층 패턴을 식각 마스크로 사용하여 상기 비채널 게이트 산화막 및 상기 반도체 기판을 식각함으로써 상기 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 소자 격리용 절연막 패턴을 형성하는 단계;
    상기 핀의 제1 측면 및 제2 측면에 채널 게이트 산화막을 형성하는 단계; 및
    상기 채널 게이트 산화막 및 상기 패드 절연층 패턴을 감싸는 게이트 라인을 형성하는 단계를 포함하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  6. 제5항에 있어서, 상기 반도체 기판은 벌크 실리콘 기판인 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  7. 제5항에 있어서, 상기 제1 하드 마스크층 패턴을 형성하는 단계는,
    상기 패드 절연층 상에 제1 하드 마스크층 및 버퍼 절연층을 순차적으로 형성하는 단계;
    상기 버퍼 절연층을 패터닝하여 버퍼 절연층 패턴을 형성하는 단계;
    상기 버퍼 절연층 패턴의 측벽에 또 다른 하드 마스크층 패턴을 형성하는 단계;
    상기 버퍼 절연층 패턴을 제거하는 단계;
    상기 또 다른 하드 마스크층 패턴을 식각 마스크로 사용하여 상기 제1 하드 마스크층을 식각함으로써 상기 핀이 형성될 상기 반도체 기판을 덮는 상기 제1 하드 마스크층 패턴을 형성하는 단계; 및
    상기 또 다른 하드 마스크층 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  8. 제7항에 있어서,
    상기 패드 절연층은 실리콘 산화물로 형성하고, 상기 제1 하드 마스크층 패턴은 실리콘 질화물로 형성하고, 상기 또 다른 하드 마스크층 패턴은 폴리 실리콘으로 형성하는 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  9. 제5항에 있어서,
    상기 비채널 게이트 산화막은 실리콘 산화물로 형성하는 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  10. 제9항에 있어서, 상기 비채널 게이트 산화막을 형성하는 단계는,
    상기 핀을 포함한 상기 반도체 기판 상에 실리콘 산화막을 형성하는 단계;
    상기 핀의 제1 측면 및 제2 측면 상에 형성된 상기 실리콘 산화막을 덮는 실리콘 질화막 스페이서를 형성하는 단계; 및
    상기 실리콘 질화막 스페이서가 형성되어 있지 않은 상기 실리콘 산화막을 열산화시킴으로써 상기 비채널 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  11. 제10항에 있어서,
    상기 비채널 게이트 산화막은 300 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  12. 제10항에 있어서,
    상기 채널 게이트 산화막을 형성하는 단계 이전에 상기 핀이 제1 측면 및 제2 측면 상에 형성된 상기 실리콘 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  13. 제5항에 있어서,
    상기 다른 하드 마스크층 패턴은 실리콘 질화물로 형성하는 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  14. 제5항에 있어서, 상기 다른 하드 마스크층 패턴을 형성하는 단계는,
    상기 비채널 게이트 산화막이 형성된 결과물 전면에 단차를 따라서 서로 이웃한 상기 핀 사이를 완전히 메우도록 다른 하드 마스크층을 형성하는 단계; 및
    상기 다른 하드 마스크층을 패터닝하여 상기 트렌치가 형성될 상기 비채널 게이트 산화막을 노출시키는 상기 다른 하드 마스크층 패턴을 형성하는 단계를 포함하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  15. 제5항에 있어서, 상기 소자 격리용 절연막 패턴을 형성하는 단계는,
    상기 트렌치를 채우고 상기 다른 하드 마스크층 패턴을 덮도록 상기 결과물 상에 소자 격리용 절연막을 형성하는 단계; 및
    상기 소자 격리용 절연막 및 상기 다른 하드 마스크층 패턴을 식각하여 상기 소자 격리용 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  16. 제5항에 있어서, 상기 소자 격리용 절연막 패턴을 형성하는 단계는,
    상기 트렌치를 채우고 상기 다른 하드 마스크층 패턴을 덮도록 상기 결과물 상에 소자 격리용 절연막을 형성하는 단계; 및
    상기 소자 격리용 절연막을 식각하여 상기 소자 격리용 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
  17. 제5항에 있어서,
    상기 게이트 라인은 폴리실리콘막, 금속 실리사이드막 및 실리콘 질화막을 포함하는 것을 특징으로 하는 이중 게이트 전계 효과 트랜지스터의 제조방법.
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