CN118782651A - 一种半导体器件及其制备方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，尤其是涉及一种半导体器件及其制备方法，该半导体器件包括：包括：衬底、纳米片沟道、金属栅和源漏极；所述纳米片沟道位于所述衬底的上方；所述金属栅环绕所述纳米片沟道；所述源漏极与所述纳米片沟道连接；所述源漏极与金属栅之间设置有具有空腔的侧墙。本发明的半导体器件通过在源漏极与栅极之间引入具有空腔的侧墙，以空气替代部分固态介电材料，大幅降低了器件的寄生电容，与现有GAA集成工艺相兼容且工艺简单。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种半导体器件及其制备方法。
背景技术
随着晶体管特征尺寸的不断微缩，传统的MOSFET器件经历了由平面结构到三维结构的转变，提升器件性能的同时降低短沟道效应带来的影响。目前，GAA stackednanosheet FET的研究进展受到了学术界和产业界的广泛关注，不断更新的制备流程和关键工艺，以及优化后的器件结构是新型CMOS器件的热门研究方向，被认为是3nm节点之后的主流器件。
GAA stacked nanosheet FET是在FinFET和Nanowire-FET的基础上发展而来的一种具有环栅结构和水平纳米片(NS)作为导电沟道的新型器件。在栅极控制方面，环栅结构具有比FinFET器件结构更好的栅控能力，可以有效抑制器件的短沟道效应；在电流驱动方面，Nanosheet-GAAFET具有有效栅可调和垂直水平方向的堆叠设计也可显著增强器件的电流驱动性能。
由于栅极到源漏和栅极到sub-fin的面积大大增加，导致堆叠Nanosheet-GAA FET器件的寄生电容急剧上升，会明显降低电路的工作速度。因此，如何降低纳米片环栅晶体管的寄生电容成为研究热点。
鉴于此，特提出本发明。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，能够在源漏极与栅极之间引入具有空腔的侧墙，以空气替代部分固态介电材料，大幅降低了器件的寄生电容，与现有GAA集成工艺相兼容且工艺简单。
本发明的第一方面，提供一种半导体器件，包括：衬底、纳米片沟道、金属栅和源漏极；所述纳米片沟道位于所述衬底的上方；所述金属栅环绕所述纳米片沟道；所述源漏极与所述纳米片沟道连接；所述源漏极与金属栅之间设置有具有空腔的侧墙。
优选的，所述金属栅上部两侧设置有第一侧墙，所述第一侧墙与纳米片沟道的边缘齐平；所述金属栅下部与源漏极之间设置有具有空腔的第二侧墙。
优选的，还包括：层间介质层和多个导电通道；所述层间介质层位于所述源漏极和金属栅的上方；所述导电通道位于所述层间介质层的内部，且所述导电通道分别与所述源漏极和金属栅连接。
本发明的第二方面，提供一种半导体器件的制备方法，包括如下步骤：在形成源漏区后，从源漏区向中心方向刻蚀掉牺牲层的边缘，使牺牲层两端形成内嵌的凹槽，在凹槽表面形成具有空腔的侧墙。
优选的，包括如下步骤：
S1、在衬底上依次生长交替层叠的牺牲层和沟道层，将沟道层、牺牲层和部分衬底刻蚀形成若干个周期分布的鳍片，在相邻两个鳍片之间形成浅槽隔离区；
S2、在鳍片表面形成假栅结构；
S3、在假栅结构的两侧形成第一侧墙；
S4、对鳍片进行刻蚀，在第一侧墙两侧形成用于制备源漏极的源漏区；
S5、从源漏区向中心方向刻蚀掉牺牲层的边缘，使牺牲层两端形成内嵌的凹槽；
S6、在凹槽表面形成具有空腔的第二侧墙，第二侧墙边缘与沟道层齐平；
S7、进行外延生长源漏区，同时对源漏区进行掺杂形成源漏极。
优选的，步骤S2包括：
S21、在露出的鳍片表面依次沉积氧化层、假栅层并进行化学机械抛光(CMP)；具体地，所述假栅层材料可以为多晶硅或非晶硅；
S22、沉积硬掩模层，通过光刻和刻蚀图形化工艺形成跨鳍片的假栅结构；具体地，所述硬掩膜层的材料可以为氧化物、氮化物、碳化物、有机物中的一种或多种。
优选的，步骤S1中，所述衬底材料为硅，所述牺牲层材料为SiGe，所述沟道层材料为Si。
优选的，步骤S3包括：
S31、在假栅结构的两侧和顶部沉积第一侧墙介质；具体地，所述第一侧墙介质材料包括：氮化硅(SiN)、掺杂碳化硅(NDC)中的一种或多种；
S32、刻蚀水平方向的第一侧墙介质，形成第一侧墙。
优选的，步骤S4包括：采用硬掩模层和第一侧墙作为掩膜，对鳍片进行源漏刻蚀，刻蚀停止于衬底的表面，形成源漏区。
优选的，步骤S6包括：
S61、沉积第二侧墙介质，使第二侧墙介质覆盖整个表面，且凹槽表面覆盖第二侧墙介质后仍保持凹槽状；具体地，所述第二侧墙介质材料可以为氮化硅(SiN)、掺杂碳化硅(NDC)中的一种或多种。
S62、在第二侧墙介质表面沉积第二侧墙牺牲层，且第二侧墙牺牲层充满凹槽；
S63、对第二侧墙牺牲层进行各向同性刻蚀，保留凹槽内的第二侧墙牺牲层；
S64、对第二侧墙介质进行各向同性刻蚀，至凹槽中的第二侧墙介质边缘与沟道层齐平；
S65、去除第二侧墙牺牲层，形成具有空腔的第二侧墙。
优选的，还包括如下步骤：
S8、在源漏极上沉积层间介质层，并对层间介质层进行化学机械抛光；去除假栅结构的硬掩膜层，露出假栅层；
S9、刻蚀去除假栅层；
S10、刻蚀去除牺牲层，释放沟道层以形成纳米片沟道；
S11、沉积形成环绕纳米片沟道的金属栅；
S12、沉积层间介质层，在层间介质层中形成分别与源漏极和金属栅接触的接触孔，在接触孔中形成导电通道。
有益效果：
本发明的半导体器件通过在源漏极与栅极之间引入具有空腔的侧墙，以空气替代部分固态介电材料，大幅降低了器件的寄生电容，与现有GAA集成工艺相兼容且工艺简单。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明在衬底上生长牺牲层和沟道层叠层超晶格层之后沿X-X’方向的剖面视图；
图2为本发明将超晶格叠层做成多个周期分布鳍片之后沿X-X’方向的剖面视图；
图3为本发明在相邻的两个鳍之间形成浅槽隔离区之后立体结构示意图；
图4为本发明在相邻的两个鳍之间形成浅槽隔离区之后沿X-X’方向的剖面视图；
图5为本发明在露出的鳍片表面形成假栅叠层之后沿X-X’方向的剖面视图；
图6为本发明在露出的鳍片表面形成假栅叠层之后沿Y-Y’方向的剖面视图；
图7为本发明图形化形成假栅结构之后沿Y-Y’方向的剖面视图；
图8为本发明沉积第一侧墙介质后沿Y-Y’方向的剖面视图；
图9为本发明刻蚀第一侧墙介质形成第一侧墙后立体结构示意图；
图10为本发明刻蚀第一侧墙介质形成第一侧墙后沿Y-Y’方向的剖面视图；
图11为本发明对鳍片进行源漏刻蚀后沿Y-Y’方向的剖面视图；
图12为本发明从源漏区向中心方向刻蚀掉部分牺牲层形成内嵌的凹槽后沿Y-Y’方向的剖面视图；
图13为本发明沉积第二侧墙介质后沿Y-Y’方向的剖面视图；
图14为本发明沉积第二侧墙牺牲层后沿Y-Y’方向的剖面视图；
图15为本发明进行第二侧墙牺牲层的各向同性刻蚀后沿Y-Y’方向的剖面视图；
图16为本发明对第二侧墙介质进行各向同性刻蚀后沿Y-Y’方向的剖面视图；
图17为本发明去除第二侧墙牺牲层后沿Y-Y’方向的剖面视图；
图18为本发明进行外延生长源漏区形成源漏极后沿Y-Y’方向的剖面视图；
图19为本发明在源漏极上沉积层间介质层后沿Y-Y’方向的剖面视图；
图20为本发明假栅层刻蚀掉后沿Y-Y’方向的剖面视图；
图21为本发明选择性刻蚀超晶格叠层中的牺牲层后沿Y-Y’方向的剖面视图；
图22为本发明选择性刻蚀超晶格叠层中的牺牲层后沿X-X’方向的剖面视图；
图23为本发明沉积高K金属栅后沿X-X’方向的剖面视图；
图24为本发明沉积高K金属栅后沿Y-Y’方向的剖面视图；
图25为本发明顶部沉积层间介质层后沿Y-Y’方向的剖面视图。
附图标记说明：1、衬底；2、牺牲层；3、沟道层；4、硬掩膜层；5、浅槽隔离区；6、氧化层；7、假栅层；8、第一侧墙介质；9、第一侧墙；10、凹槽；11、第二侧墙介质；12、第二侧墙牺牲层；13、第二侧墙；14、源漏极；15、层间介质层；16、金属栅；17、导电通道。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
下面将结合实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
本实施例提供一种半导体器件，包括：衬底1、纳米片沟道、金属栅16和源漏极14；纳米片沟道位于衬底1的上方；金属栅16环绕纳米片沟道；源漏极14与纳米片沟道连接；源漏极14与金属栅16之间设置有具有空腔的侧墙。
本实施例中，金属栅16上部两侧设置有第一侧墙9，第一侧墙9与纳米片沟道的边缘齐平；金属栅16下部与源漏极14之间设置有具有空腔的第二侧墙13。
本实施例中，还包括：层间介质层15和多个导电通道17；层间介质层15位于源漏极14和金属栅16的上方；导电通道17位于层间介质层15的内部，且导电通道17分别与源漏极14和金属栅16连接。
本实施例中，第一侧墙9呈实心状态填充于层间介质层15、源漏极14与金属栅16之间。
本实施例还提供一种半导体器件的制备方法，包括如下步骤：
S1、在衬底1上依次生长交替层叠的牺牲层2和沟道层3，将沟道层3、牺牲层2和部分衬底1刻蚀形成若干个周期分布的鳍片，在相邻两个鳍片之间形成浅槽隔离区5；
S2、在鳍片表面形成假栅结构；
S3、在假栅结构的两侧形成第一侧墙9；
S4、对鳍片进行刻蚀，在第一侧墙9两侧形成用于制备源漏极14的源漏区；
S5、从源漏区向中心方向刻蚀掉牺牲层2的边缘，使牺牲层2两端形成内嵌的凹槽10；
S6、在凹槽10表面形成具有空腔的第二侧墙13，第二侧墙13边缘与沟道层3齐平；
S7、进行外延生长源漏区，同时对源漏区进行掺杂形成源漏极14；
S8、在源漏极14上沉积层间介质层15，并对层间介质层15进行化学机械抛光；去除假栅结构的硬掩膜层4，露出假栅层7；
S9、刻蚀去除假栅层7；
S10、刻蚀去除牺牲层2，释放沟道层3以形成纳米片沟道；
S11、沉积形成环绕纳米片沟道的金属栅16；
S12、沉积层间介质层15，在层间介质层15中形成分别与源漏极14和金属栅16接触的接触孔，在接触孔中形成导电通道17。
以下对本实施例的制备方法进行更为详细的说明：
对于步骤S1，如图1所示，在硅衬底1上通过外延方式依次生长SiGe/Si叠层超晶格层，Si层决定了后续纳米线根数，Si层≥1，每层均在30纳米以下，最终生产出的厚度会直接决定纳米片通道的高度以及电学性能。本实施例中以SiGe和Si各三层为例。
如图2所示，沉积硬掩膜层4，图形化后，通过刻蚀工艺把外延生长的超晶格叠层做成多个周期分布的鳍片，鳍片的高度大约10nm-400nm，宽度大约为1-100nm。
如图3-4所示，在相邻的两个鳍片之间形成浅槽隔离(shallow trenchisolation,STI)区。首先介电绝缘材料进行沉积，然后进行平坦化，露出硬掩膜层4并通过湿法或干法刻蚀去除硬掩膜层4，然后进行介电绝缘材料选择性回刻，露出三维的鳍片结构，相邻鳍片之间形成浅沟槽隔离区。浅沟槽隔离区其上表面一般和鳍片中超晶格叠层结构与衬底1单晶硅的界面齐平，也可高于或低于该界面水平线。
对于步骤S2，如图5-6所示，在露出的鳍片表面，形成假栅叠层，具体步骤为：依次沉积氧化层6、假栅层7(可为多晶硅或非晶硅)并进行CMP，然后沉积硬掩膜层4(硬掩膜层4所使用的材料可以是氧化物、碳化物、氮化物、有机物等)。如图7所示，通过光刻和刻蚀图形化工艺形成跨鳍片的假栅结构，刻蚀后，保留假栅结构上方的硬掩膜层4。
对于步骤S3，如图8所示，沉积第一侧墙介质8，第一侧墙介质8材料可以为SiN、NDC等。如图9-10所示，刻蚀水平方向的第一侧墙介质8，保留假栅层7和硬掩膜层4侧壁的介质，形成第一侧墙9。
对于步骤S4，如图11所示，采用硬掩膜层4和第一侧墙9作为掩膜，通过刻蚀工艺对鳍片进行源漏刻蚀，刻蚀停止于衬底1的表面，在第一侧墙9两侧形成用于制备源漏极14的源漏区。
对于步骤S5，如图12所示，进行pull-back刻蚀，对GeSi层从源漏区向中心方向刻蚀掉SiGe层边缘部分，形成内嵌的凹槽10。刻蚀时考虑牺牲层2(SiGe层)和沟道层3(Si层)具有比较大的刻蚀选择比，保证沟道层3的完整。
对于步骤S6，如图13所示，沉积第二侧墙介质11，第二侧墙介质11材料可以为SiN、NDC或其它介质，第二侧墙介质11覆盖整个表面，且凹槽10表面覆盖第二侧墙介质11后仍保持凹槽状。如图14所示，沉积第二侧墙牺牲层12，可以为SOC、SiBARC等牺牲层材料，第二侧墙牺牲层12覆盖第二侧墙介质11表面并充满内嵌的凹槽10。如图15所示，进行第二侧墙牺牲层12的各向同性刻蚀刻蚀，保留凹槽10内的第二侧墙牺牲层12。如图16所示，对第二侧墙介质11进行各向同性刻蚀，使第二侧墙介质11与Si纳米片齐平。如图17所示，去除凹槽10内的第二侧墙牺牲层12，形成具有空腔的第二侧墙13，第二侧墙13边缘与沟道层3齐平。通过释放第二侧墙牺牲层12，可以利用薄膜厚度制备极薄侧墙薄膜，同时能在Nanosheet-GAAFET中源漏极与栅极之间引入具有空腔的侧墙，以空气替代部分固态介电材料，大幅降低了器件的寄生电容，与现有GAA工艺相兼容且工艺简单。
对于步骤S7，如图18所示，进行外延生长源漏区，在衬底1上方形成源漏极14。外延生长源漏区可利用合适的方法，例如：金属有机化学气相沉积、分子束外延、液相外延、气相外延、选择性外延成长(selectiveepitaxial growth,SEG)、类似方法或前述的组合形成源漏极14。同时，对源漏区进行掺杂，对于P型FET，源漏区材料为硼掺杂SiGe(SiGe:B)，对于N型FET，源漏区材料为磷掺杂硅(Si:P)。
对于步骤S8，如图19所示，形成源漏极14之后，沉积层间介质层15(隔离层)，并对层间介质层15进行化学机械抛光，使其平坦化；去除硬掩膜层4，露出假栅层7。
对于步骤S9，如图20所示，通过选择性刻蚀或者腐蚀工艺，将前述的多晶硅(PolySi，p-Si)或非晶硅(a-Si)形成的假栅层7蚀掉。
对于步骤S10，如图21-22所示，选择性刻蚀超晶格叠层中的牺牲层2，进行纳米片沟道释放，以形成纳米片沟道。
对于步骤S11，如图23-24所示，依次沉积高K金属栅16，并进行CMP，形成NMOS/PMOS金属栅。
对于步骤S12，如图25所示，接着在顶部进行ILD介质沉积，并进行介质CMP，然后进行接触孔光刻与刻蚀，沉积孔硅化物，形成分别与源漏极14和金属栅16接触的接触孔，在接触孔中形成三个导电通道17。
上述附图中的X-X’方向的剖面视图为沿一水平线剖面视图，Y-Y’方向的剖面视图为沿一竖直线剖面视图，且X-X’方向与Y-Y’方向相互垂直。在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种半导体器件，其特征在于，包括：衬底、纳米片沟道、金属栅和源漏极；所述纳米片沟道位于所述衬底的上方；所述金属栅环绕所述纳米片沟道；所述源漏极与所述纳米片沟道连接；所述源漏极与金属栅之间设置有具有空腔的侧墙。
2.根据权利要求1所述的半导体器件，其特征在于，所述金属栅上部两侧设置有第一侧墙，所述第一侧墙与纳米片沟道的边缘齐平；所述金属栅下部与源漏极之间设置有具有空腔的第二侧墙。
3.根据权利要求1所述的半导体器件，其特征在于，还包括：层间介质层和多个导电通道；所述层间介质层位于所述源漏极和金属栅的上方；所述导电通道位于所述层间介质层的内部，且所述导电通道分别与所述源漏极和金属栅连接。
4.根据权利要求1-3任一项所述的半导体器件的制备方法，其特征在于，包括如下步骤：在形成源漏区后，从源漏区向中心方向刻蚀掉牺牲层的边缘，使牺牲层两端形成内嵌的凹槽，在凹槽表面形成具有空腔的侧墙。
5.根据权利要求4所述的制备方法，其特征在于，包括如下步骤：
S1、在衬底上依次生长交替层叠的牺牲层和沟道层，将沟道层、牺牲层和部分衬底刻蚀形成若干个周期分布的鳍片，在相邻两个鳍片之间形成浅槽隔离区；
S2、在鳍片表面形成假栅结构；
S3、在假栅结构的两侧形成第一侧墙；
S4、对鳍片进行刻蚀，在第一侧墙两侧形成用于制备源漏极的源漏区；
S5、从源漏区向中心方向刻蚀掉牺牲层的边缘，使牺牲层两端形成内嵌的凹槽；
S6、在凹槽表面形成具有空腔的第二侧墙，第二侧墙边缘与沟道层齐平；
S7、进行外延生长源漏区，同时对源漏区进行掺杂形成源漏极。
6.根据权利要求5所述的制备方法，其特征在于，步骤S2包括：
S21、在露出的鳍片表面依次沉积氧化层、假栅层并进行化学机械抛光；
S22、沉积硬掩模层，通过光刻和刻蚀图形化工艺形成跨鳍片的假栅结构。
7.根据权利要求6所述的制备方法，其特征在于，步骤S3包括：
S31、在假栅结构的两侧和顶部沉积第一侧墙介质；
S32、刻蚀水平方向的第一侧墙介质，形成第一侧墙。
8.根据权利要求7所述的制备方法，其特征在于，步骤S4包括：采用硬掩模层和第一侧墙作为掩膜，对鳍片进行源漏刻蚀，刻蚀停止于衬底的表面，形成源漏区。
9.根据权利要求5所述的制备方法，其特征在于，步骤S6包括：
S61、沉积第二侧墙介质，使第二侧墙介质覆盖整个表面，且凹槽表面覆盖第二侧墙介质后仍保持凹槽状；
S62、在第二侧墙介质表面沉积第二侧墙牺牲层，且第二侧墙牺牲层充满凹槽；
S63、对第二侧墙牺牲层进行各向同性刻蚀，保留凹槽内的第二侧墙牺牲层；
S64、对第二侧墙介质进行各向同性刻蚀，至凹槽中的第二侧墙介质边缘与沟道层齐平；
S65、去除第二侧墙牺牲层，形成具有空腔的第二侧墙。
10.根据权利要求4至9中任一项所述的制备方法，其特征在于，还包括如下步骤：
S8、在源漏极上沉积层间介质层，并对层间介质层进行化学机械抛光；去除假栅结构的硬掩膜层，露出假栅层；
S9、刻蚀去除假栅层；
S10、刻蚀去除牺牲层，释放沟道层以形成纳米片沟道；
S11、沉积形成环绕纳米片沟道的金属栅；
S12、沉积层间介质层，在层间介质层中形成分别与源漏极和金属栅接触的接触孔，在接触孔中形成导电通道。
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