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KR100620446B1 - 핀 전계 효과 트랜지스터 및 이의 제조 방법 - Google Patents

핀 전계 효과 트랜지스터 및 이의 제조 방법 Download PDF

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KR100620446B1
KR100620446B1 KR1020040015856A KR20040015856A KR100620446B1 KR 100620446 B1 KR100620446 B1 KR 100620446B1 KR 1020040015856 A KR1020040015856 A KR 1020040015856A KR 20040015856 A KR20040015856 A KR 20040015856A KR 100620446 B1 KR100620446 B1 KR 100620446B1
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Abstract

안정성 및 전류 구동력이 우수하고, 소오스/드레인 대칭성이 확보되어 동작 특성이 향상되는 핀 전계 효과 트랜지스터 및 그 제조 방법이 개시되어 있다. 기판 상에 제1 방향을 따라 액티브 핀이 구비된다. 상기 제1 방향과 상이한 제2 방향을 따라 상기 기판 및 상기 액티브 핀 상에 게이트 구조물이 구비된다. 상기 게이트 구조물의 측벽 상부에 상부 스페이서가 구비된다. 상기 게이트 구조물의 측벽 하부에 하부 스페이서가 구비된다. 상기 하부 스페이서 양측의 액티브 핀 표면에 제1 및 제2 방향으로 성장된 액티브 확장층이 구비된다. 그리고, 상기 액티브 핀 및 액티브 확장층 내에 소오스/드레인을 포함하는 핀 전계 효과 트랜지스터를 제공한다. 상기 핀 전계 효과 트랜지스터는 소오스/드레인 형성 면적이 확장되어 저항이 감소한다.

Description

핀 전계 효과 트랜지스터 및 이의 제조 방법{Fin field effect transistor and method of manufacturing the same}
도 1은 본 발명의 제1 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 핀 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도이다.
도 3은 액티브 핀에 액티브 확장층이 성장된 형태의 액티브 영역을 나타내는 사시도이다.
도 4는 본 발명의 제2 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 5는 액티브 확장층 및 액티브 핀을 포함하는 액티브 영역의 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 벌크 실리콘 12 : 매몰 산화막
16 : 액티브 핀 18 : 게이트 절연막 패턴
20 : 게이트 도전막 패턴 22 : 하드 마스크
24 : 게이트 구조물 26 : 실리콘 산화막
26a : 실리콘 산화막 패턴 28 : 상부 스페이서
30 : 하부 스페이서 32 : 액티브 확장층
48 : 예비 소오스/드레인 콘택 영역
50 : 소오스/드레인 콘택 영역
본 발명은 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 협소한 액티브 핀 상에 형성되는 핀 전계효과 트랜지스터 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있다. 또한, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
상기 반도체 장치로 사용되는 전계 효과 트랜지스터의 경우, 고속 동작을 위해 상기 전계 효과 트랜지스터의 채널 길이를 감소시켜야 한다. 그러나, 일반적인 플레너(Planer) 타입의 전계 효과 트랜지스터의 경우, 상기 채널 길이가 축소됨에 따라 드레인 전압에 의한 일렉트릭 필드(electric field) 영향성이 증가되고 게이트 전극에 의한 채널 구동 능력이 열화되어 쇼트 채널 효과(short channel effect)가 발생 된다.
또한, 문턱 전압을 조절하기 위해 채널 농도를 증가시키는 경우, 케리어의 이동도 및 전류 구동력이 감소되며, 소오스/드레인과의 접합 누설 전류(Junction leakage current)가 증가되고 있다.
상기 전계 효과 트랜지스터의 한계를 극복하기 위해, 벌크 실리콘, 인슐레이터 및 상부 실리콘의 적층 구조를 갖는 SOI(Silicon on insulator)기판 상에 소자를 형성하거나 또는 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터 등을 개발하고 있다.
상기 SOI기판에 반도체 소자를 형성하는 경우, 접합 용량의 감소, 집적도의 증가, 구동 전류의 증가 등의 장점을 갖고 있지만, 한편으로는, 상부 실리콘층의 막 두께 불균일성에 의한 문턱 전압 변화, 부동 채널 효과, 그리고 기판 하부면과의 절연에 의해 자체 히팅(self-heating) 효과에 의한 구동 전류의 열화 등의 단점을 갖고 있다.
상기 문제들을 해결하기 위해, 상부 실리콘 층의 두께를 증가시키거나 상기 SOI기판 전용의 회로 설계 기술의 개발이 필요하지만, 상부 실리콘 층의 두께를 증가시키면 소자의 집적도가 저하되고, 또한 전용 회로 설계 기술의 개발은 기술 자체의 난이도 및 설계 엔지니어의 육성에 따른 비용의 증가 등으로 인해 실제 제품에 개발에 많은 회사들이 어려움을 겪고 있다.
또한, 상기 핀 전계 효과 트랜지스터는 핀(fin)이라고 불리는 물고기의 지느러미 형상의 돌출된 액티브 영역과 상기 핀의 양측면 및 상부면을 둘러싸는 게이트를 포함하는 구조로 되어 있다. 상기 핀 전계 효과 트랜지스터에 의하면, 액티브 핀의 양측면 및 상부면 상에 게이트 전극이 형성되어 상기 양측면 및 상부에서 게이트 제어가 이루어짐으로써 쇼트 채널 효과를 감소시킬 수 있다. 상기 핀 전계 효과 트랜지스터는 채널 핀의 양측면에만 채널이 형성되도록 할 수도 있다.
한편, 상기 SOI기판에 제작된 핀 전계 효과 트랜지스터의 경우, 공정의 안정성이 우수하고 전류 구동력이 증가되는 특징을 갖는다.
그러나, 상기 핀 전계 효과 트랜지스터는 핀 구조에 따라 소오스/드레인이 형성되는 부위의 폭이 상기 핀에 의해 제한됨에 따라 소스/드레인 기생 저항의 증가되는 등의 문제점을 안고 있다.
따라서, 본 발명의 제1 목적은 공정의 안정성 및 전류 구동력이 우수하고, 소오스/드레인 대칭성이 확보되어 동작 특성이 향상되는 핀 전계 효과 트랜지스터를 제공하는데 있다.
본 발명의 제2 목적은 상기 핀 전계 효과 트랜지스터를 제조하는 데 적합한 핀 전계 효과 트랜지스터의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터에서, 기판 상에 제1 방향을 따라 액티브 핀이 구비된다. 상기 제1 방향과 상이한 제2 방향을 따라 상기 기판 및 상기 액티브 핀 상에 게이트 구조물이 구비된다. 상기 게이트 구조물의 측벽 상부에 상부 스페이서가 구비된다. 상기 게이트 구조물의 측벽 하부에 하부 스페이서가 구비된다. 상기 하부 스페이서 양측의 액티브 핀 표면에 제1 및 제2 방향으로 성장된 액티브 확장층이 구비된다. 그리고, 상기 액티브 확장층 및 상기 액티브 확장층 아래의 액티브 핀 내에 소오스/드 레인이 형성되어 있다.
상기한 제2 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터의 제조 방법에서, 기판 상에 제1 방향을 따라 액티브 핀을 형성한다. 상기 제1 방향과 상이한 제2 방향을 따라 상기 기판 및 상기 액티브 핀 상에 게이트 구조물을 형성한다. 상기 게이트 구조물의 측벽 상부에 상부 스페이서를 형성한다. 상기 게이트 구조물의 측벽 하부에 하부 스페이서를 형성한다. 상기 하부 스페이서 양측에 노출된 액티브 핀의 표면에 제1 및 제2 방향으로 액티브 확장층을 성장시킨다. 이어서, 상기 액티브 확장층 및 액티브 확장층 아래의 액티브 핀 내에 소오스/드레인을 형성하여 핀 전계 효과 트랜지스터를 완성한다.
본 발명에 의하면, 소오스/드레인의 상부 폭이 확장된다. 따라서, 상기 소오스/드레인 영역이 협소하여 발생되는 소오스/드레인 저항 증가 문제를 해소할 수 있다.
또한, 상기 소오스/드레인의 대칭성이 확보되어, 상기 소오스/드레인의 전극이 서로 바뀌어도 전기적 특성이 동일하고, 이로 인해 상기 핀 전계 효과 트랜지스터를 이용한 회로의 안정적인 동작이 가능하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 1을 참조하면, 벌크 실리콘(10) 및 매몰 산화막(Buried oxide, BOX, 12)이 적층된 기판 상에, 제1 방향을 따라 액티브 핀(16)이 구비된다. 상기 액티브 핀(16)은 실리콘과 같은 반도체 물질로 이루어진다.
상기 액티브 핀(16)은 제1 선폭(d)을 가지며, 그 선폭은 40㎚이하로 매우 작아야 한다. 상기 액티브 핀(16)의 선폭이 작아져야만 상기 액티브 핀(16)의 양측면에서 동시에 게이트에 의한 제어가 가능하다. 또한, 상기 액티브 핀(16)은 상기 매몰 산화막(12)상에 돌출되는 형상을 가져야 한다.
상기 제1 방향과 상이한 제2 방향을 따라 상기 기판 및 상기 액티브 핀(16) 상에 게이트 구조물을 구비한다. 상기 제2 방향은 상기 제1 방향과 수직한 방향인 것이 가장 바람직하다. 상기 게이트 구조물은 게이트 절연막 패턴(미도시), 게이트 도전막 패턴(20) 및 하드 마스크(22)가 적층된 형상을 갖는다.
상기 게이트 도전막 패턴(20)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 또는 상기 물질들 중 적어도 2개의 물질막이 적층된 형태로 이루어질 수 있다. 본 실시예에서, 상기 게이트 도전막 패턴(20)은 도핑된 폴리실리콘으로 이루어진다.
상기 하드 마스크(22)는 실리콘 질화물로 이루어진다.
상기 게이트 구조물의 측벽에는 서로 다른 물질막이 상,하 적층된 구조의 스페이서가 구비된다. 그리고, 상기 액티브 핀(16)의 측벽에는 스페이서가 전혀 구비되지 않는다. 즉, 상기 게이트 구조물의 측벽 하부에는 하부 스페이서(30)가 구비된다. 상기 게이트 구조물의 측벽 상부에는 상부 스페이서(28)가 구비된다.
상기 하부 스페이서(30)는 특정의 식각 조건하에서 상기 하드 마스크(22)와의 식각 선택비가 높은 절연 물질로 형성하여야 한다. 구체적으로, 상기 하부 스페이서는 실리콘 산화물로 이루어진다. 그리고, 상기 상부 스페이서(28)는 특정한 식각 조건하에서 상기 하부 스페이서(30)와의 식각 선택비가 높은 절연 물질로 형성하여야 한다. 구체적으로, 상기 상부 스페이서(28)는 실리콘 질화물로 이루어진다.
상기 하부 스페이서(30)의 상부면은 적어도 상기 액티브 핀(16)의 상부면과 같거나 또는 높게 위치한다. 바람직하게는, 상기 하부 스페이서(30)의 상부면은 상기 액티브 핀(16)의 상부면과 동일한 높이를 갖도록 위치한다.
또한, 상기 상부 및 하부 스페이서(28, 30)가 구비됨에 따라, 상기 게이트 구조물의 측벽은 외부에 전혀 노출되지 않는다.
상기 하부 스페이서 양측의 액티브 핀 표면에 제1 및 제2 방향으로 성장된 액티브 확장층(32)이 구비된다. 상기 액티브 확장층(32)은 에피 성장된 실리콘으로 이루어진다.
상기 액티브 핀(16)의 상부면 및 양측면에 액티브 확장층(32)이 구비되므로, 상기 액티브 확장층(32)의 상부면은 상기 액티브 핀(16)의 제1 선폭(d)에 비해 증가된 제2 선폭을 갖는다. 구체적으로, 상기 액티브 확장층(32)의 상부면은 50㎚이상의 선폭을 갖는다. 또한, 상기 액티브 확장층(32)은 이웃하는 상기 액티브 핀(16)에 비해 상부로 돌출되는 형상을 갖는다.
상기 액티브 확장층(32) 및 액티브 확장층(32) 아래의 액티브 핀에 소오스/드레인을 구비한다. 즉, 상기 액티브 확장층(32) 및 액티브 확장층(32) 아래의 액 티브 핀(16)은 소오스/드레인을 형성하기 위한 영역이 된다.
본 발명의 제1 실시예에 따른 핀 전계 효과 트랜지스터에 의하면, 제1 선폭을 갖는 액티브 핀 상에 게이트 구조물이 구비되어 게이트에 의한 채널 제어를 용이하게 수행할 수 있다.
또한, 상기 제1 선폭(d)에 비해 증가된 제2 선폭을 갖는 액티브 확장층 및 그 아래의 액티브 핀에 소오스/드레인을 구비한다.
종래에는, 상기 액티브 핀의 선폭이 제한됨에 따라, 소오스/드레인 형성 영역이 매우 협소하여 소오스/드레인의 기생 저항이 증가되는 문제가 있었다. 그러나, 상기 액티브 확장층에 의해 상기 소오스/드레인 형성 영역이 증가됨에 따라, 소오스/드레인 저항이 감소된다. 이로 인해, 핀 전계 효과 트랜지스터의 전류 구동력이 향상되는 효과가 있다.
또한, 상기 액티브 확장층 전 영역에 저항이 매우 작은 소오스/드레인이 형성되므로, 상기 소오스/드레인의 대칭성이 확보된다. 때문에, 상기 소오스/드레인의 전극이 뒤바뀌더라도 전기적 특성이 거의 동일하여 회로의 안정적 동작이 가능하다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 핀 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.
도 2a를 참조하면, 벌크 실리콘(10), 매몰 산화막(12) 및 상부 실리콘이 적층된 SOI기판을 제공한다.
상기 SOI기판에 포토레지스트를 코팅하고, 이를 선택적으로 노광하여 액티브 핀 형성을 위한 포토레지스트 패턴(도시안함)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 상부 실리콘의 소정 부위를 식각하여 핀 전계 효과 트랜지스터를 형성하기 위한 액티브 핀(16)을 형성한다. 상기 액티브 핀(16)은 제1 방향으로 연장되도록 형성한다.
상기 상부 실리콘을 식각하는 공정은 상기 매몰 산화막(12)이 표면에 노출될 때까지 수행한다. 따라서, 상기 매몰 산화막(12)상에 돌출되는 형태의 액티브 핀(16)이 형성된다. 상기 액티브 핀(16)은 후속 공정을 통해 핀 전계 효과 트랜지스터가 형성되기 위한 영역이다.
핀 전계 효과 트랜지스터에서 액티브 핀(16)의 양측으로 게이트 제어가 가능하도록 하기 위해서, 상기 액티브 핀(16)은 40㎚이하의 미세한 제1 선폭(d)을 갖도록 형성한다.
다른 방법으로, 상기 SOI기판 상에 하드 마스크 패턴(미도시)을 형성하고 이를 이용하여 상기 상부 실리콘을 식각함으로서 액티브 핀(16)을 형성할 수도 있다. 이 때, 상기 액티브 핀(16)을 형성한 이 후에 상기 하드 마스크 패턴을 제거하거나 또는 제거하지 않을 수 있다. 도시하지는 않았지만, 상기 하드 마스크 패턴을 제거하지 않는 경우는 듀얼 게이트를 갖는 핀 전계 효과 트랜지스터로 제공된다.
도 2b를 참조하면, 상기 제1 방향과 상이한 제2 방향을 따라 상기 기판의 매몰 산화막(12) 및 액티브 핀(16) 상에 게이트 구조물(24)을 형성한다. 상기 제2 방향은 상기 제1 방향과 수직한 방향인 것이 가장 바람직하다.
이하에서, 상기 게이트 구조물(24)을 형성하는 과정을 구체적으로 설명한다.
우선, 상기 액티브 핀(16)의 상부에 게이트 절연막을 형성한다. 상기 게이트 절연막은 상기 액티브 핀(16)을 열산화시킨 열산화막으로 형성하거나 또는 화학 기상 증착 방법에 의해 실리콘 산화물을 증착하여 형성할 수 있다. 그러나, 트랜지스터 동작 특성을 향상시키기 위해서, 상기 게이트 절연막은 열산화막으로 형성하는 것이 더욱 바람직하다. 상기 열산화 방법으로 게이트 절연막을 형성할 경우에는, 도시된 것과 같이, 상기 액티브 핀(16)의 노출된 표면에만 선택적으로 게이트 절연막이 형성된다.
상기 게이트 절연막 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 도핑된 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 상기 물질들 중 적어도 2개의 막이 적층된 형태의 막으로 형성할 수 있다. 상기 게이트 도전막은 스텝커버러지 특성, 열적 안정성 및 식각 특성이 우수한 도핑된 폴리실리콘막을 주로 사용한다.
상기 게이트 도전막 상에 하드 마스크막을 형성한다. 상기 하드 마스크막은 하부의 막들을 패터닝하기 위한 마스크로 제공될 뿐 아니라, 후속 평탄화 공정 시에 연마 정지막으로 제공되어야 한다. 이를 위하여, 상기 하드 마스크막은 실리콘 질화막으로 형성하는 것이 가장 바람직하다.
상기 하드 마스크막을 통상의 사진 식각 공정을 통해 패터닝하여 하드 마스크(22)를 형성한다. 다음에, 상기 하드 마스크(22)를 식각 마스크로 하여 상기 게이트 도전막 및 게이트 절연막을 식각하여, 게이트 절연막 패턴(18), 게이트 도전 막 패턴(20) 및 하드 마스크(22)로 이루어지는 게이트 구조물을 형성한다.
도 2c를 참조하면, 상기 게이트 구조물(24)을 완전히 매립하도록 실리콘 산화막(26)을 증착한다. 상기 실리콘 산화막(26)은 특정 식각 조건하에서 상기 드 마스크(22)와의 식각 선택비가 높은 막으로 선택된 것이다.
이어서, 상기 실리콘 산화막(26) 상부면을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정으로 수행할 수 있다. 이 때, 상기 하드 마스크(22) 상부면을 연마 정지점으로 하여, 상기 화학 기계적 연마 공정을 수행하는 것이 가장 바람직하다. 상기 하드 마스크(22) 상부면이 노출되도록 상기 실리콘 산화막(26)을 연마하는 경우, 연마 공정을 수행한 이 후에 남아있는 실리콘 산화막(26)의 두께를 정확히 알 수 있으므로 후속 공정을 용이하게 최적화할 수 있다.
그러나, 상기 평탄화 공정에 의해 반드시 상기 실리콘 산화막(26)이 하드 마스크 표면을 노출시켜야 하는 것은 아니다. 때문에, 상기 실리콘 산화막(26) 표면이 평탄화되는데 소요되는 일정 시간동안 연마 공정을 수행할 수도 있다.
도 2d를 참조하면, 상기 평탄화된 실리콘 산화막(26)을 이방성으로 식각하여, 상기 게이트 구조물(24)의 상부는 노출하면서 상기 게이트 구조물(24)의 하부는 매립하는 실리콘 산화막 패턴(26a)을 형성한다. 상기 실리콘 산화막 패턴(26a)은 이 후 공정을 통해 하부 스페이서로 제공된다.
상기 이방성 식각 공정은 상기 하드 마스크(22)와의 식각 선택비가 높은 식각 조건으로 수행한다.
이 때, 상기 실리콘 산화막 패턴(26a)의 상부면은 적어도 상기 액티브 핀(16)의 상부면과 같거나 높게 위치하여야 한다. 상기 실리콘 산화막 패턴(26a)은 상기 액티브 핀(16)의 상부면과 동일한 높이를 갖도록 형성하는 것이 가장 바람직하다. 상기 실리콘 산화막 패턴(26a)의 상부면이 상기 액티브 핀(16)의 상부면보다 낮게 형성되는 경우에는 후속의 스페이서 형성 공정 시에 상기 액티브 핀(16)의 양측벽에도 스페이서가 형성될 수 있어 바람직하지 않다.
도 2e를 참조하면, 상기 게이트 구조물(24) 및 상기 실리콘 산화막 패턴(26a)의 표면에 실리콘 질화막을 형성한다. 상기 실리콘 질화막은 특정 식각 조건하에서 상기 실리콘 산화막 패턴(26a)과의 식각 선택비가 높은 물질로 선택된 막이다.
이어서, 상기 실리콘 질화막을 이방성으로 식각하여 상기 게이트 구조물(26a)의 상부 측벽에 상부 스페이서(28)를 형성한다.
도 2f를 참조하면, 상기 상부 스페이서(28)를 식각 마스크로 이용하여 노출되어 있는 상기 실리콘 산화막 패턴(26a)을 이방성으로 식각한다.
일반적으로 스페이서 형성 공정은 전면 이방성 식각 공정에 의해 형성되지만, 상기 하부 스페이서(30)는 이와는 달리 상기 상부 스페이서(28)를 식각 마스크로한 이방성 식각 공정에 의해 형성된다. 따라서, 상기 상부 스페이서(28) 아래에 위치하는 상기 실리콘 산화막 패턴(26a)은 남아있게 되어 하부 스페이서(30)로 형성되고, 나머지 영역에 형성되어 있는 실리콘 산화막 패턴(26a)은 제거되어 상기 액티브 핀의 상부면 및 양측면이 노출된다. 그러므로, 상기 게이트 구조물(24)의 양측으로 노출되어 있는 상기 액티브 핀(16)의 양측벽에는 스페이서가 전혀 형성되 지 않는다.
상기 이방성 식각 공정은 노출되어 있는 상기 실리콘 산화막 패턴(26a)이 모두 제거되고, 상기 실리콘 산화막 패턴(26a) 하부에 위치하는 매몰 산화막(12)은 식각되지 않고 남아있도록 수행하는 것이 가장 바람직하다.
만일, 상기 실리콘 산화막 패턴(26a) 아래에 구비되는 상기 매몰 산화막(12)까지 과도하게 식각되어 상기 액티브 핀(16)의 측벽 하단으로 연장되어 상기 매몰 산화막(12)이 노출되는 경우, 후속 공정 진행에 어려움이 있다. 또한, 노출되는 상기 실리콘 산화막 패턴(26a)이 일부 식각되지 않고 남게되는 경우, 상기 액티브 핀(16) 하부가 상기 실리콘 산화막 패턴(26a)에 매립되어 상기 액티브 핀(16)의 유효 높이가 감소되는 문제가 있다.
본 실시예에서는, 상기 상부 스페이서(28) 및 하드 마스크(22)가 동일한 물질로서 형성되므로, 상기 실리콘 산화막 패턴(26a)과 하드 마스크(22)간의 식각 선택비가 높다. 때문에, 상기 이방성 식각 공정을 수행할 시에 상기 하드 마스크(22)도 거의 식각되지 않는다.
도 2g를 참조하면, 상기 하부 스페이서 양측의 액티브 핀(16) 표면에 상기 제1 및 제2 방향으로 액티브 확장층(32)을 성장시킨다. 상기 액티브 확장층(32)은 선택적 에피택시얼 성장 공정으로 실리콘을 성장시켜 형성한다. 상기 에피택시얼 성장 공정은 LPCVD(Low Pressure Chemical Vapor Deposition), UHVCVD(Ultra High Vacuum Chemical Vapor Deposition), APCVD(Atmospheric Pressure Chemical Vapor Deposition) 또는 MBE (Molecular Beam Epitaxy)방법에 의해 수행할 수 있다. 상기 액티브 확장층(32)에 의해 소오스/드레인의 저항 감소 효과를 기대하기 위해서는, 상기 액티브 확장층(32)은 상부폭이 50㎚ 이상이 되도록 성장시키는 것이 바람직하다.
도 3은 액티브 핀(16)에 액티브 확장층(32)이 성장된 액티브 영역을 나타내는 사시도이다.
도 3을 참조하면, 상기 게이트 구조물(24) 아래(A)에는 액티브 핀(16)이 구비되며, 상기 게이트 구조물(24) 양측의 소오스/드레인 형성 영역(B)에는 상기 액티브 핀(16)) 및 액티브 확장층(32)이 구비된다. 상기 액티브 확장층(32)은 노출된 액티브 핀(16)의 양측 및 상부면에 성장된다. 때문에, 상기 액티브 확장층(32)의 상부면은 상기 액티브 핀(16)의 상부면에 비해 높게 형성된다. 또한, 상기 액티브 확장층은 액티브 핀의 제1 선폭(d)보다 큰 제2 선폭을 갖는다.
이어서, 통상의 이온 주입 공정을 수행하여 상기 액티브 확장층(32) 및 상기 액티브 확장층(32) 아래의 액티브 핀(16) 내에 소오스/드레인을 형성한다.
종래에는, 상기 소오스/드레인의 폭이 상기 액티브 핀에 의해 한정되었다. 그러나, 본 실시예에 의하면, 에피택시얼 성장 공정에 의해 액티브 확장층을 형성한 이 후에, 상기 성장된 액티브 확장층에 상기 소오스/드레인이 형성되므로 상기 소오스/드레인의 폭이 증가되는 효과가 있다. 상기 소오스/드레인 폭이 증가됨에 따라, 상기 소오스/드레인 저항이 감소되고 트랜지스터의 전류 구동력은 증가된다.
또한, 상기 액티브 핀으로부터 액티브 확장층이 성장하여 소오스/드레인 폭이 증가되기 시작하는 부분이 소오스 및 드레인에서 동일하기 때문에, 소오스/드레 인의 대칭성 확보가 용이하다. 따라서, 상기 소오스/드레인의 전극이 뒤바뀌더라도 전기적 특성이 동일하므로, 회로의 안정적 동작이 가능하다.
실시예 2
도 4는 본 발명의 제2 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다. 도 5는 액티브 확장층 및 액티브 핀을 포함하는 액티브 영역의 사시도이다.
도 4에 도시된 것과 같이, 액티브 핀(미도시)의 양 단부에 일체로 연장되는 소오스/드레인 콘택 영역(50)을 더 구비하는 것을 제외하고는 상기 제1 실시예의 핀 전계 효과 트랜지스터와 동일한 구성을 갖는다.
상기 소오스/드레인 콘택 영역(50)은 상기 소오스/드레인이 형성되는 부위(도 5, A')의 선폭에 비해 더욱 증가된 선폭을 갖는다. 따라서, 상기 소오스/드레인과 전기적으로 연결하는 콘택을 형성하기 위한 면적이 충분히 확보된다.
상기 도 4에 도시된 핀 전계 효과 트랜지스터를 제조하는 방법은, 상기 액티브 핀 형성 시에 상기 액티브 핀의 양단부에 연장되는 예비 소오스/드레인 콘택 영역을 동시에 패터닝하는 것 이외에는 상기 제1 실시예와 동일하다.
간단히 설명하면, 벌크 실리콘(10), 매몰 산화막(12) 및 상부 실리콘이 적층된 SOI기판에서, 상부 실리콘의 소정 부위를 식각하여 액티브 핀(도 5, 16) 및 예비 소오스/드레인 콘택 영역(도 5, 48)을 형성한다. 상기 예비 소오스/드레인 콘택 영역(48)은 상기 액티브 핀의 선폭보다 더 크게 되도록 패터닝한다.
이어서, 도 2b 내지 도 2g를 참조하여 설명한 공정을 동일하게 수행한다. 즉, 상기 액티브 핀(16)과 상이한 방향으로 게이트 구조물을 형성한다. 상기 게이트 구조물을 완전히 매립하도록 실리콘 산화막을 증착한 후 이를 평탄화한다. 상기 평탄화된 실리콘 산화막을 이방성으로 식각하여, 상기 게이트 구조물의 상부는 노출하면서 상기 게이트 구조물의 하부는 매립하는 실리콘 산화막 패턴을 형성한다. 이 때, 상기 실리콘 산화막 패턴의 상부면은 적어도 상기 액티브 핀(16) 및 예비 소오스/드레인 콘택 영역(48)의 상부면과 같거나 높게 위치하여야 한다.
이어서, 상기 게이트 구조물 및 상기 실리콘 산화막 패턴의 표면에 실리콘 질화막을 형성한다. 상기 실리콘 질화막은 특정한 식각 조건하에서 상기 실리콘 산화막 패턴과의 식각 선택비가 높은 물질로 선택된 막이다. 이어서, 상기 실리콘 질화막을 이방성으로 식각하여 상부 스페이서(28)를 형성한다.
이어서, 상기 상부 스페이서(28)를 마스크로 하여 상기 실리콘 산화막 패턴을 이방성 식각함으로서 상기 상부 스페이서(28) 하부에 하부 스페이서(30)를 형성한다.
상기 하부 스페이서(30) 양측에 노출된 액티브 핀(16) 및 예비 소오스/드레인 콘택 영역(48)의 표면에 통상의 에피택시얼 성장 공정으로 액티브 확장층(32)을 형성한다.
도 5를 참조하면, 상기 게이트 구조물 아래(A)에는 액티브 핀(16)이 구비된다. 상기 액티브 핀(16)의 표면에 액티브 확장층(32)이 형성되어 소오스/드레인 영역(B')으로 제공된다. 또한, 상기 예비 소오스/드레인 콘택 영역(48)의 표면에 액 티브 확장층(32)이 형성되어 상기 예비 소오스/드레인 콘택 영역(48)에 비해 선폭이 증가된 소오스 /드레인 콘택 영역(50, C')으로 제공된다.
또한, 상기 액티브 확장층(32)이 상기 예비 소오스/드레인 콘택 영역(48)의 상부면 및 양측면으로 성장하므로, 상기 소오스/드레인 콘택 영역(50, C')은 상기 게이트가 형성되어 있는 액티브 핀(16)에 비해 상부로 돌출되는 형상을 갖는다.
상술한 바와 같이 본 발명에 의하면, 핀 전계 효과 트랜지스터의 액티브 핀에 액티브 확장층을 형성하여 소오스/드레인의 폭을 증가시킬 수 있다. 때문에, 소오스/드레인 저항이 감소되고 트랜지스터의 전류 구동력은 증가된다.
또한, 소오스/드레인의 대칭성이 확보되어 소오스/드레인의 전극이 뒤바뀌더라도 전기적 특성이 동일하다. 때문에, 회로의 안정적 동작이 가능하다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (28)

  1. 기판 상에 제1 방향을 따라 형성된 액티브 핀;
    상기 제1 방향과 상이한 제2 방향을 따라 상기 기판 및 상기 액티브 핀 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 측벽 상부에 구비된 상부 스페이서;
    상기 게이트 구조물의 측벽 하부에 구비된 하부 스페이서;
    상기 하부 스페이서 양측의 액티브 핀의 표면에 제1 및 제2 방향으로 성장된 액티브 확장층; 및
    상기 액티브 확장층 및 상기 액티브 확장층 아래의 액티브 핀 내에 구비되는 소오스/드레인을 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 기판은 벌크 실리콘 및 매몰 산화막으로 이루어진 것을 특징으로 하는 핀 전계효과 트랜지스터.
  3. 제1항에 있어서, 상기 상부 스페이서는 상기 하부 스페이서 상에 적층된 형상을 갖는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 구조물은 게이트 절연막 패턴, 게이트 도전막 패턴 및 하드 마스크가 적층된 형태로 이루어진 것을 특징으로 하는 핀 전계효과 트랜지스터.
  5. 제4항에 있어서, 상기 하부 스페이서는 상기 하드 마스크와의 식각 선택비를 갖는 물질로서 이루어진 것을 특징으로 하는 핀 전계효과 트랜지스터.
  6. 제1항에 있어서, 상기 상부 스페이서는 상기 하부 스페이서와의 식각 선택비를 갖는 물질로서 이루어진 것을 특징으로 하는 핀 전계효과 트랜지스터.
  7. 제1항에 있어서, 상기 하부 스페이서는 실리콘 산화물로 이루어지고, 상기 상부 스페이서는 실리콘 질화물로 이루어지는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  8. 제1항에 있어서, 상기 하부 스페이서의 상부면은 적어도 상기 핀의 상부면과 같거나 높게 위치하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  9. 삭제
  10. 제1항에 있어서, 상기 액티브 핀은 실리콘으로 이루어진 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  11. 제1항에 있어서, 상기 액티브 핀의 양 단부에 일체로 연장되고, 상기 액티브 핀에 비해 큰 사이즈를 갖는 소오스/드레인 콘택 패드 영역이 더 구비되는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  12. 제1항에 있어서, 상기 제2 방향은 상기 제1 방향과 수직한 방향인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  13. 기판 상에 제1 방향을 따라 액티브 핀을 형성하는 단계;
    상기 제1 방향과 상이한 제2 방향을 따라 상기 기판 및 상기 액티브 핀 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 측벽 상부에 상부 스페이서를 형성하는 단계;
    상기 게이트 구조물의 측벽 하부에 하부 스페이서를 형성하는 단계;
    상기 하부 스페이서의 양측에 노출된 액티브 핀의 표면에 제1 및 제2 방향으로 액티브 확장층을 성장시키는 단계; 및
    상기 액티브 확장층 및 상기 액티브 확장층 아래의 액티브 핀 내에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법.
  14. 제13항에 있어서, 상기 액티브 핀은 벌크 실리콘, 매몰 산화막 및 상부 실리 콘이 적층된 형상의 기판에서 상기 상부 실리콘을 식각하여 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법.
  15. 제13항에 있어서, 상기 상부 스페이서를 형성하기 이전에,
    상기 게이트 구조물의 하부를 부분적으로 매립하도록, 상기 하부 스페이서를 형성하기 위한 절연막 패턴을 형성하는 단계를 더 수행하는 것을 특징으로 하는 핀 전계 효과 트랜지스터 제조 방법.
  16. 제15항에 있어서, 상기 절연막 패턴의 상부면은 적어도 상기 액티브 핀의 상부면과 같거나 높게 위치하도록 형성하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조 방법.
  17. 제15항에 있어서, 상기 하부 스페이서는,
    상기 상부 스페이서를 형성한 이 후에, 상기 상부 스페이서를 마스크로 하여 상기 절연막 패턴을 상기 SOI기판의 상부 실리콘막이 노출되도록 이방성으로 식각하여 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터 제조 방법.
  18. 제15항에 있어서, 상기 절연막 패턴은,
    상기 게이트 구조물을 완전히 매립하도록 제1 절연막을 증착하는 단계;
    상기 제1 절연막의 표면을 평탄화하는 단계; 및
    상기 게이트 구조물의 상부는 노출되면서 상기 게이트 구조물의 하부는 상기 제1 절연막에 의해 매립되도록 상기 평탄화된 제1 절연막을 이방성 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조 방법.
  19. 제18항에 있어서, 상기 제1 절연막은 상기 하드 마스크와 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조 방법.
  20. 제18항에 있어서, 상기 제1 절연막의 평탄화 단계는,
    상기 하드 마스크를 연마 저지막으로 하는 화학 기계적 연마 공정으로 수행하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조 방법.
  21. 제15항에 있어서, 상기 상부 스페이서는 상기 절연막 패턴과의 식각 선택비가 높은 물질로서 형성하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조 방법.
  22. 제15항에 있어서, 상기 절연막 패턴은 실리콘 산화물로 형성하고, 상기 상부 스페이서는 실리콘 질화물로 형성하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조 방법.
  23. 제13항에 있어서, 상기 게이트 구조물은,
    상기 핀의 양측면, 상부면에 게이트 절연막 패턴을 형성하는 단계;
    상기 게이트 절연막 및 매몰 산화막 상에 게이트 도전막 및 하드 마스크막을 형성하는 단계; 및
    상기 하드 마스크막 및 게이트 도전막을 패터닝하여 게이트 도전막 패턴 및 하드 마스크를 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 제조 방법.
  24. 제13항에 있어서, 상기 액티브 확장층은 선택적 에피택시얼 성장 공정으로 실리콘을 성장시켜 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터 제조 방법.
  25. 제24항에 있어서, 상기 에피택시얼 성장법은 LPCVD, UHVCVD, APCVD 또는 MBE 방법에 의해 성장시키는 것을 특징으로 하는 핀 전계 효과 트랜지스터 제조 방법.
  26. 제13항에 있어서, 상기 상부 스페이서 및 하부 스페이서는,
    상기 상부 스페이서 및 하부 스페이서로 제공되는 각각의 막을 인시튜 식각 공정으로 이방성 식각하여 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터 제조 방법.
  27. 제13항에 있어서, 상기 액티브 핀 형성시에,
    상기 액티브 핀의 양 단부로부터 연장되고, 상기 액티브 핀보다 넓은 사이즈를 갖는 소오스 드레인 콘택 패드 영역을 동시에 패터닝하는 것을 특징으로 하는 핀 전계 효과 트랜지스터 제조 방법.
  28. 제13항에 있어서, 상기 제2 방향은 상기 제1 방향과 수직한 방향인 것을 특징으로 하는 핀 전계효과 트랜지스터 제조 방법.
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