[go: up one dir, main page]

KR100467527B1 - 이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법 - Google Patents

이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법 Download PDF

Info

Publication number
KR100467527B1
KR100467527B1 KR10-2001-0035456A KR20010035456A KR100467527B1 KR 100467527 B1 KR100467527 B1 KR 100467527B1 KR 20010035456 A KR20010035456 A KR 20010035456A KR 100467527 B1 KR100467527 B1 KR 100467527B1
Authority
KR
South Korea
Prior art keywords
insulating film
gate
single crystal
crystal silicon
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2001-0035456A
Other languages
English (en)
Other versions
KR20020096654A (ko
Inventor
박병국
이종덕
우동수
Original Assignee
재단법인서울대학교산학협력재단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인서울대학교산학협력재단 filed Critical 재단법인서울대학교산학협력재단
Priority to KR10-2001-0035456A priority Critical patent/KR100467527B1/ko
Publication of KR20020096654A publication Critical patent/KR20020096654A/ko
Application granted granted Critical
Publication of KR100467527B1 publication Critical patent/KR100467527B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Thin Film Transistor (AREA)

Abstract

본 발명은 새로운 이중게이트 MOSFET 및 그 제조방법에 관한 것이다.
발명에 의한, 반도체기판의 상부에 적층된 절연체와; 상기 절연체의 상부에 단결정 실리콘으로 구성되며 일면적을 사이에 두고, 서로 이격되어 형성된 소스와 드레인영역과; 상기 일면적의 일부분을 가로질러 상기 서로 이격된 소스와 드레인을 연결하며, 상기 절연체의 상부에 단결정 실리콘으로 형성된 채널과; 상기 채널의 상부에 형성된 절연막과; 상기 채널의 양 측면과 상기 소스와 드레인 영역의 각 측면에 형성된 게이트 절연막과; 상기 게이트 절연막과 상기 절연막 상부로 상기 채널을 감싸며 상기 소스와 드레인 영역 사이의 일면적 상부에 적층되어 형성된 게이트로 구성되어 넓은 단결정 실리콘을 소스/드레인 패드로 그대로 이용할 수 있고, 채널 이외에는 극히 얇은 단결정 실리콘 부분이 존재하지 않는 저 저항의 이중 게이트 MOSFET 및 소스/드레인 사이의 채널 이외의 나머지 단결정 실리콘을 자기 정렬 방식으로 식각하여 제거하고, 식각된 실리콘 및 그 전에 형성된 절연막 적층 구조의 패턴에 게이트 전극을 채워넣어 에치-백(etch-back)함으로써 전면/후면 게이트가 자기정렬 되어 있는 구조를 갖는 이중 게이트 MOSFET의 제조방법이 제공된다.

Description

이중 게이트 ＭＯＳＦＥＴ 및 그 제조방법{Double-gate MOSFET and method for fabricating the same}
본 발명은 이중 게이트 MOSFET 및 그의 제조방법에 관한 것으로, 보다 상세하게는 SOI(Silicon on insulator)기판에 제작되는 이중 게이트 MOSFET 및 그 제조 방법에 관한 것이다.
일반적으로 금속-산화막-반도체 전계 효과 트랜지스터(MOSFET)는 고성능화와 고집적화의 일환으로 소자 크기의 축소화가 진행되고 있는데, 차세대에 사용될50nm 이하의 극소 채널길이를 가지는 트랜지스터를 구현하기 위해서는 필수적으로 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 짧은 채널효과(Short Channel Effect)를 효율적으로 억제해야 한다.
최근, 전계 효과 트랜지스터의 게이트 길이를 20~30nm 정도까지 축소화하기 위해서 많은 연구들이 진행되고 있으나, 현재 발표된 연구 결과들에서는 제품에 적용될 수준의 특성을 얻지는 못하고 있다. 이는 극히 짧아진 소스와 드레인 사이의 거리가 극히 짧아서 드레인 전압에 의해 소스와 채널쪽 전위가 영향을 받음으로써 발생하는 짧은 단채널 효과를 효율적으로 억제하기가 곤란한데 기인한다.
따라서, 기존의 평면구조의 소자를 그대로 사용하는 경우 안정된 소자 동작을 얻기에는 어려움이 따르며, 평면구조의 대안으로 얇은 채널 양쪽에 게이트를 두어 채널쪽의 전위를 효과적으로 조절할 수 있는 이중 게이트 전계 효과 트랜지스터가 가장 유력한 후보로 연구되고 있다.
이상적인 이중 게이트 전계 효과 트랜지스터의 구조는 전면/후면 게이트가 자기 정렬되어 있고, 게이트가 소스/드레인에도 자기정렬 되어 있으며, 소스/드레인의 기생 저항을 작게 할 수 있는 구조이다. 그러나, 이러한 이중 게이트 전계 효과 트랜지스터 구조를 구현하기 위하여 많은 시도들은 있었으나, 전면/후면 게이트가 자기 정렬된 형태로 제작하기는 힘들었다.
최근 기존의 반도체 공정 기술을 그대로 이용하면서 자기 정렬된 전면/후면 게이트를 가지는 이중 게이트 전계 효과 트랜지스터를 제작하기 위한 노력의 일환으로 도 1a 내지 1c에 도시된 바와 같은, 히사모토(D. Hisamoto) 등에 의해 핀 전계 효과 트랜지스터(FinFET) 소자가 발표되었다. 이는 기존의 평면 구조의 반도체 기술과의 높은 호환성을 가지는 장점이 있다.
도 1a에서는 종래의 이중 게이트 구조를 갖는 핀 전계 효과 트랜지스터의 평면도를 도시하고 있는데, 도 1b는 도 1a의 A-A'선 단면도이고, 도 1c는 도 1a의 B-B'선 단면도이다. 이러한 핀 전계 효과 트랜지스터는 실리콘 기판(8)의 상부에 매몰산화막(7)이 적층된 지지대와; 상기 매몰산화막(7)의 상부에 채널의 역할을 하는 핀(3)과; 이 핀(3)의 상부에 형성된 산화막/질화막의 적층막(1)과; 상기 산화막/질화막의 적층막(1) 상부의 일측 및 타측과, 상기 핀(3)의 일측면과 타측면을 감싸며 개구부에 의해 상호 분리되어 있는 소스와 드레인(4,4')과; 이 소스와 드레인(4, 4')의 상부에 형성된 산화막(2)과; 상기 소스와 드레인(4,4')을 분리하는 개구부의 측부에 형성된 질화막 스페이서(5)와, 질화막 스페이서(5)를 포함한 개구부와 상기 산화막(2)의 일부와, 상기 핀(3) 양측에 형성된 게이트 산화막(9)을 감싸며 증착된 게이트(6)로 구성되어 있다.
상기의 핀 전계 효과 트랜지스터는 상기 다결정 실리콘(4,4')과 핀(3)을 연결시키는 구조를 사용하였으나, 이 부분에서 상당한 저항의 증가가 있었고, 또한, 작은 크기의 게이트 전극을 형성하기 위하여 질화막 스페이서(5)을 이용하여 게이트(6)를 형성하였다. 이 경우, 질화막 스페이서(5)가 채널이 되는 핀(3) 주변에 형성되기 때문에 이를 제거하기 위해서는 충분한 과도 식각이 이루어져야 하고, 이 과정에서 채널이 되는 핀(3)부분이 손상될 가능성이 존재한다. 또한, 질화막 스페이서(5)의 폭에 해당하는 부분의 핀(3)이 채널 두께 정도의 얇은 상태로 남아 있으므로, 소스(4)/드레인(4') 저항이 크게 증가한다.
또한, 이러한 핀 전계 효과 트랜지스터는 40nm 정도의 게이트 크기를 가지면서 안정적인 동작을 하는 소자를 제작하기 위해서는 대략 20nm 이하의 두께를 갖는 채널을 형성하여야 하는데, 이렇게 얇은 두께로 인해 소스/드레인 부분의 직렬 저항이 커지는 문제점이 있고, 이로 인해 구동전류를 증가시키기 힘든 단점이 있다.
본 발명은 종래의 이중게이트 MOSFET와 그 제조 방법의 문제점을 해결하기 위해 제안된 것으로, 소스/드레인 간의 직렬저항을 낮출 수 있고, 자기 정렬형으로 SOI 기판에 제작된 이중 게이트 MOSFET의 구조 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 이중 게이트 전계 효과 트랜지스터는 반도체기판의 상부에 적층된 절연체와; 상기 절연체의 상부에 단결정 실리콘으로 구성되며 일면적을 사이에 두고, 서로 이격되어 형성된 소스와 드레인영역과; 상기 일면적의 일부분을 가로질러 상기 서로 이격된 소스와 드레인을 연결하며, 상기 절연체의 상부에 단결정 실리콘으로 형성된 채널과; 상기 채널의 상부에 형성된 절연막과; 상기 채널의 양 측면과 상기 소스와 드레인 영역의 각 측면에 형성된 게이트 절연막과; 상기 게이트 절연막과 상기 절연막 상부로 상기 채널을 감싸며 상기 소스와 드레인 영역 사이의 일면적 상부에 적층되어 형성된 게이트로 이루어짐을 특징으로 한다.
그리고, 본 발명의 이중 게이트 MOSFET의 제조방법은 SOI기판의 단결정 실리콘의 채널이 될 부분에 실리콘 산화막 또는 실리콘 질화막으로 된 제1 절연막의 미세패턴을 형성하는 제 1 단계와; 상기 단결정 실리콘 및 제 1 절연막의 미세패턴의 상부에 제 2 절연막을 증착한 후, 게이트가 형성될 부분의 제 2 절연막을 미세한 선폭으로 제거하는 제 2 단계와; 상기 제 2 절연막과 제 1 절연막의 미세패턴을 마스크로 하여 상기 게이트가 형성될 부분의 단결정 실리콘을 제거하여 매몰산화막을 노출시키는 제 3 단계와; 상기 게이트가 형성될 부분의 단결정 실리콘의 제거로 노출된 단결정 실리콘 부분에 게이트 절연막을 키우는 제 4 단계와; 상기 게이트 절연막을 포함하여 상기 제 1 절연막과 매몰 산화막의 상부에 게이트 물질을 증착하는 제 5 단계와; 상기 제 2 절연막의 상부에 형성된 게이트 물질을 식각하여 상기 제 2 절연막이 노출되고, 상기 제 1 절연막의 상부에 있는 게이트 물질은 남기는 제 6 단계와; 상기 노출된 제 2 절연막을 선택적으로 제거하여 상기 게이트 물질의 좌,우로 단결정 실리콘이 드러나게 하는 제 7 단계와; 상기 좌,우 단결정 실리콘에 소스/드레인 전극을 사용하기 위하여 도펀트를도핑하는 제 8 단계로 이루어짐을 특징으로 한다.
도 1a는 종래의 이중 게이트 구조를 갖는 핀 전계 효과 트랜지스터(FinFET)의 평면도이다.
도 1b는 도 1a의 A-A'선 단면도이다.
도 1c는 도 1a의 B-B'선 단면도이다.
도 2a 내지 2h는 본 발명의 제 1 실시예에 의한 이중게이트 MOSFET의 제조공정을 도시한 사시도이다.
도 3은 본 발명의 제 1 실시예에 의한 이중게이트 MOSFET가 최종완성된 상태를 나타낸 도 2h의 A-A'선 단면도이다.
도 4은 본 발명의 제 1 실시예에 의한 이중게이트 MOSFET가 최종완성된 상태를 나타낸 도 2h의 B-B'선 단면도이다.
도 5은 본 발명의 제 1 실시예에 의한 이중게이트 MOSFET가 최종완성된 상태를 나타낸 도 2h의 C-C'선 단면도이다.
도 6은 본 발명의 이중게이트 MOSFET의 제 2 실시예의 사시도이다.
도 7a 또는 7b는 본 발명의 이중게이트 MOSFET의 제 3 실시예의 사시도이다.
도 8은 본 발명의 이중게이트 MOSFET의 제 3 실시예의 사시도이다.
도 9는 본 발명의 이중게이트 MOSFET의 제 3 실시예를 나타낸 도 7b의 D-D'선 절단 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 기판 11 : 산화막
12 : 단결정 실리콘 12': 채널
13, 14 : 제 1, 제 2 절연막 15,15' : 게이트 절연막
112',112 : 소스, 드레인 113,113' : 제 1, 제 2 물질
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
[제 1 실시 예]
본 발명의 이중게이트 MOSFET는 도 2a ~ 도 2h와 같이, 단결정실리콘/절연체/반도체기판으로 이루어진 에스오아이(SOI : Silicon on Insulator) 기판 위에 형성이 된다.
먼저, 단결정 실리콘(12)/산화막(11)/실리콘 기판(10)으로 이루어진 SOI 기판에, 차후 공정에서 식각 방지막으로 사용될 제 1 절연막(13)을 증착하고, 미세 패터닝을 사용하여 제 1 절연막(13)의 미세패턴을 형성한다.(도 2a)
제1 절연막(13)으로 실리콘 질화막을 사용할 수 있고, 제 1 절연막(13)의 미세 패턴을 위해서는 전자빔 리소그래피나 측벽을 이용한 미세 패터닝 기술을 이용할 수 있다.
제 1 절연막(13)의 미세패턴이 형성된 기판 위에 제 2 절연막(14)을 증착한다. 이렇게 제 1 절연막(13)의 상부에 제 2 절연막(14)을 실리콘 산화막으로 화학 기상 증착법으로 증착하면, 도 2b에 도시된 바와 같이, 굴곡이 형성된다. 상기 제 2 절연막(14)은 차후의 공정으로 실리콘이나 상기 제 1 절연막(13)과 식각 선택비가 우수한 물질을 사용하는 것이 바람직하다.
리소그래피나 측벽을 이용한 미세 패터닝 방법을 이용해 제작하려는 소자의 게이트 영역이 형성될 부분의 제 2 절연막(14)을 식각하면, 제 1 절연막(13)과 단결정 실리콘(12)이 노출이 된다.(도 2c)
이때, 상기 게이트가 형성될 부분의 제 2 절연막(14)의 제거는 상기 제 1 절연막(13)의 미세패턴의 길이와 동일한 폭으로 제거할 수도 있는데, 상기 제 1 절연막(13)의 미세패턴의 길이보다 작은 폭으로 제거하면, 도 2c에 제시된 바와 같이, 그 내측 일부만 노출되고, 양측의 일부는 상기 제 2 절연막(14)에 의해 감싸여진다.
도 2d는 제 2 절연막(14)과 제 1 절연막(13)을 마스크로 하여 게이트 영역이 형성될 부분의 단결정 실리콘을 식각하면, 식각된 부위에 매몰 산화막이 노출되면서 함몰된 형상을 나타낸다. 이런 게이트 영역이 형성될 부분의 단결정 실리콘의 식각으로 중앙 및 좌, 우측의 단결정 실리콘의 측면이 노출이 된다. 이 중앙의 단결정 실리콘은 채널(12')이 되고, 좌, 우측의 단결정 실리콘은 각각 소자의 소스(112')와 드레인(112)이 된다.
도 2e에서는 도 2d의 상태에서 중앙 및 좌, 우측의 단결정 실리콘 측면에 게이트 절연막(15,15')을 성장시킨 후, 상기 게이트 절연막(15,15')을 포함하여 상기 제 1 절연막(13)과 매몰 산화막(11)의 상부에 게이트 물질(16)을 증착한 상태를 보여주고 있다.
상기 게이트 절연막(15,15')으로 기존의 실리콘 산화막이나 질화된 산화막, 그리고 고유전율 절연막 등을 사용할 수 있다.
게이트 물질로는 다결정이나 비정질 실리콘을 사용하고, 이를 후속 공정에서 n-타입이나 p-타입의 도펀드를 도핑하여 전도도를 높인 후에 사용할 수 있다.
도 2f는 게이트가 형성될 영역의 좌, 우의 게이트 물질(16)을 식각한 상태를 도시한 도면이다. 이 게이트 물질을 식각하는 공정은 에치백(etch-back) 공정을 수행하는 것이 가장 바람직하다.
이렇게 게이트가 형성될 영역의 좌, 우 주변의 게이트 물질을 완전히 식각하면, 그 하부의 제 2 절연막(14)이 노출되고, 게이트가 형성될 영역, 즉, 제 1 절연막의 상부에 있는 게이트 물질(16)은 남아 있게 된다.
한편, 본 발명에서는 도 2b 공정으로, 생성된 굴곡을 CMP(Chemical Mechanical Polishing)공정을 이용해, 제거하여 평탄화 시킨 후, 차후의 공정을 수행할 수도 있다.
도 2g는 도 2f공정에서 게이트가 형성될 영역의 게이트 물질(16)은 제외하고, 소스와 드레인 영역을 형성하기 위하여, 상기 게이트가 형성될 영역의 게이트 물질(16)의 좌, 우 제 2 절연막(14)을 식각한 이후의 상태를 나타내고 있다.
상기 제 2 절연막(14)을 식각하면, 게이트가 형성될 영역의 게이트 물질(16) 좌, 우 측면(112',112)으로 제 1 절연막의 양측 일부(13',13")가 노출된다.
상기 게이트 물질(16) 좌, 우 측면으로 노출된 제 1 절연막의 양측 일부(13',13")을 제거하고, 소스와 드레인에 도핑을 하면, 본 발명의 이중 게이트 전계 효과 트랜지스터가 최종 완성된다.(도 2h)
도 3은 도 2h의 A-A'선 단면도이고, 도 4는 도 2h의 B-B'선 단면도이며, 도 5는 도 2h의 C-C'선 단면도로서, 반도체기판의 상부에 적층된 절연체와; 상기 절연체의 상부에 단결정 실리콘으로 구성되며 일면적을 사이에 두고, 서로 이격되어 형성된 소스와 드레인영역과; 상기 일면적의 일부분을 가로질러 상기 서로 이격된 소스와 드레인을 연결하며, 상기 절연체의 상부에 단결정 실리콘으로 형성된 채널과; 상기 채널의 상부에 형성된 절연막과; 상기 채널의 양 측면과 상기 소스와 드레인 영역의 각 측면에 형성된 게이트 절연막과; 상기 게이트 절연막과 상기 절연막 상부로 상기 채널을 감싸며 상기 소스와 드레인 영역 사이의 일면적 상부에 적층되어 형성된 게이트로 구성되어진 본 발명의 이중 게이트 MOSFET의 각 단면도를 도시하고 있다.
도 5에 도시된 바와 같이, 본 발명의 이중 게이트 MOSFET는 채널(12')의 좌, 우로 게이트 절연막(15, 15')을 사이에 두고 게이트(16)가 감싸여져 형성되어 있기 때문에, 좌, 우의 게이트 영역으로 채널을 컨트롤 할 수 있어, 이중 게이트의 역할을 수행할 수 있다.
또한, 종래의 다결정 실리콘을 증착하여, 소스와 드레인 영역을 형성하고, 이 소스와 드레인 영역과 연결된 핀은 단결정 실리콘으로 형성함으로써 발생되었던 저항의 증가를, 본 발명에서는 소스/드레인 영역과 채널 영역을 일체의 단결정 실리콘으로 형성하여 최대한 줄일 수 있다.
그리고, 종래의 작은 크기의 게이트 전극을 형성하기 위하여 도 1a ~ 도 1c에서와 같이, 질화막(5)을 이용하여 스페이서(spacer)를 형성한 이후, 게이트(6)가 형성되어서, 핀(3) 측면에 형성되는 질화막(5) 스페이서를 제거하는 과도 식각으로 인한 핀(3)부분의 손상을 본 발명에서는 방지 할 수 있다.
[제 2 실시예]
본 발명의 이중게이트 MOSFET의 제 2 실시예를 나타낸 도 6에서와 같이, 도 2c에서 게이트가 형성될 영역의 제 2 절연막(14)을 식각하는 과정에서, 제 1 절연막(13)과의 식각 선택비가 나쁘면 제 1 절연막(13)이 과도 식각되어, 상기 제 1 절연막(13)이 충분한 마스크 역할을 못하는 문제가 발생할 수 있다.
따라서, 이러한 문제를 해결하기 위해 채널 마스크 역할과 제 2 절연막의 마스크 역할을 할 수 있도록, 도 2a의 제 1 절연막(13)을 하나로 사용하는 것이 아니라, 도 6에 나타낸 바와 같이, 실리콘에 대해 식각 선택비가 우수한 제 1 물질(113)을 하부에 두고, 제 2 절연막(14)에 대해 식각 선택비가 우수한 제 2 물질(113')을 상부에 두는 이중 적층 구조를 형성하여 본 발명의 이중 게이트 전계 효과 트랜지스터를 제조하는 것이 바람직하다.
따라서, 상기 제 1 물질(113)은 실리콘 산화막 또는 실리콘 질화막으로 형성함으로써, 단결정 실리콘(12) 식각시 마스크 역할을 하고, 상기 제 2 물질(113')은 다결정 실리콘 또는 비정질 실리콘으로 형성하여 제 2 절연막(14) 식각시 마스크 역할을 하도록, 다결정/비정질실리콘(113')과 실리콘 산화막/질화막(113)의 적층 구조를 형성하는 것이 더욱 바람직하다.
[제 3 실시예]
본 발명의 제 3 실시예에 의하면, 도 7a와 같이 제 1 절연막(13)으로 형성하는 미세 패턴을 상호 이격되도록 다수로 형성하여, 차후의 공정을 수행한 후, 도 7b와 같이, 채널을 적어도 둘 이상 구성할 수 있다.
또한, 도 8에 도시한 바와 같이, 제 1 절연막 미세패턴의 폭(d3)과 간격(d2), 그리고 단결정 실리콘의 두께(d1)를 동일한 크기로 만들어, 기존의 평면 소자와 같은 웨이퍼 상의 면적을 차지하면서, 같은 크기의 전류를 흘릴 수 있다.
여기서, 단결정 실리콘의 두께(d1)는 공정 마진이 충분할 경우, 상기 제 1 절연막 미세 패턴의 폭(d3)과 간격(d2)보다 약간 더 크게 형성하는 것이 바람직하다. 즉, 채널의 상하폭(d1)이 좌우폭(d3)이나 채널들의 사이 간격(d2)보다 더 크게 형성하면, 동일 면적을 차지하는 기존의 평면 MOSFET 보다 집적도를 높일 수 있는 장점이 있다.
도 9는 본 발명의 제 3 실시예에 의하여 최종완성된 이중게이트 전계 효과 트랜지스터가 최종완성된 상태를 나타낸 도 7b의 D-D'선 절단 단면도로써, 실리콘 기판(10)의 상부에 산화막(11)이 형성되어 있으며, 상기 산화막(11)의 상부에는 게이트(16)가 있고, 이 게이트(16)의 내부로 복수의 채널(12')과 제 1 절연막(13)의 다층구조가 형성되어 있다. 또한, 게이트(16)와 복수의 채널(12') 사이에는 게이트 절연막(15, 15')이 존재한다.
본 발명의 이중 게이트 MOSFET는 SOI 기판의 단결정 실리콘을 이용함으로써, 채널 부분 이외의 게이트가 존재하는 부분의 단결정 실리콘이 자기 정렬적으로 제거된 소스/드레인 영역을 형성할 수 있고, 제작하려는 소자의 게이트 크기와 거의 비슷한 길이로 존재하는 얇은 채널 부분, 채널이 되는 부분 양쪽에 자기 정렬적으로 형성되는 전면/후면 게이트를 가지는 구조를 달성할 수 있는 것이다.
본 발명에서는 소스/드레인 패드가 될 부분을 SOI 기판에서 매몰 산화막 위의 단결정 실리콘 부분을 사용하게 되므로, 종래에 소자에서 문제가 되었던 다결정 실리콘과 핀과의 접촉 저항을 줄일 수 있고, 또한 질화막 스페이서(spacer)가 없으므로, 채널이 되는 핀부분의 손상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 전면/후면 게이트를 자기 정렬로 제작할 수 있고, 얇은 채널로 인한 트랜지스터의 기생저항을 낮게 유지하면서 향상된 전류 구동능력을 갖는 극소채널 이중 게이트 MOSFET를 구현할 수 있는 효과가 있다.
그리고, 동일 면적의 MOSFET에 비해 전류 구동능력을 높게 가져갈 수 있으며, 차세대 시스템에 사용될 소자로 적당하다.
본 발명은 위에서 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (14)

  1. 반도체기판의 상부에 적층된 절연체와;
    상기 절연체의 상부에 단결정 실리콘으로 구성되며 일면적을 사이에 두고, 서로 이격되어 형성된 소스와 드레인영역과;
    상기 일면적의 일부분을 가로질러 상기 서로 이격된 소스와 드레인을 연결하며, 상기 절연체의 상부에 단결정 실리콘으로 형성된 채널과;
    상기 채널의 상부에 형성된 절연막과;
    상기 채널의 양 측면과 상기 소스와 드레인 영역의 각 측면에 형성된 게이트 절연막과;
    상기 게이트 절연막과 상기 절연막 상부로 상기 채널을 감싸며 상기 소스와 드레인 영역 사이의 일면적 상부에 적층되어 형성된 게이트로 구성된 것을 특징으로 하는 이중 게이트 MOSFET.
  2. 제 1 항에 있어서, 상기 반도체 기판은 실리콘 기판이며, 상기 절연체는 실리콘 산화막인 것을 특징으로 하는 이중 게이트 MOSFET.
  3. 제 1 항에 있어서, 상기 채널은 적어도 둘 이상이 상호 이격되어 형성되어 있는 것을 특징으로 하는 이중 게이트 MOSFET.
  4. 제 3 항에 있어서, 상기 채널의 상하폭이 좌우폭이나 채널들의 사이 간격보다 더 큰 것을 특징으로 하는 이중 게이트 MOSFET.
  5. 제 1 항에 있어서, 상기 게이트 물질은 금속, 다결정 실리콘과 비정질 실리콘 중 선택된 어느 하나인 것을 특징으로 하는 이중 게이트 MOSFET.
  6. 제 1 항에 있어서, 상기 게이트 절연막은 실리콘 산화막, 질화된 산화막과 고유전율 절연막 중 선택된 어느 하나인 것을 특징으로 하는 이중 게이트 MOSFET.
  7. SOI기판의 단결정 실리콘의 채널이 될 부분에 실리콘 산화막 또는 실리콘 질화막으로 된 제1 절연막의 미세패턴을 형성하는 제 1 단계와;
    상기 단결정 실리콘 및 제 1 절연막의 미세패턴의 상부에 제 2 절연막을 증착한 후, 게이트가 형성될 부분의 제 2 절연막을 미세한 선폭으로 제거하는 제 2 단계와;
    상기 제 2 절연막과 제 1 절연막의 미세패턴을 마스크로 하여 상기 게이트가 형성될 부분의 단결정 실리콘을 제거하여 매몰 산화막을 노출시키는 제 3 단계와;
    상기 게이트가 형성될 부분의 단결정 실리콘의 제거로 노출된 단결정 실리콘 부분에 게이트 절연막을 키우는 제 4 단계와;
    상기 게이트 절연막을 포함하여 상기 제 1 절연막과 매몰 산화막의 상부에게이트 물질을 증착하는 제 5 단계와;
    상기 제 2 절연막의 상부에 형성된 게이트 물질을 식각하여 상기 제 2 절연막이 노출되고, 상기 제 1 절연막의 상부에 있는 게이트 물질은 남기는 제 6 단계와;
    상기 노출된 제 2 절연막을 선택적으로 제거하여 상기 게이트 물질의 좌,우로 단결정 실리콘이 드러나게 하는 제 7 단계와;
    상기 좌,우 단결정 실리콘에 소스/드레인 전극을 사용하기 위하여 도펀트를도핑하는 제 8 단계로 이루어진 이중 게이트 MOSFET의 제조 방법.
  8. 제 7 항에 있어서, 상기 제 1 절연막은 그 내측 일부만 노출되고, 양측의 일부는 상기 제 2 절연막에 의해 감싸여지도록, 상기 제 2 단계에서 상기 게이트가 형성될 부분의 제 2 절연막을, 상기 제 1 절연막의 미세패턴의 길이보다 작게 제거하여;
    상기 제 7 단계에서, 상기 게이트 물질의 좌,우 측면으로 제 1 절연막의 양측의 일부가 노출되도록, 상기 제 2 절연막을 선택적으로 제거하고;
    상기 제 7 단계와 제 8 단계의 사이에, 상기 게이트 물질의 좌, 우 측면으로 노출된 제 1 절연막의 양측의 일부를 제거하는 단계가 더 포함된 것을 특징으로 하는 이중 게이트 MOSFET의 제조 방법.
  9. 제 7 항에 있어서, 상기 단결정 실리콘의 채널이 될 부분에 제1 절연막의 미세패턴을 형성하는 제 1 단계의 상기 제 1 절연막은, 상기 실리콘 산화막 또는 실리콘 질화막의 상부에 상기 제 2 절연막에 대해 식각 선택비가 우수한 제 2 물질이 더 증착되어 구성된 것을 특징으로 하는 이중 게이트 MOSFET의 제조 방법.
  10. 제 9 항에 있어서, 상기 제 2 물질은 다결정 실리콘 또는 비정질 실리콘인 것을 특징으로 하는 이중 게이트 MOSFET의 제조 방법.
  11. 제 7 항에 있어서, 상기 제 5 단계의 게이트 물질은, 금속인 것을 특징으로 하는 이중 게이트 MOSFET의 제조 방법.
  12. 제 7 항에 있어서, 상기 제 5 단계의 게이트 물질은, 다결정 실리콘 또는 비정질 실리콘이며; 상기 제 8 단계는, 상기 게이트 물질에 n-타입 도펀트 또는 p-타입 도펀트를 도핑하는 공정이 더 포함된 것을 특징으로 하는 이중 게이트 MOSFET의 제조 방법.
  13. 제 7 항에 있어서, 상기 제 8 단계에서, 좌,우 단결정 실리콘에 소스/드레인 전극을 사용하기 위한 도펀트의 도핑은 상기 좌,우 단결정 실리콘의 깊이 방향으로 균일한 불순물 분포를 얻기 위해 에너지를 달리한 복수의 이온주입 공정으로도펀트를 주입하는 것을 특징으로 하는 이중 게이트 MOSFET의 제조방법.
  14. 제 7 항에 있어서, 상기 제 2 단계는,
    상기 단결정 실리콘 및 제 1 절연막의 미세패턴의 상부에 제 2 절연막의 증착으로 상기 제 1 절연막의 상부에 형성된 제 2 절연막의 굴곡을 CMP 공정을 이용해 제거하여 평탄화 시킨 후, 게이트가 형성될 부분의 제 2 절연막을 미세한 선폭으로 제거하는 것을 특징으로 하는 이중 게이트 MOSFET의 제조 방법.
KR10-2001-0035456A 2001-06-21 2001-06-21 이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법 Expired - Fee Related KR100467527B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0035456A KR100467527B1 (ko) 2001-06-21 2001-06-21 이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0035456A KR100467527B1 (ko) 2001-06-21 2001-06-21 이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20020096654A KR20020096654A (ko) 2002-12-31
KR100467527B1 true KR100467527B1 (ko) 2005-01-24

Family

ID=27710386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0035456A Expired - Fee Related KR100467527B1 (ko) 2001-06-21 2001-06-21 이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100467527B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605039B2 (en) 2005-09-27 2009-10-20 Electronics And Telecommunications Research Institute Multiple-gate MOS transistor using Si substrate and method of manufacturing the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100517126B1 (ko) * 2003-04-21 2005-10-18 재단법인서울대학교산학협력재단 양자점 크기를 조절할 수 있는 단전자 트랜지스터와동일한 ｓｏｉ기판에 집적할 수 있는 단전자 트랜지스터및 이중게이트 ｍｏｓｆｅｔ과 그 각각의 제조방법
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
US7285466B2 (en) 2003-08-05 2007-10-23 Samsung Electronics Co., Ltd. Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels
KR100555518B1 (ko) 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
JP4911976B2 (ja) * 2003-12-08 2012-04-04 インターナショナル・ビジネス・マシーンズ・コーポレーション ノード・キャパシタンスを増加した半導体メモリ・デバイス
KR100541054B1 (ko) 2004-03-23 2006-01-11 삼성전자주식회사 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법
KR100532564B1 (ko) 2004-05-25 2005-12-01 한국전자통신연구원 다중 게이트 모스 트랜지스터 및 그 제조 방법
KR100614800B1 (ko) 2004-12-10 2006-08-22 삼성전자주식회사 복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04290473A (ja) * 1991-03-19 1992-10-15 Fujitsu Ltd 半導体装置の製造方法
KR20000048450A (ko) * 1998-12-28 2000-07-25 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 자기 정렬 채널 주입
KR20010004030A (ko) * 1999-06-28 2001-01-15 김영환 반도체 소자의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04290473A (ja) * 1991-03-19 1992-10-15 Fujitsu Ltd 半導体装置の製造方法
KR20000048450A (ko) * 1998-12-28 2000-07-25 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 자기 정렬 채널 주입
KR20010004030A (ko) * 1999-06-28 2001-01-15 김영환 반도체 소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605039B2 (en) 2005-09-27 2009-10-20 Electronics And Telecommunications Research Institute Multiple-gate MOS transistor using Si substrate and method of manufacturing the same

Also Published As

Publication number Publication date
KR20020096654A (ko) 2002-12-31

Similar Documents

Publication Publication Date Title
US7148541B2 (en) Vertical channel field effect transistors having insulating layers thereon
US6525403B2 (en) Semiconductor device having MIS field effect transistors or three-dimensional structure
US7615429B2 (en) Methods of fabricating field effect transistors having multiple stacked channels
KR100993937B1 (ko) Ｕ-형태의 게이트 구조를 가지는 반도체 디바이스
US7394116B2 (en) Semiconductor device including a multi-channel fin field effect transistor including protruding active portions and method of fabricating the same
US8129777B2 (en) Semiconductor device having a multi-channel type MOS transistor
US7768070B2 (en) Semiconductor devices having field effect transistors
US7229884B2 (en) Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels
KR100499159B1 (ko) 리세스 채널을 갖는 반도체장치 및 그 제조방법
KR100781580B1 (ko) 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법
CN101490822B (zh) 半导体器件及其制造方法
US20050199920A1 (en) Fin field effect transistors with low resistance contact structures and methods of manufacturing the same
KR100578818B1 (ko) 핀 전계 효과 트랜지스터 및 이의 형성 방법
JP2014131085A (ja) トリゲート・デバイス及び製造方法
KR100620446B1 (ko) 핀 전계 효과 트랜지스터 및 이의 제조 방법
US7335945B2 (en) Multi-gate MOS transistor and method of manufacturing the same
JP2006507684A (ja) ２トランジスタｎｏｒデバイス
KR100467527B1 (ko) 이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법
CN115831752A (zh) 一种半导体器件及其制备方法
KR100517126B1 (ko) 양자점 크기를 조절할 수 있는 단전자 트랜지스터와동일한 ｓｏｉ기판에 집적할 수 있는 단전자 트랜지스터및 이중게이트 ｍｏｓｆｅｔ과 그 각각의 제조방법
CN115985940A (zh) 一种半导体器件及其制备方法
CN115763257A (zh) 一种半导体器件及其制备方法
TWI748346B (zh) 多閘極之半導體結構及其製造方法
WO2007054844A2 (en) Vertical insulated gate field-effect transistor and method of manufacturing the same
KR100657824B1 (ko) 핀 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20010621

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20030426

Patent event code: PE09021S01D

E801 Decision on dismissal of amendment
PE0801 Dismissal of amendment

Patent event code: PE08012E01D

Comment text: Decision on Dismissal of Amendment

Patent event date: 20031229

Patent event code: PE08011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20030626

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20040227

Patent event code: PE09021S01D

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20040722

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20041025

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20050113

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20050114

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20071228

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20081231

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20100107

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20110104

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20120120

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20120120

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20130124

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20130124

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20141209