KR100781580B1 - 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents
이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100781580B1 KR100781580B1 KR1020060123983A KR20060123983A KR100781580B1 KR 100781580 B1 KR100781580 B1 KR 100781580B1 KR 1020060123983 A KR1020060123983 A KR 1020060123983A KR 20060123983 A KR20060123983 A KR 20060123983A KR 100781580 B1 KR100781580 B1 KR 100781580B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- source material
- solid source
- silicon layer
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 230000009977 dual effect Effects 0.000 title abstract description 7
- 239000010410 layer Substances 0.000 claims abstract description 293
- 239000000463 material Substances 0.000 claims abstract description 120
- 239000007787 solid Substances 0.000 claims abstract description 116
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 103
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 103
- 239000010703 silicon Substances 0.000 claims abstract description 103
- 238000000034 method Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 238000005468 ion implantation Methods 0.000 claims abstract description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 17
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 11
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 239000005360 phosphosilicate glass Substances 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 2
- -1 oxygen ions Chemical class 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 3
- 239000010409 thin film Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 24
- 108091006146 Channels Proteins 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 239000002355 dual-layer Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007736 thin film deposition technique Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/011—Manufacture or treatment comprising FinFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
- H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
- H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
- H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
- H10D30/6213—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections having rounded corners
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 이중 구조 핀 전계 효과 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게, 본 핀 전계 효과 트랜지스터는 기판 상에 형성된 하부 실리콘층과, 상기 기판 상에 수직으로 형성된 게이트 전극을 포함하는 하부 소자; 상기 하부 소자 상에 형성되는 상부 실리콘층과 상기 수직으로 형성된 게이트 전극을 포함하는 상부 소자; 및 상기 하부 실리콘층과 상기 상부 실리콘층 사이에 순차적으로 형성되는 제1 고체 소스 물질층, 고체 소스 물질 층간 절연층 및 제2 고체 소스 물질층을 포함한다.
이에 따라, 회로의 집적도를 향상시킬 수 있으며, 고체 소스 물질층을 사용함으로써 이온 주입에 의한 박막 손상을 억제하며, 단순하고 저렴한 공정으로 안정된 특성의 핀 전계 효과 트랜지스터를 제공할 수 있다. 또한 상부 소자의 이동도를 개선시켜 상부 소자의 전류 구동 능력을 증가시킬 수 있으며, 산화막 매몰층을 통하여 소자격리를 함으로써 필드 산화막에 의한 영향을 줄일 수 있고, 상승된 소스/드레인을 구성하여 소스/드레인 직렬 저항 성분을 감소시켜 회로의 전류 구동 능력을 증가시킬 수 있다.
Fin 전계 효과 트랜지스터, 고체 소스 물질, 단채널 효과
Description
도 1은 종래의 MOSFET를 이용한 전계 효과 트랜지스터를 설명하기 위한 사시도이다.
도 2는 본 발명의 제1 실시 예에 따른 이중 구조 핀 전계 효과 트랜지스터를 설명하기 위해 부분 절취된 확대 사시도이다.
도 3a ~ 도 8a는 도 2의 A1-A2선에 따른 이중 구조 핀 전계 효과 트랜지스터 형성 단계별 측단면도이고, 도 3b ~ 도 8b는 도 2의 B1-B2선에 따른 이중 구조 핀 전계 효과 트랜지스터 형성 단계별 측단면도이다.
도 9a 및 도 9b는 본 발명의 제2 실시 예에 따른 이중 구조 핀 전계 효과 트랜지스터를 나타내는 도면이다.
도 10a 및 도 10b는 본 발명의 제3 실시 예에 따른 이중 구조 핀 전계 효과 트랜지스터를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 101: 산화층
201: 하부 실리콘층 202: 상부 실리콘층
301: 고체 소스 물질 층간 절연층 401: 제1 고체 소스 물질층
402: 제2고체 소스 물질층 501: 게이트 전극
601: 하부 소자 소스 콘택 602: 상부 소자 소스 콘택
603: 드레인 콘택
102a: 산화막 매몰층 102b,102c: 제1 및 제2 확장부
104: 게이트 절연막 105: 제2 상부 절연층
106: 열산화막 302: 제1 상부 절연층
601a: 하부 소자 소스 콘택홀 602a: 상부 소자 소스 콘택홀
603a: 드레인 콘택홀
본 발명은 핀 채널을 갖는 이중 구조의 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 고체 소스 물질층을 이용하여 형성된 N형 핀 전계효과 트랜지스터(N형 FinFET)와 P형 핀 전계효과 트랜지스터(P형 FinFET)가 적층된 이중 구조의 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 제조 기술이 발달 됨에 따라 소자의 크기는 감소되는 반면, 동작속도 등을 증가시켜 성능 향상을 이루려는 노력들이 진행되고 있다. 이에 따라 오늘날 전자분야에 사용되는 소자의 주축을 이루고 있는 전계효과 트랜지스터 (MOSFET)의 경우에도 계속적인 크기 감소가 이루어지고, 단채널효과(short channel effect)를 해결하기 위해 이중 게이트 FinFET 및 다중게이트 구조가 제안되고 있다.
도 1은 종래의 MOSFET을 이용한 전계 효과 트랜지스터를 설명하기 위한 사시도이다. 도 1을 참조하면, 종래의 MOSFET을 이용한 트랜지스터(800)는 실리콘 기판에 형성된 N형 우물(801) 및 P형 우물(802)과, N형 우물(801) 및 P형 우물(802) 상에 형성된 게이트 절연막(810) 및 게이트 전극(807,809)을 포함한다. 상기 N형 우물(801)에는 P형 소스(803)/드레인(804)이 형성되고, P형 우물(802)에는 N형 소스(805)/드레인(806)이 형성된다. 상기와 같은 구성을 통해, P형 MOSFET(PMOS)와 N형 MOSFET(NMOS)가 형성된다. 전술한 구조에서 게이트 전극(807,809)을 공통으로 연결하면 수평형 핀 전계 효과 트랜지스터를 구성할 수 있다. 상기 트랜지스터(800)의 NMOS와 PMOS는 필드 산화막(808)에 의해 절연된다.
그러나, 전술한 구성을 갖는 수평형 트랜지스터(800)는 NMOS와 PMOS가 같은 평면상에 형성되므로, 실제 소자의 크기가 감소하더라도 핀 전계 효과 트랜지스터를 구성했을 경우 회로의 집적밀도가 크게 향상되지 않는다. 더욱이 PMOS의 경우 홀의 이동도 가 전자의 이동도 보다 작기 때문에 NMOS와 같은 수준의 전류구동능력을 갖기 위해서는 PMOS의 폭이 NMOS의 2 ~ 3배로 형성되어야 하므로, 사실상 핀 전계 효과 트랜지스터 회로의 면적은 NMOS 레이아웃 면적의 3 ~ 4배가 되어, 집적도 향상에 한계가 있다.
이러한 문제를 해결하기 위해 고안된 이층구조로 제작된 핀 전계 효과 트랜지스터가 한국 등록특허공보 제10-0583391호("이층 구조로 된 핀 전계 효과 트랜지스터 및 씨모스 인버터의 형성 방법 및 그 구조")에 개시되어 있다. 그러나 상기 발명은 상·하부 트랜지스터의 각각의 소스/드레인에 선택적으로 이온을 주입하여 형성하는데, 이는 현재 공정기술로는 달성이 용이하지 않으며, 상부 소자의 소스/드레인을 형성하기 위해 주입되는 이온에 하부 소자가 영향을 받지 않게 해야 한다는 단점이 있다. 또한, 하부 소자의 컨택 홀 형성시에, 상부 표면을 노출시키고, 측면에 층간 유전층의 일부분을 남겨야 하므로, 공정상 복잡하고, 구현이 용이하지 않다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위하여 고안된 발명으로, 본 발명의 목적은 이층 구조로 형성된 N형 FinFET과 P형 FinFET 사이에 고체 소스(solid source) 물질층을 형성하고 고체 소스 물질의 확산을 통해 소스/드레인 영역을 정의하여 회로의 집적도가 향상된 이중 구조의 핀 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 상부 소자를 형성함에 있어, 실리콘이나 실리콘 게르마늄의 에피택셜 층(epitaxial layer)으로 구성하여 캐리어(carrier)의 이동도가 증가된 이중 구조의 핀 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 데 목적이 있다.
본 발명의 또 다른 목적은 산소주입 분리법으로 형성된 산화막 매몰층의 두께를 조절함으로써, 서로 절연된 수직 방향의 NMOS와 PMOS의 구조가 상승된 소스/드레인을 포함하는 이중 구조의 핀 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 데 목적이 있다.
또한, 본 발명의 다른 목적은 하부 소자의 소스 컨택을 형성함에 있어, 상부 소자의 일부만을 산화막으로 형성하여, 상부 소자의 소스 측면 부분과 전기적으로 절연된 이중 구조의 핀 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 데 목적이 있다.
전술한 목적을 달성하기 위한, 본 발명의 일측면에 따르면, 본 발명은 기판 상에 형성된 하부 실리콘층과, 상기 기판 상에 수직으로 형성된 게이트 전극을 포함하는 하부 소자; 상기 하부 소자 상에 형성되는 상부 실리콘층과 상기 수직으로 형성된 게이트 전극을 포함하는 상부 소자; 및 상기 하부 실리콘층과 상기 상부 실리콘층 사이에 순차적으로 형성되는 제1 고체 소스 물질층, 고체 소스 물질 층간 절연층 및 제2 고체 소스 물질층을 포함한다.
바람직하게, 상기 제1 고체 소스 물질층 및 상기 제2 고체 소스 물질층은 BSG(boronslicate glass), PSG(phosphosilicate), B-TEOS(p-doped tetraethylene-ortho-silicate) 또는 P-TEOS(n-doped tetraethylene-ortho-silicate)를 이용한다. 상기 제1 고체 소스 물질층 및 상기 제2 고체 소스 물질층은 서로 다른 도전형의 불순물로 구성된다. 상기 고체 소스 물질 층간 절연막은 질화막 및 산화막 중 적어도 한 층으로 형성된다.
상기 상부 실리콘층은 에피택셜 성장된 에피택셜 층 또는 비정질 실리콘 또는 다결정 실리콘을 이용한다. 본 발명의 핀 전계 효과 트랜지스터는 상기 제1 고체 소스 물질층, 상기 고체 소스 물질 층간 절연층 및 상기 제2 고체 소스 물질층의 중앙영역에 형성되는 산화막 매몰층; 상기 게이트 전극을 둘러싸는 게이트 절연층; 상기 하부 실리콘층 및 상기 상부 실리콘층과 전기적으로 연결되는 공통 드레인 콘택트; 및 상기 상부 실리콘층과 전기적으로 절연되며 상기 하부 실리콘층과 전기적으로 연결되는 하부 소스 콘택트; 및 상기 상부 실리콘층과 전기적으로 연결되는 상부 소스 콘택트를 더 포함한다.
상기 산화막 매몰층은 상기 제1 고체 소스 물질층에서부터 상기 제2 고체 소스 물질층 까지 형성된다. 상기 산화막 매몰층은 상기 하부 실리콘층으로 확산된 제1 확장부와, 상기 상부 실리콘층으로 확산된 제2 확장부를 포함한다.
상기 제1 확장부와 제2 확장부는 산소 이온 주입 후에 수행하는 열처리에 의해 산소 이온이 상?하부 실리콘 층으로 확산되어 형성된 것으로, 바람직하게는 10 ~ 100 nm 두께로 확산 형성한다.
상기 하부 실리콘층의 하부에 형성되는 하부 고체 소스 물질층과, 상기 상부 실리콘층의 상부에 형성되는 상부 고체 소스 물질층을 더 포함한다. 상기 기판은 SOI(silicon on insulator) 기판, 실리콘 기판, SGOI(silicon germanium on insulator) 기판 및 실리콘 게르마늄(SiGe) 기판 중 하나를 이용한다.
전술한 목적을 달성하기 위한, 본 발명의 또 다른 일 측면에 따르면, 본 발명은 하부 실리콘층이 형성된 기판을 준비하는 단계; 상기 하부 실리콘층 상에 제1 고체 소스 물질층, 고체 소스 물질 층간 절연층 및 제2 고체 소스 물질층을 순차적으로 형성하는 단계; 상기 제1 고체 소스 물질층, 상기 고체 소스 물질 층간 절연층 및 상기 제2 고체 소스 물질층을 식각하고 식각영역과 상기 제2 고체 소스 물질층 상에 상부 실리콘층을 형성하는 단계; 상기 상부 실리콘층이 형성된 다음 열처리 공정을 이용하여 산화막 매몰층을 형성하는 단계; 상기 상부 실리콘층, 상기 제2 고체 소스 물질층, 상기 고체 소스 물질 층간 절연층 및 제1 고체 소스 물질층을 일괄 플라즈마 식각하여 핀 구조 채널의 활성 영역을 형성하는 단계; 상기 기판 상에 게이트 물질을 증착 및 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 상부에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에서부터 상기 하부 실리콘층과 전기적으로 연결되도록 드레인 콘택트 및 제1 소스 콘택트를 형성하고, 상기 게이트 절연막에서부터 상부 실리콘층과 전기적으로 연결되도록 제2 소스 콘택트를 형성하는 단계를 포함하는 핀 전계 효과 트랜지스터의 제조 방법이다.
바람직하게, 상기 상부 실리콘층은 에피택셜 성장된 에피택셜층 또는 비정질 실리콘 또는 다결정 실리콘층 중 하나를 이용하여 형성한다. 상기 상부 실리콘층이 상기 에피택셜층인 경우, 상기 에피택셜층의 성정 높이 제어를 위해 CMP(chemical mechanical polishing) 스톱퍼를 형성하는 단계를 더 포함한다. 상기 하부 실리콘 층 하부에 하부 고체 소스 물질층을 형성하는 단계와 상기 상부 실리콘층 상에 상부 고체 소스 물질층을 형성하는 단계를 더 포함한다.
상기 제1 및 제2 고체 소스 물질층과 상기 하부 및 상부 고체 소스 물질층은 도핑된 BSG(Boronsilicate glass), 도핑된 PSG(Phosphosilicate glass), B-TEOS(p-doped tetraethylene-ortho-silicate) 또는 P-TEOS(n-doped tetraethylene-ortho silicate) 중 하나를 이용한다. 상기 제1 고체 소스 물질층 및 상기 제2 고체 소스 물질층은 서로 다른 도전형의 불순물로 구성된다.
상기 제1 소스 콘택트를 형성시 상기 상부 실리콘층과 상기 제1 소스 콘택트를 전기적으로 절연시키기 위해, 상기 상부 실리콘층과 접촉하는 상기 제1 소스 콘택트 영역에 산화막을 형성하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 핀 전계 효과 트랜지스터를 설명하기 위해 부분 절취된 확대 사시도이다.
도 2를 참조하면, 본 발명에 따른 핀 전계 효과 트랜지스터(200)는 산화층(101) 및 단결정 실리콘층인 하부 실리콘층(201)으로 구성된 기판(100), 게이트 전극(501)을 포함하는 하부 소자, 하부 소자의 상부에 형성되며 상기 게이트 전극(501)을 포함하여 구성되는 상부 소자, 하부 소자와 상부 소자 사이에 형성되는 제1 및 제2 고체 소스 물질층(401, 402) 및, 제1 고체 소스 물질층(401)과 제2 고체 소스 물질 층(402) 사이에 형성되는 고체 소스물질 층간 절연층(301)을 포함한다.
상부 소자와 하부 소자는 각각 N형 FinFET와 P형 FinFET, 또는 P형 FinFET와 N형 FinFET의 도전형을 가질 수 있으며, 본 실시 예에서 상부 소자와 하부 소자는 게이트 전극(501)과 드레인 컨택(603)을 공통으로 포함하며, 소스 컨택(601, 602)을 개별적으로 포함하는 형태이다. 하부 소자와 상부 소자인 N형 FinFET와 P형 FinFET는 제1 고체 소스 물질층(401), 고체 소스 물질 층간 절연층(301), 제2 고체 소스 물질층(402) 및 산화막 매몰층(미도시)에 의해 격리가 이루어진다.
도 3(a) ~ 8(a)는 도 2의 A1-A2에 따른 핀 전계 효과 트랜지스터의 형성 단계별 측단면도이고, 도 3(b) ~ 8(b)는 도 2의 B1-B2선에 따른 핀 전계 효과 트랜지스터의 형성 단계별 측단면도이다. 이하, 도 3 ~ 도 8을 참조하여 본 발명에 따른 전계 효과 트랜지스터의 구성 및 그 제조 공정을 단계별로 구체적으로 설명한다.
도 3a 및 도 3b를 참조하면, 본 발명에 따른 핀 전계 효과 트랜지스터(200)를 제조하기 위해서는, 우선, 소자가 형성될 기판(100)을 준비한다. 기판(100)으로는 SOI(Silicon On Insulator) 기판 또는 실리콘 기판, SGOI(Silicon Germanium On Insulator)기판, 실리콘 게르마늄(SiGe) 기판을 사용할 수 있다. 실리콘 기판을 사용하는 경우에는, 카운터 도핑(Counter doping)을 실시하여, 하부 소자의 누설전류를 감소시키고, 문턱전압을 낮출 수 있다. 본 실시 예에서는 산화층(101) 및 단결정 실리콘층인 하부 실리콘층(201)으로 구성된 SOI기판(100)을 사용한다.
소스/드레인의 도핑을 위해, 기판(100)에 형성된 하부 실리콘층(201) 상에는 제1 고체 소스 물질층(401)이 형성되고, 제1 고체 소스 물질층(401) 상에는 고체 소스 물질 층간 절연층(301)이 형성되고, 고체 소스 물질 층간 절연층(301) 상에는 제2 고체 소스 물질층(402)이 순차적으로 적층된다. 제1 및 제2 고체 소스 물질층(401, 402)로는 소스/드레인 역할을 수행할 수 있도록 충분히 도핑된 BSG(Boronsilicate glass), PSG(Phosphosilicate glass), B-TEOS(p-doped tetraethylene-ortho-silicate) 또는 P-TEOS(n-doped tetraethylene-ortho- silicate) 등을 사용한다. 적층된 제1 고체 소스 물질층(401)과 제2 고체 소스 물질층(402)은 서로 다른 도전형의 불순물로 구성되어야 한다.
예를 들어, 제1 고체 소스 물질층(401)을 인(Phosphorus)이 포함된 5족 원소로 도핑된 물질을 사용하면, 제2 고체 소스 물질층(402)을 보론(Boron)이 포함된 3족 원소로 도핑된 물질을 사용해야 한다. 즉, 제1 고체 소스 물질층(401)이 PSG(Phosphosilicate glass)이면, 제2 고체 소스 물질층(402)은 BSG(Boronsilicate glass)을 사용한다. 제1 및 제2 고체 소스 물질층(401, 402)을 각각 상기 고체 소스 물질(인, 보론 등)을 이용하면, 하부 소자는 N형 채널을 갖는 소자로 구성할 수 있으며, 상부 소자는 P형 채널을 갖는 소자로 구성할 수 있다. 물론, 인버터 회로의 사용 용도에 따라 상부 소자와 하부 소자의 도전형을 바꿀 수 있다.
한편, 제1 고체 소스 물질층(401) 상에 형성된 고체 소스 물질 층간 절연층(301)은 제1 고체 소스 물질층(401)과 제2 고체 소스 물질층(402)의 상호 확산 및 오염을 방지하기 위해 형성한 것으로 질화막, 산화막 등의 절연막으로 구성할 수 있다.
도 4a 및 도 4b를 참조하면, 다음 공정에서는 제1 고체 소스 물질층(401), 고체 소스 물질 층간 절연층(301) 및 제2 고체 소스 물질층(402)을 식각하여 상부 실리콘층(202)을 형성한다. 본 실시 예에서 상부 실리콘층(202)은 에피택셜 물질로 성장된 에피택셜층이며, 이를 이용하여 상부 소자를 형성한다. 이때 식각 폭(202a)은 게이트와의 중첩을 고려하여 적절하게 결정한다. 바람직하게는 게이트 길이보다 5 ~ 100nm 작게 형성한다. 상부 실리콘층(202)인 에피택셜층은 실리콘, 실리콘 게르마늄 등의 에피택셜 성장(epitaxial growth)이 가능한 물질로 구성할 수 있으며, 기판 도핑을 위해 인-시츄(in-situ) 도핑 방식을 사용할 수 있다.
상부 실리콘층(202)인 에피택셜층을 실리콘 게르마늄 에피택셜 층으로 구성하면, 실리콘으로 에피택셜층을 형성하는 경우보다 채널 이온의 이동도가 증가하여 높은 전류 구동 능력을 얻을 수 있고, 에피택셜층인 상부 실리콘층(202)의 높이를 감소시킬 수 있는 반면, 실리콘 에피택셜 층을 구성하였을 경우에는, 하부 소자의 도전형을 고려하여 그 높이를 결정할 수 있다. 예를 들어, 하부 소자가 N형 FinFET으로 결정되었다면, 상부 실리콘층(202)의 높이는 하부 실리콘층(201)의 높이보다 2 ~ 5배 높게 하여 상부 P형 FinFET의 전류 구동 능력을 향상시킬 수 있다. 종래의 평면형 트랜지스터 회로에서는 레이아웃 면적이 P형 소자에 의해 2 ~ 5배 증가되어 회로의 구성 면적이 증가되는데 반해, 본 발명의 실시 예에서는 N형 소자의 형성 면적으로 P형 소자까지 형성함으로 단순히 높이만 증가하기 때문에, 회로의 집적도를 급격히 증가시킬 수 있다.
또한, 에픽택셜층인 상부 실리콘층(202)의 정확한 높이 제어를 위해서는 CMP(chemical mechanical polishin) 방식을 사용하는 것이 바람직하며, 이를 위해, 제2 고체 소스 물질층(402)의 상부에 형성된 상부 실리콘층(202)의 측면에는 CMP 스톱퍼(303)가 형성된다.
다음 공정으로는, 도 5a 및 도 5b를 참조하면, 상부 소자와 하부 소자를 절연하기 위해, 상부 실리콘층(202) 상에 마스크(701)를 형성한다. 마스크(701)에 형성된 윈도우 크기(702, window size)는 게이트(미도시)와 소스/드레인(미도시)의 중첩되는 길이를 고려하여 결정할 수 있다. 바람직하게는 게이트 길이보다 5 ~ 100nm 작게 형성한다. 마스크(701)를 형성한 다음, 산소 주입 분리법을 이용하여 산소 이온 주입층을 형성한다. 산소 이온 주입층을 형성한 후, 열처리 공정을 통하여 산소 이온 주입층을 산화막 매몰층(102a)으로 변화시키면, 상부소자와 하부 소자를 전기적으로 격리시킬 수 있다.
산화막 매몰층(102a)의 형성 두께는 제1 고체 소스 물질층(401)의 하부에서부터 제2 고체 소스 물질층(402)의 상부까지 형성된다. 산화막 매몰층(102a)에는 상부 소자 및 하부 소자 영역으로 소정 두께만큼 확장된 제1 및 제2 확장부(102b, 102c)가 형성되어 있다. 제1 및 제2 확장부(102b, 102c)를 확장시킴으로써, 소스/드레인의 직렬 기생 저항(series parasitic resistance)을 줄이고, 소스/드레인의 높이가 채널영역의 높이보다 높게 하여 상승된 소스/드레인(Raised source/drain) 효과를 얻게 할 수 있다.
산화막 매몰층(102a)을 형성하기 위해 수행되는 상기 열처리 과정을 통하여 제1 및 제2 고체 소스 물질층(401,402)이 하부 및 상부 실리콘층(201, 202)으로 확산되어 상부 소자와 하부 소자의 소스/드레인이 형성된다. 제1 및 제2 고체 소스 물질층(401, 402)의 확산으로 형성된 소스/드레인은, 추가적인 소스/드레인의 이온주입이나 열처리 공정이 요구되지 않기 때문에, 저온-후속 공정 진행에 매우 적합하며, 특별히 고 유전율 게이트 절연막 형성과 중간 일함수(midgap workfunction)를 갖는 금속 게이트 형성에 유리하다.
도 6a 및 도 6b를 참조하면, 에픽택셜층으로 형성된 상부 실리콘층(202) 상에는 상부 소자의 상부 채널의 형성을 억제하기 위해 제1 상부 절연층(302)을 적층한다. 다음 공정으로는 핀 채널 소자를 형성하기 위해, 제1 상부 절연층(302), 상부 실리콘층(202), 제2 고체 소스 물질층(402), 고체 소스 물질 층간 절연층(301), 제1 고체 소스 물질층(401), 산화막 매몰층(102a) 및 하부 실리콘층(201)을 일괄적으로 이방성 플라즈마 식각 처리하여 핀 구조 채널의 활성영역을 형성한다. 본 실시 예에서는 핀 구조를 형성함에 있어, 상부 소자의 핀 폭 및 하부 소자의 핀 폭을 동일하게 형성하는 것이 개시되어 있으나, 핀 구조를 형성함에 있어서 회로의 이용 목적에 따라, 상부 소자의 핀 폭과 하부 소자의 핀 폭을 다르게 형성할 수 있다. 또한, 전술한 핀 구조 기술과 다른 기술 -노출 및 현상 이외의 기술- 을 이용하여 핀 구조를 형성하는 방법이 한국 등록 특허 제10-0532564호,“다중 게이트 모스 트랜지스터 및 그 제조 방법” 등에 개시되어 있다.
한편, 전술한 실시 예에서는 채널의 형성을 억제하기 위해 제1 상부 절연 층(302)을 적층하고 있으나, 전술한 방법과는 달리 상부 소자의 코너 효과(corner effect)를 완화하기 위해 제1 상부 절연층(302)을 형성하지 않고, 열 산화 공정을 이용하여 상부 소자의 코너를 유선(∩) 형태로 구성할 수 있다. 이 경우, 상부 소자의 채널은 양 측벽과 상부가 된다.
패터닝 된 핀의 폭은 단 채널 효과를 억제하고 완전 공핍된 채널을 얻기 위해 게이트 길이보다 1/2 ~ 1/3 이하가 되도록 하는 것이 바람직하다. 상기 패터닝을 통해 형성된 구조(도 6b 참조)의 하부 및 상부 실리콘층(201, 202)의 측벽 또는 내부를 통해 채널이 형성된다. 상기 식각 공정에서 발생한 핀 구조의 측벽의 손상을 완화하기 위해서는 희생 산화막(sacrificial oxide)을 형성한 후 제거하고, 질소나 아르곤 분위기에서 어닐링(annealing)을 수행하는 것이 바람직하다. 다음 공정에서는 패터닝된 핀을 둘러싸도록 게이트 절연막(104)을 형성한다. 상기 게이트 절연막(104)으로는 실리콘 산화막이나 질화막, 고유전율 절연막 등을 사용할 수 있다.
도 7a 및 도 7b를 참조하면, 게이트 절연막(104)이 형성된 핀의 전체 면에는 P형 또는 N형 폴리실리콘이나 실리콘 게르마늄 등의 도전층이 적층되며, 적층된 도전층을 이용하여 게이트 전극(501)을 형성한다. 바람직하게는 중간 정도의 일함수를 갖는 금속 물질 TiN, TaN, Mo, W, Ru, NiSi, CoSi2 로 형성한다. 중간 정도의 일함수를 갖는 금속물질로 게이트를 형성하면, N형 소자와 P형 소자의 문턱 전압을 적절히 조절할 수 있다.
구체적으로, 핀의 전체 면에 도포된 도전층을 사진 전사를 이용한 나노 패터닝 공정으로 패터닝하여 게이트 전극(501)을 형성한다. 상기 패터닝 공정에서 게이트 전극(501, 도 7b 참조)은 산화막 매몰층(102a) 영역을 둘러싸고 있으며, 그 게이트 길이는 산화막 매몰층(102a)의 폭 보다 크게 형성하는 것이 바람직하다. 상기 방법을 통하여 게이트 전극(501)을 형성함으로써, N형 FinFET와 P형 FinFET는 상기 게이트 전극(501)을 공통으로 갖게 된다.
도 8a에는 핀 전계 효과 트랜지스터의 소스/드레인 컨택 형성 공정이 개시되어 있다. 게이트 절연막(104) 및 게이트 전극(501)의 상부에는 제2 상부 절연층(105)이 형성되어 있다. 하부 소자 소스 컨택홀(601a)을 위해 트렌치 식각을 하여 식각된 홀의 깊이가 제1 고체 소스 물질층(401)에서 제2 고체 소스 물질층(402)을 거쳐 하부 실리콘층(201)에 위치하도록 한다. 이후 열 산화 공정을 통하여 상기 하부 소자 소스 컨택홀(601a)이 형성된 상부 소자를 구성하는 상부 실리콘 층(202)에 열산화막(106)을 형성한다. 그 다음, 하부 소스 콘택트 홀(601a)에는 금속 배선을 이용하여 하부 소자 소스 콘택(601)을 형성한다. 열 산화 공정을 통해 상부 실리콘층(202) 영역에 형성된 열산화막(106)에 의해, 상부 실리콘 층(202)이 하부 소자와 하부 소자 소스 콘택(601)을 위해 형성된 소스 금속 배선에 영향을 주지 않고 절연된다. 전술한 하부 소자 소스 콘택트 홀(601a)에 형성된 금속 배선에 의해 상부 소자가 영향을 받지 않도록 절연하는 방법은 여러 가지가 있다. 예 를 들면, 제1 트렌치 식각을 수행한 후, 상부 실리콘 층(202)을 습식 식각한 후, 원자층 박막 증착 방식을 이용하여 절연막을 형성한 후, 추가적인 트렌치 식각을 통하여 하부 소자의 소스 컨택을 형성할 수 있다.
다음, 상부 소자의 소스 배선을 형성하기 위해, 상부 실리콘층(202) 영역까지 트렌치를 식각한다. 트렌치 식각된 상부 소자 소스 콘택트 홀(602a)에는 금속 배선을 이용하여 상부 소자 소스 콘택(602)이 형성된다. 일반적인 금속 배선 공정을 사용하면 용이하게 구조를 형성할 수 있다. 핀 전계 효과 트랜지스터 회로는 N형 소자와 P형 소자의 공통 드레인 콘택(603)이 이루어져야 한다. 이를 위해서 트렌치 식각을 실시하여 드레인 콘택트 홀(603a)의 깊이가 하부 실리콘 층(201)의 중간 또는 산화막(101)에 위치하도록 한 후 상부 소자와 하부 소자의 측벽을 통한 콘택트가 이루어지도록 한다. 도 3 ~ 도 8의 도면을 참조하여 설명한 바에 따르면, 상부 및 하부 소자를 구비하는 핀 전계 효과 트랜지스터, 즉, 적층 인버터를 구현할 수 있다.
도 9a 및 도 9b는 본 발명의 다른 실시 예에 따른 핀 전계 효과 트랜지스터 구조를 나타내는 도면이다.
본 실시 예에서는 상부 소자의 형성을 에피택셜층 형성을 사용하지 않고, 비정질 실리콘 또는 다결정 실리콘을 증착하고 이후 결정화하는 방법을 통하여 상부 소자를 형성할 수 있다. 즉, 제1 고체 소스 물질층(401), 고체 소스 물질 층간 절연층(301), 제2 고체 소스 물질층(402)을 증착 후, 산화막 매몰층(102a)이 위치할 곳을 트렌치 식각을 통해 형성한다. 이후 산화막 매몰층(102a)을 형성하고 CMP 공정을 통해 평탄화 한 후, 비정질 혹은 다결정 실리콘을 증착하고, 레이저 열처리 등과 같은 방식으로 결정화하여 상부 소자를 형성할 수 있다. 전술한 방법을 사용하면, 에피택셜층 성장 및 산소 주입 공정을 거치지 않고 상부 소자와 하부 소자를 형성할 수 있다. 그 외 다른 구성 및 제조 공정에 대해서는 도 3 ~ 도 8의 설명을 참조한다.
도 10a 및 도 10b는 본 발명의 또 다른 실시 예에 따른 이중 구조의 핀 전계 효과 트랜지스터 구조를 나타내는 도면이다.
도 10a 및 도 10b를 참조하면, 소스/드레인의 도핑을 증가시키기 위해 제1 고체 소스 물질층(401a, 401b)을 하부 실리콘층(201)의 상하로 위치시키고, 제2 고체 소스 물질층(402a, 402b)을 상부 실리콘층(202)의 상하로 위치시켜 고체 소스 도핑을 강화할 수 있다. 그 외 다른 구성 및 제조 공정에 대해서는 도 3 ~ 도 8의 설명을 참조한다.
전술에서는 상세한 설명과 도면을 통해 본 발명의 최적 실시 예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 이중 구조의 핀 전계 효과 트랜지스터는 기존의 평면형 핀 전계 효과 트랜지스터를 적층 배치함으로써, 종래의 P형 소자의 레이아웃 면적보다 2 ~ 5배 감소시킬 수 있어 회로의 집적도를 증가시킬 수 있다. 즉, 같은 면적으로 P형 소자의 전류 구동능력을 조절할 수 있고, N형 소자와 P형 소자의 격리를 트렌치 식각이나, 필드 산화막 형성 방법을 거치지 않고 매립 산화막 형성으로 구현할 수 있다.
또한, 인버터 회로를 형성함에 있어, 기존의 MOSFET을 사용하지 않고 FinFET을 사용함으로써 나노급 회로에 심각하게 영향을 끼치는 단채널 효과를 극복할 수 있다.
게다가, 에피택셜층 형성 방법으로 상부 소자를 형성함으로써, 상부 소자의 전류 구동 능력을 정확하게 제어할 수 있을 뿐 아니라, 실리콘 게르마늄 등의 이종 물질을 사용하여 캐리어의 이동도를 증가시킬 수 있고, 매립 산화막을 형성하는 과정에서 소스/드레인을 형성하기 때문에 추가적인 고온 공정이 추가될 필요가 없어서 고유전율 게이트 절연막 또는 금속 게이트 형성시에 유리하다.
산화막 매몰층을 구성함에 있어 상부 실리콘층과 하부 실리콘층의 일부분을 산화막으로 변화시켜 상승된 소스/드레인을 형성하므로, 상/하부 소자의 소스/드레인 직렬 기생 저항 성분을 감소시켜 구동 능력을 증가시킬 수 있다.
고체 소스 물질 층을 이용할 경우, 불활성화 이온 주입에 의한 박막의 손상을 억제할 수 있을 뿐만 아니라, 보다 저렴하고 단순한 공정으로 안정된 전기적 특성을 갖는 적층 인버터를 제작할 수 있다.
Claims (19)
- 기판 상에 형성된 하부 실리콘층과, 상기 기판 상에 수직으로 형성된 게이트 전극을 포함하는 하부 소자;상기 하부 소자 상에 형성되는 상부 실리콘층과 상기 수직으로 형성된 게이트 전극을 포함하는 상부 소자; 및상기 하부 실리콘층과 상기 상부 실리콘층 사이에 순차적으로 형성되는 제1 고체 소스 물질층, 고체 소스 물질 층간 절연층 및 제2 고체 소스 물질층을 포함하는 포함하는 핀 전계 효과 트랜지스터.
- 제1항에 있어서,상기 제1 고체 소스 물질층 및 상기 제2 고체 소스 물질층은 BSG(boronslicate glass), PSG(phosphosilicate), B-TEOS(p-doped tetraethylene-ortho-silicate) 또는 P-TEOS(n-doped tetraethylene-ortho-silicate)를 이용하는 핀 전계 효과 트랜지스터.
- 제2항에 있어서,상기 제1 고체 소스 물질층 및 상기 제2 고체 소스 물질층은 서로 다른 도전 형의 불순물로 구성되는 핀 전계 효과 트랜지스터.
- 제1항에 있어서,상기 고체 소스 물질 층간 절연층은 질화막 및 산화막 중 적어도 한 층으로 형성되는 핀 전계 효과 트랜지스터.
- 제1항에 있어서,상기 상부 실리콘층은 에피택셜 성장된 에피택셜 층 또는 비정질 실리콘 또는 다결정 실리콘을 이용하는 핀 전계 효과 트랜지스터.
- 제1항에 있어서,상기 제1 고체 소스 물질층, 상기 고체 소스 물질 층간 절연층 및 상기 제2 고체 소스 물질층의 중앙영역에 형성되는 산화막 매몰층;상기 게이트 전극을 둘러싸는 게이트 절연층;상기 하부 실리콘층 및 상기 상부 실리콘층과 전기적으로 연결되는 공통 드레인 콘택트; 및상기 상부 실리콘층과 전기적으로 절연되며 상기 하부 실리콘층과 전기적으 로 연결되는 하부 소스 콘택트; 및상기 상부 실리콘층과 전기적으로 연결되는 상부 소스 콘택트를더 포함하는 핀 전계 효과 트랜지스터.
- 제6항에 있어서,상기 산화막 매몰층은 상기 제1 고체 소스 물질층에서부터 상기 제2 고체 소스 물질층까지 형성되는 핀 전계 효과 트랜지스터.
- 제7항에 있어서,상기 산화막 매몰층은 상기 하부 실리콘층으로 확장된 제1 확장부와, 상기 상부 실리콘층으로 확장된 제2 확장부를 포함하는 핀 전계 효과 트랜지스터.
- 제8항에 있어서,상기 제1 확장부와 제2 확장부는 산소 이온 주입 후에 수행하는 열처리에 의해 산소 이온이 상부 및 하부 실리콘 층으로 확산되어 형성되는 핀 전계 효과 트랜지스터.
- 제9항에 있어서,상기 제1 확장부 및 상기 제2 확장부는 10 ~ 100 nm 두께인 핀 전계 효과 트랜지스터.
- 제1항에 있어서,상기 하부 실리콘층의 하부에 형성되는 하부 고체 소스 물질층과,상기 상부 실리콘층의 상부에 형성되는 상부 고체 소스 물질층을 더 포함하는 핀 전계 효과 트랜지스터.
- 제1항에 있어서,상기 기판은 SOI(silicon on insulator) 기판, 실리콘 기판, SGOI(silicon germanium on insulator) 기판 및 실리콘 게르마늄(SiGe) 기판 중 하나를 이용하는 핀 전계 효과 트랜지스터.
- 하부 실리콘층이 형성된 기판을 준비하는 단계;상기 하부 실리콘층 상에 제1 고체 소스 물질층, 고체 소스 물질 층간 절연 층 및 제2 고체 소스 물질층을 순차적으로 형성하는 단계;상기 제1 고체 소스 물질층, 상기 고체 소스 물질 층간 절연층 및 상기 제2 고체 소스 물질층을 식각하고 식각영역과 상기 제2 고체 소스 물질층 상에 상부 실리콘층을 형성하는 단계;상기 상부 실리콘층이 형성된 다음 열처리 공정을 이용하여 산화막 매몰층을 형성하는 단계;상기 상부 실리콘층, 상기 제2 고체 소스 물질층, 상기 고체 소스 물질 층간 절연층 및 제1 고체 소스 물질층을 일괄 플라즈마 식각하여 핀 구조 채널의 활성 영역을 형성하는 단계;상기 기판 상에 게이트 물질을 증착 및 식각하여 게이트 전극을 형성하는 단계;상기 게이트 전극 상부에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에서부터 상기 하부 실리콘층과 전기적으로 연결되도록 드레인 콘택트 및 제1 소스 콘택트를 형성하고, 상기 게이트 절연막에서부터 상부 실리콘층과 전기적으로 연결되도록 제2 소스 콘택트를 형성하는 단계를 포함하는 핀 전계 효과 트랜지스터의 제조 방법.
- 제13항에 있어서,상기 상부 실리콘층은 에피택셜 성장된 에피택셜층 또는 비정질 실리콘 또는 다결정 실리콘층 중 하나를 이용하여 형성하는 핀 전계 효과 트랜지스터의 제조 방법.
- 제14항에 있어서,상기 상부 실리콘층이 상기 에피택셜층인 경우, 상기 에피택셜층의 성장 높이 제어를 위해 CMP(chemical mechanical polishing) 스톱퍼를 형성하는 단계를 더 포함하는 핀 전계 효과 트랜지스터의 제조 방법.
- 제13항에 있어서,상기 하부 실리콘층 하부에 하부 고체 소스 물질층을 형성하는 단계와 상기 상부 실리콘층 상에 상부 고체 소스 물질층을 형성하는 단계를 더 포함하는 핀 전계 효과 트랜지스터의 제조 방법.
- 제13항 또는 제16항에 있어서,상기 제1 및 제2 고체 소스 물질층과 상기 하부 및 상부 고체 소스 물질층은 도핑된 BSG(Boronsilicate glass), 도핑된 PSG(Phosphosilicate glass), B-TEOS(p-doped tetraethylene-ortho-silicate) 또는 P-TEOS(n-doped tetraethylene-ortho- silicate) 중 하나를 이용하는 핀 전계 효과 트랜지스터의 제조 방법.
- 제13항에 있어서,상기 제1 고체 소스 물질층 및 상기 제2 고체 소스 물질층은 서로 다른 도전형의 불순물로 구성되는 핀 전계 효과 트랜지스터의 제조 방법.
- 제13항에 있어서,상기 제1 소스 콘택트를 형성시 상기 상부 실리콘층과 상기 제1 소스 콘택트를 전기적으로 절연시키기 위해, 상기 상부 실리콘층과 접촉하는 상기 제1 소스 콘택트 영역에 산화막을 형성하는 단계를 더 포함하는 핀 전계 효과 트랜지스터의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060123983A KR100781580B1 (ko) | 2006-12-07 | 2006-12-07 | 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법 |
| US11/924,903 US7759737B2 (en) | 2006-12-07 | 2007-10-26 | Dual structure FinFET and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060123983A KR100781580B1 (ko) | 2006-12-07 | 2006-12-07 | 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100781580B1 true KR100781580B1 (ko) | 2007-12-03 |
Family
ID=39139397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060123983A Expired - Fee Related KR100781580B1 (ko) | 2006-12-07 | 2006-12-07 | 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7759737B2 (ko) |
| KR (1) | KR100781580B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101281152B1 (ko) | 2012-03-29 | 2013-07-02 | 고려대학교 산학협력단 | 다중게이트 소자 제작 방법 |
| US9590038B1 (en) | 2015-10-23 | 2017-03-07 | Samsung Electronics Co., Ltd. | Semiconductor device having nanowire channel |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6946377B2 (en) * | 2003-10-29 | 2005-09-20 | Texas Instruments Incorporated | Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same |
| KR101003115B1 (ko) * | 2007-12-12 | 2010-12-21 | 주식회사 하이닉스반도체 | 플로팅 바디 캐패시터를 구비한 반도체 메모리 소자 및 그제조방법 |
| WO2010017437A1 (en) | 2008-08-08 | 2010-02-11 | Tyco Healthcare Group Lp | Wound dressing of continuous fibers |
| US8053299B2 (en) * | 2009-04-17 | 2011-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabrication of a FinFET element |
| US8084308B2 (en) * | 2009-05-21 | 2011-12-27 | International Business Machines Corporation | Single gate inverter nanowire mesh |
| US8445340B2 (en) * | 2009-11-19 | 2013-05-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sacrificial offset protection film for a FinFET device |
| JP5654818B2 (ja) * | 2010-09-27 | 2015-01-14 | ルネサスエレクトロニクス株式会社 | パワー系半導体装置の製造方法 |
| US8441072B2 (en) * | 2011-09-02 | 2013-05-14 | United Microelectronics Corp. | Non-planar semiconductor structure and fabrication method thereof |
| CN103107192B (zh) * | 2011-11-10 | 2016-05-18 | 中芯国际集成电路制造(北京)有限公司 | 半导体装置及其制造方法 |
| US8618616B2 (en) * | 2012-04-13 | 2013-12-31 | GlobalFoundries, Inc. | FinFET structures and methods for fabricating the same |
| US20140015068A1 (en) * | 2012-07-16 | 2014-01-16 | Hong Yang | Gate Structure, Semiconductor Device and Methods for Forming the Same |
| CN103545189A (zh) * | 2012-07-16 | 2014-01-29 | 中国科学院微电子研究所 | 栅极结构、半导体器件和两者的形成方法 |
| US8716094B1 (en) | 2012-11-21 | 2014-05-06 | Global Foundries Inc. | FinFET formation using double patterning memorization |
| US10170315B2 (en) * | 2013-07-17 | 2019-01-01 | Globalfoundries Inc. | Semiconductor device having local buried oxide |
| US9035277B2 (en) | 2013-08-01 | 2015-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and fabricating the same |
| US9472651B2 (en) | 2013-09-04 | 2016-10-18 | Globalfoundries Inc. | Spacerless fin device with reduced parasitic resistance and capacitance and method to fabricate same |
| US9520494B2 (en) * | 2013-09-26 | 2016-12-13 | Intel Corporation | Vertical non-planar semiconductor device for system-on-chip (SoC) applications |
| US9252272B2 (en) * | 2013-11-18 | 2016-02-02 | Globalfoundries Inc. | FinFET semiconductor device having local buried oxide |
| US9391171B2 (en) | 2014-01-24 | 2016-07-12 | International Business Machines Corporation | Fin field effect transistor including a strained epitaxial semiconductor shell |
| US9553171B2 (en) * | 2014-02-14 | 2017-01-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device and method for forming the same |
| KR102255174B1 (ko) | 2014-10-10 | 2021-05-24 | 삼성전자주식회사 | 활성 영역을 갖는 반도체 소자 및 그 형성 방법 |
| CN104659084B (zh) * | 2015-02-11 | 2017-09-26 | 中国电子科技集团公司第五十八研究所 | 抗辐射鳍型沟道双栅场效应晶体管及其制备方法 |
| US10896963B2 (en) * | 2015-09-25 | 2021-01-19 | Intel Corporation | Semiconductor device contacts with increased contact area |
| EP3545556A4 (en) * | 2017-03-30 | 2020-10-14 | INTEL Corporation | VERTICALLY STACKED TRANSISTORS IN A FIN |
| US10381273B1 (en) * | 2018-04-11 | 2019-08-13 | International Business Machines Corporation | Vertically stacked multi-channel transistor structure |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974983B1 (en) | 2004-02-02 | 2005-12-13 | Advanced Micro Devices, Inc. | Isolated FinFET P-channel/N-channel transistor pair |
| KR20060100993A (ko) * | 2005-03-16 | 2006-09-22 | 삼성전자주식회사 | 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들및 그 제조방법들 |
| KR20070000681A (ko) * | 2005-06-28 | 2007-01-03 | 삼성전자주식회사 | 핀 펫 ｃｍｏｓ와 그 제조 방법 및 이를 구비하는 메모리소자 |
| KR20070008024A (ko) * | 2005-07-12 | 2007-01-17 | 삼성전자주식회사 | Ｃｍｏｓ 소자 및 그 제조 방법 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940001344B1 (ko) | 1991-11-21 | 1994-02-19 | 임태균 | 철계금속의 열처리 방법 및 그 열처리로 장치 |
| US6197641B1 (en) | 1998-08-28 | 2001-03-06 | Lucent Technologies Inc. | Process for fabricating vertical transistors |
| US6329273B1 (en) * | 1999-10-29 | 2001-12-11 | Advanced Micro Devices, Inc. | Solid-source doping for source/drain to eliminate implant damage |
| US6664143B2 (en) * | 2000-11-22 | 2003-12-16 | North Carolina State University | Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls |
| US6451656B1 (en) | 2001-02-28 | 2002-09-17 | Advanced Micro Devices, Inc. | CMOS inverter configured from double gate MOSFET and method of fabricating same |
| US6773994B2 (en) | 2001-12-26 | 2004-08-10 | Agere Systems Inc. | CMOS vertical replacement gate (VRG) transistors |
| US7074656B2 (en) * | 2003-04-29 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping of semiconductor fin devices |
| US6914277B1 (en) | 2003-10-01 | 2005-07-05 | Advanced Micro Devices, Inc. | Merged FinFET P-channel/N-channel pair |
| US7064022B1 (en) | 2003-12-08 | 2006-06-20 | Advanced Micro Devices, Inc. | Method of forming merged FET inverter/logic gate |
| KR20050072233A (ko) | 2004-01-06 | 2005-07-11 | 삼성전자주식회사 | 수직채널을 갖는 전계 효과 트랜지스터의 형성방법 |
| KR100576361B1 (ko) | 2004-03-23 | 2006-05-03 | 삼성전자주식회사 | 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법 |
| KR20050107090A (ko) | 2004-05-07 | 2005-11-11 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터를 갖는 반도체 소자의 형성 방법 |
| KR100532564B1 (ko) | 2004-05-25 | 2005-12-01 | 한국전자통신연구원 | 다중 게이트 모스 트랜지스터 및 그 제조 방법 |
| KR20060005041A (ko) | 2004-07-12 | 2006-01-17 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터의 제조방법 |
| KR20060027440A (ko) | 2004-09-22 | 2006-03-28 | 삼성전자주식회사 | 용량성 결합된 접합 핀 전계 효과 트랜지스터, 그 제조방법 및 이를 채용하는 상보형 트랜지스터 |
| KR100583391B1 (ko) | 2004-10-14 | 2006-05-26 | 한국과학기술원 | 이층 구조로 된 핀 전계 효과 트랜지스터 및 씨모스인버터의 형성 방법 및 그 구조 |
-
2006
- 2006-12-07 KR KR1020060123983A patent/KR100781580B1/ko not_active Expired - Fee Related
-
2007
- 2007-10-26 US US11/924,903 patent/US7759737B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974983B1 (en) | 2004-02-02 | 2005-12-13 | Advanced Micro Devices, Inc. | Isolated FinFET P-channel/N-channel transistor pair |
| KR20060100993A (ko) * | 2005-03-16 | 2006-09-22 | 삼성전자주식회사 | 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들및 그 제조방법들 |
| KR20070000681A (ko) * | 2005-06-28 | 2007-01-03 | 삼성전자주식회사 | 핀 펫 ｃｍｏｓ와 그 제조 방법 및 이를 구비하는 메모리소자 |
| KR20070008024A (ko) * | 2005-07-12 | 2007-01-17 | 삼성전자주식회사 | Ｃｍｏｓ 소자 및 그 제조 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101281152B1 (ko) | 2012-03-29 | 2013-07-02 | 고려대학교 산학협력단 | 다중게이트 소자 제작 방법 |
| US9590038B1 (en) | 2015-10-23 | 2017-03-07 | Samsung Electronics Co., Ltd. | Semiconductor device having nanowire channel |
Also Published As
| Publication number | Publication date |
|---|---|
| US7759737B2 (en) | 2010-07-20 |
| US20080135935A1 (en) | 2008-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100781580B1 (ko) | 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법 | |
| KR100576361B1 (ko) | 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법 | |
| JP4044276B2 (ja) | 半導体装置及びその製造方法 | |
| USRE45180E1 (en) | Structure for a multiple-gate FET device and a method for its fabrication | |
| CN101490822B (zh) | 半导体器件及其制造方法 | |
| TWI408805B (zh) | 虛擬本體接觸之三閘極 | |
| JP5017795B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP5925740B2 (ja) | トンネル電界効果トランジスタ | |
| JP2006505950A (ja) | 分離した複数のゲートを有するダブルゲート半導体デバイス | |
| JP2012004473A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP5968708B2 (ja) | 半導体装置 | |
| US7405449B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7335945B2 (en) | Multi-gate MOS transistor and method of manufacturing the same | |
| JP2009004425A (ja) | 半導体装置及び半導体装置の製造方法 | |
| CN100446271C (zh) | 场效应晶体管 | |
| KR20030050995A (ko) | 고집적 트랜지스터의 제조 방법 | |
| WO2014075360A1 (zh) | FinFET及其制造方法 | |
| US20050260818A1 (en) | Semiconductor device and method for fabricating the same | |
| JP2011066362A (ja) | 半導体装置 | |
| TW200826230A (en) | Semiconductor device and method for manufacturing the same | |
| JP2005116592A (ja) | 電界効果トランジスタ | |
| JP2013251497A (ja) | 半導体装置及びその製造方法 | |
| JP6574885B2 (ja) | 半導体装置の製造方法 | |
| CN102044433A (zh) | 一种混合源漏场效应晶体管及其制备方法 | |
| JP5172264B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20061207 |
|
| PA0201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20071123 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20071127 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20071127 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20101101 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20111028 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20121031 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20121031 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20131024 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20131024 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20141027 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20141027 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20151028 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20151028 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20171027 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20171027 Start annual number: 11 End annual number: 11 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20190908 |